JP7159568B2 - 光電変換素子、画像読取装置、および画像形成装置 - Google Patents

光電変換素子、画像読取装置、および画像形成装置 Download PDF

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Description

本発明は、光電変換素子、画像読取装置、および画像形成装置に関する。
シリコンウェハには結晶欠陥が存在することが知られており、結晶欠陥がトランジスタのチャネル層に存在すると電子が結晶欠陥に捕獲（トラップ）／放出され、１／ｆノイズのように現れる。このノイズは１／ｆノイズの一種とも考えられているが、ランダムに発生することからランダム・テレグラフ・ノイズ（ＲＴＮ）と呼ばれる。ＲＴＮは近年の製造プロセスによるトランジスタの微細化によって顕在化してきたノイズであり、リニアイメージセンサではその影響が縦スジとなって現れるため、画像上致命的になってしまう。
画素の増幅トランジスタが画素群毎に構成される増幅トランジスタのサイズよりも小さくされていることを示す文献がある。この文献では、画素の増幅トランジスタのサイズが大きすぎるとＦＤ領域にぶらさがる容量が大きくなり、これによって電荷電圧変換ゲインが低下するという不具合の解消のため、画素の増幅トランジスタのサイズを画素群毎に構成された増幅トランジスタのサイズよりも小さくしている（特許文献１参照）。
しかし、従来のＲＴＮ低減技術は１／ｆノイズ低減技術として広義に解釈され、ＲＴＮにフォーカスされた技術ではない。つまり、ＲＴＮによる影響を低減するためのトランジスタの詳細な設定が見つかっておらず、詳細な設定を見つけなければ画像上のＲＴＮによる影響を確実に低減することができないという問題がある。
本発明は、上記に鑑みてなされたものであって、画像上のＲＴＮの影響を確実に低減することが可能な光電変換素子、画像読取装置、および画像形成装置を提供することを目的とする。
上述した課題を解決し、目的を達成するために、本発明の一実施の形態の光電変換素子は、光を受光する複数の画素と、前記画素の信号を処理する信号処理部と、を備え、前記信号処理部は、前記複数の画素のうち一つの画素からの信号を処理する第一の素子および第二の素子を有し、前記第一の素子および前記第二の素子は、何れもトランジスタであり、前記第一の素子および前記第二の素子の各トランジスタにおいて電流が実効的に通り得るチャネル幅を有効チャネル幅とすると、前記第一の素子の方が前記第二の素子よりも前記有効チャネル幅が大きいことを特徴とする。
本発明によれば、画像上のＲＴＮの影響を確実に低減することができるという効果を奏する。
図１は、第１の実施の形態にかかる光電変換素子の全体構成の一例を示す図である。 図２は、ＣＭＯＳリニアイメージセンサにおける各色の画素信号を処理するカラム構成の一例を示す図である。 図３は、ＰＤの画素回路の構成の一例を示す図である。 図４は、ＡＭＥＭの構成の一例を示す図である。 図５は、画素群回路の構成の一例を示す図である。 図６は、ＭＯＳトランジスタで生じるＲＴＮの発生原理についての説明図である。 図７は、ＲＴＮによる画像の影響を説明するための図である。 図８は、ＲＴＮの影響によるトランジスタの動作モデルの説明図である。 図９は、ＳＦ１の有効チャネル幅をＳＦ１以外の有効チャネル幅よりも大きくした構成の一例を示す図である。 図１０は、ＳＦ１以外の画素のトランジスタのチャネル幅Ｗｅに対してＳＦ１の有効チャネル幅Ｗｅを相対的に拡大した場合の画質向上効果を示す画像の一例を示す図である。 図１１は、ＳＦ２でＲＴＮが発生した場合の画像への影響を説明するための図である。 図１２は、ＳＦ２の有効チャネル幅をＳＦ２以外の有効チャネル幅よりも大きくした構成の一例を示す図である。 図１３は、ＳＦ２以外の画素のトランジスタのチャネル幅Ｗｅに対してＳＦ２の有効チャネル幅Ｗｅを相対的に拡大した場合の画質向上効果を示す画像の一例を示す図である。 図１４は、画像全体としてＲＴＮによる影響を低減する構成の一例を示す図である。 図１５は、ＳＦ１などの画素毎に構成されるトランジスタの有効チャネル幅Ｗｅに対してＳＦ２などの画素群毎に構成されるトランジスタの有効チャネル幅Ｗｅを相対的に拡大した場合の画質向上効果を示す画像の一例を示す図である。 図１６は、トランジスタを並列に配置にすることで等価的に有効チャネル幅を拡大する構成の一例を示す図である。 図１７は、ＳＦ２とＳＦ１の最適なチャネル幅比率の関係を説明するための図である。 図１８は、電流量によって等価的に有効チャネル幅を拡大する構成の一例を示す図である。 図１９は、カラムＡＤＣ構成である６画素を一例に、ＳＦ２／ＳＦ１の最適なバイアス電流比率について示す図である。 図２０は、埋め込みチャネルの形成により有効チャネル幅を拡大する構成の一例を示す図である。 図２１は、第２の実施の形態にかかる画像読取装置として示すスキャナの構成の一例を示す図である。 図２２は、第３の実施の形態にかかる画像形成装置として示す複合機の制御ブロックの構成の一例を示す図である。
（実施の形態）
以下に添付図面を参照して、光電変換素子、画像読取装置、および画像形成装置の実施の形態を詳細に説明する。
以下、実施の形態にかかる光電変換素子の一例としてＣＭＯＳ（Complementary MOS）リニアイメージセンサへの適用例を示す。なお、実施の形態にかかる光電変換素子を、この構成に限定するものではない。
図１は、第１の実施の形態にかかる光電変換素子の全体構成の一例を示す図である。図１には、光電変換素子の一例であるＣＭＯＳリニアイメージセンサの全体構成を模式的に示している。なお、図１に示す各矢印は信号を表しているが、信号の数は図２に示す構成例に合わせて模式的に示したものであり、信号の数をこれに限定するものではない。
ＣＭＯＳリニアイメージセンサ１は、ＲＧＢ各色用の多数のフォトダイオード（ＰＤ）が一次元的にライン方向に配列された構成を有する。図１に示すＲ画素配列１０ｒ、Ｇ画素配列１０ｇ、Ｂ画素配列１０ｂは、それぞれ、一次元的にライン方向に配列されているＲ（Ｒｅｄ）色用、Ｇ（Ｇｒｅｅｎ）色用、Ｂ（Ｂｌｕｅ）色用のＰＤの全てを指している。各画素配列（Ｒ画素配列１０ｒ、Ｇ画素配列１０ｇ、Ｂ画素配列１０ｂ）は、例えば約７０００個のＰＤを備える。各ＰＤはＲ色、Ｇ色、またはＢ色のカラーフィルタを通じて各色の光を受光する画素である。ＰＤの後段は、画素の信号を処理する画素回路や画素群回路を含む信号処理部となっている。
Ｒ画素回路ブロック１１ｒ、Ｇ画素回路ブロック１１ｇ、Ｂ画素回路ブロック１１ｂは、それぞれ、Ｒ画素配列１０ｒ、Ｇ画素配列１０ｇ、Ｂ画素配列１０ｂの各ＰＤがＰＤ毎に備える画素回路を指している。画素回路は、ＰＤが蓄積した電荷を、それぞれＰＤの付近で電荷－電圧変換し、電圧信号を後段へ出力する構成を有する。
アナログメモリ（ＡＭＥＭ）１２は、Ｒ画素回路ブロック１１ｒ、Ｇ画素回路ブロック１１ｇ、Ｂ画素回路ブロック１１ｂから読出線を通じて出力されるライン方向全体の各色の各画素の信号を所定のカラム単位で保持する。
リニアイメージセンサではエリアセンサと異なり、各画素から独立に信号が読み出される為、読出線は画素毎に独立に存在する。各画素から読出線により読み出された各信号をＡＭＥＭ１２で保持する構成とすることにより、全体の画素の動作タイミング、つまり露光タイミングが同時となるグローバルシャッタ方式を実現することができる。
画素群回路ブロック１３は、ＡＭＥＭ１２で保持された所定のカラム単位の各色の各画素の信号を並列にＲＧＢの順に読み出し、上記所定のカラム単位でバッファする。
ＡＤＣ１４は、画素群回路ブロック１３でバッファされた所定のカラム単位の信号を並列に上記所定のカラム単位でデジタルデータに変換する。
ＡＤＣ１４で所定のカラム単位で変換されたデジタルデータは、各ＡＤＣ（Analog-Digital-Converter）からパラレルにＲＧＢの順でパラレル‐シリアル変換部（Ｐ／Ｓ）１５に出力され、パラレル‐シリアル変換部（Ｐ／Ｓ）１５において各色の画素毎のデータが保持される。保持されたデータは、各種処理がなされた後（図示せず）、そのシリアルデータがＬＶＤＳ（Low Voltage Differential Signaling）１６に順次出力される。
ＬＶＤＳ１６は、Ｐ／Ｓ１５から出力されたシリアルデータを低電圧差動シリアル信号Ｄに変換し、ＴＧ１７から入力されるクロック信号ＣＫと共に後段に出力する。
ＴＧ１７は全ブロック（Ｒ画素回路ブロック１１ｒ、Ｇ画素回路ブロック１１ｇ、Ｂ画素回路ブロック１１ｂ、ＡＭＥＭ１２、画素群回路ブロック１３、ＡＤＣ１４、Ｐ／Ｓ１５、ＬＶＤＳ１６）にタイミング信号を出力するなどして全ブロックの上記動作を制御する。
図２は、ＣＭＯＳリニアイメージセンサ１における各色の画素信号を処理するカラム構成の一例を示す図である。図２には、一例として、各色において２画素（Ｅｖｅｎ／Ｏｄｄ）を含む計６画素、つまりＲｅ（Ｒ画素のＥｖｅｎ）、Ｒｏ（Ｒ画素のＯｄｄ）、Ｇｅ（Ｇ画素のＥｖｅｎ）、Ｇｏ（Ｇ画素のＯｄｄ）、Ｂｅ（Ｂ画素のＥｖｅｎ）、Ｂｏ（Ｂ画素のＯｄｄ）の計６画素の画素信号を、回路を共有して信号処理するカラム構成を示している。
なお、図２に示す矢印は、図１と同様の信号を表している。また、図２に示すものは、各色の画素配列全体の一部であり、その他の画素配列においても、同様のカラム構成となっているものとする。
本実施の形態では、ＣＭＯＳリニアイメージセンサ１において、ＲＧＢ各色の２画素の計６画素を一つの画素群として、画素群毎に画素群回路１３０やＡＤＣ１４０を構成することで、全体を並列処理化し動作速度を抑えている。これによりリニアイメージセンサとして全体の高速化を実現している。なお、上記カラム構成による６画素毎の並列処理は一例であり、並列処理する画素数を６画素に限定するものではない。また、上記カラム構成の仕方も２画素（Ｅｖｅｎ／Ｏｄｄ）に限らず、それ以外の組み合わせであってもよい。
図２において、Ｒエリアに配列されている各ＰＤ１００はＲ画素配列１０ｒ（図１参照）に含まれるＰＤであり、Ｇエリアに配列されている各ＰＤ１００はＧ画素配列１０ｇ（図１参照）に含まれるＰＤであり、Ｂエリアに配列されている各ＰＤ１００はＢ画素配列１０ｂ（図１参照）に含まれるＰＤである。また、Ｒエリアに配列されている各ＰＩＸＢＬＫ１（画素回路）１１０はＲ画素回路ブロック１１ｒ（図１参照）の各画素回路であり、Ｇエリアに配列されている各ＰＩＸＢＬＫ１（画素回路）１１０はＧ画素回路ブロック１１ｇ（図１参照）の各画素回路であり、Ｂエリアに配列されている各ＰＩＸＢＬＫ１（画素回路）１１０はＢ画素回路ブロック１１ｂ（図１参照）の各画素回路である。
ＡＭＥＭ１２０は、ＡＭＥＭ１２（図１参照）をカラム単位に示したアナログメモリである。ＰＩＸＢＬＫ２（画素群回路）１３０は、画素群回路ブロック１３（図１参照）のカラム単位に示した画素群回路である。ＡＤＣ１４０は、ＡＤＣ１４（図１参照）をカラム単位に示したＡＤＣである。
図２に示す構成において、各ＰＤ１００の蓄積電荷を各画素回路１１０から画素信号として出力し、ＡＭＥＭ１２０に保持させるまでの一連の画素処理（「画素毎の処理」）は、全ての画素で並列して行われる。その後段の、画素群回路１３０でのバッファとＡＤＣ１４０でのＡＤ変換処理（「画素群毎の処理」）については６画素毎に並列して行う。つまり、後段は、ＲＧＢ各色の各２画素が１つのＡＤＣ１４０を共有するカラムＡＤＣ構成になっている。このカラムＡＤＣ構成により、例えば各ＲＧＢのライン方向の並びにおいて同色のＥｖｅｎ画素又はＯｄｄ画素が全て同時にＡＤ変換される。また、ＲＧＢの順に処理を行うため、画素群回路１３０以下の処理ブロックにおいてＲｅ－Ｒｏ－Ｇｅ－Ｇｏ－Ｂｅ－Ｂｏの関係は時系列（シリアル）となる。
続いて、各部の具体的な回路構成について説明する。
図３は、ＰＤ１００の画素回路の構成の一例を示す図である。図３において、ＰＤ１００は、図２に示すＰＤ１００に対応し、光を光電変換することにより露光時間に応じた電荷を蓄積する。画素回路１１０は、ＰＤ１００の電荷をフローティングディフュージョン（ＦＤ）に転送する転送トランジスタ（Ｔ）、ＦＤをリセットするリセットトランジスタ（ＲＳ）、およびＦＤ電圧をバッファして読出線に出力するソースフォロワトランジスタ（ＳＦ１）を有する。ＳＦ１にはバイアス電流源（Ｉｓ１）が接続されている。
図４は、ＡＭＥＭ１２０の構成の一例を示す図である。図４に示すＡＭＥＭ１２０は、選択スイッチ（ＳＬ）、信号保持用の容量（Ｃｓ）、Ｃｓから画素群回路１３０に信号を読み出すための選択スイッチ（ＳＷ（＊＊））を有する。
ＡＭＥＭ１２０での信号保持までは全画素同時に動作し、ＡＭＥＭ１２０からの信号読出は、Ｒｅ、Ｒｏ、Ｇｅ、Ｇｏ、Ｂｅ、Ｂｏの順で１画素ずつ行われる。
図５は、画素群回路１３０の構成の一例を示す図である。図５に示す画素群回路１３０は、ソースフォロワトランジスタ（ＳＦ２）、ＳＦ２のバイアス電流源（Ｉｓ２）で構成され、ＡＭＥＭ１２０から出力される信号をバッファしてＡＤＣ１４０に出力する。上述したようにＡＭＥＭ１２０からはＲｅ、Ｒｏ、Ｇｅ、Ｇｏ、Ｂｅ、Ｂｏの順で１画素ずつ信号が読み出されるため、この順で信号を出力していく。つまり、ＳＦ２と後段のＡＤＣ１４０は、Ｒｅ、Ｒｏ、Ｇｅ、Ｇｏ、Ｂｅ、Ｂｏの６画素により回路が共有される。
続いて、ＭＯＳトランジスタで生じるノイズの影響について説明する。近年ではＣＭＯＳプロセスの微細化が進み、ランダム・テレグラフ・ノイズ（Random-Telegraph-Noise；RTN）の影響が顕在化してきている。このＲＴＮの発生原理と、その影響について図６を参照しながら以下に説明する。なお、ＲＴＮの発生原理と影響は、Ｎ型のＭＯＳトランジスタにおいてもＰ型のトランジスタにおいても同様に生じるものとする。
図６は、Ｎ型のＭＯＳトランジスタで生じるＲＴＮの発生原理についての説明図である。図６（ａ）に示すように、ＲＴＮはシリコンウェハ２０１の結晶欠陥Ｑに起因したノイズであり、ＭＯＳトランジスタ２００のゲート酸化膜２０２の界面準位による電子ｅのランダムな捕獲（トラップ）と放出（リリース）が原因とされている。
図６（ｂ）には、画像信号レベルと頻度の関係を示している。結晶欠陥ＱによるＲＴＮの影響を考えた場合、画像信号レベルは、電子ｅが捕獲（トラップ）された状態と放出（リリース）された状態の２値をとることになる。２値それぞれにおけるランダムノイズ成分は正規分布を示し、電子ｅが放出（リリース）された状態が通常の状態と等価となる。図６（ｂ）において、捕獲（トラップ）された状態の正規分布を破線ｍ１で示し、放出（リリース）された状態の正規分布を実線ｍ２で示している。ＲＴＮが発生している画素では２値それぞれの正規分布を合成したような挙動を示すことになるため、図６（ｂ）において太い実線ｍ３で示すように、通常の状態で発生する標準ノイズに対しより大きなノイズを持つことになる。
図７は、ＲＴＮによる画像の影響を説明するための図である。図７（ａ）にＲＴＮが発生していない場合の画像を示し、図７（ｂ）にＲＴＮが発生した場合の画像を示している。
図７（ｂ）に示すように、ＲＴＮが発生した場合、ＲＴＮが発生していない図７（ａ）の画像に比べて縦スジＡが現れる。一次元的に画像を読み取るＣＭＯＳリニアイメージセンサでは図３に示す画素のソースフォロワトランジスタ（ＳＦ１）においてＲＴＮの影響を受けると、その画素に対応する画像上の位置に縦スジＡが現れる。特に人間の視認性はスジのような非ランダムなレベルの変化に感度が高いため、画質劣化としての影響が大きい。なお、エリアセンサでは二次元で画像を読み取る性質上、ＲＴＮの影響はランダムな点状ノイズとして現れ、画質劣化としての影響は小さい。すなわち、リニアイメージセンサはエリアセンサ以上にＲＴＮを低減する必要がある。
図７（ｂ）に示す画像は、１画素のＳＦ１でＲＴＮが発生している場合の例であり、これにより縦スジが１画素のみ発生している。これはＳＦ１が画素毎に構成されているためである。
なお、１画素の縦スジは、画素回路１１０（図３参照）内の各種のトランジスタや電流源Ｉｓ１、ＡＭＥＭ１２０（図４参照）内の選択スイッチ（ＳＷ（＊）、ＳＬ）など、ＳＦ１のように画素毎に構成されるトランジスタであれば同様に発生する可能性がある。
ところで、本発明者はトランジスタの入力が高インピーダンス状態であるほどＲＴＮの影響が大きくなることを見出した。これについて図８を用いて説明する。
図８は、ＲＴＮの影響によるトランジスタの動作モデルの説明図である。図８（ａ）は、トランジスタの基本的な動作モデルを示し、図８（ｂ）は、ＲＴＮが発生する状態の動作モデルを示している。図８（ａ）に示すように、トランジスタは如何なる動作状態においても、通常はゲートに任意の電圧（ここではＶで示す）が掛かっている状態でドレインとソースとの間に電流が流れている。このとき、微小なリーク電流等を除けば、ドレインに流れ込む電流（Ｉｉｎ）とソースから流れ出る電流（Ｉｏｕｔ）は等しくなっている。
しかし、電子ｅが結晶欠陥Ｑに捕獲される状態（図６（ａ）に示す状態）になると、トランジスタ内で電子ｅを失うことになり、瞬時的に、流れ込む電流Ｉｉｎに対してＩｏｕｔが減少する。このＩｏｕｔつまりソース電流の変化は、図８（ｂ）に示すように、ゲートから見るとソース電圧が変化しているように見え、ソース電圧の変化はゲートとソースとの間の容量（Ｃｇｓ）を介してゲート側に戻る。つまり、ソース電圧の変化がゲート側にキックバックすることになり、ゲート電圧がΔＶ変化してしまう。これを電流視点で捉えると、電流（ソース電流）Ｉｏｕｔが変化して減少した分をゲート側の容量負荷から電流（ΔＩ）を供給することで補われ、ゲート電圧がΔＶ変化してしまうと解釈することができる。その後、ゲート電圧の変化ΔＶはトランジスタで増幅され、大きな電流変化となってＲＴＮの影響が後段へと伝わる。
一方、ゲートが低インピーダンスの場合はＲＴＮの影響は抑制される。これについて図８（ｃ）を参照して説明する。電子ｅが結晶欠陥Ｑに捕獲されて瞬時的にソース電圧の変化がゲート側にキックバックするまでは上記の説明と同じである。しかし、ゲートが低インピーダンスの場合、その影響は低インピーダンスノードである信号源などに吸収され、ゲート電圧の変化は起こらない。これを電流視点で捉えると、ソース電流Ｉｏｕｔが変化して減少した分は信号源Ｉｓから電流（ΔＩ）を供給することで補われ、ゲート側の容量負荷からは供給されないためにゲート電圧が変化しないと解釈することができる。このとき、ゲート電圧の変化が起こっていないため、トランジスタで増幅されても後段に伝わるＲＴＮの影響は小さい。
なお、図８では高インピーダンスの場合の説明として容量負荷をゲートに接続する例を示したが、この例に限定されるものではない。
以上の通り、ＲＴＮの影響はトランジスタの入力（ゲート）側が高インピーダンスであるほど大きい。本実施の形態のリニアイメージセンサにおいて、図８（ｂ）に示す動作モデルは、ＳＦ１（図３参照）やＳＦ２（図５参照）といった増幅トランジスタ（バッファ）として用いる場合が該当する。上記のバッファは、ゲートにＦＤやアナログメモリ（Ｃｓ）が接続され、ゲート電圧が高インピーダンス状態であるため、この動作モデルに該当する。図８（ｃ）は、ＲＳやＴ（図３参照）、ＳＬ、ＳＷ（＊）（図４参照）といったスイッチングトランジスタが該当する。スイッチングトランジスタは、ゲート電圧が低インピーダンスで制御されるため、この動作モデルに該当する。
以上から、ＲＴＮを低減するためには結晶欠陥Ｑ（図６（ａ）参照）を回避してチャネル電流（電子ｅ）を流すことが重要であることが分かる。
そこで、本実施の形態では、図６（ａ）のチャネル幅において、電流が実効的に流れ得る領域、具体的に、結晶欠陥Ｑを避けた領域で、かつ、チャネル電流（電子ｅ）が流れている又は流れ得る領域を、有効チャネル幅と定義し、ＲＴＮの影響が大きいトランジスタほど有効チャネル幅を大きく設けた構成とする。
以下において、ＲＴＮの影響が大きい（つまり画質低下の寄与度が大きい）トランジスタが「第１の素子」に対応し、「第１の素子」の比較対象になっているＲＴＮの影響が小さい（つまり画質低下の寄与度が小さい）トランジスタが「第２の素子」に対応するものとする。本実施の形態では、画素毎に構成されるトランジスタの中でＳＦ１（図３参照）のトランジスタの有効チャネル幅をＳＦ１以外のトランジスタの有効チャネル幅よりも大きくする。つまり、ＳＦ１が「第１の素子」となり、ＳＦ１以外が「第２の素子」となる。
図９は、ＳＦ１の有効チャネル幅をＳＦ１以外の有効チャネル幅よりも大きくした構成の一例を示す図である。図９には、図６（ａ）のＮ型のＭＯＳトランジスタ２００を上方から平面視した向きでチャネルの構成を示している。図９（ａ）にＳＦ１の構成を示し、図９（ｂ）に、ＲＳやＴ（図３参照）、ＳＬ、ＳＷ（＊）（図４参照）などのＳＦ１以外の構成を示している。
図９（ａ）において、ドレイン（Ｄ）、ゲート（Ｇ）、ソース（Ｓ）を示し、ゲート（Ｇ）直下がチャネルとなっている。一般にチャネルは、電流（電子ｅ）が流れる向きＥの長さＬがチャネル長と呼ばれており、これに直交する向きの幅がチャネル幅と呼ばれている。本実施の形態では、図９（ａ）に示す幅Ｗをチャネル幅と呼ぶ。
ここで、チャネルに影響する結晶欠陥Ｑが存在する場合、結晶欠陥Ｑを流れる電流（電子ｅ）はＲＴＮの要因となるため、結晶欠陥Ｑの部分を電流として無効な領域と考える。また、結晶欠陥Ｑがなくても電流が流れていない、又は、構造上流れ得ない部分も無効な領域と考える。
そこで、本実施の形態では、電流が流れる経路上に結晶欠陥Ｑが無く、かつ、電流が流れている又は構造上流れ得る領域（図９（ａ）の網掛部の領域）のチャネル幅Ｗｅを、一般的に用いられているチャネル幅Ｗと区別して有効チャネル幅と呼ぶ。有効チャネル幅Ｗｅはチャネル電流がＲＴＮの影響を免れて流れることができる幅であるため、大きいほどＲＴＮの低減効果が大きい。これは結晶欠陥Ｑの部分に電流（電子ｅ）が流れるか否かはランダムであり、確率的に決まるので、有効チャネル幅Ｗｅが大きいほど結晶欠陥Ｑがない正規部分に電流が流れる確率が高くなるためである。図９（ｂ）についても、ここまでの説明は図９（ａ）と同様である。
図９（ａ）と図９（ｂ）との主な違いは、トランジスタの大きさが異なることに加え、有効チャネル幅Ｗｅに違いがあることである。
図９（ａ）のＳＦ１のトランジスタは、有効チャネル幅Ｗｅを大きく設けられており、図９（ｂ）のＳＦ１以外の画素毎のトランジスタ（ＲＳ、Ｔ、ＳＬ、ＳＷ（＊）など）については有効チャネル幅Ｗｅを相対的に小さく設けている。つまり、有効チャネル幅Ｗｅ１＞有効チャネル幅Ｗｅ２の関係になっている。
図８で説明したように、画素毎のトランジスタの中でＲＴＮの寄与度が大きいのはＳＦ１である。そのため、ＳＦ１の有効チャネル幅Ｗｅを相対的に拡大することで、必要最小限の構成でＲＴＮの影響を低減することができる。つまり、効果的に画質を向上することができる。
なお、画素毎のトランジスタの中でＳＦ１の電流源（Ｉｓ１）はカレントミラー回路であることが一般的であるが、入力側のインピーダンスはＳＦ１ほど高くはないもののＲＴＮの影響が大きくなる場合がある。従って、そのような構成の場合は、ＳＦ１と同様にＩｓ１の増幅トランジスタにも同様に適用する。
図１０は、ＳＦ１以外の画素のトランジスタのチャネル幅Ｗｅに対してＳＦ１の有効チャネル幅Ｗｅを相対的に拡大した場合の画質向上効果を示す画像の一例を示す図である。
図１０（ａ）に従来のチャネル設計で出力される画像（図７（ｂ）に対応）を示し、図１０（ｂ）に本実施形態に示すチャネル設計で出力される画像を示している。
図１０（ｂ）に示すように、本実施形態に示すチャネル設計では、ＲＴＮが効果的に低減されることにより、画素起因の縦スジＡが目立たなくなって画質が改善される。
以上のように、ＲＴＮの寄与度が大きいトランジスタの有効チャネル幅を相対的に大きくすることにより、ＲＴＮの影響が確実に低減して画質が向上する。
なお、本実施の形態では、一例としてＮＭＯＳの例を示したが、ＰＭＯＳについても同様であり、以下の各変形例についてもＰ型とＮ型の種類に関係なく何れにも該当するものとする。
（変形例１）
実施の形態では、ＳＦ１（図３参照）などに起因する画素毎のＲＴＮによる画像への影響（１画素分の縦スジＡ）について述べたが、ＳＦ１と同様にＳＦ２（図５参照）にもＲＴＮが発生する可能性があり、ＳＦ２でＲＴＮが発生した場合の画像への影響はより顕著なものとなる。変形例１では、ＳＦ２のＲＴＮによる画像への影響について示し、これを低減させるＳＦ２のチャネル構成について示す。
図１１は、ＳＦ２でＲＴＮが発生した場合の画像への影響を説明するための図である。図１１（ａ）にはＳＦ１に起因する画素単位の縦スジＡが発生した場合の画像を示し、図１１（ｂ）にはＳＦ２に起因する画素群単位の縦スジＢが発生した場合の画像を示している。
縦スジＡと縦スジＢとを比較すると、縦スジＡよりも縦スジＢの方が縦スジが顕著になり、より視認し易くなる。これはＳＦ１のＲＴＮが１画素のみに影響するのに対して、ＳＦ２のＲＴＮは画素群に影響するためである。具体的に、図２に示すカラム構成では、ＲＧＢ各色において２画素（Ｅｖｅｎ／Ｏｄｄ）を含む計６画素のカラム構成のため、ＲＧＢ全色に影響するのに加え、連続する２画素（ＥｖｅｎとＯｄｄ）とに渡りＲＴＮの影響が現れ、１画素のみの場合に比べ、濃度かつ幅の面において縦スジがより視認し易くなるためである。
この比較画像は、カラムＡＤＣ方式のＣＭＯＳリニアイメージセンサでＲＴＮの影響を低減することにおいて、複数の画素によって共有されるトランジスタほど優先的にＲＴＮを低減することが重要であることを示唆している。
そこで変形例１では、画素群毎に構成されるトランジスタのＳＦ２の有効チャネル幅をそれ以外のトランジスタ（例えばＩｓ２）よりも大きくする。
図１２は、ＳＦ２の有効チャネル幅をＳＦ２以外の有効チャネル幅よりも大きくした構成の一例を示す図である。図１２において、図９に対応する箇所には同一の符号を付している。
図１２（ａ）に示すように、ＳＦ２の有効チャネル幅Ｗｅを図１２（ｂ）に示すＳＦ２以外の有効チャネル幅Ｗｅよりも大きく設ける。図１２（ａ）と図１２（ｂ）に示す各有効チャネル幅Ｗｅの関係は、有効チャネル幅Ｗｅ１＞有効チャネル幅Ｗｅ２である。その他の構成は、図９で説明した構成と同様であり説明の繰り返しになるため、ここでの説明を省略する。
図１３は、ＳＦ２以外の画素のトランジスタのチャネル幅Ｗｅに対してＳＦ２の有効チャネル幅Ｗｅを相対的に拡大した場合の画質向上効果を示す画像の一例を示す図である。
図１３（ａ）に従来のチャネル設計で出力される画像（図１１（ｂ）に対応）を示し、図１３（ｂ）に本変形例１に示すチャネル設計で出力される画像を示している。
図１３（ｂ）に示すように、本変形例１に示すチャネル設計では、特に影響の大きいＳＦ２のＲＴＮが効果的に低減されることにより、画素群起因の縦スジＢが目立たなくなって画質が改善される。
（変形例２）
変形例１で述べたように画素起因のＲＴＮよりも画素群起因のＲＴＮの方が影響が大きい。そこで、変形例２では、ＳＦ１などの画素毎に構成されるトランジスタよりもＳＦ２などの画素群毎に構成されるトランジスタの有効チャネル幅を大きくすることにより最小限の構成にて画像全体としてＲＴＮによる影響を低減する。
図１４は、画像全体としてＲＴＮによる影響を低減する構成の一例を示す図である。なお、図１４において、図９に対応する箇所には同一の符号を付している。
図１４（ａ）に示すように、ＳＦ２などの画素群毎に構成されるトランジスタの有効チャネル幅Ｗｅを図１４（ｂ）に示すＳＦ１などの画素毎に構成されるトランジスタの有効チャネル幅Ｗｅよりも大きく設ける。図１４（ａ）と図１４（ｂ）に示す各有効チャネル幅Ｗｅの関係は、有効チャネル幅Ｗｅ１＞有効チャネル幅Ｗｅ２である。
なお、Ｗ／Ｌ比はトランジスタの特性を決める主要な要素であり、Ｗ／Ｌ比が変わるとトランジスタの特性が変わることになる。これを回避する場合、例えばＷ／Ｌ比が、Ｗ１／Ｌ１＝Ｗ２／Ｌ２となるようにする。そうすることにより、図１４（ａ）に示す構成と１４（ｂ）に示す構成とでＷ／Ｌ比を維持しつつ、つまりトランジスタの特性を合わせつつ、有効チャネル幅を拡大することができる。
その他の構成は、図９で説明した構成と同様であり説明の繰り返しになるため、ここでの説明を省略する。
図１５は、ＳＦ１などの画素毎に構成されるトランジスタの有効チャネル幅Ｗｅに対してＳＦ２などの画素群毎に構成されるトランジスタの有効チャネル幅Ｗｅを相対的に拡大した場合の画質向上効果を示す画像の一例を示す図である。
図１５（ａ）に従来のチャネル設計で出力される画像を示し、図１５（ｂ）に本実施形態に示すチャネル設計で出力される画像を示している。
図１５（ａ）に示すように、従来は、画素毎のトランジスタでＲＴＮが発生し、かつ、画素群毎のトランジスタでもＲＴＮが発生した場合に、画像に縦スジＡと縦スジＢとが発生する。
しかし、図１５（ｂ）に示すように、本変形例２に示すチャネル設計では、画素毎のトランジスタで発生するＲＴＮと、画素群毎のトランジスタで発生するＲＴＮとが共に低減されることにより、画素起因の縦スジＡと画素群起因の縦スジＢとが共に目立たなくなって画質が改善される。
なお、実施形態、変形例１、変形例２で説明した各チャネル設計（図９、図１２、図１４）は独立した構成であり、これらを組み合わせることで更なるＲＴＮ低減効果を発揮することができる。
さらに、図８で述べたように、有効チャネル幅はＳＦ１やＳＦ２以外であっても入力側が高インピーダンス（フローティング）状態であるトランジスタに適用することでより効果を発揮することができる。
（変形例３）
これまで有効チャネル幅を拡大する方法としてチャネル幅を拡大する方法を述べた。チャネル幅を拡大する場合、１つのトランジスタのサイズを単純に大きくしてもよいが、複数の小サイズのトランジスタを並列に配置して等価的にサイズの大きいトランジスタを構成してもよい。
そこで本変形例３では、小サイズの単位トランジスタ（トランジスタ素子）を並列配置することで等価的にサイズの大きいトランジスタを構成する例を示す。これにより、トランジスタ間のばらつきが低減される。
図１６は、トランジスタを並列に配置にすることで等価的に有効チャネル幅を拡大する構成の一例を示す図である。
図１６（ａ）にはＳＦ１の構成を示し、図１６（ｂ）にはＳＦ２の構成を示している。図１６（ａ）のトランジスタを単位トランジスタとしている。図１６（ｂ）では図１６（ａ）の単位トランジスタを２個並列に配置している。図１６（ｂ）の２つの単位トランジスタは、各電極をショートすることで電気的に接続して用いる。このとき、図１６（ｂ）に示す構成は、チャネルが単位トランジスタの２倍となり、従って電流（電子ｅ）が流れ得る幅は２倍であり、１つのトランジスタのサイズを物理的に大きくした場合と同様に全体として有効チャネル幅Ｗｅを拡大することができる。
このように、有効チャネル幅Ｗｅを拡大する上では小サイズの単位トランジスタを並列に組み合わせることで等価的に大サイズのトランジスタを構成することができる。これにより、単位トランジスタ間のばらつきを低減した上で有効チャネル幅が拡大する。
なお、図１６（ｂ）に示す構成の場合、同じトランジスタを単純に並列に配置した構成であるため、図１６（ａ）に示すトランジスタと図１６（ｂ）に示すトランジスタとではＷ／Ｌ比（チャネル幅／チャネル長の比）が異なる。Ｗ／Ｌ比は、図１６（ａ）の構成を「１」とすると、図１６（ｂ）の構成は「２」となる。これを回避する場合、例えばＷ／Ｌ比が１／Ｎ（ただしＮは自然数とする）のトランジスタを並列にＮ個配置する。そうすることにより、図１６（ａ）に示す構成とＷ／Ｌ比を維持しつつ、つまりトランジスタの特性を合わせつつ、有効チャネル幅を拡大することが可能になる。
さらに、本発明者は、ＳＦ１（画素毎のトランジスタ）のチャネル幅とＳＦ２（画素群毎のトランジスタ）のチャネル幅との最適な比率についても見出している。
図１７は、ＳＦ２とＳＦ１の最適なチャネル幅比率の関係を説明するための図である。図１７には、図２に示すカラムＡＤＣ構成である６画素を一例に、ＳＦ１のチャネル幅に対するＳＦ２のチャネル幅の最適な比率と、画像全体におけるＲＴＮの影響度の関係とを示している。なお、ＲＴＮの影響度については、全画素の平均ノイズ（σａｖｅ）に対する最大のノイズ（σｍａｘ）と定義した場合の関係を示している。
図１７に示されるように、ＳＦ１のチャネル幅（有効チャネル幅）に対し、ＲＴＮの寄与度が大きいＳＦ２のチャネル幅（有効チャネル幅）を大きくすると、ＳＦ２／ＳＦ１の値が大きくなり、ＲＴＮの影響度が小さくなる。ここで、図１７に示すＲＴＮの影響度と、画像上の視認のし易さの目安とは、以下の関係にある。
ＲＴＮ影響度２以上は、明確に視認できるレベルである（例えば図１５（ａ）参照）。ＲＴＮ影響度１．７～２は、条件によっては視認できるレベルである。ＲＴＮ影響度１．７未満は、視認できないレベル（問題ないレベル）である（例えば図１５（ｂ）参照）。従って、ＲＴＮ影響度は１．７未満であることが望ましいと言える。
図１７では、ＳＦ１のチャネル幅（有効チャネル幅）に対するＳＦ２のチャネル幅（有効チャネル幅）の比率が６以上、つまりＳＦ２のチャネル幅（有効チャネル幅）をＳＦ１のチャネル幅（有効チャネル幅）よりカラム構成の画素数であるｋ＝６以上とした場合に、ＲＴＮ影響度が１．７未満の１．５程度となる。また、そこから更に比率を大きくすると、それにつれてＲＴＮ影響度の低減効果も飽和してくるため、比率のさらなる増加はＲＴＮ影響度の低減よりも、サイズアップの影響の方が大きくなる。
従って、ＳＦ１とＳＦ２のチャネル幅の最適な比率は、ＲＴＮ影響度の観点で言えばカラム構成の画素数ｋ（この例では「６」）以上であることが望ましく、回路サイズの観点で言えばカラム構成の画素数に近い値が望ましいということになる。
（変形例４）
これまでの実施の形態や各変形例ではトランジスタのサイズを大きくしてチャネル幅を物理的に拡大することにより有効チャネル幅を拡大するものを述べた。しかし、回路スペースの制約上、構成によっては必ずしもチャネル幅を拡大することができない場合がある。
そこで本変形例４では、ＲＴＮの影響が大きいトランジスタの電流（バイアス電流）を影響の小さいトランジスタの電流よりも大きく設定することにより等価的に有効チャネル幅を拡大するものを示す。これにより、回路規模に制約がある場合でも有効チャネル幅を拡大することが可能となる。
図１８は、電流量によって等価的に有効チャネル幅を拡大する構成の一例を示す図である。図１８は、基本的な構成は図１４と同じであり、図１８（ａ）をＳＦ２、図１８（ｂ）をＳＦ１としている。図１４との差異は図１８（ａ）、図１８（ｂ）ともにトランジスタのサイズが同じである点と、ＳＦ２のバイアス（ドレイン）電流Ｉｄ１をＳＦ１のドレイン電流Ｉｄ２よりも大きくした点である。
仮に図１８（ｂ）において、電流が流れる経路上に結晶欠陥Ｑがある場合を考える。このとき電流Ｉｄ２が流れる位置が物理的にほぼ固定であることを考えると、実効的な電流経路は結晶欠陥Ｑに阻害された状態と考えることができる。すなわち、有効チャネル幅が制限された状態であり、結晶欠陥Ｑの影響を受け易くなっている。
一方、図１８（ａ）において、電流Ｉｄ１は電流Ｉｄ２よりも大きいため、電流Ｉｄ１が流れる経路が拡大している。そのため、実効的な電流経路は上述ほど結晶欠陥Ｑによって制限されず、相対的に電流Ｉｄ２より等価的に有効チャネル幅を拡大した状態となる。このため、結晶欠陥Ｑの影響は電流Ｉｄ２より電流Ｉｄ１の方が相対的に受けづらくなる。
上記は電流量で理解してもよい。例えば電流Ｉｄ１＝２μＡ、電流Ｉｄ２＝１μＡとした場合、電流は単位時間当たりの電荷移動量で定義されるため、電流Ｉｄ２で移動する電荷量は電流Ｉｄ１で移動する電荷量の２倍となる。結晶欠陥Ｑにトラップされる電荷（電子）が固定数であると、電流Ｉｄ２より電流Ｉｄ１の方が真の信号による電荷量に対してトラップされた電荷量は相対的に小さい。そのため、電流Ｉｄ２より電流Ｉｄ１の方が結晶欠陥Ｑの影響は相対的に受けづらくなると理解できる。
なお、図１８では実際に電流が流れる経路をモデルを用いて有効チャネル幅を説明したが、これまで述べてきたチャネル幅拡大による有効チャネル幅は電流が流れ得る経路である。
また、変形例４では、等価的に有効チャネル幅を拡大する例としてトランジスタを同じサイズにしたものを示したが、トランジスタのサイズをこれに限定するものではない。
本発明者は、ＳＦ１（画素毎のトランジスタ）とＳＦ２（画素群毎のトランジスタ）のバイアス電流の最適な比率についても見出している。
図１９は、カラムＡＤＣ構成である６画素を一例に、ＳＦ２／ＳＦ１の最適なバイアス電流比率について示す図である。図１９には、ＳＦ１のバイアス電流量に対するＳＦ２のバイアス電流量の最適な比率と、画像全体におけるＲＴＮの影響度の関係とを示している。なお、ＲＴＮの影響度については、図１７と同様に、全画素の平均ノイズ（σａｖｅ）に対する最大のノイズ（σｍａｘ）と定義した場合の関係を示している。
図１９に示されるように、ＳＦ１のチャネル幅（有効チャネル幅）に対し、ＲＴＮの寄与度が大きいＳＦ２のバイアス電流量を大きくすると、ＳＦ２／ＳＦ１の値が大きくなり、ＲＴＮの影響度が小さくなる。特に、ＳＦ１に対するＳＦ２の比率が２以上、つまりＳＦ２のバイアス電流をＳＦ１のバイアス電流より２倍以上とした場合、ＲＴＮ影響度が１．７程度となっていることが分かる。また、それより更に比率を大きくするにつれＲＴＮ影響度の低減効果も飽和してくるため、それ以上の比率の増加はＲＴＮ影響度よりも消費電力や発熱の影響の方が大きくなることになる。
従って、ＳＦ１とＳＦ２のバイアス電流の最適な比率は、ＲＴＮ影響度の観点で言えば２以上であることが望ましく、消費電力や発熱の観点で言えば２に近い方が望ましいということになる。
（変形例５）
これまで、トランジスタのサイズを大きくしてチャネル幅を物理的に拡大したり、トランジスタのバイアス電流を増やすことで等価的に有効チャネル幅を拡大したりする例を示した。しかし、回路スペースや回路設計の制約上、何れの方法も採用できない場合がある。
そこで本変形例５では、ＲＴＮの影響が大きいトランジスタのチャネルの形成位置を深くする。Ｓｉ表面から離れたところに形成されたチャネルは埋め込みチャネルと呼ばれる。埋め込みチャネルの形成は、ＭＯＳトランジスタの微細化加工プロセスにおいて、イオン（不純物）注入における注入（加速）エネルギーやイオン種、注入量などの形成条件を変更することにより容易に形成することができる。埋め込みチャネルの形成により、回路スペースや回路設計上に制約がある場合でも有効チャネル幅を拡大することが可能になる。
図２０は、埋め込みチャネルの形成により有効チャネル幅を拡大する構成の一例を示す図である。図２０（ａ）および図２０（ｂ）には、トランジスタの深さ方向の断面図を示している。なお、本実施例５では、チャネル長Ｌに直交する深さ方向の幅をチャネル幅と呼び、当該チャネル幅の有効チャネル幅Ｗｐを拡大する。
シリコン（Ｓｉ）ウェハの表面は結晶欠陥が多いことが一般に知られている。このとき、図２０（ａ）に示すように、Ｓｉ表面に近いところ（深さが浅い領域）にチャネルを形成すると、結晶欠陥Ｑの影響を受け易くなり、有効チャネル幅Ｗｐが本来のチャネル幅から制限される。これに対し、図２０（ｂ）に示すように、Ｓｉ表面から離れたところ（深さが比較的深い領域）にチャネル、つまり埋め込みチャネルを形成すると、結晶欠陥Ｑの影響を受けにくくなる。そのため、有効チャネル幅Ｗｐは本来のチャネル幅同等とすることができ、相対的に有効チャネル幅Ｗｐを拡大することができる。
以上のように、第１の実施の形態、または各変形例は、ＲＴＮの寄与度が大きいトランジスタの有効チャネル幅を相対的に大きくすることにより、ＲＴＮの影響が確実に低減し、画質が向上する。
なお、第１の実施の形態や、各変形例は、個別に適用してもよいし、それらの２つ以上を任意に組み合わせて適用してもよい。
画素毎に構成される回路において第一の素子の有効チャネル幅を第二の素子の有効チャネル幅よりも大きくすることを優先すれば、画素毎のＲＴＮの影響を効果的に低減することができる。
画素群毎に構成される回路において第一の素子の有効チャネル幅を第二の素子の有効チャネル幅よりも大きくすることを優先すれば、画素群毎のＲＴＮの影響を効果的に低減することができる。
画素群毎に構成される回路の第一の素子の有効チャネル幅を画素毎に構成される回路の第二の素子の有効チャネル幅よりも大きくすれば、画像全体のＲＴＮの影響を効果的に低減することができる。
複数のトランジスタ素子を組み合わせて実効的にチャネル幅を大きくすれば、トランジスタ間のばらつきを抑えながら有効チャネル幅を大きくすることができる。
第１の素子と第２の素子の各チャネル長とチャネル幅との比を揃えればトランジスタの特性を合わせながら有効チャネル幅を大きくすることができる。
第１の素子のバイアス電流を第２の素子のバイアス電流より大きくすれば、回路規模を変えずに有効チャネル幅を相対的に大きくすることができる。
埋め込みチャネルの深さを深くすれば、電流やサイズに制限がある場合でも有効チャネル幅を大きくすることができる。
第一の素子のチャネル幅を第二の素子のチャネル幅のｋ倍にしたり、第一の素子のバイアス電流を第二の素子のバイアス電流の２倍にしたりすれば、最小限の構成でＲＴＮの影響を低減することができる。
第１の実施の形態および各変形例では、ＣＭＯＳリニアイメージセンサを一例に挙げて説明した。ＣＭＯＳリニアイメージセンサは入射光をフォトダイオードで光電変換する点はＣＣＤ（Charge Coupled Device）と同じだが、画素付近で電荷－電圧変換して後段に出力する点がＣＣＤと異なる。
また、ＣＭＯＳセンサは、ＣＭＯＳプロセスが使用できることからＡＤＣ等の高速ロジック回路を内蔵することが可能であり、高速性の面でもＣＣＤより有利と言える。上述した例では、ＣＭＯＳリニアイメージセンサを高速化する方式として、複数の画素を単位とする画素群毎にＡＤ変換などを行うカラムＡＤＣ方式を採用し、ＡＤＣの前段に画素群毎に増幅トランジスタを備え、これにより画素群内の画素信号をバッファして順次ＡＤＣに出力する構成を示した。
なお、以上に示す構成は一例であり、光電変換素子をそれらの構成に限定するものではない。
（第２の実施の形態）
第１の実施の形態または各変形例に一例として示す光電変換素子を備えた画像読取手段を備えたスキャナ（「画像読取装置」の一例）への適用例について示す。なお、当該光電変換素子は、第１の実施の形態や、各変形例を、個別に適用したものでもよいし、それらの２つ以上を任意に組み合わせて適用したものでもよい。
図２１は、第２の実施の形態にかかる画像読取装置として示すスキャナの構成の一例を示す図である。先ず、図２１（ａ）を参照し、スキャナの全体構成について説明する。
図２１のスキャナ２は、筐体２０の上面にコンタクトガラス２１を有し、筐体２０の内部に、第１キャリッジ２２、ＬＥＤ（Light Emitting Diode）２３、第１反射ミラー２４、第２キャリッジ２５、第２反射ミラー２６、第３反射ミラー２７、レンズユニット２８、基準白板２９、およびＣＭＯＳリニアイメージセンサ３０を有する。
第１キャリッジ２２は、ＬＥＤ２３と第１反射ミラー２４とを有し、副走査方向Ｘに移動する。第２キャリッジ２５は、第２反射ミラー２６と第３反射ミラー２７とを有し、所定方向に移動する。
ＬＥＤ２３は、スキャナ２の光源であり、コンタクトガラス２１に配置された原稿Ｙや基準白板２９を照明する。原稿Ｙや基準白板２９からの反射光は、第１反射ミラー２４と、第２反射ミラー２６と、第３反射ミラー２７とを介して、レンズユニット２８に導かれる。
レンズユニット２８は、マイクロレンズアレイなどであり、第３反射ミラー２７からの光をＣＭＯＳリニアイメージセンサ３０の各画素の受光エリアに結像する。
ＣＭＯＳリニアイメージセンサ３０は、第１の実施の形態または各変形例に一例として示すＣＭＯＳリニアイメージセンサである。
続いて、図２１（ｂ）のスキャナ２の制御ブロック図を参照して、スキャナ２の制御について説明する。
スキャナ２は、ＣＰＵ（Central Processing Unit）３１や、ＣＭＯＳリニアイメージセンサ３０や、ＬＥＤドライバ（ＬＥＤ＿ＤＲＶ）３２や、ＬＥＤ２３や、画像処理部３３などを有する。この他に、図示を省略しているが、第１キャリッジ２２や第２キャリッジ２５を移動させるモータや、そのモータドライバなども構成される。
ＣＰＵ３１は、スキャナ２のシステム全体を統括的に制御する。
ＣＭＯＳリニアイメージセンサ３０は、タイミングジェネレータ（ＴＧ）３０１を内蔵し、ＴＧ３０１が生成する制御信号により画素全体の画素信号の出力動作やＡＤＣカラム構成単位でのＡＤ変換動作などを行う。
ＬＥＤ＿ＤＲＶ３２は、ＴＧ３０１の制御信号に基づいてＬＥＤ２３の点灯や消灯を制御する。
スキャナ２は、ＬＥＤ２３が照明した原稿Ｙからの反射光をＣＭＯＳリニアイメージセンサ３０において画素毎に光電変換し、各画素信号を画素群単位にＡ／Ｄ変換するなどの後段処理を行う。後段処理により得られた画像データは、ＬＶＤＳ（トランスミッタ）３０２からＬＶＤＳ（レシーバ）３３１に入力され、画像処理のメインボードである画像処理部３３において各種画像補正や処理がなされ、所定の記憶領域に保存される。
第２の実施の形態にかかる画像読取装置は、第１の実施の形態または各変形例の光電変換素子を備える。このため、当該画像読取装置では、ＲＴＮの影響を抑制した高画質な画像読取を提供することができる。
（第３の実施の形態）
第１の実施の形態または各変形例に一例として示す光電変換素子を備えた画像形成装置を第３の実施の形態として示す。なお、当該光電変換素子は、第１の実施の形態や、各変形例を、個別に適用したものでもよいし、それらの２つ以上を任意に組み合わせて適用したものでもよい。ここでは、スキャナ（画像読取手段）を有する複合機への適用例について示す。
図２２は、第３の実施の形態にかかる画像形成装置として示す複合機の制御ブロックの構成の一例を示す図である。図２２に示す複合機４は、「画像読取手段」の一例であるスキャナ２と「画像形成手段」の一例であるプリンタ４０とを備える。
複合機４は、プリンタ４０側にＣＰＵ４１とＬＶＤＳ（レシーバ）４２と画像処理部４３とを含むメインボード４４を有する。メインボード４４はＩ／Ｆ４５を介してプリンタエンジン４６に接続されている。
ＣＰＵ４１は、プリンタエンジン４６やスキャナ２を含めたシステム全体を統括的に制御する。プリンタエンジン４６は、被記録媒体（例えば記録紙など）に画像を形成する。例えば、プリンタエンジン４６は、インクジェット方式や電子写真方式により被記録媒体上に画像を形成する。
複合機４において、スキャナ２は、ＬＥＤ２３が照明した原稿Ｙからの反射光をＣＭＯＳリニアイメージセンサ３０において画素毎に光電変換し、各画素信号を画素群単位にＡ／Ｄ変換するなどの後段処理を行う。後段処理により得られた画像データは、ＬＶＤＳ（トランスミッタ）３０２からプリンタ４０のＬＶＤＳ（レシーバ）４２に出力する。
プリンタ４０は、スキャナ２のＬＶＤＳ（トランスミッタ）３０２から出力されたクロック／同期信号／画像データがＬＶＤＳ（レシーバ）４２に入力され、ＬＶＤＳ（レシーバ）４２でクロック／ライン同期信号／パラレル１０ｂｉｔデータに変換される。変換後のデータは、画像処理部４３で各種画像補正や処理がなされて、プリンタエンジン４６に出力され、被記録媒体に画像が形成される。
第３の実施の形態にかかる画像形成装置は、第１の実施の形態や各変形例の光電変換素子を備える画像読取装置を含む。これにより、画像読取装置においてＲＴＮの影響を抑制した高画質な画像読取が行われ、画像形成装置全体として、高画質な画像の形成を提供することができる。
Ｄ ドレイン
Ｅ 電流（電子）の流れ
Ｇ ゲート
Ｌ チャネル長
Ｑ 結晶欠陥
Ｓ ソース
Ｗ チャネル幅
Ｗｅ 有効チャネル幅
特開２０１７－００５４２７号公報

Claims (17)

  1. 光を受光する複数の画素と、
    前記画素の信号を処理する信号処理部と、
    を備え、
    前記信号処理部は、前記複数の画素のうち一つの画素からの信号を処理する第一の素子および第二の素子を有し、
    前記第一の素子および前記第二の素子は、何れもトランジスタであり、
    前記第一の素子および前記第二の素子の各トランジスタにおいて電流が実効的に通り得るチャネル幅を有効チャネル幅とすると、前記第一の素子の方が前記第二の素子よりも前記有効チャネル幅が大きい
    ことを特徴とする光電変換素子。
  2. 前記信号処理部は、前記画素の信号を前記画素毎に後段に出力する画素回路であり、
    前記第一の素子および前記第二の素子は、前記画素回路内に構成され、
    前記第一の素子は、前記画素の信号を増幅して後段に出力するソースフォロワの増幅トランジスタであり、
    前記第二の素子は、前記ソースフォロワ以外に用いられているスイッチングトランジスタの何れかである
    ことを特徴とする請求項１記載の光電変換素子。
  3. 前記信号処理部は、前記画素の信号を前記画素毎に後段に出力する画素回路、および、前記画素回路の出力信号を画素群毎に処理して後段に出力する画素群回路を有し、
    前記第一の素子および前記第二の素子は、前記画素群回路内に構成され、
    前記第一の素子は、前記画素回路の信号を増幅して後段に出力するソースフォロワの増幅トランジスタであり、
    前記第二の素子は、前記ソースフォロワ以外に用いられているスイッチングトランジスタの何れかである
    ことを特徴とする請求項１記載の光電変換素子。
  4. 前記信号処理部は、前記画素の信号を前記画素毎に後段に出力する画素回路、および、前記画素回路の出力信号を画素群毎に処理して後段に出力する画素群回路を有し、
    前記第一の素子は、
    前記画素群回路内に構成され、前記画素回路の前記出力信号を増幅して後段に出力するソースフォロワの増幅トランジスタであり、
    前記第二の素子は、
    前記画素回路内に構成され、前記画素の信号を増幅して後段に出力するソースフォロワの増幅トランジスタである
    ことを特徴とする請求項１記載の光電変換素子。
  5. 前記画素が色毎に一次元的に構成されているリニアイメージセンサである
    ことを特徴とする請求項１乃至４のうちの何れか一項に記載の光電変換素子。
  6. 前記第一の素子の入力はフローティング状態となる
    ことを特徴とする請求項２乃至５のうちの何れか一項に記載の光電変換素子。
  7. 前記第一の素子は、前記第二の素子に対して前記チャネル幅を大きくしていることを特徴とする請求項１乃至６のうちの何れか一項に記載の光電変換素子。
  8. 前記第一の素子は、複数のトランジスタ素子を組み合わせることで実効的にチャネル幅を大きくしている
    ことを特徴とする請求項７記載の光電変換素子。
  9. 前記第一の素子および前記第二の素子は、チャネル長とチャネル幅の比が同じである
    ことを特徴とする請求項７または８に記載の光電変換素子。
  10. 前記第一の素子は、前記第二の素子に対してバイアス電流量を大きくしている
    ことを特徴とする請求項４記載の光電変換素子。
  11. 前記第一の素子は、前記第二の素子よりチャネルを埋め込みチャネルとして深く埋め込んでいる
    ことを特徴とする請求項１乃至６のうちの何れか一項に記載の光電変換素子。
  12. 前記第一の素子は、前記画素群回路内に構成され、
    前記第二の素子は、前記画素回路内に構成され、
    １つの前記画素群回路で処理される画素数をｋとした場合に、
    前記第一の素子のチャネル幅を前記第二の素子のチャネル幅のｋ倍以上とする
    ことを特徴とする請求項４記載の光電変換素子。
  13. 前記第一の素子のチャネル幅を前記第二の素子のチャネル幅のｋ倍とする
    ことを特徴とする請求項１２記載の光電変換素子。
  14. 前記第一の素子は、前記画素群回路内に構成され、
    前記第二の素子は、前記画素回路内に構成され、
    前記第一の素子のバイアス電流を前記第二の素子のバイアス電流の２倍以上とする
    ことを特徴とする請求項１０記載の光電変換素子。
  15. 前記第一の素子のバイアス電流を前記第二の素子のバイアス電流の２倍とする
    ことを特徴とする請求項１４記載の光電変換素子。
  16. 請求項１乃至１５のうちの何れか一項に記載の光電変換素子を有する画像読取手段を有する
    ことを特徴とする画像読取装置。
  17. 請求項１乃至１５のうちの何れか一項に記載の光電変換素子を有する画像読取手段と、
    前記画像読取手段により読み取られた画像データに基づき画像を形成する画像形成手段とを有する
    ことを特徴とする画像形成装置。
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