JP5454019B2

JP5454019B2 - 光電変換素子、センサ制御回路、画像読取装置、及び画像形成装置

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Publication number: JP5454019B2
Application number: JP2009202460A
Authority: JP
Inventors: 英樹橋本; 政元中澤
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2009-09-02
Filing date: 2009-09-02
Publication date: 2014-03-26
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Description

本発明は、光電変換素子、センサ制御回路、画像読取装置、及び画像形成装置に関する。

図１０は、一般の画像読取装置に用いられるセンサ基板での信号の流れを説明するための説明図である。
画像読取装置がスキャナの場合について説明する。
スキャナは、原稿からの反射光を取得し、センサ基板（SBU:Sensor Board Unit）内に配置されたCCD(Charge Coupled Device：電荷結合素子)1003で光電変換し、電気信号に変えることで原稿を読み取る。SBUは主に、原稿からの反射光を光電変換するCCD1003、CCD1003からの出力信号に種々のアナログ処理を施すAFE（Analog-Front-End）1006、CCD1003又はAFE1006を駆動するための駆動信号を発生するタイミングジェネレータ（Timing-Generator、以下TGと表記する。）1001、及びCCD1003を駆動するCCDドライバ1002で構成される。尚、図中1004はバッファ回路であり、1005はコンデンサである。

CCD1003及びAFE1006の駆動に必要な駆動信号（CCD_CLK、AFE_CLK）、及び、各種ゲート信号（GATE）は、TG1001で生成され、CCD1003やAFE1006に入力される。TG1001で生成されたCCD駆動信号は、CCDドライバ1002を介してCCD1003に供給し、CCD1003は原稿からの反射光を光電変換しアナログ電気信号として出力する。出力されたアナログ電気信号は、バッファ回路（エミッタフォロワ回路で構成される）1004を介してコンデンサ1005により交流結合され、AFE1006に入力される。

AFE1006では、クランプ部によって基準黒レベルがAFE1006の内部基準電圧に補正され、サンプル・ホールド部で画像信号がサンプリングされ、増幅部で増幅された後、A/D変換部でデジタル画像データとして出力される（図示せず）。

図１１は、従来のCCD駆動構成を説明するための説明図である。
クロック生成部(CLK gen)1007を有するTG1001で生成されたCCD駆動信号（ph1,ph2,ph2l,rs,cp）は、CCDドライバ1002を介してCCD1003に入力される（φ1,φ2,φ2L,RS,CP）。
ここで、φ1/φ2はCCD1003内の図示しないフォトダイオード（PD）で得られた信号電荷をアナログシフトレジスタ上で電荷転送を行うための転送クロックであり、φ2Lは最終段の転送クロックである。

また、RSは出力段に転送されてきた信号電荷を電圧として検出するフローティングキャパシタ（FJ）に蓄積した信号電荷を初期状態にリセットするリセット信号である。CPはCCD1003の出力信号の基準を任意の電圧となるように調整（クランプ）するクランプ信号である。また、上記以外に、PDで得られた信号電荷を１ラインに１回アナログシフトレジスタに転送するためのシフトゲート信号があるが図示していない。

一方、各駆動信号はTG内のクロック生成部（CLK_gen）1007にて任意のタイミング関係となるように生成される。
尚、図１１のCCDドライバ1002はバッファタイプでもインバータタイプでもいずれでもよいが、高速性の面から一般にはインバータタイプが用いられる。

図１２（ａ）〜（ｃ）は、CCD駆動信号の主なタイミング制約を説明するための説明図である。図１２（ａ）は、φ１、φ２タイミング制約（差電圧幅、クロスポイント）を示し、図１２（ｂ）は、φ１、φ2Lタイミング制約（差電圧幅、クロスポイント）を示し、図１２（ｃ）は、φ2L、RS、CPタイミング制約を示す図である。

前述した各駆動信号は、図１２（ａ）〜（ｃ）のように単一信号又は２信号間でのタイミング制約が存在する。例えば、RSのHigh幅(t5)、又は、RS↓とCP↓(t7)には各々確保しなければならない最小値が設定されており、CCD1003を駆動する上では、部品のばらつきがある場合でも、これらのタイミング制約を全て満足しなければならない（t1〜t4,t6,t8の規格についても同様に確保しなければならない最小値が設定されている）。

また、Vx1はφ1↓-φ2↑,φ1↑-φ2↓のクロスポイントに関する規格であり、所定の電圧以上でクロスポイントを確保するように制約されている。
例えば、図１２(a)でφ2↑タイミングが遅れた場合、φ1↓-φ2↑のクロスポイントVx1は小さくなり、φ2↑遅延時間が大きくなるとVx1は所定の電圧以下となり制約を満足できなくなる。そのためこの制約を満足するためには、ばらついた場合でもクロスポイントが確保できるようにφ1↓-φ2↑,φ1↑とφ2↓とのタイミングを揃える必要がある。φ1↓-φ2L↑,φ1↑-φ2L↓のクロスポイントVx2に関しても同様である。

図１３（ａ）、（ｂ）は、従来の駆動方法での問題点を説明するための説明図である。
図１１に示すような従来の駆動方法では、図１３(a)に示すように、TG出力では信号間のタイミング関係を最適にすることができる。
しかし、図１３（ｂ）に示すように、CCD1003の入力端では、TG1001やCCDドライバ1002での信号スキュー、抵抗/容量の公差、伝送線路の寄生成分（抵抗/容量/インダクタ成分）、CCD1003の端子容量など、回路上に多数存在するバラツキ要因により各々の信号タイミング関係が大きくばらついてしまう。

つまり、CCDの駆動回路は、これらバラツキ要因が例えば製品量産時にばらついた場合でも、タイミング制約を全て満足できるようにマージンを持たせて設計する必要があるが、高速駆動をする場合はそのタイミングマージンが取れなくなるため、タイミング制約を全て満足することが困難となる。

尚、図１３（ｂ）はCCDドライバ1002の極性をバッファタイプとして記載しているが、インバータタイプの場合は信号が図１３（ａ）に対して反転する。

ここでCCD1003を駆動するためには、例えば、任意の２信号間の信号タイミングを一定期間以上確保しなければならないように、単一又は２信号間における様々なタイミング制約を満足する必要がある。

しかし、CCD駆動を高速にするにつれ、上記タイミング制約を満足することが困難となる。これは、タイミングジェネレータTG1001やCCDドライバ1002での信号スキュー、抵抗/容量の公差、伝送線路の寄生成分（抵抗/容量/インダクタ成分）、CCD1003の端子容量など、回路上に多数のバラツキ要因が存在しているためである。

つまり、CCD1003の駆動回路はこれらバラツキ要因が、例えば製品量産時にばらつきワーストとなった場合でも、タイミング制約を全て満足できるようにマージンを持たせて設計しなければならないが、高速化によってそのタイミングマージンが取れなくなるためである。

上記問題に対応する技術としては、CCD駆動信号を生成するTG1001において、CCD駆動信号を細かく遅延させて複数の遅延信号を生成し、その中で適正なタイミングの信号を選択することにより、タイミングジェネレータTG1001での信号間のタイミングを最適にする方法が既に知られている。

しかし、前述したタイミング制約はCCD1003の入力端で要求される制約であるのに対し、上記技術ではタイミングジェネレータTG1001の出力直後のタイミングしか最適にすることができない。つまり、タイミングジェネレータTG1001〜CCD1003間に存在するバラツキ要因の影響を受けてしまうので、CCD1003の入力端での信号タイミングは依然としてばらついてしまうといった問題があった。

このため、例えば、特許文献１に記載の発明が提案されている。

特許文献１に記載の発明は、「CCD用パルスジェネレータ」に関するものである。具体的には、この「CCD用パルスジェネレータ」は、「CCDを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたCCDリセット信号を生成するディジタルディレイ方式のCCDリセット信号生成手段と、CCDリセット信号の反転信号および非反転信号を生成する反転・非反転信号生成手段と、CCDリセット信号の反転信号と非反転信号とを選択する選択手段と、CCDリセット信号を一時停止するブランキング手段と、出力イネーブル機能を有し、選択手段により選択された信号を出力する出力手段と、それぞれの手段の動作を決定する複数の条件の設定情報を設定する出力信号条件設定手段と、を備えたもの」である。

特許文献１に記載の発明によれば、CCDを駆動するための転送信号を細かく遅延させて複数の遅延信号を生成し、該複数の遅延信号の選択を変更することにより、設定された立ち上がりタイミングと立ち下りタイミングとに応じたCCD駆動用信号（CCDリセット信号，CCDクランプ信号，予備信号など）やCCD出力処理用信号（サンプリング信号など）を生成することが可能になるとしている。

しかしながら、特許文献１に記載の発明では、CCD入力端での信号タイミングを最適にするという問題は解消できておらず、CCDの高速駆動化を図るには不十分である。
そこで、本発明の目的は、CCDの高速駆動化を図ることができる光電変換素子、センサ制御回路、画像読取装置、及び画像形成装置を提供することにある。

上記課題を解決するため、請求項１に記載の発明は、原稿からの反射光を光電変換する光電変換素子において、基準クロックに基づいて前記光電変換素子を駆動するための各駆動信号を、同種のロジックゲートを用いて生成するクロック生成部を有し、タイミング制約のある２つの駆動信号の生成に必要な信号を同一とし、前記クロック生成部は、前記光電変換素子の外部に配置された遅延回路を有し、全ての駆動信号が必ず同種のゲートを介して生成され、各ゲートは同一半導体チップ上に構成され特性がトラッキングしていることを特徴とする。

本発明によれば、信号生成の基準となる基準クロックのみをCCDに入力し、その基準クロックから各駆動信号を同種のロジックゲートを用いて内部生成する構成を有しており、TG〜CCD間のバラツキ要因の影響を受けずにバラツキを抑制した信号生成ができるので、CCDの高速駆動化を図ることができる光電変換素子、センサ制御回路、画像読取装置、及び画像形成装置の提供を実現することができる。

本発明に係る画像読取装置での駆動構成の概要を説明するブロック図の一例である。本発明に係る画像読取装置のクロック生成部のブロック図の一例である。本発明に係る画像読取装置におけるクロック信号生成部の詳細な説明図である。信号波形の生成を説明するためのタイミングチャートの一例である。本発明に係る画像読取装置におけるタイミングチャートの一例である。図３に示したクロック生成回路をさらに改良したクロック生成回路を説明するための説明図である。（ａ）は、図６に示した画像読取装置のタイミングチャートの一例であり、（ｂ）は、図６に示したクロック生成回路を用いた画像読取装置のタイミングチャートの一例である。遅延回路を外部に配置したときの信号生成回路の一例である。本発明に係る画像読取装置を用いた画像形成装置の一実施の形態を示す概念図である。一般の画像読取装置に用いられるセンサ基板での信号の流れを説明するための説明図である。従来のCCD駆動構成を説明するための説明図である。（ａ）は、φ１、φ２タイミング制約（差電圧幅、クロスポイント）を示し、（ｂ）は、φ１、φ2Lタイミング制約（差電圧幅、クロスポイント）を示し、（ｃ）は、φ2L、RS、CPタイミング制約を示す図である。従来の駆動方法での問題点を説明するための説明図である。

＜特徴＞
本発明に係る光電変換素子は、要するに、信号生成の基準となる基準クロックのみをCCDに入力し、その基準クロックから各駆動信号を同種のロジックゲートを用いて内部生成することを特徴とする。

本発明の実施の形態について述べる。
＜実施形態１＞
図１は、本発明に係る画像読取装置での駆動構成の概要を説明するブロック図の一例である。
図１に示すように、画像読取装置としてのスキャナは、CCD３に入力される基準クロック（Ref_CLK）から駆動信号を生成する構成とする。生成された駆動信号は各部に供給され、CCD３を駆動する。
CCD３は、クロック生成部（CLK_gen）４、フォトダイオードPD５、シフトゲート６、アナログシフトレジスタ７、フローティングキャパシタ（FJ）８、バッファ回路９、11、コンデンサ10、RS Circuit12、及びCP Circuit13を有する。
本構成にすることで、TG１やCCDドライバ２での信号スキュー、抵抗/容量の公差、伝送線路の寄生成分（抵抗/容量/インダクタ成分）、CCD３の端子容量などといったTG１〜CCD３間に存在する一連のバラツキ要因の影響を受けないで済むため、CCD駆動信号のタイミングバラツキを大きく低減することができる。

＜実施形態２＞
図２は、本発明に係る画像読取装置のクロック生成部のブロック図の一例である。
このクロック生成部CLK_gen4-1は、基準クロックRef_CLKをバッファ回路20を介して入力すると、それぞれRef_CLKを用いて駆動信号生成部PH_gen21でφ1/φ2を生成し、駆動信号生成部2L_gen22で駆動信号φ2Lを生成し、駆動信号生成部RS_gen23で駆動信号RSを生成し、駆動信号生成部CP_gen24で駆動信号CPを生成する。
尚、各駆動信号生成部21〜24の前にはバッファ20を配置しているが、これは駆動負荷を低減するためのものであり、駆動負荷が問題にならない場合は、バッファ20は用いなくてもよい。

＜実施形態３＞
図３は、本発明に係る画像読取装置におけるクロック信号生成部の詳細な説明図である。
図４は、図３に示したクロック生成部の信号波形の生成を説明するためのタイミングチャートの一例である。
図４において、横軸は時間を示し、縦軸は上から基準クロックRef CLK、φ１、φ２、φ2L、Ref dly1 inv、RS、Ref dly2、及びCPを示す。
CCD３にクロック生成部CLK gen4-2を内蔵することでバラツキを大幅に低減することができるが、各信号生成部でのバラツキが大きければ意味がない。
そこで、本実施形態では、バラツキを最小限に抑えつつ各駆動信号を生成するため、各信号生成部では同一ロジックゲートを用いて駆動信号を生成する構成とする。
図３に示すように、φ2LはRef_CLK（バッファ通過後、以下同じ意味）をバッファしたものとする。

ここで、バッファとしてANDゲート31、35を用いており、Ref_CLKを２つに分けたANDを取ることで構成している。尚、図１２に示すように、φ2Lはほぼ全ての駆動信号とのタイミング制約が存在する信号であることから、ここではクロック生成部CLK_gen4-2をφ2Lを基準にした構成としている（必ずしもその限りではない）。そのため、基準クロックRef_CLKはφ2L同等となるため、High/Low幅のデューティーは50：50としている。

RSは基準クロックRef_CLKと、基準クロックRef_CLKを遅延回路（Delay Circuit1：例えば抵抗、コンデンサで構成）36によって遅延させた信号（Ref_dly1）をインバータ37で反転させた信号（Ref_dly1_inv）とのANDをANDゲート38でとって生成する。この生成により、RS信号の立上り位置はRef_CLKの立上りで決まり、RS信号の立下り位置はRef_CLKの立上りと遅延回路の遅延量で決まる。

CPもRSと同様であり、RS生成とはインバータがない点だけが異なる。すなわち、CP信号の立上り位置は、基準クロックRef_CLKの立上りと遅延回路36、39の遅延量で決まり、CP信号の立下り位置は基準クロックRef_CLKの立下りで決まる。
尚、RS、及び、CP生成部の遅延回路の遅延量は互いに異なっていても問題はないが、バラツキ低減の観点では、回路構成を同一にして遅延量を等しくした方がよい。

一方、φ1/φ2はANDゲート31でバッファする点はφ2Lと同様であるが、バッファ後の信号をインバータ32で反転させた信号をφ1とし、さらにインバータ33、34の２段で正転したものをφ2とする。

上記構成では、全ての駆動信号が必ず同種のゲート（ここではANDゲート）を介して生成される。つまり、全ての駆動信号は基準クロックRef_CLKに対しANDゲート31、35、38、40の遅延に応じて決定するため、駆動信号間の信号タイミング（φ1↓-φ2L↑、φ1↑-φ2L↓、φ2L↑-RS↑、φ2L↓-CP↓（t4））を揃えて、つまり信号タイミングのバラツキを抑えて出力することができる（図４参照。）。

尚、同種のゲートと雖も、各ゲートの遅延時間に差がないわけではない（厳密には僅かなスキューが存在する）。
しかし、各ゲートは同一半導体チップ上に構成され特性がトラッキングする（同じ方向にばらつく）ため、上記影響によるバラツキは小さい（これまで考慮していたTG〜CCD間バラツキ要因による影響が±数nsであるのに対し、本発明ではその1/10程度に抑えることが可能である）。
上述のように、φ1↓-φ2L↑,φ1↑-φ2L↓の信号タイミングはバラツキを抑制し揃えて出力できるため、φ1-φ2LのクロスポイントVx2、差電圧幅（t2）を確保することは容易である。

また、RSのHigh幅（t5）、及び、RS↓-CP↓期間（t7）は、RS生成回路の遅延回路（+インバータ）での遅延量（ex. 3〜5ns程度）で決定する。このとき、例えば上記２つの信号期間の和はφ2LのHigh期間以内である必要があるが、バラツキ要因は遅延回路１段分で済むため、従来構成（複数のバラツキ要因の積み上げとなる）よりバラツキを低減して信号を生成することができる。

φ2L↑-RS↓期間（t3）は、本実施形態ではφ2L↑-RS↑の信号タイミングを揃えることができるため、RSのH幅（t5）と同等となり、バラツキ要因はRS生成回路の遅延回路１段分で済むため、バラツキを低減して信号を生成することができる。
また、RS↑-CP↑期間（t6）は同様にCP生成回路の遅延回路での遅延量で決定するが、本実施形態ではRS↑に対しCP↑が必ず遅延する構成となっているのでタイミング制約は自動的に満足することができ、CPのH幅（t8）はCP生成回路の遅延回路1段分のバラツキ要因で済むため、バラツキを低減して信号生成することができる。

一方、φ1↑-φ2↓、又は、φ1↓-φ2↑はインバータ１個分の遅延時間分ずれることになるが、φ1/φ2の負荷は通常大きく（数千画素分のアナログシフトレジスタを駆動するため）信号波形が鈍るため、インバータの遅延時間の影響は無視できる程小さく、φ1-φ2クロスポイントVx1を満足することは容易である。

図５（ａ）は、従来の画像読取装置におけるタイミングチャートの一例であり、図５（ｂ）は、本発明に係る画像読取装置におけるタイミングチャートの一例である。
図５（ａ）、（ｂ）において、横軸は時間を示し、縦軸はそれぞれ上からφ１、φ２、φ2L、RS、CPを示す。また、実線はバラツキ有りの場合を示し、点線はバラツキ無しの場合を示す。
TG〜CCD間のバラツキ要因の影響を受けないため、各信号のタイミングバラツキを低減することができる。

＜実施形態４＞
図６は、図３に示したクロック生成回路をさらに改良したクロック生成回路を説明するための説明図である。
図６に示すクロック生成回路4-3は、バッファ50、インバータ51〜53、56、遅延回路Delay Cicuit55、及びANDゲート54、57、58で構成されている。
図６に示すクロック生成回路4-3の図３に示したクロック生成回路4-2との相違点は、ANDゲート及び遅延回路を共通化したことにより、部品数を減少させた点にある。

図７（ａ）は、図６に示した画像読取装置のタイミングチャートの一例であり、（ｂ）は、図６に示したクロック生成回路を用いた画像読取装置のタイミングチャートの一例である。
図７（ａ）、（ｂ）において、横軸は時間を示し、縦軸はそれぞれ上からφ１、φ２、φ2L、RS、及びCPを示す。
φ1とφ2Lとの間にはタイミング制約が存在し、かつ、図７を見ると、φ1/φ2の生成とφ2Lの生成とでは基準クロックRef_CLKをANDゲートでバッファする部分が同じである。

そこで、図６に示すように、基準クロックRef_CLKのAND構成の部分を共通化する構成とする。このように構成することで、φ1/φ2生成部とφ2L生成部とにおけるANDゲート間のスキューの影響も受けずに済むため、φ1/φ2とφ2Lとのタイミングバラツキを更に低減することができる。

また、RSとCPとに関しても同様に、基準クロックRef_CLKの遅延クロックであるRef_delay1とRef_delay2とは信号的には等価であるため、これらを共通化することにより、RS↓−CP↑間のタイミングバラツキを更に低減することができる。

＜実施形態５＞
図８は、遅延回路を外部に配置したときの信号生成回路の一例である。
同図に示すクロック生成回路4-4は、バッファ60、インバータ61〜63、65、及びANDゲート64、66、67で構成されている。
尚、図６に示す遅延回路（ここではRC回路）をCCD3-1内で構成しようとすると、その遅延量は数十%程度ばらつく可能性がある。これについては図８に示すように、遅延回路を外部に配置するようにすれば、高精度の外付け部品が使えるため、遅延量のバラツキを更に低減することが可能である。

＜実施形態６＞
図９は、本発明に係る画像読取装置を用いた画像形成装置の一実施の形態を示す概念図である。
本実施形態の画像形成装置の構成について、図９を参照して説明する。
回転可能に支持されて図９の矢印方向に回転する感光体201の外周部には、除電装置Ｌと、クリーニング装置202と、帯電装置203と、現像装置205とが配設されている。

感光体201の外周部における帯電装置203と現像装置205との間には、露光装置204から発せられる光情報を入射させるスペースが確保されている。
図９に示す構成では感光体201が４個（201a、201b、201c、201d）あるが、現像装置205が扱う色材（トナー）の色が異なるのみであり、それぞれの外周部に設けられる画像形成用の上述した部品構成は同じである。

感光体201は、直径が30ｍｍから100ｍｍ程度のアルミニュム円筒表面に、光導電性物質である有機半導体の層を設けて構成され、その一部が中間転写ベルト（第１の顕像担持手段）210に接している。

中間転写ベルト210は、回転するローラ211、212、213、214により支持され、図１２＃９の矢印方向に移動可能に張架されている。この中間転写ベルト210の裏側（ループの内側）には、第１の転写手段としてのローラ212が感光体201の近傍に配備され、感光体201上の顕像を中間転写ベルト210に転写させる。

中間転写ベルト210のベルトループの外側における、中間転写ベルト210から顕像を記録媒体または裏面用中間転写ベルト（第２の顕像担持手段）200に転写する位置の下流に、中間転写ベルト用クリーニング装置250が配設されている。このクリーニング装置250のブラシは、中間転写ベルト210から顕像が他に転写された後でベルト表面に残留する不要なトナーを拭い去る。

図９はブラシローラが裏面用中間転写ベルト200の表面から離れた状態にある。このブラシローラは支点250Aを中心として揺動可能に設けられ、裏面用中間転写ベルト200表面に接離可能な構造になっている。
中間転写ベルト210から転写されたトナー像を記録媒体Ｐに転写する以前、すなわち裏面用中間転写ベルト100がトナー像を担持しているときは離れた状態とし、記録媒体Ｐへの転写が行われてクリーニングが必要となったとき、ブラシローラは図９での反時計方向に揺動し接触される。
除去された不要トナーはトナー収納部250Bに集められる。

露光装置204は公知のレーザ方式によるもので、フルカラー画像形成に対応した光情報を、一様に帯電された感光体201表面に潜像として照射する。この露光装置204としては、LEDアレイと結像手段とから成る露光装置を用いてもよい。

このように、上述した感光体201と、クリーニング装置202と、帯電装置203と、露光装置204と、現像装置205と、除電装置Ｌと、第１の転写手段212とが、中間転写ベルト210に転写する顕像（トナーによる像）を生成する作像手段として機能する。

中間転写ベルト210は、基体の厚みが50μｍ〜600μｍの樹脂フィルムあるいはゴムを基体にしたベルトであり、感光体211からトナーを転写可能とする抵抗値を備える。
この中間転写ベルト210に対して図９の右方には、ベルト状の裏面用中間転写ベルト（第２の顕像担持手段）200が配設されている。この裏面用中間転写ベルト200は、回転ローラ216、217、218、219により支持され、図９の矢印方向に移動可能に張架されており、裏側（ループの内側）には、第２の転写手段218が配設されている。裏面用中間転写ベルト200によるベルトループの外側に、この裏面用中間転写ベルト用クリーニング装置250、チャージャCH、などが配設されている。

上述した第２の転写手段219と、ローラ218、219と、中間転写ベルト210を支持するローラ214とにより、中間転写ベルト210と裏面用中間転写ベルト200とが接触し、あらかじめ定められた転写ニップを形成する。

裏面用中間転写ベルト200、基体の厚みが50μｍ〜60μｍの樹脂フィルムあるいはゴムを基体にしたベルトで、中間転写ベルト210からトナーを転写可能とする抵抗値を備えるベルトである。

記録媒体（用紙）Ｐは図の下方の給紙装置（給紙カセット）226−1、226−2に収納されており、最上にある用紙が給紙ローラ227で１枚ずつ、複数のガイド229を経てレジストローラ対228に搬送される。
記録媒体Ｐが搬送されるさらに下流には、定着用加熱手段230、排紙ガイド対231、排紙ローラ対232、排紙スタック部240が配設されている。

図９における中間転写ベルト210の上方で排紙スタック部240の下方には、補給用のトナーが収納できる収納部TSが設けてある。トナーの色はマゼンタ、シアン、イエロー、ブラックの四色があり、カートリッジTCの形態にされている。このカートリッジTCからは、粉体ポンプ等により対応する色の現像装置に適宜補給される。

こうした装置本体の一部であるフレーム251は、開閉支軸251Aを中心として、回動・開放が可能な構造にされている。このため、ユーザーはこのフレーム251を開いた状態とすることにより記録媒体の搬送路を大きく開くことができ、ジャムが発生した場合の記録媒体（用紙）の処理を容易にしている。

また、上述した記録媒体Ｐへの画像形成を行う装置本体の上部に図１に示した画像読み取り装置が支持部266を介して連設され、この画像読み取り装置により読み取られた画像データを上述した装置本体が記録媒体Ｐに印刷することで、コピー動作を可能にするよう構成されている。

この画像読み取り装置は、図１に示した画像読取装置であるため、説明を省略する。

画像読み取り装置の外周部には、操作・表示部（表示手段、かつ入力手段）が設けられている。この操作・表示部は、ユーザーに各種の操作情報を表示により通知すると共に操作入力を受けるタッチパネルや、テンキーなど各種のボタンを備える。
ユーザーは、この操作・入力部により、コピーの片面／両面切り替え、コピー動作の開始、コピー枚数の設定、コピー機能とプリンタ機能との切り替えなどの各種操作を行う。

＜効果＞
本実施形態によれば、TG〜CCD間に存在するバラツキ要因の影響を受けずにCCD駆動タイミングを最適化することができるため、CCDの高速駆動化を図ることができる。

なお、上述した実施の形態は、本発明の好適な実施の形態の一例を示すものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。

本発明は、画像読取装置（スキャナ）、及び、画像読取装置を備えた画像形成装置（複写機、MFP、PPC）において、センサ（CCD）の高速駆動技術に利用することができる。

１タイミングジェネレータ（ＴＧ）
２ＣＣＤドライバ
３ＣＣＤ
４クロック生成回路（ＣＬＫｇｅｎ）
５フォトダイオード（ＰＤ）
６シフトゲート
７アナログシフトレジスタ
８フローティングキャパシタ（ＦＪ）
９、１１バッファ回路
１０コンデンサ
１２ＲＳＣｉｒｃｕｔ
１３ＣＰＣｉｒｃｕｔ

特開２００４−２５４０８０号公報

Claims

原稿からの反射光を光電変換する光電変換素子において、
基準クロックに基づいて前記光電変換素子を駆動するための各駆動信号を、同種のロジックゲートを用いて生成するクロック生成部を有し、
タイミング制約のある２つの駆動信号の生成に必要な信号を同一とし、
前記クロック生成部は、前記光電変換素子の外部に配置された遅延回路を有し、
全ての駆動信号が必ず同種のゲートを介して生成され、
各ゲートは同一半導体チップ上に構成され特性がトラッキングしていることを特徴とする光電変換素子。
前記クロック生成部で用いる基準クロックは、入力された基準クロックをバッファした信号であることを特徴とする請求項１に記載の光電変換素子。
前記クロック生成部は、前記光電変換素子の外部に配置された遅延回路を有することを特徴とする請求項１又は２に記載の光電変換素子。
請求項１から３の何れか一項に記載の光電変換素子を搭載したことを特徴とするセンサ制御回路。
請求項４に記載のセンサ制御回路を搭載したことを特徴とする画像読取装置。
請求項５に記載の画像読取装置を備えたことを特徴とする画像形成装置。