JP5476876B2 - センサ駆動回路、ドライバ装置、画像読取装置、及び画像形成装置 - Google Patents

Description

本発明は、異なるエッジを持つ信号間におけるスキューの影響を抑制することができるセンサ駆動回路、センサ駆動装置、画像読取装置、及び画像形成装置に関する。

従来、画像読取装置において原稿画像を読み取るための光電変換素子として用いられるＣＣＤ（電荷結合素子）ラインイメージセンサ（以下、単に「ＣＣＤ」という）を駆動するＣＣＤドライバには、スレッシュレベルのばらつきや、立ち上がり遅延時間及び立ち下がり遅延時間の差、及び、そのばらつきが無視できなくなり、タイミングを確保することが困難となる。そこで、タイミングが規定された信号を同一のドライバを介して供給することでタイミングのバラツキ（スキュー）を低減し、信号タイミングを確保する技術が既に知られている。

例えば、特許文献１には、ＣＣＤ出力信号とＡＦＥ（Ａｎａｌｏｇ−Ｆｒｏｎｔ−Ｅｎｄ）のサンプル・ホールド信号のスキューを低減する目的で、ＣＣＤ出力信号タイミングの基準となる駆動信号とサンプルホールド信号とを同一のドライバを介して供給する構成が開示されている。

ここで、従来の技術に基づく駆動回路の例について説明する。
図１０は、ＣＣＤ及びＡＦＥを駆動する駆動回路の従来例の機能ブロック図を示している。
タイミングジェネレータ（ＴＧ）１は、ＣＣＤ２やＡＦＥ３で必要とする各種クロックやゲート信号を発生する。このうちＣＣＤ駆動クロックｘＣＣＤ＿ｃｌｋはＤＲＶ（ＣＣＤドライバ）４を介してＣＣＤ２に入力する。ここで、ＤＲＶ４は高速性の面で一般に反転（インバータ）タイプが使用されるため、図１０ではＤＲＶ４の出力信号ＣＣＤ＿ＣＬＫはＣＣＤ駆動クロックｘＣＣＤ＿ｃｌｋに対し反転している。ＣＣＤ２からはアナログ画像信号ＳＩＧが出力され、エミッタフォロワ（ＥＦ）５でバッファされ、交流結合６を介してＡＦＥ３に入力する。

ＡＦＥ３は、入力されるアナログ画像信号ＳＩＧに対してサンプル・ホールド動作、クランプ動作、オフセット補正、信号増幅などを行い、アナログ画像信号ＳＩＧは、最終的にＡ／Ｄ変換され、ＡＦＥ３からはデジタル画像データＤが出力される。ここで、サンプル・ホールド信号ＳＨＤはＴＧ１から出力される信号ｘｓｈｄをＤＲＶ４を介してＡＦＥ３に供給する。

このときサンプル・ホールド信号ＳＨＤは、上記と同様に信号ｘｓｈｄに対して反転する。サンプル・ホールド信号ＳＨＤはＤＲＶ４を介さずともよいが、ＣＣＤ出力信号（信号ＣＣＤ＿ＣＬＫに応じたタイミングで出力される）とのスキューを低減するため同一ドライバを介して供給する構成としている。

また、ＡＦＥ３のマスタークロックはサンプル・ホールド信号ＳＨＤとのタイミング規定が比較的シビアでないためＴＧ１から出力される信号ＭＣＬＫを直接供給しているが、タイミング規定がシビアである場合ではＤＲＶ４を介してもよい。

図１１は、図１０に示した駆動回路の詳細について説明するための回路図である。なお、本明細書での以下の説明における回路及び装置は、ＣＭＯＳ構造の回路及び装置を例として用いたものであり、図１１において、ＣＣＤ２及びＡＦＥ３の各入力端に記載した容量成分は、ＣＣＤ２及びＡＦＥ３を構成するＩＣ装置の入力ピンから見たときの入力負荷が、容量負荷であることを表している。すなわち、実際にこの部分にコンデンサが設けられているわけではない。

図１０で示したＣＣＤ駆動クロックＣＣＤ＿ＣＬＫには、実際は、ＣＣＤ２を駆動するための電荷転送クロックＰＨ１Ａ，ＰＨ２Ａ、最終段転送クロックＰＨ２Ｌ、リセットクロックＲＳ、クランプクロックＣＰ、シフトゲート信号ＳＨなど複数の信号が含まれる。

サンプル・ホールド信号ＳＨＤは、図１０で説明したようにＤＲＶ４を介してＡＦＥ３に供給しているが、図１１の回路では、ＡＦＥ３の入力レンジを満足するため抵抗を使って分圧している。また、負荷が大きい電荷転送クロックＰＨ１Ａ，ＰＨ２Ａを駆動するために、ＤＲＶ４の出力を並列接続しドライバビリティを上げている。

また、ＣＣＤ２は、２つのチャネルを持ち、各チャネルの電荷転送クロックＰＨ１Ａ，ＰＨ２Ａは、独立してＴＧ１から出力されている。チャネル１に加えられる電荷転送クロックＰＨ１Ａ１とＰＨ２Ａ１、チャネル２に加えられる電荷転送クロックＰＨ１Ａ２とＰＨ２Ａ２、最終段転送クロックＰＨ２ＬとリセットクロックＲＳ、リセットクロックＲＳとクランプクロックＣＰ、最終段転送クロックＰＨ２Ｌとサンプル・ホールド信号ＳＨＤ又はリセットクロックＲＳとサンプル・ホールド信号ＳＨＤのように、タイミング規定が存在する信号同士はスキューを低減するため、ＤＲＶ４を構成する複数のＩＣ装置のうち、同じＩＣ装置で信号を供給するようにしている。なお、図１１の場合、ＤＲＶ４は、３つのＩＣ装置ＤＲＶａ，ＤＲＶｂ，ＤＲＶｃから構成されている。

また、ＴＧ１とＤＲＶ４の間やＤＲＶ４とＣＣＤ２及びＡＦＥ３間には、タイミング微調整用のＲＣ回路を構成している。なお、図１１では、ＣＣＤ出力信号ＳＩＧは省略している。

次に、図１０及び図１１に示した駆動回路の問題点について説明する。
図１２は、従来の技術に基づく構成での効果と問題点について説明するための概略構成ブロック図、および、動作を説明するためのタイミングチャートを示す。

まず、ＣＣＤ２については、ＣＣＤ２を適切に動作させるための条件として、上述したＣＣＤ駆動クロックＣＣＤ＿ＣＬＫに含まれる各信号のタイミング又は、信号間のタイミングが規定されている。例えば、電荷転送クロックＰＨ１Ａと電荷転送クロックＰＨ２Ａでは、各々の信号電圧が等しくなる場合の電圧（クロスポイント電圧と呼ばれる）は１．５Ｖ程度以上確保する必要があり、また電荷転送クロックＰＨ１Ａと電荷転送クロックＰＨ２Ａの差電圧が４．５Ｖ以上である期間を４〜５ｎｓ以上確保しなければならない。

このような規定は、電荷転送クロックＰＨ１Ａと最終段転送クロックＰＨ２Ｌについても存在する。一方、リセットクロックＲＳ、クランプクロックＣＰ及び最終段転送クロックＰＨ２Ｌの信号間でも同様であり、これらは各々の信号とのタイミングが規定されており、さらにリセットクロックＲＳとクランプクロックＣＰにおいては、それぞれ最小のＨｉｇｈ幅が規定されている。これら示したタイミングは部品特性がばらついた場合でも満足する必要があり、仮に満足していなければ転送効率やノイズなどの特性不良を起こす可能性がある。

図１２のブロック図は従来技術に基づく駆動回路を示しており、同図（Ａ），（Ｂ），（Ｃ），（Ｄ）のタイミングチャートはリセットクロックＲＳとクランプクロックＣＰを例に相対的なタイミング関係を示している。図１２において、リセットクロックＲＳとクランプクロックＣＰは図１１のように同一パッケージ（ＩＣ装置）のＤＲＶ４を介してＣＣＤ２に入力されている。

ＴＧ１から出力される信号ｘｒｓ，ｘｃｐは、ＲＣ回路を介してＤＲＶ４へ入力され、ＤＲＶ４のインバータにより反転され、信号ＲＳ，ＣＰとして出力され、抵抗回路（またはＲＣ回路でもよい）を介してＣＣＤ２に入力される。

ここで、信号ｘｒｓの○印と信号ｘｃｐの○印で示す信号ｘｒｓの立ち上がりエッジと信号ｘｃｐの立ち上がりエッジとの間の位相差は、ＴＧ１から出力された段階でｔ２であり（同図（Ａ）参照）、ＴＧ１の出力はＲＣ回路を通ってＤＲＶ４に入力する。ＤＲＶ４の入力では信号ｘｒｓの立ち上がりエッジと信号ｘｃｐの立ち上がりエッジとの関係は変わらない（同図（Ｂ）参照）。

ＤＲＶ４の出力（信号ＲＳ，ＣＰ）は入力に対し遅延するが、信号ＲＳ，ＣＰともに同じ立ち下がり出力遅延時間が生じているためにＤＲＶ４の出力段階での相対的な位相差は変わらない（同図（Ｃ）参照）。そして、ＤＲＶ４の出力は、抵抗回路を通ってＣＣＤ２に入力するが、ＤＲＶ４の出力での位相差が維持されているためここでもＣＣＤ２の入力の信号ＲＳの立ち下がりエッジと信号ＣＰの立ち下がりエッジとの間の位相差は変わらない（同図（Ｄ）参照）。

つまり、このように同じエッジ同士のタイミングではＴＧ１の出力段階での位相差がＣＣＤ２の入力段階でも維持され、タイミング確保が容易となる。これは同一パッケージドライバ（ＤＲＶ４）を介して供給することで信号ＲＳの立ち下がりエッジと信号ＣＰの立ち下がりエッジとの間のスキューとしては抑制されているためである。

しかし、信号ｘｒｓの○印と信号ｘｃｐの×印で示す信号ｘｒｓの立ち上がりエッジと信号ｘｃｐの立ち下がりエッジのように異なるエッジ同士のタイミングを考えると同様の効果が得られない。

まず、ＴＧ１の出力段階での信号ｘｒｓの立ち上がりエッジと信号ｘｃｐの立ち下がりエッジとの間の位相差はｔ１であり（図１２（Ａ）参照）、ＴＧ１の出力はＲＣ回路を通ってＤＲＶ４に入力する。ＤＲＶ４では信号ｘｒｓの立ち上がりエッジと信号ｘｃｐの立ち下がりエッジとの間の関係は変わらない（図１２（Ｂ）参照）。

ＤＲＶ４の出力（信号ＲＳ，ＣＰ）は入力に対し遅延するが、信号ＲＳは“立ち下がり出力遅延時間”が生じているのに対し、信号ＣＰは“立ち上がり出力遅延時間”と異なる種類の遅延時間が生じており、ＤＲＶ４の出力ではそれら遅延時間の差（Δｔ）だけ相対的な位相差がずれることになる。つまり、ＤＲＶ４の入力ではｔ１だった位相差がＤＲＶ４の出力ではｔ１−Δｔとなる（図１２（Ｃ）参照）。ここでは、ＤＲＶ４の立ち上がり出力遅延時間は立ち下がり出力遅延時間よりも長いと仮定しているため、位相差は減る方向に変化している。

ＤＲＶ４の出力は抵抗回路を通ってＣＣＤ２に入力するが、ＤＲＶ４の出力での位相差が維持されているため、結局、ＣＣＤ２の入力での信号ＲＳの立ち下がりエッジと信号ＣＰの立ち上がりエッジとの間の位相差はｔ１−Δｔとなってしまう（図１２（Ｄ）参照）。これは、同一パッケージドライバ（ＤＲＶ４）を介して供給しても信号ＲＳの立ち下がりエッジと信号ＣＰの立ち上がりエッジとの間のスキューが抑制できていないことを意味する。

上記Δｔは主に、ＤＲＶ４の立ち上がり出力遅延時間（ｔｐＬＨ）と立ち下がり出力遅延時間（ｔｐＨＬ）が等しくないために発生する。つまりΔｔ≒ｔｐＬＨ−ｔｐＨＬである。ＤＲＶ４がＣＭＯＳ構造の場合、ｔｐＬＨ及びｔｐＨＬは出力段のＰＭＯＳ（型トランジスタ）とＮＭＯＳ（型トランジスタ）の特性に依存し、その構造の違い（ＰＭＯＳのキャリアがホールであるのに対しＮＭＯＳのキャリアは電子であり移動度は電子の方が早い）から一般にはＮＭＯＳの方が高速性に優れている。
すなわち、信号の立ち上がり時にオンするＰＭＯＳよりも信号の立ち下がり時にオンするＮＭＯＳの動作速度が速いので、ｔｐＬＨに比べてｔｐＨＬの方が短い。

ここで重要なのは、ＣＭＯＳ構造の半導体装置のように、同一半導体チップ上にＰＭＯＳとＮＭＯＳを構成した場合、ＰＭＯＳ同士又はＮＭＯＳ同士の間には特性的な相関があるが（特性が揃いやすいが）、ＰＭＯＳとＮＭＯＳの間には相関がない（特性が互いに独立に変化する）ということである。

つまり、図１２のように同一パッケージドライバ（同一半導体チップ）であるＤＲＶ４に信号を入力すると、同じエッジの場合はそれぞれが同じ遅延時間であるため相対的な位相差（スキュー）は生じないが、異なるエッジの場合は遅延時間が異なるためスキューが生じる。また上記したように、ＰＭＯＳとＮＭＯＳの特性は互いに相関なく独立にばらつくのでｔｐＬＨとｔｐＨＬは独立にばらつき、上記Δｔが大きくばらつくことになる。

以上のように、同一パッケージドライバを介しても異なるエッジ間においてはｔｐＬＨとｔｐＨＬの差のバラツキによるスキューが依然として大きい状態であり、信号タイミングを満足することが困難となる。ＤＲＶ４には一般にｔｐＬＨ及びｔｐＨＬが各２〜６ｎｓ（ナノ秒）程度の高速なものが使用されるが、この場合でもｔｐＬＨとｔｐＨＬが独立にばらつくと最大±４ｎｓ（８ｎｓ幅）のスキューが生じることになり、現在主流のＣＣＤで駆動可能な周波数に換算すると、凡そ２５ＭＨｚ（半周期：２０ｎｓ）程度が上限と考えられ（立ち上がり／立ち下がり時間分：３ｎｓ＊２、バラツキ分：８ｎｓ、タイミング確保分：６ｎｓ）、これ以上の動作速度は望めない。

さて、上記では、ＤＲＶ４のｔｐＬＨ及びｔｐＨＬの差のバラツキによるスキューに言及してきたが、ＤＲＶ４のスレッシュレベルのバラツキもスキューの要因となる。
図１３は、従来の技術に基づく構成（ＤＲＶ４入出力部）においてスレッシュレベルによってスキューが生じる様子を説明するための概略構成ブロック図と、タイミングチャートを示している。なお、図１３の回路図は、図１２のＤＲＶ４の部分のみを取り出して記載している。

ここで、スレッシュレベルは通常、出力遅延時間と同様に立ち上がり入力時（Ｖｔｐ）と立ち下がり入力時（Ｖｔｎ）とでレベルが異なって規定されている。

図１３でＴＧ１（図示せず）から出力された信号ｘｒｓ，ｘｃｐはＤＲＶ４に入力する（図１３（Ｂ）参照）。ＴＧ１から出力される信号ｘｒｓ，ｘｃｐのＨｉｇｈレベルはＴＧ１の電源電圧（ＶＴＧ）と同じである。このとき、図１３ではＶｔｐはＶｔｇの約１／２、Ｖｔｎは約１／４となっている。この場合、信号ｘｒｓ，ｘｃｐが立ち上がり開始してからＶｔｐに到達する時間は信号の時定数（τ）を用いると約０．６９τとなる。また、立ち下がり開始してからＶｔｎに到達する時間は約１．３９τとなる。

したがって、ＤＲＶ４の出力の信号ＲＳの立ち下がりエッジ（○印）と信号ＣＰの立ち上がりエッジ（×印）との間の位相差は、遅延時間の場合と同様に、このスレッシュレベルに到達する時間の差だけスキューを生じることになる（図１３図（Ｃ）参照）。このとき生じるスキューΔｔは上記で算出したスレッシュレベルへの到達時間の差０．７τ（＝１．３９τ−０．６９τ）となる。

ＤＲＶ４から出力された信号ＲＳ，ＣＰはＨｉｇｈレベルがＤＲＶ４の電源電圧（Ｖｄｒｖ）に変換され（図１３（Ｃ）参照）、抵抗回路を介してＣＣＤ２に入力する（図示せず）。
上記スキューΔｔはスレッシュレベルＶｔｐ，Ｖｔｎのバラツキによってばらつく。しかも、そのバラツキの大きさは上記関係からＤＲＶ４の入力信号の時定数τに左右される。すなわち、スレッシュレベルがばらついた場合の影響はτの大きさに比例する。

以上のように、異なるエッジ同士のタイミングではｔｐＬＨ，ｔｐＨＬの差だけでなくＶｔｐ，Ｖｔｎのバラツキによってもスキューが発生し得る。また、スレッシュレベルＶｔｐとＶｔｎはｔｐＬＨとｔｐＨＬに比べれば特性的な相関があるものの、基本的には独立にばらつくことになる。

一方、同じエッジ同士の場合は遅延時間の場合と同様にスキューは生じない。これもＶｔｐとＶｔｎとの間の相関は弱いが、Ｖｔｐ同士又はＶｔｎ同士の相関が強い（特性が揃っている）ことによる。したがって、上記信号ｘｒｓ，ｘｃｐの時定数がほぼ同じならば、スレッシュレベルがばらついても各々同じようにばらつき、スキューとしては抑えられることになる。

なお、図１３ではスレッシュレベルによるスキューを説明するため、ｔｐＬＨ及びｔｐＨＬの影響は無視して記載している（ｔｐＬＨ＝ｔｐＨＬ＝０としている）。実際のスキューはスレッシュレベルによるものと上記ｔｐＬＨ及びｔｐＨＬの差によるものが加算される。

このように、従来の技術では、タイミングが規定された信号のエッジが同じ場合（ex.立ち上がりと立ち上がりのように）はよいが、異なる場合（ex.立ち上がりと立ち下がりのように）はドライバの立ち上がりと立ち下がりの遅延時間差やドライバのＨｉｇｈスレッシュ／Ｌｏｗスレッシュレベルのバラツキによってスキューを低減できないという問題があった。

この発明は、かかる実情に鑑みてなされたものであり、異なるエッジを持つ信号間におけるスキューの影響を抑制することができるセンサ駆動回路、ドライバ装置、画像読取装置、及び画像形成装置を提供することを目的とする。

この発明は、原稿からの反射光を光電変換するイメージセンサと、イメージセンサを駆動する駆動ドライバ回路と、イメージセンサを制御するタイミング信号を発生するタイミング発生回路とを備えるセンサ駆動回路において、上記駆動ドライバ回路は、同等な反転出力バッファ回路を２段直列に接続した構成を有し、上記タイミング発生回路は、上記イメージセンサの入力信号極性と同極性のタイミング信号を出力するものとし、上記駆動ドライバ回路の１段目の反転出力バッファ回路と２段目の反転出力バッファ回路に、同じ電源電圧を供給するようにし、１段目の上記反転出力バッファ回路の入力信号振幅と２段目の上記反転出力バッファ回路の入力信号振幅を等しくする振幅可変手段を設けたものである。

このような駆動ドライバ回路において、１段目の上記反転出力バッファ回路の入力信号と２段目の上記反転出力バッファ回路の入力信号とで、入力スレッシュレベルに到達する時間が等しくなるように信号の立ち上がり／立ち下がり時間を設定するとよい。

上記タイミング発生回路の電源電圧に応じて上記駆動ドライバ回路の２段目の上記反転出力バッファ回路の入力信号振幅を可変するとよい。

また、本発明は、上記のセンサ駆動回路に設ける駆動ドライバ回路の１段目の上記反転出力バッファ回路と２段目の上記反転出力バッファ回路とを同一半導体チップ上に集積化して構成したドライバ装置も提供する。

また、本発明は、上記のドライバ装置を、上記駆動ドライバ回路として備えたセンサ駆動回路も提供する。

上記センサ駆動回路におけるタイミング発生回路が出力するタイミング信号の極性を切換える手段を備えるとよい。

また、本発明は、上記のセンサ駆動回路を備えた画像読取装置も提供する。
また、本発明は、上記の画像読取装置を、画像読取手段として備えた画像形成装置も提供する。

以上のようなこの発明のセンサ駆動回路、ドライバ装置、画像読取装置、及び画像形成装置によれば、駆動ドライバ回路を、同じ構成の反転出力バッファ回路を２段直列に接続して構成したので、１段目の反転出力バッファ回路の信号の立ち上がり／立ち下がり遅延時間やドライバのＨｉｇｈ／Ｌｏｗスレッシュレベルのバラツキで、２段目の反転出力バッファ回路の信号の立ち上がり／立ち下がり遅延時間やドライバのＨｉｇｈ／Ｌｏｗスレッシュレベルのバラツキを相殺することができ、同じエッジをもつ信号間だけでなく、異なるエッジをもつ信号間でもスキューを低減することができるという効果を得る。

本発明の一実施例に係る、ＣＣＤ及びＡＦＥを駆動する駆動回路の構成の一例を示した機能ブロック図である。 図１の駆動回路の動作を説明するための概略構成ブロック図、および、動作を説明するためのタイミングチャートである。 図１の実施例の構成におけるｐｒｅ−ＤＲＶ１０とＤＲＶ４の入出力部でのスレッシュレベルの影響について説明するための概略構成ブロック図、および、動作を説明するためのタイミングチャートである。 スキューの相殺効果を高めることができる回路例を示したブロック図である。 ＴＧ１’の電源がばらついて場合でも入力スレッシュレベルのバラツキを抑制する構成について説明するための概略構成ブロック図、及び、タイミングチャートである。 本実施例のＣＣＤ２及びＡＦＥ３の駆動回路の全体構成の概要を示した概略回路図である。 本実施例の効果を更に高める構成について説明するための概略機能部ロック図である。 本実施例の駆動回路を備えたスキャナと、そのスキャナを画像読取装置として備えた複写機へ適用した場合の一例を示した機能ブロック図である。 スキャナ２００の読取光学系の一例を示した概略構成図である。 ＣＣＤ及びＡＦＥを駆動する、従来の技術に基づく駆動回路の機能ブロック図である。 図１０に示した駆動回路の詳細について説明するための回路図である。 図１１に示した構成での効果と問題点について説明するための概略構成ブロック図、および、動作を説明するためのタイミングチャートである。 図１１に示した構成（ＤＲＶ４入出力部）においてスレッシュレベルによってスキューが生じる様子を説明するための概略構成ブロック図と、タイミングチャートである。

以下、添付図面を参照しながら、この発明の実施の形態を詳細に説明する。
図１は、本発明の一実施例に係るＣＣＤ及びＡＦＥを駆動する駆動回路の構成の一例を示した機能ブロック図である。この図１において、図１０と同一部分及び相当する部分には、同一符号を付している。

図１の実施例では、図１０に示した駆動回路のＤＲＶ４の前段に、ＤＲＶ４と同じ構成のインバータタイプのドライバ回路をプレドライバ（ｐｒｅ−ＤＲＶ）１０として配置した構成を持つ。

また、図１では、図１０と違って、ＴＧ１’が出力するＣＣＤ駆動クロックＣＣＤ＿ｃｌｋとサンプル・ホールド信号ｓｈｄの極性は、ＣＣＤ２及びＡＦＥ３に入力する極性と同じである。このＴＧ１’の出力信号の極性の変更は、インバータタイプのドライバであるｐｒｅ−ＤＲＶ１０とＤＲＶ４を２段接続しているためである。ＤＲＶ４以降の構成は図１０と同じなので、説明を省略する。

図２は、本実施例の駆動回路の動作を説明するための概略構成ブロック図、および、動作を説明するためのタイミングチャートを示す。
ＴＧ１’から出力された信号ｒｓ，ｃｐ（ＣＣＤ入力信号：ＲＳ，ＣＰと論理極性は同じ。（図２（Ａ）参照））はＲＣ回路を通り、ｐｒｅ−ＤＲＶ１０に入力する（図２（Ｂ）参照）。このとき信号ｒｓの立ち下がりエッジ（○印）と信号ｃｐの立ち上がりエッジ（×印）との間の位相差はｔ１である。

ｐｒｅ−ＤＲＶ１０は、図１２でのＤＲＶ４と同様に、ｔｐＨＬに対してｔｐＬＨがΔｔだけ長いため、ｐｒｅ−ＤＲＶ１０の出力では相対的に信号ＸＲＳの立ち上がりエッジ（○印）の方が信号ＸＣＰの立ち下がりエッジ（×印）よりもΔｔ遅くなり、信号ＸＲＳの立ち上がりエッジと信号ＸＣＰの立ち下がりエッジとの間の位相差はそのスキューによってｔ１＋Δｔとなる（図２（Ｃ）参照）。

ｐｒｅ−ＤＲＶ１０の出力はＲＣ回路を介してＤＲＶ４に入力する（図２（Ｄ）参照）。ここで、ＤＲＶ４でもｐｒｅ−ＤＲＶ１０と同様に、ｔｐＨＬに対してｔｐＬＨがΔｔだけ長いため、ＤＲＶ４の出力では信号ＣＰの立ち上がりエッジ（×印）の方が信号ＲＳの立ち下がりエッジ（○印）よりもΔｔだけ遅くなる（図２（Ｅ）参照）。つまり、ＤＲＶ４で生じるスキューはｐｒｅ−ＤＲＶ１０で生じたスキューの逆向きになるので、ｐｒｅ−ＤＲＶ１０で生じたスキュー（図２（Ｃ）参照）は、ＤＲＶ４の出力のスキューで相殺され、それにより、信号ＲＳの立ち下がりエッジと信号ＣＰの立ち上がりエッジとの間の位相差は、ＴＧ１’の出力段階での位相差（図２（Ａ）参照）と同じｔ１となる。

このように、本実施例では、ＤＲＶ４で発生するスキューをｐｒｅ−ＤＲＶ１０で相殺することができるため、異なるエッジ同士のタイミングでもスキューを抑制することが可能となる。

なお、上記効果にはｐｒｅ−ＤＲＶ１０とＤＲＶ４の特性（ｔｐＬＨ及びｔｐＨＬ）が揃っていることが前提となるが、上記の通りｐｒｅ−ＤＲＶ１０とＤＲＶ４に同じデバイスを用いていることで、実際の製品のほとんどは同一ロットのデバイスを使用することになる（仮に１ロット＝１０００個で１製品あたり４個のデバイスを使用する場合、ｐｒｅ−ＤＲＶ１０とＤＲＶ４が別ロット品となる確率は凡そ１／(４／１０００)＝０.４％しか存在せず残り９９.６%は同一ロット品が使用されることになる）。

このため、ｐｒｅ−ＤＲＶ１０とＤＲＶ４の特性が独立にばらつくケースは、ほとんどなく、上記効果が損なわれる可能性は非常に低い。また、一般に同一ロットの異なるデバイス間のスキューは大きくても±０.５ｎｓ程度以下であり、ｐｒｅ−ＤＲＶ１０とＤＲＶ４の特性が独立にばらついた場合であっても、従来装置で生じるスキュー（±４ｎｓ程度）と比較すれば１桁近く低減できる。

また、同じエッジ同士のタイミングの場合は、本実施例のようにｐｒｅ−ＤＲＶ１０を追加した構成の場合でも、各エッジは同じドライバを介しているのでスキューを抑制することができる。

すなわち、本実施例によれば従来の技術に基づく構成による効果（同じエッジ同士でのスキュー抑制）を損なわずに、異なるエッジ同士のスキューも抑制できる。言い換えれば、エッジの組み合わせによらず全ての場合においてスキューを抑制することができる。

一方、ｔｐＬＨ，ｔｐＨＬは電源電圧依存性をもっている（一般には電源電圧を上げると遅延時間は短くなる）。そのため、ｐｒｅ−ＤＲＶ１０とＤＲＶ４で異なる電源電圧を用いるとｐｒｅ−ＤＲＶ１０とＤＲＶ４とでｔｐＬＨ及びｔｐＨＬが合わなくなり（差を持ってしまい）スキューの相殺精度が悪くなる。したがって、ｐｒｅ−ＤＲＶ１０とＤＲＶ４は同じ電源電圧（Ｖｄｒｖ）で駆動することが望ましい。

次に、本実施例の入力スレッシュレベルのバラツキによって生じるスキューを低減する効果について説明する。
図３は、図１の実施例の構成におけるｐｒｅ−ＤＲＶ１０とＤＲＶ４の入出力部でのスレッシュレベルの影響について説明するための概略構成ブロック図、および、動作を説明するためのタイミングチャートを示す。ＴＧ１’（図示せず）からｐｒｅ−ＤＲＶ１０の出力までの動作（図３（Ｂ），（Ｃ）参照）は、図１３のＴＧ１からＤＲＶ４の出力までの動作と基本的に変わらない。

図１３の場合と異なるのはｐｒｅ−ＤＲＶ１０の出力での論理が逆であるため、図３ではＶｔｐとＶｔｎへの到達時間の差によりｐｒｅ−ＤＲＶ１０の出力での信号ＸＲＳの立ち上がりエッジ（○印）と信号ＸＣＰの立ち下がりエッジ（×印）との間の位相差が、ＴＧ１’の出力でのｔ１からｔ１＋Δｔ１（Δｔ１＝０.７τａ）に変わっていることである（ここに、図１３のΔｔと図３のΔｔ１は等価である。ここでは便宜上記号を分けている）。

ここで、τａはＴＧ１’とｐｒｅ−ＤＲＶ１０の間の信号ｒｓ，ｃｐが有する時定数である。ｐｒｅ−ＤＲＶ１０の出力では信号のＨｉｇｈレベルがＶｄｒｖに変換され、ＲＣ回路を通ってメインドライバ（ＤＲＶ４）に入力する。このときＤＲＶ４の入力での信号ＸＲＳの立ち上がりエッジと信号ＸＣＰの立ち下がりエッジとの関係は保持されているため、位相差ｔ１＋Δｔ１は変わらない（図３（Ｄ）参照）。

しかし、ＤＲＶ４の出力では、図１３で説明したＤＲＶ４の出力と同様の動作をする。つまり、図３では、ＶｔｐがＶｄｒｖの約１／３、Ｖｔｎが約１／６となっているが、この場合ｐｒｅ−ＤＲＶ１０とＤＲＶ４の間の信号ＸＲＳ，ＸＣＰの時定数をτｂとすると、立ち上がり開始からスレッシュＶｔｐに到達する時間は約０.４１τｂ、立ち下がり開始からＶｔｎに到達する時間は約１.８τｂとなり、ＤＲＶ４の出力での信号ＲＳの立ち下がりエッジと信号ＣＰの立ち上がりエッジとの位相差Δｔ２（＝約１.４τｂ）のスキューが、ｐｒｅ−ＤＲＶ１０でのスキューとは逆向きに生じることになる。

つまり、既に説明した遅延時間に対応したスキューの相殺の場合と同様に、ｐｒｅ−ＤＲＶ１０のスレッシュレベルで発生したスキューΔｔ１（＝０.７τａ）は、ＤＲＶ４のスレッシュレベルで発生するスキューΔｔ２（＝１.４τｂ）で相殺され、ＤＲＶ４の出力の信号ＲＳ立ち下がりエッジと信号ＣＰの立ち上がりエッジとの位相差は、ｔ１＋（Δｔ１−Δｔ２）＝ｔ１＋（０.７τａ−１.４τｂ）と、スキューとしては低減方向に補正される（図３（Ｅ）参照）。

なお、図１３で述べたように、スレッシュレベルのバラツキによるスキューの大きさはＤＲＶ４の入力信号の時定数に左右される。例えば、図１１の信号ＸＰＨ１，ＸＰＨ２のように、ドライバビリティを上げるためにＤＲＶ４の出力を並列接続した場合は、必然的にＴＧ１’の出力信号のファンアウト数が多くなりＤＲＶ４の入力での時定数が大きくなる。

したがって、スレッシュレベルのバラツキによるスキューが大きくなってしまうおそれはあるが、本実施例ではｐｒｅ−ＤＲＶ１０を構成していることで、ＴＧ１’の信号を駆動するドライバ手段の駆動能力が大きくなってＴＧ１’の出力信号のファンアウト数を減らせるため、上記のＤＲＶ４の入力での時定数が大きくなる影響を低減できるという効果もある。

以上のように、本実施例によれば、異なるエッジ同士のタイミングではｔｐＬＨ，ｔｐＨＬの差だけでなくスレッシュレベルＶｔｐ，Ｖｔｎのバラツキによるスキューも低減することができる。

一方、同じエッジ同士の場合は従来の技術に基づく構成の場合と同様に、スレッシュレベルによるスキューは生じない。

次に、入力スレッシュレベルのバラツキを抑制する構成について説明する。
図３では、本実施例によってスレッシュレベルによるスキューが低減できることを示したが、ｐｒｅ−ＤＲＶ１０の入力での信号振幅（Ｖｔｇ）とＤＲＶ４の入力での信号振幅（Ｖｄｒｖ）が同じでないことや、ＴＧ１’とｐｒｅ−ＤＲＶ１０との間の時定数（τａ）とｐｒｅ−ＤＲＶ１０とＤＲＶ４との間の時定数（τｂ）が同じでないことにより、スキューが低減できるものの完全に相殺するまでには至らない（図３ではΔｔ１≠Δｔ２となる）。

そこで、図４に示すように、ｐｒｅ−ＤＲＶ１０とＤＲＶ４との間に分圧抵抗ＲＡ，ＲＢを追加し、ｐｒｅ−ＤＲＶ１０の入力信号とＤＲＶ４の入力信号の振幅を揃えることが考えられる。これによりｐｒｅ−ＤＲＶ１０とＤＲＶ４で発生するスキューΔｔ１，Δｔ２を揃えることができるため、スキューの相殺効果を高めることができる。

また、図３においてｐｒｅ−ＤＲＶ１０とＤＲＶ４で相殺されずに残るスキュー分Δｔ１−Δｔ２は、ｐｒｅ−ＤＲＶ１０の入力信号の時定数τａとＤＲＶ４の入力信号の時定数τｂとに依存する。これは、上記したようにΔｔ１−Δｔ２＝０.７τａ−１.４τｂとなるためである。すなわち、スレッシュレベルによるスキューを効率よく相殺するには、この場合τａ：τｂ＝２：１となるように、ｐｒｅ−ＤＲＶ１０とＤＲＶ４との間に設けるＲＣ回路の定数を設定すればよい。

このτａとτｂの関係はｐｒｅ−ＤＲＶ１０とＤＲＶ４の入力信号振幅で決まり、上記の値はそれぞれの振幅がＶｔｇ，Ｖｄｒｖの場合である。ｐｒｅ−ＤＲＶ１０とＤＲＶ４の入力信号振幅を同じにした場合は、Δｔ１−Δｔ２＝０.７＊(τａ−τｂ)となるので、この場合はτａ＝τｂとなるようにＲＣ回路の定数を設定すればよい。このとき、本質的にはｐｒｅ−ＤＲＶ１０の入力とＤＲＶ４の入力でスレッシュレベルＶｔｐ，Ｖｔｎに到達する時間が合えばよいため、信号振幅と時定数を別々に調整して実現してもよいが、スレッシュレベルがばらついた場合でも適切に相殺するためには振幅と時定数のそれぞれをｐｒｅ−ＤＲＶ１０の入力とＤＲＶ４の入力で同じに設定することが望ましい。

図５は、ＴＧ１’の電源がばらついた場合でも入力スレッシュレベルのバラツキを抑制する構成について説明するための概略構成ブロック図、及び、タイミングチャートを示す。
上記したように、ｐｒｅ−ＤＲＶ１０とＤＲＶ４の入力で信号振幅と時定数をそれぞれ合わせることで、スレッシュレベルのバラツキによるスキューを適切に相殺することができる。しかし、ＴＧ１’の電源（Ｖｔｇ）がばらつく場合は、ｐｒｅ−ＤＲＶ１０の信号振幅だけが変化することになるため、スキューを完全に相殺しきれない場合がある。

そこで、図５に示すように、ｐｒｅ−ＤＲＶ１０の出力の振幅をＶｔｇに依存して変化させる構成にする。図５では、Ｖｔｇを分圧する分圧抵抗回路１１の分圧電圧を、ＮＭＯＳトランジスタＴｒ１、Ｔｒ２のゲート端に印加することで、ＶｔｇによってＮＭＯＳトランジスタＴｒ１、Ｔｒ２のＯＮ抵抗を制御し分圧率を変えている。

Ｖｔｇが高くばらついた場合にはＮＭＯＳトランジスタＴｒ１、Ｔｒ２のゲート電圧が上がりＯＮ抵抗が低くなる。したがって、分圧率としては上がることになるのでＤＲＶ４の入力信号振幅をＶｔｇに合わせることができる。また、逆にＶｔｇが低くばらついた場合は、ＮＭＯＳトランジスタＴｒ１、Ｔｒ２のゲート電圧が下がりＯＮ抵抗が高くなる。したがって、分圧率としては下がることになるのでＤＲＶ４の入力信号振幅をＶｔｇに合わせることができる。

以上のように、ｐｒｅ−ＤＲＶ１０の入力信号振幅をＶｔｇに応じて変化させることで、Ｖｔｇがばらついた場合でも適切にスキューを相殺することが可能となる。

また、図５はＶｔｇにより分圧率を変える構成としたが、ｐｒｅ−ＤＲＶ１０とＤＲＶ４の後段にレベルシフタを追加しても（又はレベルシフト付のドライバを使用しても）同様の効果が得られる。しかし、この場合、ｐｒｅ−ＤＲＶ１０の出力ではレベルシフタの電圧をＶｔｇに設定するのに対し、ＤＲＶ４の出力ではＣＣＤ２を駆動するためＶｄｒｖに設定する必要がある。つまり、同じレベルシフタを構成してもその電源電圧が異なるため、レベルシフタでのｔｐＬＨ及びｔｐＨＬがｐｒｅ−ＤＲＶ１０とＤＲＶ４で異なり（遅延時間は電源電圧に依存するため）、先述した遅延時間の差によるスキューが生じることになり、全体的な効果としては、やや不十分になる可能性がある。

図６は、以上の構成を備えたＣＣＤ２及びＡＦＥ３の駆動回路の全体構成の概要を示した概略回路図である。
図６では、ｐｒｅ−ＤＲＶ１０の入力信号の振幅調整に分圧抵抗を設ける構成で記載しており、ｐｒｅ−ＤＲＶ１０とＤＲＶ４と間に設けるＲＣ回路のコンデンサについては、図示を省略している。

ところで、上記の実施例では、ＣＣＤ２及びＡＦＥ３を高速に駆動することを目的としているが、低速駆動の場合は図１１に示した構成で十分な場合がある。このような使い分けを考える場合、図６と図１１ではＴＧ出力信号の論理が逆であるため、高速駆動時と低速駆動時で同じＴＧを使うことができないという問題がある。

そこで、ＴＧで出力する信号論理の正転／反転をレジスタや外部端子などで切り替えられるように構成する。これにより、高速駆動時でも低速駆動時でも同じＴＧを共通使用することができ、ＴＧの部品コストや開発コスト／開発期間を低減することができる。

図７（ａ），（ｂ）は、本実施例の効果を更に高める構成について説明するための概略機能ブロック図である。
上記のように、ｐｒｅ−ＤＲＶ１０を追加する構成とすることで、遅延時間やスレッシュレベルのバラツキに起因して発生するスキューを抑制することができる。そして、更にスキューの抑制効果を高める方法としては、図７（ａ），（ｂ）に示すように、ｐｒｅ−ＤＲＶ１０とＤＲＶ４を同一半導体チップ上に構成しＩＣ装置化することが有効である。

図７（ａ）は、ｐｒｅ−ＤＲＶ１０とＤＲＶ４を単純に直列接続したものをＩＣ装置化した例を示している。このように同一半導体チップ上にｐｒｅ−ＤＲＶ部とＤＲＶ部を構成したドライバ装置１００とすることで、それらを別デバイスで構成した場合よりも、ｐｒｅ−ＤＲＶ１０とＤＲＶ４の特性が更に揃いやすくなるため、スキューの抑制効果を高めることができる。なお、一般に同一半導体チップ上に構成した場合のスキューは最大でも±０.１〜０.２ｎｓ程度であり、別デバイスで構成した場合に対して更に半減できることになる。

また、ＤＲＶ４の入力の信号振幅を調整できるようにするとスレッシュレベルのバラツキによるスキューも抑制できることから、図７（ｂ）に示したドライバ装置１１０のように、ｐｒｅ−ＤＲＶ１０の出力端子とＤＲＶ４の入力端子を追加し、ＲＣ回路などの外付け部品を構成できるようにしてもよい。この場合、外付け部品が必要でないときは出力端子と入力端子を接続すればよい。なお、図７（ｂ）において図７（ａ）と同一部分及び相当する部分には、同一符号を付して説明を省略する。

図８は、上記の実施例の駆動回路を備えたスキャナと、そのスキャナを画像読取装置として備えた複写機へ適用した場合の一例を示した機能ブロック図である。
図８において、スキャナ２００は、ＣＣＤ２及びＡＦＥ３の駆動信号を生成するＴＧ１’と、上述したｐｒｅ−ＤＲＶ１０とＤＲＶ４を直列接続してなるドライバ部２０１と、ＣＣＤ２と、ＡＦＥ３と、ＡＦＥ３の出力をプリンタユニット３００へと出力するためのＬＶＤＳ（Ｌｏｗ ｖｏｌｔａｇｅ ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）回路２０２を備えている。ＬＶＤＳ回路２０２は、プリンタユニット３００のプリンタコントローラ３１０に設けたＬＶＤＳ回路３１１との間でデータ通信を行う。

また、プリンタユニット３００は、プリンタユニット３００とスキャナユニット２００の動作を制御するプリンタコントローラ３１０と、印刷機構を備えたプリンタエンジン３２０と、プリンタコントローラ３１０とプリンタエンジン３２０との間のデータのやりとりを行うインタフェース回路３１５から構成される。

この場合、上記の実施例の駆動回路（ドライバ部２０１）をスキャナ２００に搭載したので、このスキャナ２００の高速動作を実現することができ、その結果、高速な複写動作が可能となり、複写機の生産性を向上することができる。

また、現在のカラーＣＣＤは、ＲＧＢ各色当たり１ｃｈ出力方式、２ｃｈ出力方式（ＥＶｅｎ／Ｏｄｄ）、４ｃｈ出力方式（ＥＶｅｎ／Ｏｄｄ、Ｆｒｏｎｔ／Ｒｅａｒ）が主流であるが、上記実施例の駆動回路を用いることで、チャネル当たりの駆動周波数を高くすることができるので、４ｃｈ→２ｃｈ、２ｃｈ→１ｃｈのようにより安価な駆動方式を選択できるようになるため、コストダウンも図ることができる。

図９は、スキャナ２００の読取光学系の一例を示した概略構成図である。
同図において、スキャナ２００の筐体２１０の上面には、コンタクトガラス２１１が配設され、また、このコンタクトガラス２１１に載置される読取原稿（図示略）を背面から押さえて読取原稿の読取面をコンタクトガラス２１１へ密着させるための圧板２１２が設けられている。また、コンタクトガラス２１１の左端（読取開始位置）には、シェーディング補正用の白基準画像を構成するため白基準板２１３が設けられている。

ランプ２１５は、読取原稿の原稿面を照明するものであり、原稿面からの反射光は、第１ミラー２１６、第２ミラー２１７、および、第３ミラー２１８を順次反射して、レンズ２１９に導かれ、レンズ２１９により集束されて、読取制御基板２２０に設けられたＣＣＤ２に照射される。

また、ランプ２１５と第１ミラー２１６は、第１キャリッジ２２１に搭載されて副走査方向ＳＳへ往復移動されるとともに、第２ミラー２１７および第３ミラー２１８は、第２キャリッジ２２２に搭載されて副走査方向ＳＳへ往復移動する。また、コンタクトガラス２１１からＣＣＤ２までの光路長を維持するために、第２キャリッジ２２２は、第１キャリッジ２２１の１／２の速度で移動される。

以上のように、タイミングジェネレータの出力信号を駆動するＣＣＤドライバと同じドライバを、その前段に配置し、ＣＣＤドライバでの立ち上がり／立ち下がり遅延時間やドライバのＨｉｇｈ／Ｌｏｗスレッシュレベルのバラツキを、前段のドライバのバラツキで相殺する構成にしたので、同じエッジをもつ信号間だけでなく、異なるエッジをもつ信号間でもスキューを低減することができる。

また、このスキュー低減により、タイミングジェネレータの出力信号で駆動されるＣＣＤやＡＦＥを高速駆動することができるので、本発明の装置を備えた機器の生産性の向上を図ることができる。

さらに、ＣＣＤの出力チャネル（ｃｈ）当たりの駆動周波数を上げられるので、ＣＣＤの駆動方式として、４ｃｈ→２ｃｈ、２ｃｈ→１ｃｈのように、より安価な駆動方式を選択できるようになるため、機器のコストダウンを図ることができる。

また、以上述べてきた各実施形態の構成及び変形例は、矛盾しない範囲で適宜組み合わせて適用することも可能である。

本発明は、タイミングジェネレータの出力信号で駆動されるＣＣＤやＡＦＥ等を備えた画像読取装置のように、複数の信号間のスキューが問題となる装置などに適用することができる。

１、１’：タイミングジェネレータ（ＴＧ）
２：ＣＣＤ（ＣＣＤ（電荷結合素子）ラインイメージセンサ）
３：ＡＦＥ（Ａｎａｌｏｇ−Ｆｒｏｎｔ−Ｅｎｄ） ４：ＣＣＤドライバ（ＤＲＶ）
５：エミッタフォロワ（ＥＦ） ６：交流結合コンデンサ
１０：プレドライバ（ｐｒｅ−ＤＲＶ） １１：分圧抵抗回路
ＲＡ，ＲＢ：分圧抵抗 Ｔｒ１、Ｔｒ２：ＮＭＯＳトランジスタ
１００，１１０：ドライバ装置 ２００：スキャナ ３００：プリンタユニット

特開平１１−１７７７８３号公報

Claims (8)

1. 原稿からの反射光を光電変換するイメージセンサと、イメージセンサを駆動する駆動ドライバ回路と、イメージセンサを制御するタイミング信号を発生するタイミング発生回路とを備えるセンサ駆動回路において、
   前記駆動ドライバ回路は、同等な反転出力バッファ回路を２段直列に接続した構成を有し、
   前記タイミング発生回路は、前記イメージセンサの入力信号極性と同極性のタイミング信号を出力し、
   前記駆動ドライバ回路の１段目の反転出力バッファ回路と２段目の反転出力バッファ回路に、同じ電源電圧を供給し、
   １段目の前記反転出力バッファ回路の入力信号振幅と２段目の前記反転出力バッファ回路の入力信号振幅を等しくする振幅可変手段を有することを特徴とするセンサ駆動回路。
2. １段目の前記反転出力バッファ回路の入力信号と２段目の前記反転出力バッファ回路の入力信号とで、それぞれのドライバの入力スレッシュレベルに到達する時間が等しくなるように信号の立ち上がり／立ち下がり時間を設定したことを特徴とする請求項１に記載のセンサ駆動回路。
3. 前記タイミング発生回路の電源電圧に応じて前記駆動ドライバ回路の２段目の前記反転出力バッファ回路の入力信号振幅を可変することを特徴とする、請求項１又は２に記載のセンサ駆動回路。
4. 請求項１乃至３の何れか一項に記載のセンサ駆動回路に設ける駆動ドライバ回路の１段目の前記反転出力バッファ回路と２段目の前記反転出力バッファ回路とを同一半導体チップ上に集積化して構成したことを特徴とするドライバ装置。
5. 請求項４記載のドライバ装置を、前記駆動ドライバ回路として備えたことを特徴とする請求項１乃至３の何れか一項に記載のセンサ駆動回路。
6. 前記タイミング発生回路が出力するタイミング信号の極性を切換える手段を備えたことを特徴とする請求項１乃至３、及び５の何れか一項に記載のセンサ駆動回路。
7. 請求項１乃至３、５及び６の何れか一項に記載のセンサ駆動回路を備えていることを特徴とする画像読取装置。
8. 請求項７記載の画像読取装置を、画像読取手段として備えたことを特徴とする画像形成装置。

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