JP7142120B2 - 撮像装置 - Google Patents

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Description

本発明の一態様は、酸化物半導体を用いた撮像装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・
オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明
の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装
置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を
一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、
表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が
注目されている。当該トランジスタは集積回路（ＩＣ）や表示装置のような電子デバイス
に広く応用されている。トランジスタに適用可能な半導体材料として、シリコン系半導体
が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として酸化亜鉛、またはＩｎ－Ｇａ－Ｚｎ系酸化物半導体を用いて
トランジスタを作製する技術が開示されている（特許文献１および特許文献２参照）。
また、特許文献３では、酸化物半導体を有するオフ電流が極めて低いトランジスタを画素
回路の一部に用い、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路が作製可能なシリコンを有するトランジスタを周辺回
路に用いる構成の撮像装置が開示されている。
また、特許文献４では、シリコンを有するトランジスタと、酸化物半導体を有するトラン
ジスタと、結晶性シリコン層を有するフォトダイオードを積層する構成の撮像装置が開示
されている。
特開２００７－１２３８６１号公報 特開２００７－９６０５５号公報 特開２０１１－１１９７１１号公報 特開２０１３－２４３３５５号公報
撮像装置は様々な携帯情報機器に組み込まれており、高精細化、小型化、低消費電力化な
どが求められる。また、それらの要求を満たしつつ、より低コストで作製することのでき
る撮像装置が望まれている。
また、撮像装置の高精細化、すなわち画素数が増加すると高速駆動が必要となる。撮像装
置を高速駆動するには、半導体材料の物性の改善などのほか、回路構成の工夫も必要とな
る。
したがって、本発明の一態様では、高速動作に適した撮像装置を提供することを目的の一
つとする。または、解像度の高い撮像装置を提供することを目的の一つとする。または、
集積度の高い撮像装置を提供することを目的の一つとする。または、低消費電力の撮像装
置を提供することを目的の一つとする。または、低コストの撮像装置を提供することを目
的の一つとする。または、低照度下で撮像することができる撮像装置を提供することを目
的の一つとする。または、ダイナミックレンジの広い撮像装置を提供することを目的の一
つとする。または、広い温度範囲において使用可能な撮像装置を提供することを目的の一
つとする。または、高開口率の撮像装置を提供することを目的の一つとする。または、信
頼性の高い撮像装置を提供することを目的の一つとする。または、新規な撮像装置などを
提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的
の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、半導体基板に形成されたトランジスタを含む回路と、酸化物半導体を
用いて形成されたトランジスタを有する回路と、光電変換素子と、が積層された撮像装置
に関する。
本発明の一態様は、第１の領域乃至第ｎの領域（ｎは２以上１６以下の自然数）を有し、
それぞれの領域において、第１の回路と、第２の回路と、第３の回路と、第４の回路を有
する撮像装置であって、第１乃至第３の回路は、シリコンを活性層または活性領域とする
トランジスタを有し、第４の回路は、酸化物半導体を活性層とするトランジスタ、および
光電変換素子を有し、第１の回路は、第３の回路から信号を読み出すことができる機能を
有し、第２の回路は、第４の回路を駆動する信号を出力することができる機能を有し、第
３の回路は、第４の回路から出力される信号を処理することができる機能を有し、第４の
回路は、光を信号に変換することができる機能を有し、第１の回路は、第４の回路と重な
る領域を有し、第３の回路は、第４の回路と重なる領域を有することを特徴とする撮像装
置である。
上記酸化物半導体は、ＩｎとＺｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ
、Ｃｅ、ＮｄまたはＨｆ）とを有することが好ましい。
また、光電変換素子は、光電変換層にセレンを用いることができる。
また、第１の回路および第２の回路は、シフトレジスタ回路およびバッファ回路を有する
ことができる。
また、第３の回路は、相関二重サンプリング（ＣＤＳ）回路、アナログ－デジタル変換（
ＡＤＣ）回路およびラッチ回路を有することができる。
また、第１の回路は、二つの領域に分割して配置することができる。
また、第２の回路は、二つの領域に分割して配置することができる。
また、第１の回路、第２の回路および第３の回路は、第１の層に設けられ、第４の回路が
有する酸化物半導体を活性層とするトランジスタは、第２の層に設けられ、光電変換素子
は、第３の層に設けられ、第２の層は、第１の層と第３の層との間に設けられている構成
とすることができる。
本発明の一態様により、高速動作に適した撮像装置を提供することができる。または、解
像度の高い撮像装置を提供することができる。または、集積度の高い撮像装置を提供する
ことができる。または、低消費電力の撮像装置を提供することができる。または、低コス
トの撮像装置を提供することができる。または、低照度下で撮像することができる撮像装
置を提供することができる。または、ダイナミックレンジの広い撮像装置を提供すること
ができる。または、広い温度範囲において使用可能な撮像装置を提供することができる。
または、高開口率の撮像装置を提供することができる。または、信頼性の高い撮像装置を
提供することができる。または、新規な撮像装置などを提供することができる。または、
新規な半導体装置などを提供することができる。
なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態
様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合も
ある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、こ
れらの効果を有さない場合もある。
撮像装置を説明する断面図。 撮像装置を説明する断面図。 光電変換素子の接続形態を説明する断面図。 撮像装置が有する回路を説明する図。 撮像装置の構成を説明する上面図。 撮像装置が有する回路を説明する図。 撮像装置が有する回路を説明する図。 撮像装置が有する回路を説明する図。 撮像装置が有する回路を説明する図。 撮像装置が有する回路を説明する図。 撮像装置の構成を説明する上面図。 撮像装置の構成を説明する上面図。 撮像装置の構成を説明する上面図。 画素部の分割の形態を説明する図。 撮像装置の構成を説明する上面図。 撮像装置の構成を説明する上面図。 撮像装置の構成を説明する上面図。 撮像装置の構成を説明する断面図。 湾曲した撮像装置を説明する図。 画素回路の構成を説明する図。 画素回路の動作を説明するタイミングチャート。 画素回路の構成を説明する図。 画素回路の構成を説明する図。 画素回路の構成を説明する図。 グローバルシャッタ方式とローリングシャッタ方式の動作を説明するタイミングチャート。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 半導体層を説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 トランジスタを説明する上面図。 電子機器を説明する図。 光電変換素子の接続形態を説明する断面図。 画素回路の構成を説明する図。 画素回路の構成を説明する図。 画素回路の構成を説明する図。 画素回路の構成を説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変
更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成
において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハ
ッチングを異なる図面間で適宜省略または変更する場合もある。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場
合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場
合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする
。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず
、図または文章に示された接続関係以外のものも、図または文章に記載されているものと
する。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であ
り、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに
、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
て切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、Ｘと
Ｙとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹ
とが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹ
とが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹと
が電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで
接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの
間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている
場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）と
が、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示
的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合
と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介
さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ
２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース
（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接
的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的
に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現
することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２
の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第
１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース（又は第
１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子な
ど）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トラ
ンジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている
」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子な
ど）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トラン
ジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など
）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様
な表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別
して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）
は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は
、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トラ
ンジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子な
ど）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジス
タのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気
的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の
接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジ
スタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介
して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、
前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン
（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電
気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現
することができる。または、「トランジスタのソース（又は第１の端子など）は、少なく
とも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気
的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタの
ソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への
電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３
の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは
、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン
（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パ
スである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成
における接続経路について規定することにより、トランジスタのソース（又は第１の端子
など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定すること
ができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ
、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、
層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されてい
る場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び
電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電
気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場
合も、その範疇に含める。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応
じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜
」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用
語を、「絶縁層」という用語に変更することが可能な場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。
図１（Ａ）は、本発明の一態様の撮像装置の構成を示す断面図であり、回路９１ａ、回路
９１ｂ、回路９２ａ、回路９２ｂが形成される領域の一部の断面を示している。回路９１
ａは、酸化物半導体層を活性層とするトランジスタ５３と、光電変換層６１を有する光電
変換素子６０を含む。また、回路９１ａと重なる領域を有するように回路９２ａが設けら
れている。回路９２ａは、シリコン基板４０に活性領域を有するトランジスタ５１および
トランジスタ５２を含む。なお、上記各トランジスタおよび光電変換素子６０は、絶縁層
に埋め込まれた導電体７０、および各配線と電気的な接続を有する。
また、回路９１ｂは回路９１ａと同等の構成で設けられ、シリコン基板４０に活性領域を
有するトランジスタを有する回路９２ｂと重なる領域を有する。なお、回路９２ｂは回路
９２ａと同等の構成である例を図示しているが、回路９２ａと回路９２ｂの構成は異なっ
ていてもよい。
なお、上記要素における電気的な接続の形態は一例である。また、同一面上に設けられる
、または同一工程で設けられる配線および電極等は符号を統一し、絶縁層に埋め込まれた
導電体７０については全体で符号を統一している。また、図面上では各配線、各電極、お
よび導電体７０を個別の要素として図示しているが、それらが電気的に接続しているもの
については、同一の要素として設けられる場合もある。
当該撮像装置は、シリコン基板４０に設けられたトランジスタ５１、トランジスタ５２、
絶縁層および導電体７０等を有する第１の層１１００と、配線７１、導電体７０および絶
縁層等を有する第２の層１２００と、トランジスタ５３、導電体７０および絶縁層等を有
する第３の層１３００と、配線７２、配線７３、配線７５、導電体７０および絶縁層等を
有する第４の層１４００を備えている。第１の層１１００、第２の層１２００、第３の層
１３００、第４の層１４００は、当該順序で積層されている。
ここで、第２の層１２００は多層配線を有する構成であってもよい。また、第２の層１２
００は、電気的なシールド、熱的なシールド、および光学的なシールドを兼ね、第１の層
１１００に形成されるトランジスタ、および第３の層１３００に形成されるトランジスタ
の安定的な動作に寄与する。
なお、上記配線等の一部が設けられない場合や、上記以外の配線等やトランジスタ等が各
層に含まれる場合もある。また、上記以外の層が当該積層構造に含まれる場合もある。ま
た、上記の一部の層が含まれない場合もある。また、上記絶縁層は層間絶縁膜やパッシベ
ーション膜としての機能を有する。
シリコン基板４０はバルクのシリコン基板に限らず、ゲルマニウム、シリコンゲルマニウ
ム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガ
リウム、または有機半導体を材料とする基板を用いることもできる。
トランジスタ５１およびトランジスタ５２は、図１（Ｂ）に示すように、シリコン薄膜の
活性層５９を有するトランジスタであってもよい。この場合、基板４１には、ガラス基板
や半導体基板等を用いることができる。また、活性層５９は、多結晶シリコンやＳＯＩ（
Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）の単結晶シリコンとすることができる。
上記積層において、トランジスタ５１およびトランジスタ５２を有する第１の層１１００
と、トランジスタ５３を有する第３の層１３００との間には絶縁層８０が設けられる。
トランジスタ５１およびトランジスタ５２の活性領域近傍に設けられる絶縁層中の水素は
シリコンのダングリングボンドを終端する。したがって、当該水素はトランジスタ５１お
よびトランジスタ５２の信頼性を向上させる効果がある。一方、トランジスタ５３等の活
性層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキ
ャリアを生成する要因の一つとなる。そのため、当該水素はトランジスタ５３等の信頼性
を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトラン
ジスタを有する一方の層と、酸化物半導体を用いたトランジスタを有する他方の層を積層
する場合、これらの間に水素の拡散を防止する機能を有する絶縁層８０を設けることが好
ましい。絶縁層８０により、一方の層に水素を閉じ込めることでトランジスタ５１および
トランジスタ５２の信頼性が向上することができる。また、一方の層から他方の層への水
素の拡散が抑制されることでトランジスタ５３等の信頼性も向上させることができる。
絶縁層８０としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム
、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化
窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
光電変換素子６０は、可視光に対する量子効率が高いセレン系材料を光電変換層６１に用
いることが好ましい。セレン系材料を光電変換層６１に用いることで、アバランシェ現象
により入射される光量に対する電子の増幅が大きい高感度の光電変換素子とすることがで
きる。したがって、セレン系材料を用いた光電変換素子は、低照度環境における撮像にも
適しているといえる。また、セレン系材料は光吸収係数が高いため、光電変換層６１を薄
くしやすい利点を有する。
セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレ
ンは、一例として、非晶質セレンを成膜後、熱処理することで得ることができる。なお、
結晶セレンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低
減させることができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感
度や光吸収係数が高い特性を有する。
また、光電変換層６１は、銅、インジウム、セレンの化合物（ＣＩＳ）を含む層であって
もよい。または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）を含む層であ
ってもよい。ＣＩＳ層およびＣＩＧＳ層では、セレンの単層と同様にアバランシェ現象が
利用できる光電変換素子を形成することができる。
セレン系材料を用いた光電変換素子６０は、例えば、金属材料などで形成された配線７２
と透光性導電層６２との間に光電変換層６１を有する構成とすることができる。また、リ
ーク電流などの防止のため、酸化亜鉛などの酸化物半導体層を光電変換層６１と接して設
けてもよい。
なお、図１（Ａ）では、光電変換層６１および透光性導電層６２を回路間で分離しない構
成としているが、図４５（Ａ）に示すように回路間で分離する構成としてもよい。また、
画素間における配線７２を有さない領域には、絶縁体で隔壁７４を設け、光電変換層６１
および透光性導電層６２に亀裂が入らないようにすることが好ましいが、図４５（Ｂ）に
示すように隔壁７４を設けない構成としてもよい。また、図４５（Ｃ）、（Ｄ）に示すよ
うに透光性導電層６２と配線７２が直接接する形態としてもよい。
また、光電変換素子６０には、シリコン基板においてｐｎ型やｐｉｎ型の接合が形成され
たダイオード素子を用いることができる。または非晶質シリコン膜や微結晶シリコン膜な
どを用いたｐｉｎ型ダイオード素子などを用いてもよい。
例えば、図２は光電変換素子６０にｐｉｎ型の薄膜フォトダイオードを用いた例である。
当該フォトダイオードは、ｎ型の半導体層６５、ｉ型の半導体層６４、およびｐ型の半導
体層６３が順に積層された構成を有している。ｉ型の半導体層６４には非晶質シリコンを
用いることが好ましい。また、ｐ型の半導体層６３およびｎ型の半導体層６５には、それ
ぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シリコンなどを用
いることができる。非晶質シリコンを光電変換層とするフォトダイオードは可視光の波長
領域における感度が高く、微弱な可視光を検知しやすい。
図２に示す光電変換素子６０では、カソードとして作用するｎ型の半導体層６５がトラン
ジスタ５３と電気的な接続を有する配線７２と電気的な接続を有する。また、アノードと
して作用するｐ型の半導体層６３が導電体７０および配線７３を介して配線７５と電気的
な接続を有する。
なお、図２に示す回路９１ａおよび回路９１ｂでは、光電変換素子６０のアノードおよび
カソードにおいて、それぞれに接続される配線等の接続形態が図２とは逆となる場合もあ
る。
なお、いずれの場合においても、ｐ型の半導体層６３が受光面となるように光電変換素子
６０を形成することが好ましい。ｐ型の半導体層６３を受光面とすることで、光電変換素
子６０の出力電流を高めることができる。
また、ｐｉｎ型の薄膜フォトダイオードの形態を有する光電変換素子６０の構成、ならび
に光電変換素子６０、トランジスタ５３および配線の接続形態は、図３（Ａ）、（Ｂ）、
（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す例であってもよい。なお、光電変換素子６０の構
成、光電変換素子６０と配線の接続形態、およびトランジスタ５３と配線の接続形態はこ
れらに限定されず、他の形態であってもよい。
図３（Ａ）は、光電変換素子６０のｐ型の半導体層６３と接する透光性導電層６２を設け
た構成である。透光性導電層６２は電極として作用し、光電変換素子６０の出力電流を高
めることができる。
透光性導電層６２には、例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸化
物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含
む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、またはグラフェン
等を用いることができる。また、透光性導電層６２は単層に限らず、異なる膜の積層であ
っても良い。
図３（Ｂ）は、光電変換素子６０のｐ型の半導体層６３と配線７３が電気的な接続を直接
有する構成である。
図３（Ｃ）は、光電変換素子６０のｐ型の半導体層６３と接する透光性導電層６２が設け
られ、配線７３と透光性導電層６２が電気的な接続を有する構成である。
図３（Ｄ）は、光電変換素子６０を覆う絶縁層にｐ型の半導体層６３が露出する開口部が
設けられ、当該開口部を覆う透光性導電層６２と配線７３が電気的な接続を有する構成で
ある。
図３（Ｅ）は、光電変換素子６０を貫通する導電体７０が設けられた構成である。当該構
成では、配線７５は導電体７０を介してｐ型の半導体層６３と電気的に接続される。なお
、図面上では、配線７５とトランジスタ５３と電気的な接続を有する配線７２とは、ｎ型
の半導体層６５を介して見かけ上導通してしまう形態を示している。しかしながら、ｎ型
の半導体層６５の横方向の抵抗が高いため、配線７５と配線７２との間に適切な間隔を設
ければ、両者間は極めて高抵抗となる。したがって、光電変換素子６０は、アノードとカ
ソードが短絡することなく、ダイオード特性を有することができる。なお、ｐ型の半導体
層６３と電気的に接続される導電体７０は複数であってもよい。
図３（Ｆ）は、図３（Ｅ）の光電変換素子６０に対して、ｐ型の半導体層６３と接する透
光性導電層６２を設けた構成である。
なお、図３（Ｄ）、図３（Ｅ）、および図３（Ｆ）に示す光電変換素子６０では、受光領
域と配線等が重ならないため、広い受光面積を確保できる利点を有する。
上述したセレン系材料や非晶質シリコンなどを用いて形成した光電変換素子６０は、成膜
工程、リソグラフィ工程、エッチング工程などの一般的な半導体作製工程を用いて作製す
ることができる。また、セレン系材料は高抵抗であり、図１（Ａ）に示すように、光電変
換層６１を回路間で分離しない構成とすることもできる。したがって、本発明の一態様の
撮像装置は、歩留りが高く、低コストで作製することができる。一方で、結晶性シリコン
を光電変換層６１とするフォトダイオードを形成する場合は、研磨工程や貼り合わせ工程
などの難度の高い工程が必要となる。
回路９１ａは、画素回路として機能させることができ、例えば、図４（Ａ）に示す回路図
のような構成とすることができる。トランジスタ５３のソースまたはドレインの一方と光
電変換素子６０のカソードは電気的に接続される。また、トランジスタ５３のソースまた
はドレインの他方、トランジスタ５４（図１（Ａ）に図示なし）のゲート、およびトラン
ジスタ５５（図１（Ａ）に図示なし）のソースまたはドレインの一方は、電荷蓄積部（Ｆ
Ｄ）と電気的に接続される。なお、回路９１ｂも同等の回路構成とすることができる。
なお、電荷蓄積部（ＦＤ）は、具体的にはトランジスタ５３およびトランジスタ５５のソ
ースまたはドレインの空乏層容量、トランジスタ５４のゲート容量、ならびに配線容量な
どで構成される。また、図４（Ａ）では、電荷蓄積部（ＦＤ）の一部としての機能を有す
る容量素子５８を設けた例を図示しているが、当該容量素子を設けない構成としてもよい
。
ここで、トランジスタ５３は、光電変換素子６０の出力に応じて電荷蓄積部（ＦＤ）の電
位を制御するための転送トランジスタとして機能させることができる。また、トランジス
タ５４は、電荷蓄積部（ＦＤ）の電位に応じた出力を行う増幅トランジスタとして機能さ
せることができる。また、トランジスタ５５は、電荷蓄積部（ＦＤ）の電位を初期化する
リセットトランジスタとして機能させることができる。
回路９２ａは、回路９１ａ等が出力する信号を読み出す回路や当該信号を変換する処理な
どを行う回路であり、例えば、図４（Ｂ）に示す回路図のようなＣＭＯＳインバータを含
む構成とすることができる。トランジスタ５１（ｐ－ｃｈ型）およびトランジスタ５２（
ｎ－ｃｈ型）のゲートは電気的に接続される。また、一方のトランジスタのソースまたは
ドレインの一方は、他方のトランジスタのソースまたはドレインの一方と電気的に接続さ
れる。また、両方のトランジスタのソースまたはドレインの他方はそれぞれ別の配線に電
気的に接続される。なお、回路９２ｂも同等の回路構成とすることができるが、別の回路
構成であってもよい。
図４（Ａ）の回路においては、活性層を酸化物半導体で形成したトランジスタ（以下、Ｏ
Ｓトランジスタ）を用いることが好ましい。また、図４（Ｂ）の回路においては、活性領
域をシリコン基板に有する、または活性層をシリコンとするトランジスタ（以下、Ｓｉト
ランジスタ）を代表的に用いることができるが、ｎ－ｃｈ型のトランジスタはＯＳトラン
ジスタであってもよい。
ＯＳトランジスタは極めて低いオフ電流特性を有するため、撮像のダイナミックレンジを
拡大することができる。図４（Ａ）に示す回路構成では、光電変換素子６０に入射される
光の強度が大きいときに電荷蓄積部（ＦＤ）の電位が小さくなる。ＯＳトランジスタは極
めてオフ電流が低いため、ゲート電位が極めて小さい場合においても当該ゲート電位に応
じた電流を正確に出力することができる。したがって、検出することのできる照度のレン
ジ、すなわちダイナミックレンジを広げることができる。
また、トランジスタ５３およびトランジスタ５５の低いオフ電流特性によって電荷蓄積部
（ＦＤ）で電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や
動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッ
タ方式を適用することができる。したがって、被写体が動体であっても歪の小さい画像を
容易に得ることができる。
また、ＯＳトランジスタは、Ｓｉトランジスタよりも電気特性変動の温度依存性が小さい
ため、極めて広い温度範囲で使用することができる。したがって、ＯＳトランジスタを有
する撮像装置および半導体装置は、自動車、航空機、宇宙機などへの搭載にも適している
。
また、ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧の高い特性を有する。
前述したセレン系材料を光電変換層とした光電変換素子では、アバランシェ現象が起こり
やすいように比較的高い電圧（例えば、１０Ｖ以上）を印加することが好ましい。したが
って、ＯＳトランジスタと、セレン系材料を光電変換層とした光電変換素子とを組み合わ
せることで、信頼性の高い撮像装置とすることができる。
また、回路９１ａにおいて、光電変換素子６０と、トランジスタ５３とを重なるように形
成することができるため、画素の集積度を高めることができる。すなわち、撮像装置の解
像度を高めることができる。例えば、画素数が４ｋ２ｋ、８ｋ４ｋまたは１６ｋ８ｋなど
の撮像装置に本発明の一態様の撮像装置を用いることが適する。
また、図１（Ａ）に示す撮像装置は、シリコン基板４０には光電変換素子を設けない構成
である。したがって、各種トランジスタや配線などの影響を受けずに光電変換素子に対す
る光路を確保することができ、高開口率の画素を形成することができる。
なお、本実施の形態における撮像装置が有するトランジスタおよび光電変換素子の構成は
一例である。したがって、例えば、回路９１ａおよび回路９１ｂを活性領域または活性層
にシリコン等を有するトランジスタで構成することもできる。また、回路９２ａおよび回
路９２ｂを活性層に酸化物半導体層を有するトランジスタで構成することもできる。また
、シリコン基板４０を光電変換層として光電変換素子６０を構成することもできる。
また、本発明の一態様の撮像装置は、回路９１ａと回路９２ａとが互いに重なる領域を有
する構成であるため、撮像装置を小型化することができる。
図５は、一般的な撮像装置のブロック図であり、当該撮像装置が有する要素の一部（画素
部４００、回路４１１、回路４１２、回路４２１、回路４２２、回路４３１、回路４３２
、回路４３３、回路４３４、データ線４４１、４４２、４４３、４４４）を示している。
画素部４００には回路９１ａ、回路９１ｂ等の画素回路がマトリクス状に並べられており
、当該画素回路の出力部はデータ線４４１乃至データ線４４４等と電気的に接続される。
例えば、図５の水平方向に並ぶ画素数が７６８０であり、各データ線が水平方向に並ぶ二
つの画素で共有されたとすると、データ線は３８４０本となる。
データ線４４１は回路４３１に電気的に接続され、データ線４４２は回路４３２に電気的
に接続され、データ線４４３は回路４３３に電気的に接続され、データ線４４４は回路４
３４に電気的に接続される。
また、回路４３１および回路４３３は、回路４１１と電気的に接続され、回路４３２およ
び回路４３４は、回路４１２と電気的に接続される。回路４１１および回路４１２で読み
出された信号は、回路４１１および回路４１２の一端または両端から出力され、外部回路
へと入力される。
また、回路４２１および回路４２２は、画素部４００が有する画素回路の各々に電気的に
接続される。なお、回路４２１および回路４２２が統合されて一つの領域に配置されてい
る構成であってもよい。
ここで、回路４１１および回路４１２は、カラムドライバとしての機能を有することがで
きる。例えば、回路４１１および回路４１２は、図６（Ａ）に示すブロック図の構成の回
路とすることができる。当該回路には、図６（Ｂ）に示すシフトレジスタ回路（ＳＲ）お
よび図６（Ｃ）に示すバッファ回路（ＢＵＦ）が含まれる。
また、回路４３１乃至回路４３４は、画素回路から出力された信号を変換するなどの処理
を行う機能を有することができる。例えば、回路４３１乃至回路４３４は、相関二重サン
プリング（ＣＤＳ）回路、アナログ－デジタル変換（ＡＤＣ）回路およびラッチ回路など
を有する。
相関二重サンプリング（ＣＤＳ）回路９４は、図７に示すように画素回路９１の出力部と
データ線を介して接続される。なお、回路９３は電流源等の回路である。
アナログ－デジタル変換（ＡＤＣ）回路９５は、図８（Ａ）に示すようにコンパレータ、
およびカウンター回路の一部を含む構成となっている。コンパレータは、例えば、図８（
Ｂ）に示す回路構成とすることができる。なお、図７に示す相関二重サンプリング（ＣＤ
Ｓ）回路９４の出力部（ＯＵＴ）は、コンパレータのＩＮ２に接続することができる。
カウンター回路は、例えば、図９（Ａ）に示す回路構成とすることができる。なお、図９
（Ａ）の破線で囲んだ領域は、アナログ－デジタル変換（ＡＤＣ）回路９５の一部に相当
する。
カウンター回路は、図９（Ｂ）の破線で囲んだ領域に示すラッチ回路（ＬＡＴ）を含む。
また、クロックドインバータはカラムドライバに含まれ、配線ＳＥＬおよびＳＥＬ＿Ｂは
、図６に示すバッファ回路の出力部ｏｕｔに接続される。
また、回路４２１および回路４２２は、ロードライバとしての機能を有することができる
。例えば、回路４２１および回路４２２は、図１０に示すブロック図の構成の回路とする
ことができる。当該回路におけるバッファ回路の出力部ｏｕｔは、図７に示す配線ＳＥと
接続される。
図５に示す撮像装置では、上述したような回路が含まれるが、撮像の高精細化にともなっ
て画素数が増加すると、画素から信号を読み出すための回路（回路４１１および回路４１
２など）や信号を処理するための回路（回路４３１乃至回路４３４など）の面積が大きく
なり、撮像装置の小型化が困難となることがある。また、画素数が増加すると高速動作が
必要となるが、回路面積が大きくなると寄生抵抗や寄生容量等が大きくなり、高速動作の
妨げとなることがある。
したがって、本発明の一態様の撮像装置では、図１１（Ａ）に示すように回路４１１およ
び回路４１２を画素部４００と重なるように配置する。また、回路４３１乃至回路４３４
を画素部４００と重なるように配置する。このような配置とすることで撮像装置の小型化
を行うことができる。また、回路４１１および回路４１２はシフトレジスタ回路などを共
用することもできる。なお、回路４３１乃至回路４３４は、各データ線と画素部の端側で
接続する形態を示しているが、画素部の中央に近い側で接続する形態であってもよい。
また、本発明の一態様の撮像装置は、図１１（Ｂ）に示す構成であってもよい。図１１（
Ｂ）に示す形態では、回路４３１乃至回路４３４と各データ線との接続部が画素部の中央
部付近に位置しており、各データ線の配線抵抗の影響を緩和することができる。
また、本発明の一態様の撮像装置は、図１２に示す構成であってもよい。図１２は、画素
部を画素部４００ａと画素部４００ｂに２分割した形態を示している。画素部４００ａは
、カラムドライバとして機能する回路４１１および回路４１２、および信号を処理するた
めの回路として機能する回路４３１乃至回路４３４、ならびにデータ線４４１乃至データ
線４４４と重なる。また、ロードライバとして機能する回路４２１および回路４２２と接
続される。画素部４００ｂは、カラムドライバとして機能する回路４１３および回路４１
４、および信号を処理するための回路として機能する回路４３５乃至回路４３８、ならび
にデータ線４４５乃至データ線４４８と重なる。また、ロードライバとして機能する回路
４２３および回路４２４と接続される。
図１２に示す形態では、上述したように画素部４００ａと画素部４００ｂとを異なる回路
で駆動や信号処理を行うことができる。したがって、画素部４００ａと画素部４００ｂに
おいて、信号処理や信号の読み出しを並行して行うことができ、動作周波数を低くしても
撮像装置を実質的に高速動作させることができる。したがって、４ｋ２ｋ以上の画素数を
有する撮像装置においても２倍速駆動、４倍速駆動または８倍速駆動などを行うことがで
きる。また、図１２に示す形態は、図１１に示す形態と同じく、撮像装置の小型化などを
可能とする効果を有する。
ＯＳトランジスタはＳｉトランジスタよりもオフ電流が小さいなどの利点を有する反面、
電流駆動能力が若干劣っている。そのため、例えば、図４（Ａ）に示す画素回路のトラン
ジスタ５４にＯＳトランジスタを用いた場合は、データ線の配線抵抗や寄生容量など影響
を強く受け、高速動作や省電力化が困難になることがある。したがって、図１２に示すよ
うな画素部を分割する構成とすることでＯＳトランジスタの電流駆動能力を補うことがで
き、撮像装置の高速動作や省電力化が可能となる。
また、本発明の一態様の撮像装置は、図１３に示す構成であってもよい。図１３に示す形
態は、図１２に示す形態と同じく画素部を分割する構成であり、上述した高速動作を可能
とする効果を有する。また、図１１（Ｂ）に示す形態と同じく、撮像装置の小型化などを
可能とする効果および各データ線の配線抵抗の影響を緩和する効果を有する。
なお、図１２および図１３では、図１４（Ａ）に示すように画素部４００ａおよび画素部
４００ｂに２分割する形態を示したが、分割数はこれに限らない。例えば、図１４（Ｂ）
に示すように画素部４００ａ乃至画素部４００ｄの４分割にしてもよい。または、図１４
（Ｃ）に示すように画素部４００ａ乃至画素部４００ｈの８分割にしてもよい。図１４（
Ｄ）に示すように画素部４００ａ乃至画素部４００ｐの１６分割にしてもよい。または、
垂直方向の画素数が等分に割り切れる任意の数で分割することもできる。
また、本発明の一態様の撮像装置は、図１５に示す構成であってもよい。図１５に示す形
態は、図１１（Ａ）に回路４５０を付加し、回路４５０を画素部４００と重なるように配
置した構成となっている。回路４５０は、例えば、電源回路、タイミング回路、記憶回路
、および／または画像処理回路などを有することができる。なお、図１５では回路４５０
を一つの領域に設置した構成を図示しているが、回路４５０が複数の領域に分割されて配
置された構成であってもよい。
また、本発明の一態様の撮像装置は、図１６に示す構成であってもよい。図１６に示す形
態は、図１２に示す形態と同様に画素部を２分割しているが、ロードライバは分割してい
ない。この形態の場合、分割した画素部４００ａおよび画素部４００ｂを同時に動作させ
ることはできず、垂直方向に順次読み出す動作となる。しかしながら、読み出しを行わな
い画素部のカラムドライバおよび信号を処理するための回路の電源をオフすることができ
、消費電力を削減することができる。例えば、画素部４００ａの読み出しを行っていると
きには、回路４１３、回路４１４、回路４３５乃至回路４３８への電源供給を止めること
ができる。なお、図１７に示すように、図１３に示す形態と同様に画素部を２分割し、ロ
ードライバを分割しない構成とすることもできる。なお、画素部の分割数は２つに限らず
、垂直方向の画素数が等分に割り切れる任意の数で分割することもできる。
図１８（Ａ）は、図１（Ａ）に示す撮像装置にカラーフィルタ等を付加した形態の一例の
断面図である。当該断面図は、３画素分の画素回路（回路９１ａ等）を有する領域（領域
９３ａ、領域９３ｂ、領域９３ｃ）、および回路９２ａ等を有する領域９６を示している
。第４の層１４００に形成される光電変換素子６０上には絶縁層１５００が形成される。
絶縁層１５００は可視光に対して透光性の高い酸化シリコン膜などを用いることができる
。また、パッシベーション膜として窒化シリコン膜を積層する構成としてもよい。また、
反射防止膜として、酸化ハフニウムなどの誘電体膜を積層する構成としてもよい。
絶縁層１５００上には、遮光層１５１０が形成される。遮光層１５１０は、上部のカラー
フィルタを通る光の混色を防止する機能を有する。遮光層１５１０には、アルミニウム、
タングステンなどの金属層や当該金属層と反射防止膜としての機能を有する誘電体膜を積
層する構成とすることができる。
絶縁層１５００および遮光層１５１０上には平坦化膜として有機樹脂層１５２０が形成さ
れる。また、領域９３ａ、領域９３ｂおよび領域９３ｃ上に、カラーフィルタ１５３０ａ
、カラーフィルタ１５３０ｂおよびカラーフィルタ１５３０ｃがそれぞれ形成される。上
記それぞれのカラーフィルタに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン
）、Ｍ（マゼンタ）などの色を割り当てることにより、カラー画像を得ることができる。
カラーフィルタ１５３０ａ、カラーフィルタ１５３０ｂおよびカラーフィルタ１５３０ｃ
上には、マイクロレンズアレイ１５４０が設けられる。したがって、マイクロレンズアレ
イ１５４０が有する個々のレンズを通る光が直下のカラーフィルタを通り、光電変換素子
に照射されるようになる。
上記撮像装置の構成において、カラーフィルタ１５３０ａ、カラーフィルタ１５３０ｂお
よびカラーフィルタ１５３０ｃの代わりに光学変換層１５５０（図１８（Ｂ）参照）を用
いてもよい。このような構成とすることで、様々な波長領域における画像が得られる撮像
装置とすることができる。
例えば、光学変換層１５５０に可視光線の波長以下の光を遮るフィルタを用いれば赤外線
撮像装置とすることができる。また、光学変換層１５５０に赤外線の波長以下の光を遮る
フィルタを用いれば遠赤外線撮像装置とすることができる。また、光学変換層１５５０に
可視光線の波長以上の光を遮るフィルタを用いれば紫外線撮像装置とすることができる。
また、光学変換層１５５０にシンチレータを用いれば、Ｘ線撮像装置などに用いる、放射
線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等
の放射線がシンチレータに入射されると、フォトルミネッセンスと呼ばれる現象により可
視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換素子６０で
検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装
置を用いてもよい。
シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収し
て可視光や紫外光を発する物質を含む。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐ
ｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、Ｃ
ｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯなどの材料や、それらを樹脂やセラミクスに分散させた
ものを用いることができる。
セレン系材料を用いた光電変換素子６０においては、Ｘ線等の放射線を電荷に直接変換す
ることができるため、シンチレータを不要とする構成とすることもできる。
また、撮像装置は、図１９（Ａ１）および図１９（Ｂ１）に示すように湾曲させてもよい
。図１９（Ａ１）は、撮像装置を同図中の二点鎖線Ｘ１－Ｘ２の方向に湾曲させた状態を
示している。図１９（Ａ２）は、図１９（Ａ１）中の二点鎖線Ｘ１－Ｘ２で示した部位の
断面図である。図１９（Ａ３）は、図１９（Ａ１）中の二点鎖線Ｙ１－Ｙ２で示した部位
の断面図である。
図１９（Ｂ１）は、撮像装置を同図中の二点鎖線Ｘ３－Ｘ４の方向に湾曲させ、かつ、同
図中の二点鎖線Ｙ３－Ｙ４の方向に湾曲させた状態を示している。図１９（Ｂ２）は、図
１９（Ｂ１）中の二点鎖線Ｘ３－Ｘ４で示した部位の断面図である。図１９（Ｂ３）は、
図１９（Ｂ１）中の二点鎖線Ｙ３－Ｙ４で示した部位の断面図である。
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮
像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、
収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた半導体装置などの小型
化や軽量化を容易とすることができる。また、撮像された画像の品質を向上させる事がで
きる。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態
において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定さ
れない。例えば、本発明の一態様として、撮像装置に適用した場合の例を示したが、本発
明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の
一態様は、撮像装置に適用しなくてもよい。例えば、本発明の一態様は、別の機能を有す
る半導体装置に適用してもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態２）
本実施の形態では、実施の形態１で説明した画素回路について説明する。
図４（Ａ）に示す画素回路（回路９１ａに相当）および各配線との接続形態の詳細を図２
０（Ａ）に示す。図２０（Ａ）に示す回路は、光電変換素子６０、トランジスタ５３、ト
ランジスタ５４、トランジスタ５５、およびトランジスタ５６を含んだ構成となっている
。
光電変換素子６０のアノードは配線３１６に接続され、カソードはトランジスタ５３のソ
ースまたはドレインの一方と接続される。トランジスタ５３のソースまたはドレインの他
方は電荷蓄積部（ＦＤ）と接続され、ゲートは配線３１２（ＴＸ）と接続される。トラン
ジスタ５４のソースまたはドレインの一方は配線３１４（ＧＮＤ）と接続され、ソースま
たはドレインの他方はトランジスタ５６のソースまたはドレインの一方と接続され、ゲー
トは電荷蓄積部（ＦＤ）と接続される。トランジスタ５５のソースまたはドレインの一方
は電荷蓄積部（ＦＤ）と接続され、ソースまたはドレインの他方は配線３１７と接続され
、ゲートは配線３１１（ＲＳ）と接続される。トランジスタ５６のソースまたはドレイン
の他方は配線３１５（ＯＵＴ）と接続され、ゲートは配線３１３（ＳＥ）に接続される。
なお、上記接続は全て電気的な接続とする。
なお、配線３１４には、ＧＮＤ、ＶＳＳ、ＶＤＤなどの電位が供給されていてもよい。こ
こで、電位や電圧は相対的なものである。そのため、ＧＮＤの電位の大きさは、必ずしも
、０ボルトであるとは限らないものとする。
光電変換素子６０は受光素子であり、画素回路に入射した光に応じた電流を生成する機能
を有する。トランジスタ５３は、光電変換素子６０による電荷蓄積部（ＦＤ）への電荷蓄
積を制御する機能を有する。トランジスタ５４は、電荷蓄積部（ＦＤ）の電位に応じた信
号を出力する機能を有する。トランジスタ５５は、電荷蓄積部（ＦＤ）の電位のリセット
する機能を有する。トランジスタ５６は、読み出し時に画素回路の選択を制御する機能を
有する。
なお、電荷蓄積部（ＦＤ）は、電荷保持ノードであり、光電変換素子６０が受ける光の量
に応じて変化する電荷を保持する。
なお、トランジスタ５４とトランジスタ５６とは、配線３１５と配線３１４との間で、直
列接続されていればよい。したがって、配線３１４、トランジスタ５４、トランジスタ５
６、配線３１５の順で並んでもよいし、配線３１４、トランジスタ５６、トランジスタ５
４、配線３１５の順で並んでもよい。
配線３１１（ＲＳ）は、トランジスタ５５を制御するための信号線としての機能を有する
。配線３１２（ＴＸ）は、トランジスタ５３を制御するための信号線としての機能を有す
る。配線３１３（ＳＥ）は、トランジスタ５６を制御するための信号線としての機能を有
する。配線３１４（ＧＮＤ）は、基準電位（例えばＧＮＤ）を設定する信号線としての機
能を有する。配線３１５（ＯＵＴ）は、トランジスタ５４から出力される信号を読み出す
ための信号線としての機能を有する。配線３１６は電荷蓄積部（ＦＤ）から光電変換素子
６０を介して電荷を出力するための信号線としての機能を有し、図２０（Ａ）の回路にお
いては低電位線である。また、配線３１７は電荷蓄積部（ＦＤ）の電位をリセットするた
めの信号線としての機能を有し、図２０（Ａ）の回路においては高電位線である。
また、本発明の一態様の画素回路は、図２０（Ｂ）に示す構成であってもよい。図２０（
Ｂ）に示す回路は、図２０（Ａ）に示す回路と構成要素は同じであるが、光電変換素子６
０のアノードがトランジスタ５３のソースまたはドレインの一方と電気的に接続され、光
電変換素子６０のカソードが配線３１６と電気的に接続される点で異なる。この場合、配
線３１６は光電変換素子６０を介して電荷蓄積部（ＦＤ）に電荷を供給するための信号線
としての機能を有し、図２０（Ｂ）の回路においては高電位線となる。また、配線３１７
は低電位線となる。
次に、図２０（Ａ）、（Ｂ）に示す各素子の構成について説明する。
光電変換素子６０には、実施の形態１で説明したように、セレン系材料と導電層で構成さ
れた素子や、シリコン層によってｐｉｎ型の接合が形成された素子を用いることができる
。
トランジスタ５３、トランジスタ５４、トランジスタ５５、およびトランジスタ５６は、
非晶質シリコン、微結晶シリコン、多結晶シリコン、単結晶シリコンなどのシリコン半導
体を用いて形成することも可能であるが、酸化物半導体を用いたトランジスタで形成する
ことが好ましい。酸化物半導体でチャネル形成領域を形成したトランジスタは、極めてオ
フ電流が低い特性を示す特徴を有している。
特に、電荷蓄積部（ＦＤ）と接続されているトランジスタ５３およびトランジスタ５５の
リーク電流が大きいと、電荷蓄積部（ＦＤ）に蓄積された電荷が保持できる時間が十分で
なくなる。したがって、少なくとも当該二つのトランジスタに酸化物半導体を用いたトラ
ンジスタを使用することで、電荷蓄積部（ＦＤ）からの不要な電荷の流出を防止すること
ができる。
また、トランジスタ５４およびトランジスタ５６においても、リーク電流が大きいと、配
線３１４または配線３１５に不必要な電荷の出力が起こるため、これらのトランジスタと
して、酸化物半導体でチャネル形成領域を形成したトランジスタを用いることが好ましい
。
図２０（Ａ）の回路の動作の一例について図２１（Ａ）に示すタイミングチャートを用い
て説明する。
図２１（Ａ）では簡易に説明するため、各配線の電位は、二値変化する信号として与える
。ただし、各電位はアナログ信号であるため、実際には状況に応じて二値に限らず種々の
値を取り得る。なお、図に示す信号７０１は配線３１１（ＲＳ）の電位、信号７０２は配
線３１２（ＴＸ）の電位、信号７０３は配線３１３（ＳＥ）の電位、信号７０４は電荷蓄
積部（ＦＤ）の電位、信号７０５は配線３１５（ＯＵＴ）の電位に相当する。なお、配線
３１６の電位は常時”Ｌｏｗ”、配線３１７の電位は常時”Ｈｉｇｈ”とする。
時刻Ａにおいて、配線３１１の電位（信号７０１）を”Ｈｉｇｈ”、配線３１２の電位（
信号７０２）を”Ｈｉｇｈ”とすると、電荷蓄積部（ＦＤ）の電位（信号７０４）は配線
３１７の電位（”Ｈｉｇｈ”）に初期化され、リセット動作が開始される。なお、配線３
１５の電位（信号７０５）は、”Ｈｉｇｈ”にプリチャージしておく。
時刻Ｂにおいて、配線３１１の電位（信号７０１）を”Ｌｏｗ”とするとリセット動作が
終了し、蓄積動作が開始される。ここで、光電変換素子６０には逆方向バイアスが印加さ
れるため、逆方向電流により、電荷蓄積部（ＦＤ）（信号７０４）の電位が低下し始める
。光電変換素子６０は、光が照射されると逆方向電流が増大するので、照射される光の量
に応じて電荷蓄積部（ＦＤ）の電位（信号７０４）の低下速度は変化する。すなわち、光
電変換素子６０に照射する光の量に応じて、トランジスタ５４のソースとドレイン間のチ
ャネル抵抗が変化する。
時刻Ｃにおいて、配線３１２の電位（信号７０２）を”Ｌｏｗ”とすると蓄積動作が終了
し、電荷蓄積部（ＦＤ）の電位（信号７０４）は一定となる。ここで、当該電位は、蓄積
動作中に光電変換素子６０が生成した電荷量により決まる。すなわち、光電変換素子に照
射されていた光の量に応じて変化する。また、トランジスタ５３およびトランジスタ５５
は、酸化膜半導体層でチャネル形成領域を形成したオフ電流が極めて低いトランジスタで
構成されているため、後の選択動作（読み出し動作）を行うまで、電荷蓄積部（ＦＤ）の
電位を一定に保つことが可能である。
なお、配線３１２の電位（信号７０２）を”Ｌｏｗ”とする際に、配線３１２と電荷蓄積
部（ＦＤ）との間における寄生容量により、電荷蓄積部（ＦＤ）の電位に変化が生じるこ
とがある。当該電位の変化量が大きい場合は、蓄積動作中に光電変換素子６０が生成した
電荷量を正確に取得できないことになる。当該電位の変化量を低減するには、トランジス
タ５３のゲート－ソース（もしくはゲート－ドレイン）間容量を低減する、トランジスタ
５４のゲート容量を増大する、電荷蓄積部（ＦＤ）に保持容量を設ける、などの対策が有
効である。なお、本実施の形態では、これらの対策により当該電位の変化を無視できるも
のとしている。
時刻Ｄに、配線３１３の電位（信号７０３）を”Ｈｉｇｈ”にすると、トランジスタ５６
が導通して選択動作が開始され、配線３１４と配線３１５が、トランジスタ５４とトラン
ジスタ５６とを介して導通する。そして、配線３１５の電位（信号７０５）は、低下して
いく。なお、配線３１５のプリチャージは、時刻Ｄ以前に終了しておけばよい。ここで、
配線３１５の電位（信号７０５）が低下する速さは、トランジスタ５４のソースとドレイ
ン間の電流に依存する。すなわち、蓄積動作中に光電変換素子６０に照射されている光の
量に応じて変化する。
時刻Ｅにおいて、配線３１３の電位（信号７０３）を”Ｌｏｗ”にすると、トランジスタ
５６が遮断されて選択動作は終了し、配線３１５の電位（信号７０５）は、一定値となる
。ここで、一定値となる値は、光電変換素子６０に照射されていた光の量に応じて変化す
る。したがって、配線３１５の電位を取得することで、蓄積動作中に光電変換素子６０に
照射されていた光の量を知ることができる。
より具体的には、光電変換素子６０に照射されている光が強いと、電荷蓄積部（ＦＤ）の
電位、すなわちトランジスタ５４のゲート電圧は低下する。そのため、トランジスタ５４
のソース－ドレイン間に流れる電流は小さくなり、配線３１５の電位（信号７０５）はゆ
っくりと低下する。したがって、配線３１５からは比較的高い電位を読み出すことができ
る。
逆に、光電変換素子６０に照射されている光が弱いと、電荷蓄積部（ＦＤ）の電位、すな
わち、トランジスタ５４のゲート電圧は高くなる。そのため、トランジスタ５４のソース
－ドレイン間に流れる電流は大きくなり、配線３１５の電位（信号７０５）は速く低下す
る。したがって、配線３１５からは比較的低い電位を読み出すことができる。
次に、図２０（Ｂ）の回路の動作の例について図２１（Ｂ）に示すタイミングチャートを
用いて説明する。なお、配線３１６の電位は常時”Ｈｉｇｈ”、配線３１７の電位は常時
”Ｌｏｗ”とする。
時刻Ａにおいて、配線３１１の電位（信号７０１）を”Ｈｉｇｈ”、配線３１２の電位（
信号７０２）を”Ｈｉｇｈ”とすると、電荷蓄積部（ＦＤ）の電位（信号７０４）は配線
３１７の電位（”Ｌｏｗ”）に初期化され、リセット動作が開始される。なお、配線３１
５の電位（信号７０５）は、”Ｈｉｇｈ”にプリチャージしておく。
時刻Ｂにおいて、配線３１１の電位（信号７０１）を”Ｌｏｗ”とするとリセット動作が
終了し、蓄積動作が開始される。ここで、光電変換素子６０には逆方向バイアスが印加さ
れるため、逆方向電流により、電荷蓄積部（ＦＤ）の電位（信号７０４）が上昇し始める
。
時刻Ｃ以降の動作は、図２１（Ａ）のタイミングチャートの説明を参照することができ、
時刻Ｅにおいて、配線３１５の電位を取得することで、蓄積動作中に光電変換素子６０に
照射されていた光の量を知ることができる。
なお、図２０（Ａ）に示す画素回路は、図４６に示すようにトランジスタ５４乃至トラン
ジスタ５６を複数の画素で共用する形態としてもよい。図４６は垂直方向の複数の画素で
トランジスタ５４乃至トランジスタ５６を共用する構成を例示しているが、水平方向また
は水平垂直方向の複数の画素でトランジスタ５４乃至トランジスタ５６を共用してもよい
。このような構成とすることで、一画素あたりが有するトランジスタ数を削減させること
ができる。なお、図４６ではトランジスタ５４乃至トランジスタ５６が４画素で共用され
る形態を図示しているが、２画素、３画素または５画素以上であってもよい。また、図２
０（Ｂ）に示す画素回路においても同様な構成とすることができる。
また、本発明の一態様の画素回路は、図２２（Ａ）、（Ｂ）に示す構成であってもよい。
図２２（Ａ）に示す回路は、図２０（Ａ）に示す回路の構成からトランジスタ５５、配線
３１６および配線３１７を省いた構成であり、配線３１１（ＲＳ）は光電変換素子６０の
アノードに電気的に接続される。その他の構成は、図２０（Ａ）に示す回路と同じである
。
図２２（Ｂ）に示す回路は、図２２（Ａ）に示す回路と構成要素は同じであるが、光電変
換素子６０のアノードがトランジスタ５３のソースまたはドレインの一方と電気的に接続
され、光電変換素子６０のカソードが配線３１１（ＲＳ）と電気的に接続される点で異な
る。
図２２（Ａ）の回路は図２０（Ａ）の回路と同様に、図２１（Ａ）に示すタイミングチャ
ートで動作させることができる。
時刻Ａにおいて、配線３１１の電位（信号７０１）を”Ｈｉｇｈ”、配線３１２の電位（
信号７０２）を”Ｈｉｇｈ”とすると、光電変換素子６０に順方向バイアスが印加され、
電荷蓄積部（ＦＤ）の電位（信号７０４）が”Ｈｉｇｈ”となる。すなわち、電荷蓄積部
（ＦＤ）の電位は配線３１１（ＲＳ）の電位（”Ｈｉｇｈ”）に初期化され、リセット状
態となる。以上がリセット動作の開始である。なお、配線３１５の電位（信号７０５）は
、”Ｈｉｇｈ”にプリチャージしておく。
時刻Ｂにおいて、配線３１１の電位（信号７０１）を”Ｌｏｗ”とするとリセット動作が
終了し、蓄積動作が開始される。ここで、光電変換素子６０には逆方向バイアスが印加さ
れるため、逆方向電流により、電荷蓄積部（ＦＤ）の電位（信号７０４）が低下し始める
。
時刻Ｃ以降の動作は、図２０（Ａ）の回路動作の説明を参照することができ、時刻Ｅにお
いて、配線３１５の電位を取得することで、蓄積動作中に光電変換素子６０に照射されて
いた光の量を知ることができる。
図２２（Ｂ）の回路は、図２１（Ｃ）に示すタイミングチャートで動作させることができ
る。
時刻Ａにおいて、配線３１１の電位（信号７０１）を”Ｌｏｗ”、配線３１２の電位（信
号７０２）を”Ｈｉｇｈ”とすると、光電変換素子６０に順方向バイアスが印加され、電
荷蓄積部（ＦＤ）の電位（信号７０４）が”Ｌｏｗ”のリセット状態となる。以上がリセ
ット動作の開始である。なお、配線３１５の電位（信号７０５）は、”Ｈｉｇｈ”にプリ
チャージしておく。
時刻Ｂにおいて、配線３１１の電位（信号７０１）を”Ｈｉｇｈ”とするとリセット動作
が終了し、蓄積動作が開始される。ここで、光電変換素子６０には逆方向バイアスが印加
されるため、逆方向電流により、電荷蓄積部（ＦＤ）の電位（信号７０４）が上昇し始め
る。
時刻Ｃ以降の動作は、図２０（Ａ）の回路動作の説明を参照することができ、時刻Ｅにお
いて、配線３１５の電位を取得することで、蓄積動作中に光電変換素子６０に照射されて
いた光の量を知ることができる。
なお、図２２（Ａ）に示す画素回路は、図４７に示すようにトランジスタ５４乃至トラン
ジスタ５６を複数の画素で共用する形態としてもよい。図４７は垂直方向の複数の画素で
トランジスタ５４乃至トランジスタ５６を共用する構成を例示しているが、水平方向また
は水平垂直方向の複数の画素でトランジスタ５４乃至トランジスタ５６を共用してもよい
。なお、図４７ではトランジスタ５４乃至トランジスタ５６が４画素で共用される形態を
図示しているが、２画素、３画素または５画素以上であってもよい。また、図２２（Ｂ）
に示す画素回路においても同様な構成とすることができる。
また、図２０（Ａ）、（Ｂ）および図２２（Ａ）、（Ｂ）では、トランジスタ５３が設け
られている場合の例を示したが、本発明の一態様は、これに限定されない。図２３（Ａ）
、（Ｂ）に示すように、トランジスタ５３を省くことも可能である。
また、画素回路に用いるトランジスタは、図２４（Ａ）または図２４（Ｂ）に示すように
、トランジスタ５３、トランジスタ５４、およびトランジスタ５６にバックゲートを設け
た構成であってもよい。図２４（Ａ）はバックゲートに定電位を印加する構成であり、し
きい値電圧を制御することができる。また、図２４（Ｂ）はフロントゲートと同じ電位が
バックゲートに印加される構成であり、オン電流を増加させることができる。なお、図２
４（Ａ）においては、バックゲートが配線３１４（ＧＮＤ）と電気的に接続される構成を
例示したが、定電位が供給される別の配線と電気的に接続されていてもよい。なお、図２
４（Ａ）、（Ｂ）は図２２（Ａ）に示す回路においてトランジスタにバックゲートを設け
た例を示したが、同様の構成を図２０（Ａ）、（Ｂ）、図２２（Ｂ）、図２３（Ａ）、（
Ｂ）に示す回路にも適用することもできる。また、一つの回路に含まれるトランジスタに
対し、フロントゲートと同じ電位がバックゲートに印加される構成、バックゲートに定電
位を印加する構成、またはバックゲートを設けない構成を必要に応じて任意に組み合わせ
た回路構成としてもよい。
なお、図２４（Ａ）に示す画素回路は、図４８に示すようにトランジスタ５４乃至トラン
ジスタ５６を複数の画素で共用する形態としてもよい。また、図２４（Ｂ）に示す画素回
路は、図４９に示すようにトランジスタ５４乃至トランジスタ５６を複数の画素で共用す
る形態としてもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態３）
本実施の形態では、画素回路の駆動方法の一例について説明する。
実施の形態２で説明したように、画素回路の動作は、リセット動作、蓄積動作、および選
択動作の繰り返しである。画素マトリクス全体を制御する撮像方法としては、グローバル
シャッタ方式とローリングシャッタ方式が知られている。
図２５（Ａ）は、グローバルシャッタ方式におけるタイミングチャートである。なお、図
２５（Ａ）は、マトリクス状に複数の画素回路を有し、当該画素回路に図２０（Ａ）の回
路を有する撮像装置を例として、第１行目から第ｎ行目（ｎは３以上の自然数）の画素回
路の動作を説明するものである。なお、下記の動作説明は、図２０（Ｂ）、図２２（Ａ）
、（Ｂ）、および図２３（Ａ）、（Ｂ）に示す回路にも適用することができる。
図２５（Ａ）において、信号５０１、信号５０２、信号５０３は、第１行目、第２行目、
第ｎ行目の各画素回路に接続された配線３１１（ＲＳ）に入力される信号である。また、
信号５０４、信号５０５、信号５０６は、第１行目、第２行目、第ｎ行目の各画素回路に
接続された配線３１２（ＴＸ）に入力される信号である。また、信号５０７、信号５０８
、信号５０９は、第１行目、第２行目、第ｎ行目の各画素回路に接続された配線３１３（
ＳＥ）に入力される信号である。
また、期間５１０は、１回の撮像に要する期間である。また、期間５１１は、各行の画素
回路がリセット動作を同時に行っている期間である。また、期間５２０は、各行の画素回
路が蓄積動作を同時に行っている期間である。なお、選択動作は各行の画素回路で順次行
われる。一例として、期間５３１は、第１行目の画素回路が選択動作を行っている期間で
ある。このように、グローバルシャッタ方式では、全画素回路で略同時にリセット動作が
行われた後、全画素回路で略同時に蓄積動作が行われ、１行毎に順次読み出し動作が行わ
れる。
つまり、グローバルシャッタ方式では、全ての画素回路において蓄積動作が略同時に行わ
れているため、各行の画素回路における撮像の同時性が確保される。したがって、被写体
が動体であっても歪の小さい画像を取得することができる。
一方、図２５（Ｂ）は、ローリングシャッタ方式を用いた場合のタイミングチャートであ
る。なお、信号５０１乃至５０９は図２５（Ａ）の説明を参照することができる。期間６
１０は１回の撮像に要する期間である。また、期間６１１、期間６１２、期間６１３は、
それぞれ第１行目、第２行目、第ｎ行目のリセット期間である。また、期間６２１、期間
６２２、期間６２３は、それぞれ第１行目、第２行目、第ｎ行目の蓄積動作期間である。
また、期間６３１は、１行目の画素回路が選択動作を行っている期間である。このように
、ローリングシャッタ方式では、蓄積動作が全ての画素回路では同時に行われず、行毎に
順次行われるため、各行の画素回路における撮像の同時性が確保されない。したがって、
一行目と最終行目では撮像のタイミングが異なるため、動体が被写体である場合は歪の大
きい画像となってしまう。
グローバルシャッタ方式を実現するためには、各画素からの信号の読み出しが順次終了す
るまで、電荷蓄積部（ＦＤ）の電位を長時間保つ必要がある。電荷蓄積部（ＦＤ）の電位
の長時間の保持は、トランジスタ５３などにチャネル形成領域を酸化物半導体で形成した
極めてオフ電流の低いトランジスタを用いることで実現できる。一方、トランジスタ５３
などにチャネル形成領域をシリコンなどで形成したトランジスタを適用した場合は、オフ
電流が高いために電荷蓄積部（ＦＤ）の電位を長時間保持できず、グローバルシャッタ方
式を用いることが困難となる。
以上のように、画素回路にチャネル形成領域を酸化物半導体で形成したトランジスタを用
いることでグローバルシャッタ方式を容易に実現することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態４）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体を有するトランジ
スタについて図面を用いて説明する。なお、本実施の形態における図面では、明瞭化のた
めに一部の要素を拡大、縮小、または省略して図示している。
図２６（Ａ）、（Ｂ）は、本発明の一態様のトランジスタ１０１の上面図および断面図で
ある。図２６（Ａ）は上面図であり、図２６（Ａ）に示す一点鎖線Ｂ１－Ｂ２方向の断面
が図２６（Ｂ）に相当する。また、図２６（Ａ）に示す一点鎖線Ｂ３－Ｂ４方向の断面が
図３２（Ａ）に相当する。また、一点鎖線Ｂ１－Ｂ２方向をチャネル長方向、一点鎖線Ｂ
３－Ｂ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４０および導電
層１５０と、酸化物半導体層１３０、導電層１４０および導電層１５０と接する絶縁層１
６０と、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、絶縁層１
６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と
、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機能を付加してもよい
。
ここで、導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０は
ゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
また、図２６（Ｂ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２
３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は導
電層１４０および導電層１５０とそれぞれ接しており、例えば導電層１４０および導電層
１５０として酸素と結合しやすい導電材料を用いれば領域２３１および領域２３２を低抵
抗化することができる。
具体的には、酸化物半導体層１３０と導電層１４０および導電層１５０とが接することで
酸化物半導体層１３０内に酸素欠損が生じ、当該酸素欠損と酸化物半導体層１３０内に残
留または外部から拡散する水素との相互作用により、領域２３１および領域２３２は低抵
抗のｎ型となる。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを
採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることが
ある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替
えて用いることができるものとする。また、「電極層」は、「配線」と言い換えることも
できる。
また、導電層１７０は、導電層１７１および導電層１７２の二層で形成される例を図示し
ているが、一層または三層以上の積層であってもよい。当該構成は本実施の形態で説明す
る他のトランジスタにも適用できる。
また、導電層１４０および導電層１５０は単層で形成される例を図示しているが、二層以
上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用
できる。
また、本発明の一態様のトランジスタは、図２７（Ａ）、（Ｂ）に示す構成であってもよ
い。図２７（Ａ）はトランジスタ１０２の上面図であり、図２７（Ａ）に示す一点鎖線Ｃ
１－Ｃ２方向の断面が図２７（Ｂ）に相当する。また、図２７（Ａ）に示す一点鎖線Ｃ３
－Ｃ４方向の断面は、図３２（Ｂ）に相当する。また、一点鎖線Ｃ１－Ｃ２方向をチャネ
ル長方向、一点鎖線Ｃ３－Ｃ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０２は、ゲート絶縁膜として作用する絶縁層１６０の端部とゲート電極層
として作用する導電層１７０の端部とを一致させない点を除き、トランジスタ１０１と同
様の構成を有する。トランジスタ１０２の構造は、導電層１４０および導電層１５０が絶
縁層１６０で広く覆われているため、導電層１４０および導電層１５０と導電層１７０と
の間の抵抗が高く、ゲートリーク電流の少ない特徴を有している。
トランジスタ１０１およびトランジスタ１０２は、導電層１７０と導電層１４０および導
電層１５０が重なる領域を有するトップゲート構造である。当該領域のチャネル長方向の
幅は、寄生容量を小さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。当
該構成では、酸化物半導体層１３０にオフセット領域が形成されないため、オン電流の高
いトランジスタを形成しやすい。
また、本発明の一態様のトランジスタは、図２８（Ａ）、（Ｂ）に示す構成であってもよ
い。図２８（Ａ）はトランジスタ１０３の上面図であり、図２８（Ａ）に示す一点鎖線Ｄ
１－Ｄ２方向の断面が図２８（Ｂ）に相当する。また、図２８（Ａ）に示す一点鎖線Ｄ３
－Ｄ４方向の断面は、図３２（Ａ）に相当する。また、一点鎖線Ｄ１－Ｄ２方向をチャネ
ル長方向、一点鎖線Ｄ３－Ｄ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０３は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接
する導電層１７０と、酸化物半導体層１３０、絶縁層１６０および導電層１７０を覆う絶
縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０
に設けられた開口部を通じて酸化物半導体層１３０と電気的に接続する導電層１４０およ
び導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および導電層
１５０に接する絶縁層（平坦化膜）などを有していてもよい。
ここで、導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０は
ゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
また、図２８（Ｂ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２
３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は絶
縁層１７５と接しており、例えば絶縁層１７５として水素を含む絶縁材料を用いれば領域
２３１および領域２３２を低抵抗化することができる。
具体的には、絶縁層１７５を形成するまでの工程により領域２３１および領域２３２に生
じる酸素欠損と、絶縁層１７５から領域２３１および領域２３２に拡散する水素との相互
作用により、領域２３１および領域２３２は低抵抗のｎ型となる。なお、水素を含む絶縁
材料としては、例えば窒化シリコンや窒化アルミニウムなどを用いることができる。
また、本発明の一態様のトランジスタは、図２９（Ａ）、（Ｂ）に示す構成であってもよ
い。図２９（Ａ）はトランジスタ１０４の上面図であり、図２９（Ａ）に示す一点鎖線Ｅ
１－Ｅ２方向の断面が図２９（Ｂ）に相当する。また、図２９（Ａ）に示す一点鎖線Ｅ３
－Ｅ４方向の断面は、図３２（Ａ）に相当する。また、一点鎖線Ｅ１－Ｅ２方向をチャネ
ル長方向、一点鎖線Ｅ３－Ｅ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０４は、導電層１４０および導電層１５０が酸化物半導体層１３０の端部
を覆うように接している点を除き、トランジスタ１０３と同様の構成を有する。
また、図２９（Ｂ）に示す領域３３１および領域３３４はソース領域、領域３３２および
領域３３５はドレイン領域、領域３３３はチャネル形成領域として機能することができる
。
領域３３１および領域３３２は、トランジスタ１０１における領域２３１および領域２３
２と同様に低抵抗化することができる。
また、領域３３４および領域３３５は、トランジスタ１０３における領域２３１および領
域２３２と同様に低抵抗化することができる。なお、チャネル長方向における領域３３４
および領域３３５の幅が１００ｎｍ以下、好ましくは５０ｎｍ以下の場合には、ゲート電
界の寄与によりオン電流は大きく低下しない。したがって、領域３３４および領域３３５
の低抵抗化を行わない場合もある。
トランジスタ１０３およびトランジスタ１０４は、導電層１７０と導電層１４０および導
電層１５０が重なる領域を有さないセルフアライン構造である。セルフアライン構造のト
ランジスタはゲート電極層とソース電極層およびドレイン電極層間の寄生容量が極めて小
さいため、高速動作用途に適している。
また、本発明の一態様のトランジスタは、図３０（Ａ）、（Ｂ）に示す構成であってもよ
い。図３０（Ａ）はトランジスタ１０５の上面図であり、図３０（Ａ）に示す一点鎖線Ｆ
１－Ｆ２方向の断面が図３０（Ｂ）に相当する。また、図３０（Ａ）に示す一点鎖線Ｆ３
－Ｆ４方向の断面は、図３２（Ａ）に相当する。また、一点鎖線Ｆ１－Ｆ２方向をチャネ
ル長方向、一点鎖線Ｆ３－Ｆ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０５は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電
層１５１と、酸化物半導体層１３０、導電層１４１、導電層１５１と接する絶縁層１６０
と、絶縁層１６０と接する導電層１７０と、酸化物半導体層１３０、導電層１４１、導電
層１５１、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接
する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電
層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５
２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接す
る絶縁層などを有していてもよい。
ここで、導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面
には接しない構成となっている。
トランジスタ１０５は、導電層１４１および導電層１５１を有する点、絶縁層１７５およ
び絶縁層１８０に設けられた開口部を有する点、並びに当該開口部を通じて導電層１４１
および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有す
る点を除き、トランジスタ１０１と同様の構成を有する。導電層１４０（導電層１４１お
よび導電層１４２）はソース電極層として作用させることができ、導電層１５０（導電層
１５１および導電層１５２）はドレイン電極層として作用させることができる。
また、本発明の一態様のトランジスタは、図３１（Ａ）、（Ｂ）に示す構成であってもよ
い。図３１（Ａ）はトランジスタ１０６の上面図であり、図３１（Ａ）に示す一点鎖線Ｇ
１－Ｇ２方向の断面が図３１（Ｂ）に相当する。また、図３１（Ａ）に示す一点鎖線Ｇ３
－Ｇ４方向の断面は、図３２（Ａ）に相当する。また、一点鎖線Ｇ１－Ｇ２方向をチャネ
ル長方向、一点鎖線Ｇ３－Ｇ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０６は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電
層１５１と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接する導電
層１７０と、絶縁層１２０、酸化物半導体層１３０、導電層１４１、導電層１５１、絶縁
層１６０、導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と
、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電
層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、
必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層（平坦化膜
）などを有していてもよい。
ここで、導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面
には接しない構成となっている。
トランジスタ１０６は、導電層１４１および導電層１５１を有する点を除き、トランジス
タ１０３と同様の構成を有する。導電層１４０（導電層１４１および導電層１４２）はソ
ース電極層として作用させることができ、導電層１５０（導電層１５１および導電層１５
２）はドレイン電極層として作用させることができる。
トランジスタ１０５およびトランジスタ１０６の構成では、導電層１４０および導電層１
５０が絶縁層１２０と接しない構成であるため、絶縁層１２０中の酸素が導電層１４０お
よび導電層１５０に奪われにくくなり、絶縁層１２０から酸化物半導体層１３０中への酸
素の供給を容易とすることができる。
なお、トランジスタ１０３における領域２３１および領域２３２、トランジスタ１０４お
よびトランジスタ１０６における領域３３４および領域３３５には、酸素欠損を形成し導
電率を高めるための不純物を添加してもよい。酸化物半導体層に酸素欠損を形成する不純
物としては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素
、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チ
タン、亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。当該
不純物の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、プラ
ズマイマージョンイオンインプランテーション法などを用いることができる。
不純物元素として、上記元素が酸化物半導体層に添加されると、酸化物半導体層中の金属
元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸
素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物
半導体層の導電率を高くすることができる。
なお、不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、
酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導
電体を形成することができる。ここでは、導電体化された酸化物半導体を酸化物導電体と
いう。なお、酸化物導電体は酸化物半導体と同様に透光性を有する。
酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致して
いると推定される。このため、酸化物導電体層とソース電極層およびドレイン電極層とし
て機能する導電層との接触はオーミック接触であり、酸化物導電体層とソース電極層およ
びドレイン電極層として機能する導電層との接触抵抗を低減することができる。
また、本発明の一態様のトランジスタは、図３３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ
）、（Ｆ）に示すチャネル長方向の断面図、ならびに図３２（Ｃ）、（Ｄ）に示すチャネ
ル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を
備えていてもよい。導電層１７３を第２のゲート電極層（バックゲート）として用いるこ
とで、オン電流の増加や、しきい値電圧の制御を行うことができる。なお、図３３（Ａ）
、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の幅を
酸化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１７０
の幅よりも短くしてもよい。
オン電流を増加させるには、例えば、導電層１７０と導電層１７３を同電位とし、ダブル
ゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導
電層１７０とは異なる定電位を導電層１７３に供給すればよい。導電層１７０と導電層１
７３を同電位とするには、例えば、図３２（Ｄ）に示すように、導電層１７０と導電層１
７３とをコンタクトホールを介して電気的に接続すればよい。
また、図２６乃至図３１におけるトランジスタ１０１乃至トランジスタ１０６では、酸化
物半導体層１３０が単層である例を図示したが、酸化物半導体層１３０は積層であっても
よい。トランジスタ１０１乃至トランジスタ１０６の酸化物半導体層１３０は、図３４（
Ｂ）、（Ｃ）または図３４（Ｄ）、（Ｅ）に示す酸化物半導体層１３０と入れ替えること
ができる。
図３４（Ａ）は酸化物半導体層１３０の上面図であり、図３４（Ｂ）、（Ｃ）は、二層構
造である酸化物半導体層１３０の断面図である。また、図３４（Ｄ）、（Ｅ）は、三層構
造である酸化物半導体層１３０の断面図である。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃには、それ
ぞれ組成の異なる酸化物半導体層などを用いることができる。
また、本発明の一態様のトランジスタは、図３５（Ａ）、（Ｂ）に示す構成であってもよ
い。図３５（Ａ）はトランジスタ１０７の上面図であり、図３５（Ａ）に示す一点鎖線Ｈ
１－Ｈ２方向の断面が図３５（Ｂ）に相当する。また、図３５（Ａ）に示す一点鎖線Ｈ３
－Ｈ４方向の断面が図４１（Ａ）に相当する。また、一点鎖線Ｈ１－Ｈ２方向をチャネル
長方向、一点鎖線Ｈ３－Ｈ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０７は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に
接続する導電層１４０および導電層１５０と、当該積層、導電層１４０および導電層１５
０と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と
、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、酸化物半導体層
１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接
する絶縁層１８０と、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機
能を付加してもよい。
トランジスタ１０７は、領域２３１および領域２３２において酸化物半導体層１３０が二
層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において
酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化
物半導体層１３０ｃ）である点、および導電層１４０および導電層１５０と絶縁層１６０
との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、ト
ランジスタ１０１と同様の構成を有する。
また、本発明の一態様のトランジスタは、図３６（Ａ）、（Ｂ）に示す構成であってもよ
い。図３６（Ａ）はトランジスタ１０８の上面図であり、図３６（Ａ）に示す一点鎖線Ｉ
１－Ｉ２方向の断面が図３６（Ｂ）に相当する。また、図３６（Ａ）に示す一点鎖線Ｉ３
－Ｉ４方向の断面が図４１（Ｂ）に相当する。また、一点鎖線Ｉ１－Ｉ２方向をチャネル
長方向、一点鎖線Ｉ３－Ｉ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０８は、領域２３１および領域２３２において酸化物半導体層１３０が二
層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において
酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化
物半導体層１３０ｃ）である点、および導電層１４０および導電層１５０と絶縁層１６０
との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、ト
ランジスタ１０２と同様の構成を有する。
また、本発明の一態様のトランジスタは、図３７（Ａ）、（Ｂ）に示す構成であってもよ
い。図３７（Ａ）はトランジスタ１０９の上面図であり、図３７（Ａ）に示す一点鎖線Ｊ
１－Ｊ２方向の断面が図３７（Ｂ）に相当する。また、図３７（Ａ）に示す一点鎖線Ｊ３
－Ｊ４方向の断面が図４１（Ａ）に相当する。また、一点鎖線Ｊ１－Ｊ２方向をチャネル
長方向、一点鎖線Ｊ３－Ｊ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０９は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と接する酸
化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６
０と接する導電層１７０と、当該積層、酸化物半導体層１３０ｃ、絶縁層１６０および導
電層１７０を覆う絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５
および絶縁層１８０に設けられた開口部を通じて当該積層と電気的に接続する導電層１４
０および導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および
導電層１５０に接する絶縁層（平坦化膜）などを有していてもよい。
トランジスタ１０９は、領域２３１および領域２３２において酸化物半導体層１３０が二
層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において
酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化
物半導体層１３０ｃ）である点を除き、トランジスタ１０３と同様の構成を有する。
また、本発明の一態様のトランジスタは、図３８（Ａ）、（Ｂ）に示す構成であってもよ
い。図３８（Ａ）はトランジスタ１１０の上面図であり、図３８（Ａ）に示す一点鎖線Ｋ
１－Ｋ２方向の断面が図３８（Ｂ）に相当する。また、図３８（Ａ）に示す一点鎖線Ｋ３
－Ｋ４方向の断面が図４１（Ａ）に相当する。また、一点鎖線Ｋ１－Ｋ２方向をチャネル
長方向、一点鎖線Ｋ３－Ｋ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１１０は、領域２３１および領域２３２において酸化物半導体層１３０が二
層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において
酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化
物半導体層１３０ｃ）である点を除き、トランジスタ１０４と同様の構成を有する。
また、本発明の一態様のトランジスタは、図３９（Ａ）、（Ｂ）に示す構成であってもよ
い。図３９（Ａ）はトランジスタ１１１の上面図であり、図３９（Ａ）に示す一点鎖線Ｌ
１－Ｌ２方向の断面が図３９（Ｂ）に相当する。また、図３９（Ａ）に示す一点鎖線Ｌ３
－Ｌ４方向の断面が図４１（Ａ）に相当する。また、一点鎖線Ｌ１－Ｌ２方向をチャネル
長方向、一点鎖線Ｌ３－Ｌ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１１１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に
接続する導電層１４１および導電層１５１と、当該積層、導電層１４１および導電層１５
１と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と
、絶縁層１６０と接する導電層１７０と、当該積層、導電層１４１、導電層１５１、酸化
物半導体層１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層
１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を
通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および
導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１
５２に接する絶縁層（平坦化膜）などを有していてもよい。
トランジスタ１１１は、領域２３１および領域２３２において酸化物半導体層１３０が二
層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において
酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化
物半導体層１３０ｃ）である点、および導電層１４１および導電層１５１と絶縁層１６０
との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、ト
ランジスタ１０５と同様の構成を有する。
また、本発明の一態様のトランジスタは、図４０（Ａ）、（Ｂ）に示す構成であってもよ
い。図４０（Ａ）はトランジスタ１１２の上面図であり、図４０（Ａ）に示す一点鎖線Ｍ
１－Ｍ２方向の断面が図４０（Ｂ）に相当する。また、図４０（Ａ）に示す一点鎖線Ｍ３
－Ｍ４方向の断面が図４１（Ａ）に相当する。また、一点鎖線Ｍ１－Ｍ２方向をチャネル
長方向、一点鎖線Ｍ３－Ｍ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１１２は、領域３３１、領域３３２、領域３３４および領域３３５において
酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）であ
る点、領域３３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化
物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０６と
同様の構成を有する。
また、本発明の一態様のトランジスタは、図４２（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ
）、（Ｆ）に示すチャネル長方向の断面図、ならびに図４１（Ｃ）、（Ｄ）に示すチャネ
ル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を
備えていてもよい。当該導電層を第２のゲート電極層（バックゲート）として用いること
で、更なるオン電流の増加や、しきい値電圧の制御を行うことができる。なお、図４２（
Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の
幅を酸化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１
７０の幅よりも短くしてもよい。
また、本発明の一態様のトランジスタにおける導電層１４０（ソース電極層）および導電
層１５０（ドレイン電極層）は、図４３（Ａ）、（Ｂ）に示す上面図（酸化物半導体層１
３０、導電層１４０および導電層１５０のみを図示）のように酸化物半導体層１３０の幅
（ＷＯＳ）よりも導電層１４０および導電層１５０の幅（ＷＳＤ）が長く形成されていて
もよいし、短く形成されていてもよい。ＷＯＳ≧ＷＳＤ（ＷＳＤはＷＯＳ以下）とするこ
とで、ゲート電界が酸化物半導体層１３０全体にかかりやすくなり、トランジスタの電気
特性を向上させることができる。
本発明の一態様のトランジスタ（トランジスタ１０１乃至トランジスタ１１２）では、い
ずれの構成においても、ゲート電極層である導電層１７０は、ゲート絶縁膜である絶縁層
１６０を介して酸化物半導体層１３０のチャネル幅方向を電気的に取り囲み、オン電流が
高められる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ
（ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
また、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂを有するトランジスタ、な
らびに酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃ
を有するトランジスタにおいては、酸化物半導体層１３０を構成する二層または三層の材
料を適切に選択することで酸化物半導体層１３０ｂに電流を流すことができる。酸化物半
導体層１３０ｂに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得
ることができる。なお、酸化物半導体層１３０ｂを厚くすると、オン電流を向上させるこ
とができる。例えば、酸化物半導体層１３０ｂの膜厚を１００ｎｍ乃至２００ｎｍとして
もよい。
以上の構成のトランジスタを用いることにより、半導体装置に良好な電気特性を付与する
ことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態５）
本実施の形態では、実施の形態４に示したトランジスタの構成要素について詳細を説明す
る。
基板１１５は、トランジスタが形成されたシリコン基板、および当該シリコン基板上に絶
縁層、配線、コンタクトプラグとして機能を有する導電体等が形成されたものを用いるこ
とができる。なお、シリコン基板にｐ－ｃｈ型のトランジスタを形成する場合は、ｎ－型
の導電型を有するシリコン基板を用いることが好ましい。または、ｎ－型またはｉ型のシ
リコン層を有するＳＯＩ基板であってもよい。また、シリコン基板に設けるトランジスタ
がｐ－ｃｈ型である場合は、トランジスタを形成する面の面方位は、（１１０）面である
シリコン基板を用いることが好ましい。（１１０）面にｐ－ｃｈ型トランジスタを形成す
ることで、移動度を高くすることができる。
絶縁層１２０は、基板１１５に含まれる要素からの不純物の拡散を防止する役割を有する
ほか、酸化物半導体層１３０に酸素を供給する役割を担うことができる。したがって、絶
縁層１２０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含
む絶縁膜であることがより好ましい。例えば、膜の表面温度が１００℃以上７００℃以下
、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳ（Ｔｈｅｒｍａｌ
Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）法にて、酸素原子に換算しての酸素
の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。なお、上記ＴＤＳ
分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５
００℃以下の範囲が好ましい。また、上述のように基板１１５が他のデバイスが形成され
た基板である場合、絶縁層１２０は、層間絶縁膜としての機能も有する。その場合は、表
面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ
ｉｎｇ）法等で平坦化処理を行うことが好ましい。
例えば、絶縁層１２０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化
窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム
、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜
、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒
化物絶縁膜、またはこれらの混合材料を用いることができる。また、上記材料の積層であ
ってもよい。
なお、本実施の形態では、トランジスタが有する酸化物半導体層１３０が酸化物半導体層
１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを絶縁層１２０側から
順に積んだ三層構造である場合を主として詳細を説明する。
なお、酸化物半導体層１３０が単層の場合は、本実施の形態に示す、酸化物半導体層１３
０ｂに相当する層を用いればよい。
また、酸化物半導体層１３０が二層の場合は、本実施の形態に示す、酸化物半導体層１３
０ａに相当する層および酸化物半導体層１３０ｂに相当する層を絶縁層１２０側から順に
積んだ積層を用いればよい。この構成の場合、酸化物半導体層１３０ａと酸化物半導体層
１３０ｂとを入れ替えることもできる。
また、酸化物半導体層１３０が四層以上である場合は、例えば、本実施の形態で説明する
三層構造の酸化物半導体層１３０に対して他の酸化物半導体層を付加する構成とすること
ができる。
一例としては、酸化物半導体層１３０ｂには、酸化物半導体層１３０ａおよび酸化物半導
体層１３０ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸
化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン
化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャッ
プ）を差し引いた値として求めることができる。
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂを構
成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層１３
０ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上で
あって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近
い酸化物半導体で形成することが好ましい。
このような構造において、導電層１７０に電界を印加すると、酸化物半導体層１３０のう
ち、伝導帯下端のエネルギーが最も小さい酸化物半導体層１３０ｂにチャネルが形成され
る。
また、酸化物半導体層１３０ａは、酸化物半導体層１３０ｂを構成する金属元素を一種以
上含んで構成されるため、酸化物半導体層１３０ｂと絶縁層１２０が接した場合の界面と
比較して、酸化物半導体層１３０ｂと酸化物半導体層１３０ａとの界面には界面準位が形
成されにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのし
きい値電圧が変動することがある。したがって、酸化物半導体層１３０ａを設けることに
より、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
また、当該トランジスタの信頼性を向上させることができる。
また、酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂを構成する金属元素を一種以
上含んで構成されるため、酸化物半導体層１３０ｂとゲート絶縁膜（絶縁層１６０）が接
した場合の界面と比較して、酸化物半導体層１３０ｂと酸化物半導体層１３０ｃとの界面
ではキャリアの散乱が起こりにくくなる。したがって、酸化物半導体層１３０ｃを設ける
ことにより、トランジスタの電界効果移動度を高くすることができる。
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃには、例えば、Ａｌ、Ｔｉ、Ｇａ
、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを酸化物半導体層１３０ｂよりも高い原
子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好
ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合する
ため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、酸化
物半導体層１３０ａおよび酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂよりも酸
素欠損が生じにくいということができる。
また、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０
ｃとして用いることのできる酸化物半導体は、少なくともＩｎもしくはＺｎを含むことが
好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用
いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを
含むことが好ましい。
スタビライザーとしては、Ｇａ、Ｓｎ、Ｈｆ、Ａｌ、またはＺｒ等がある。また、他のス
タビライザーとしては、ランタノイドである、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇ
ｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ等がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化ガリウム、酸化亜鉛、Ｉ
ｎ－Ｚｎ酸化物、Ｓｎ－Ｚｎ酸化物、Ａｌ－Ｚｎ酸化物、Ｚｎ－Ｍｇ酸化物、Ｓｎ－Ｍｇ
酸化物、Ｉｎ－Ｍｇ酸化物、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｉｎ－Ａｌ－
Ｚｎ酸化物、Ｉｎ－Ｓｎ－Ｚｎ酸化物、Ｓｎ－Ｇａ－Ｚｎ酸化物、Ａｌ－Ｇａ－Ｚｎ酸化
物、Ｓｎ－Ａｌ－Ｚｎ酸化物、Ｉｎ－Ｈｆ－Ｚｎ酸化物、Ｉｎ－Ｌａ－Ｚｎ酸化物、Ｉｎ
－Ｃｅ－Ｚｎ酸化物、Ｉｎ－Ｐｒ－Ｚｎ酸化物、Ｉｎ－Ｎｄ－Ｚｎ酸化物、Ｉｎ－Ｓｍ－
Ｚｎ酸化物、Ｉｎ－Ｅｕ－Ｚｎ酸化物、Ｉｎ－Ｇｄ－Ｚｎ酸化物、Ｉｎ－Ｔｂ－Ｚｎ酸化
物、Ｉｎ－Ｄｙ－Ｚｎ酸化物、Ｉｎ－Ｈｏ－Ｚｎ酸化物、Ｉｎ－Ｅｒ－Ｚｎ酸化物、Ｉｎ
－Ｔｍ－Ｚｎ酸化物、Ｉｎ－Ｙｂ－Ｚｎ酸化物、Ｉｎ－Ｌｕ－Ｚｎ酸化物、Ｉｎ－Ｓｎ－
Ｇａ－Ｚｎ酸化物、Ｉｎ－Ｈｆ－Ｇａ－Ｚｎ酸化物、Ｉｎ－Ａｌ－Ｇａ－Ｚｎ酸化物、Ｉ
ｎ－Ｓｎ－Ａｌ－Ｚｎ酸化物、Ｉｎ－Ｓｎ－Ｈｆ－Ｚｎ酸化物、Ｉｎ－Ｈｆ－Ａｌ－Ｚｎ
酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として
有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていても
よい。また、本明細書においては、Ｉｎ－Ｇａ－Ｚｎ酸化物で構成した膜をＩＧＺＯ膜と
も呼ぶ。
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用
いてもよい。なお、Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄから選ばれた一つの
金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且
つ、ｎは整数）で表記される材料を用いてもよい。
なお、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃが、
少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ
、ＣｅまたはＨｆ等の金属）を含むＩｎ－Ｍ－Ｚｎ酸化物であるとき、酸化物半導体層１
３０ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層１３０ｂをＩ
ｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、酸化物半導体層１３０ｃをＩｎ：Ｍ：Ｚ
ｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２
よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．
５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半
導体層１３０ｂにおいて、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させる
ことができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度
が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃにおけるＺｎおよびＯを除いた場
合において、ＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、
Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７
５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層１３０ｂのＺｎおよびＯを除いての
ＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔ
ｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉ
ｃ％未満とする。
また、酸化物半導体層１３０ｂは、酸化物半導体層１３０ａおよび酸化物半導体層１３０
ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌
道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌
道が重なるため、ＩｎがＭよりも多い組成となる酸化物はＩｎがＭと同等または少ない組
成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体層１３０ｂにイン
ジウムの含有量が多い酸化物を用いることで、高い電界効果移動度のトランジスタを実現
することができる。
酸化物半導体層１３０ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５
０ｎｍ以下、さらに好ましくは５ｎｍ以上２５ｎｍ以下とする。また、酸化物半導体層１
３０ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上１５０ｎｍ以下、
さらに好ましくは１５ｎｍ以上１００ｎｍ以下とする。また、酸化物半導体層１３０ｃの
厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上３０ｎｍ以下、さらに好ましく
は３ｎｍ以上１５ｎｍ以下とする。また、酸化物半導体層１３０ｂは、酸化物半導体層１
３０ａおよび酸化物半導体層１３０ｃより厚い方が好ましい。
酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するためには、
酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真性にす
ることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１
×１０１７／ｃｍ３未満であること、１×１０１５／ｃｍ３未満であること、あるいは１
×１０１３／ｃｍ３未満であることを指す。
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属
元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密
度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与す
る。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある
。したがって、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層
１３０ｃの層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒ
ｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析で見積もられるシリコン濃度が
１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満
、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満となる領域を有するように制御
する。また、水素濃度が、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１
９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さら
に好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下になる領域を有するように制御する。
また、窒素濃度が、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔ
ｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ま
しくは５×１０１７ａｔｏｍｓ／ｃｍ３以下になる領域を有するように制御する。
また、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させること
がある。酸化物半導体層の結晶性を低下させないためには、例えばシリコン濃度を１×１
０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さら
に好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満になる領域を有するように制御する。
また、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏ
ｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満になる領域を
有するように制御する。
また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジ
スタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５
Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅あたりのオフ電流を数
ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるため、上
記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジスタの
ようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート絶縁膜
と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こ
り、トランジスタの電界効果移動度が低くなることがある。このような観点からも、酸化
物半導体層のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる。
したがって、酸化物半導体層１３０を酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ
、酸化物半導体層１３０ｃの積層構造とすることで、酸化物半導体層１３０ｂにチャネル
を形成することができ、高い電界効果移動度および安定した電気特性を有したトランジス
タを形成することができる。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃのバンド構
造においては、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体層１
３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃの組成が近似することにより
、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体層１３０ａ
、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃは組成が異なる層の積層体ではある
が、物性的に連続であるということもでき、図面において、当該積層体のそれぞれの界面
は点線で表している。
主成分を共通として積層された酸化物半導体層１３０は、各層を単に積層するのではなく
連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の
井戸構造（Ｕ Ｓｈａｐｅ Ｗｅｌｌ））が形成されるように作製する。すなわち、各層
の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しな
いように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在し
ていると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結
合により消滅してしまう。
例えば、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃにはＩｎ：Ｇａ：Ｚｎ＝
１：３：２、１：３：３、１：３：４、１：３：６、１：４：５、１：６：４または１：
９：６（原子数比）などのＩｎ－Ｇａ－Ｚｎ酸化物などを用いることができる。また、酸
化物半導体層１３０ｂにはＩｎ：Ｇａ：Ｚｎ＝１：１：１、２：１：３、５：５：６、ま
たは３：１：２（原子数比）などのＩｎ－Ｇａ－Ｚｎ酸化物などを用いることができる。
なお、上記酸化物をスパッタターゲットとして成膜を行った場合、成膜される酸化物半導
体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０ｃの原子数比は必
ずしも同一とならず、±４０％程度の差を有する。
酸化物半導体層１３０における酸化物半導体層１３０ｂはウェル（井戸）となり、チャネ
ルは酸化物半導体層１３０ｂに形成される。なお、酸化物半導体層１３０は伝導帯下端の
エネルギーが連続的に変化しているため、Ｕ字型井戸とも呼ぶことができる。また、この
ような構成で形成されたチャネルを埋め込みチャネルということもできる。
また、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃと、酸化シリコン膜などの
絶縁層との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物
半導体層１３０ａおよび酸化物半導体層１３０ｃがあることにより、酸化物半導体層１３
０ｂと当該トラップ準位とを遠ざけることができる。
ただし、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃの伝導帯下端のエネルギ
ーと、酸化物半導体層１３０ｂの伝導帯下端のエネルギーとの差が小さい場合、酸化物半
導体層１３０ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。電子
がトラップ準位に捕獲されることで、絶縁層界面にマイナスの電荷が生じ、トランジスタ
のしきい値電圧はプラス方向にシフトしてしまう。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃには、
結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタ
に安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は歪曲に強く、
フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。
ソース電極層として作用する導電層１４０およびドレイン電極層として作用する導電層１
５０には、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ
、および当該金属材料の合金から選ばれた材料の単層、または積層を用いることができる
。代表的には、特に酸素と結合しやすいＴｉや、後のプロセス温度が比較的高くできるこ
となどから、融点の高いＷを用いることがより好ましい。また、低抵抗のＣｕやＣｕ－Ｍ
ｎなどの合金と上記材料との積層を用いてもよい。なお、トランジスタ１０５、トランジ
スタ１０６、トランジスタ１１１、トランジスタ１１２においては、例えば、導電層１４
１および導電層１５１にＷ、導電層１４２および導電層１５２にＴｉとＡｌとの積層膜な
どを用いることができる。
上記材料は酸化物半導体膜から酸素を引き抜く性質を有する。そのため、上記材料と接し
た酸化物半導体膜の一部の領域では酸化物半導体膜中の酸素が脱離し、酸素欠損が形成さ
れる。膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著に
ｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインと
して作用させることができる。
また、導電層１４０および導電層１５０にＷを用いる場合には、窒素をドーピングしても
よい。窒素をドーピングすることで酸素を引き抜く性質を適度に弱めることができ、ｎ型
化した領域がチャネル領域まで拡大することを防ぐことができる。また、導電層１４０お
よび導電層１５０をｎ型の半導体層との積層とし、ｎ型の半導体層と酸化物半導体層を接
触させることによってもｎ型化した領域がチャネル領域まで拡大することを防ぐことがで
きる。ｎ型の半導体層としては、窒素が添加されたＩｎ－Ｇａ－Ｚｎ酸化物、酸化亜鉛、
酸化インジウム、酸化スズ、酸化インジウムスズなどを用いることができる。
ゲート絶縁膜として作用する絶縁層１６０には、酸化アルミニウム、酸化マグネシウム、
酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸
化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、
酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、
絶縁層１６０は上記材料の積層であってもよい。なお、絶縁層１６０に、Ｌａ、Ｎ、Ｚｒ
などを、不純物として含んでいてもよい。
また、絶縁層１６０の積層構造の一例について説明する。絶縁層１６０は、例えば、酸素
、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化
シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムおよび酸化アルミニウムは、酸化シリコンや酸化窒化シリコンと比べて比
誘電率が高い。したがって、酸化シリコンを用いた場合と比べて絶縁層１６０の膜厚を大
きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ
電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフ
ニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがっ
て、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを
用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。
ただし、本発明の一態様は、これらに限定されない。
また、酸化物半導体層１３０と接する絶縁層１２０および絶縁層１６０は、窒素酸化物の
放出量の少ない膜を用いることが好ましい。窒素酸化物の放出量の多い絶縁層と酸化物半
導体が接した場合、窒素酸化物に起因する準位密度が高くなることがある。絶縁層１２０
および絶縁層１６０には、例えば、窒素酸化物の放出量の少ない酸化窒化シリコン膜また
は酸化窒化アルミニウム膜等の酸化物絶縁層を用いることができる。
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、ＴＤＳ法において、窒素酸化
物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１
×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、アンモニアの放出
量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加
熱処理による放出量とする。
絶縁層１２０および絶縁層１６０として、上記酸化物絶縁層を用いることで、トランジス
タのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動
を低減することができる。
ゲート電極層として作用する導電層１７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ
、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電膜を
用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。
また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材
料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層
、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のＣｕま
たはＣｕ－Ｍｎなどの合金や上記材料とＣｕまたはＣｕ－Ｍｎなどの合金との積層を用い
てもよい。本実施の形態では、導電層１７１に窒化タンタル、導電層１７２にタングステ
ンを用いて導電層１７０を形成する。
絶縁層１７５には、水素を含む窒化シリコン膜または窒化アルミニウム膜などを用いるこ
とができる。実施の形態４に示したトランジスタ１０３、トランジスタ１０４、トランジ
スタ１０６、トランジスタ１０９、トランジスタ１１０、およびトランジスタ１１２では
、絶縁層１７５として水素を含む絶縁膜を用いることで酸化物半導体層の一部をｎ型化す
ることができる。また、窒化絶縁膜は水分などのブロッキング膜としての作用も有し、ト
ランジスタの信頼性を向上させることができる。
また、絶縁層１７５としては酸化アルミニウム膜を用いることもできる。特に、実施の形
態４に示したトランジスタ１０１、トランジスタ１０２、トランジスタ１０５、トランジ
スタ１０７、トランジスタ１０８、およびトランジスタ１１１では絶縁層１７５に酸化ア
ルミニウム膜を用いることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物
、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミ
ニウム膜は、トランジスタの作製工程中および作製後において、水素、水分などの不純物
の酸化物半導体層１３０への混入防止、酸素の酸化物半導体層からの放出防止、絶縁層１
２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している
。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体層中に拡散させることもでき
る。
また、絶縁層１７５上には絶縁層１８０が形成されていることが好ましい。当該絶縁層に
は、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリ
コン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ラ
ンタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用い
ることができる。また、当該絶縁層は上記材料の積層であってもよい。
ここで、絶縁層１８０は絶縁層１２０と同様に化学量論組成よりも多くの酸素を有するこ
とが好ましい。絶縁層１８０から放出される酸素は絶縁層１６０を経由して酸化物半導体
層１３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形
成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの
電気特性を得ることができる。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタ
の微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅
が縮小するとオン電流が低下する。
本発明の一態様のトランジスタ１０７乃至トランジスタ１１２では、チャネルが形成され
る酸化物半導体層１３０ｂを覆うように酸化物半導体層１３０ｃが形成されており、チャ
ネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲ
ート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電
流を大きくすることができる。
また、本発明の一態様のトランジスタでは、前述したように酸化物半導体層１３０のチャ
ネル幅方向を電気的に取り囲むようにゲート電極層（導電層１７０）が形成されているた
め、酸化物半導体層１３０に対しては上面に垂直な方向からのゲート電界に加えて、側面
に垂直な方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的
にゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を
高められる。
また、本発明の一態様における酸化物半導体層１３０が二層または三層のトランジスタで
は、チャネルが形成される酸化物半導体層１３０ｂを酸化物半導体層１３０ａ上に形成す
ることで界面準位を形成しにくくする効果を有する。また、本発明の一態様における酸化
物半導体層１３０が三層のトランジスタでは、酸化物半導体層１３０ｂを三層構造の中間
に位置する層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有
する。そのため、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定
化や、Ｓ値（サブスレッショルド値）の低減をはかることができる。したがって、ゲート
電圧ＶＧが０Ｖ時の電流を下げることができ、消費電力を低減させることができる。また
、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上さ
せることができる。また、本発明の一態様のトランジスタは、微細化にともなう電気特性
の劣化が抑えられることから、集積度の高い半導体装置の形成に適しているといえる。
なお、本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的に
はスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱
ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏ
ｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａ
ｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などがある。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を
大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで
成膜を行ってもよい。
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバ
ーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（
アルゴン、或いは窒素など）をキャリアガスとして導入しても良い。例えば２種類以上の
原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらない
ように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。ある
いは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第
２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層
を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第１の層上に
積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数
回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガ
ス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり
、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された
金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ－Ｇａ
－Ｚｎ－Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメ
チルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いる
ことができる。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチ
ルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル
亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒と
ハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハ
フニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）やテトラキス（エチルメチルアミド
）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（
Ｏ３）の２種類のガスを用いる。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒
とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３
）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他の材
料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、ア
ルミニウムトリス（２，２，６，６－テトラメチル－３，５－ヘプタンジオナート）など
がある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサク
ロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供
給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガ
スとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ
２ガスを順次導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４
ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ
膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次導入してＩｎ－Ｏ層を形
成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次導入してＧａＯ層を形成し、更に
その後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次導入してＺｎＯ層を形成する。なお、これ
らの層の順番はこの例に限らない。これらのガスを用いてＩｎ－Ｇａ－Ｏ層やＩｎ－Ｚｎ
－Ｏ層、Ｇａ－Ｚｎ－Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変え
てＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含ま
ないＯ３ガスを用いる方が好ましい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態６）
以下では、本発明の一態様に用いることのできる酸化物半導体膜の構造について説明する
。
なお、本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で
配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、
「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう
。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、ＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓ
ｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜
、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ－ＯＳ膜について説明する。
ＣＡＡＣ－ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ－ＯＳ膜の明視野像および回折パターンの複合解析像（
高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。
一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバ
ウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ－ＯＳ膜は、結
晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と概略平行な方向から、ＣＡＡＣ－ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると
、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は
、ＣＡＡＣ－ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映し
た形状であり、ＣＡＡＣ－ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と概略垂直な方向から、ＣＡＡＣ－ＯＳ膜の平面の高分解能ＴＥＭ像を観察
すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認
できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ－ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ膜
のｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ－ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ膜のｏｕｔ－ｏｆ－ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ－ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ－ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ－ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ－ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、
当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（
ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純
度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導
体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとな
る。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要す
る時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が
高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定と
なる場合がある。
また、ＣＡＡＣ－ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領
域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜
に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大き
さであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微
結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ
－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
膜と呼ぶ。また、ｎｃ－ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確
認できない場合がある。
ｎｃ－ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ－ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かな
い場合がある。例えば、ｎｃ－ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲ
Ｄ装置を用いて構造解析を行うと、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、結晶面
を示すピークが検出されない。また、ｎｃ－ＯＳ膜に対し、結晶部よりも大きいプローブ
径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を
行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に対し
、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子
回折を行うと、スポットが観測される。また、ｎｃ－ＯＳ膜に対しナノビーム電子回折を
行うと、円周状に分布したスポットが観測される場合がある。また、ｎｃ－ＯＳ膜に対し
ナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合があ
る。
ｎｃ－ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ－ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ－ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ－Ｏ
Ｓ膜は、ＣＡＡＣ－ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化
物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ－ｏｆ－ｐ
ｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半
導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半
導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが
観測される。
なお、酸化物半導体膜は、ｎｃ－ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造
を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化
物半導体（ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともい
う。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認
することのできる領域と、結晶部を確認することのできない領域と、を有する。ａｍｏｒ
ｐｈｏｕｓ－ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結
晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ－ＯＳ膜であれば
、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ＯＳ膜およびｎｃ－ＯＳ膜の結晶部の大きさの計
測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は
層状構造を有し、Ｉｎ－Ｏ層の間に、Ｇａ－Ｚｎ－Ｏ層を２層有する。ＩｎＧａＺｎＯ４
の結晶の単位格子は、Ｉｎ－Ｏ層を３層有し、またＧａ－Ｚｎ－Ｏ層を６層有する、計９
層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は
、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその
値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目
し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれ
の格子縞がＩｎＧａＺｎＯ４の結晶のａ－ｂ面に対応する。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａｍｏｒｐｈｏｕｓ－ｌｉｋ
ｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ－ＯＳ膜のうち、二種以上を有する積層膜
であってもよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態７）
本発明の一態様に係る撮像装置および当該撮像装置を含む半導体装置は、表示機器、パー
ソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａ
ｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディス
プレイを有する装置）に用いることができる。その他に、本発明の一態様に係る撮像装置
および当該撮像装置を含む半導体装置を用いることができる電子機器として、携帯電話、
携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチル
カメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲー
ションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、
複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）
、自動販売機などが挙げられる。これら電子機器の具体例を図４４に示す。
図４４（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部
９０４、マイク９０５、スピーカー９０６、操作キー９０７、スタイラス９０８、カメラ
９０９等を有する。なお、図４４（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３
と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定さ
れない。カメラ９０９には本発明の一態様の撮像装置を用いることができる。
図４４（Ｂ）は携帯データ端末であり、第１筐体９１１、表示部９１２、カメラ９１９等
を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができ
る。カメラ９１９には本発明の一態様の撮像装置を用いることができる。
図４４（Ｃ）はデジタルカメラであり、筐体９２１、シャッターボタン９２２、マイク９
２３、発光部９２７、レンズ９２５等を有する。レンズ９２５の焦点となる位置には本発
明の一態様の撮像装置を備えることができる。
図４４（Ｄ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９
３３、カメラ９３９等を有する。表示部９３２はタッチパネルとなっていてもよい。カメ
ラ９３９には本発明の一態様の撮像装置を用いることができる。
図４４（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、
操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ
９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられて
いる。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されてお
り、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能であ
る。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４
２との間の角度に従って切り替える構成としても良い。レンズ９４５の焦点となる位置に
は本発明の一態様の撮像装置を備えることができる。
図４４（Ｆ）は携帯電話であり、筐体９５１に、表示部９５２、マイク９５７、スピーカ
ー９５４、カメラ９５９、入出力端子９５６、操作用のボタン９５５等を有する。カメラ
９５９には本発明の一態様の撮像装置を用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
４０ シリコン基板
４１ 基板
５１ トランジスタ
５２ トランジスタ
５３ トランジスタ
５４ トランジスタ
５５ トランジスタ
５６ トランジスタ
５８ 容量素子
５９ 活性層
６０ 光電変換素子
６１ 光電変換層
６２ 透光性導電層
６３ 半導体層
６４ 半導体層
６５ 半導体層
７０ 導電体
７１ 配線
７２ 配線
７３ 配線
７４ 隔壁
７５ 配線
８０ 絶縁層
９１ 画素回路
９１ａ 回路
９１ｂ 回路
９２ａ 回路
９２ｂ 回路
９３ 回路
９３ａ 領域
９３ｂ 領域
９３ｃ 領域
９４ 回路
９５ 回路
９６ 領域
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１０６ トランジスタ
１０７ トランジスタ
１０８ トランジスタ
１０９ トランジスタ
１１０ トランジスタ
１１１ トランジスタ
１１２ トランジスタ
１１５ 基板
１２０ 絶縁層
１３０ 酸化物半導体層
１３０ａ 酸化物半導体層
１３０ｂ 酸化物半導体層
１３０ｃ 酸化物半導体層
１４０ 導電層
１４１ 導電層
１４２ 導電層
１５０ 導電層
１５１ 導電層
１５２ 導電層
１６０ 絶縁層
１７０ 導電層
１７１ 導電層
１７２ 導電層
１７３ 導電層
１７５ 絶縁層
１８０ 絶縁層
２３１ 領域
２３２ 領域
２３３ 領域
３１１ 配線
３１２ 配線
３１３ 配線
３１４ 配線
３１５ 配線
３１６ 配線
３１７ 配線
３３１ 領域
３３２ 領域
３３３ 領域
３３４ 領域
３３５ 領域
４００ 画素部
４００ａ 画素部
４００ｂ 画素部
４００ｄ 画素部
４００ｈ 画素部
４００ｐ 画素部
４１１ 回路
４１２ 回路
４１３ 回路
４１４ 回路
４２１ 回路
４２２ 回路
４２３ 回路
４２４ 回路
４３１ 回路
４３２ 回路
４３３ 回路
４３４ 回路
４３５ 回路
４３８ 回路
４４１ データ線
４４２ データ線
４４３ データ線
４４４ データ線
４４５ データ線
４４８ データ線
４５０ 回路
５０１ 信号
５０２ 信号
５０３ 信号
５０４ 信号
５０５ 信号
５０６ 信号
５０７ 信号
５０８ 信号
５０９ 信号
５１０ 期間
５１１ 期間
５２０ 期間
５３１ 期間
６１０ 期間
６１１ 期間
６１２ 期間
６１３ 期間
６２１ 期間
６２２ 期間
６２３ 期間
６３１ 期間
７０１ 信号
７０２ 信号
７０３ 信号
７０４ 信号
７０５ 信号
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイク
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９０９ カメラ
９１１ 筐体
９１２ 表示部
９１９ カメラ
９２１ 筐体
９２２ シャッターボタン
９２３ マイク
９２５ レンズ
９２７ 発光部
９３１ 筐体
９３２ 表示部
９３３ リストバンド
９３９ カメラ
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 筐体
９５２ 表示部
９５４ スピーカー
９５５ ボタン
９５６ 入出力端子
９５７ マイク
９５９ カメラ
１１００ 層
１２００ 層
１３００ 層
１４００ 層
１５００ 絶縁層
１５１０ 遮光層
１５２０ 有機樹脂層
１５３０ａ カラーフィルタ
１５３０ｂ カラーフィルタ
１５３０ｃ カラーフィルタ
１５４０ マイクロレンズアレイ
１５５０ 光学変換層

Claims (5)

  1. 第１の光電変換素子と、前記第１の光電変換素子のカソードとソース又はドレインの一方とが電気的に接続された第１のトランジスタと、を有する第１の画素と、
    第２の光電変換素子と、前記第２の光電変換素子のカソードとソース又はドレインの一方とが電気的に接続された第２のトランジスタと、を有する第２の画素と、
    前記第１の画素及び前記第２の画素から出力された信号の処理を行う回路と、を有し、
    前記回路は、第３のトランジスタを有し、
    前記第３のトランジスタは、シリコン基板にチャネル領域を有し、
    前記第３のトランジスタの上方に第１の絶縁層を有し、
    前記第１の絶縁層の上方に、前記第１の画素と前記第２の画素が配置される、撮像装置であって、
    前記第１の光電変換素子のアノードと前記第２の光電変換素子のアノードとは、分離されておらず、受光面側に対して凹んだ領域を介して第１の導電層と電気的に接続され、
    第２の絶縁層は、前記凹んだ領域の上方において、凹みを埋めるように配置され、
    前記第１の画素と前記第２の画素において、前記第２の絶縁層の受光面側には配線を有さず、
    前記第１の導電層と、前記第１のトランジスタのソース又はドレインと電気的に接続される第２の導電層と、前記第２のトランジスタのソース又はドレインと電気的に接続される第３の導電層とは、一の絶縁層の上面に接して配置される、撮像装置。
  2. 第１の光電変換素子と、前記第１の光電変換素子のカソードとソース又はドレインの一方とが電気的に接続された第１のトランジスタと、を有する第１の画素と、
    第２の光電変換素子と、前記第２の光電変換素子のカソードとソース又はドレインの一方とが電気的に接続された第２のトランジスタと、を有する第２の画素と、
    前記第１の画素及び前記第２の画素から出力された信号の処理を行う回路と、を有し、
    前記回路は、第３のトランジスタを有し、
    前記第３のトランジスタは、シリコン基板にチャネル領域を有し、
    前記第３のトランジスタの上方に第１の絶縁層を有し、
    前記第１の絶縁層の上方に、前記第１の画素と前記第２の画素が配置される、撮像装置であって、
    前記第１の光電変換素子のアノードと前記第２の光電変換素子のアノードとは、分離されておらず、受光面側に対して凹んだ領域を介して第１の導電層と電気的に接続され、
    第２の絶縁層は、前記凹んだ領域の上方において、凹みを埋めるように配置され、
    前記第１の画素と前記第２の画素において、前記第２の絶縁層の受光面側には配線を有さず、
    前記第１の導電層と、前記第１のトランジスタのソース又はドレインと電気的に接続される第２の導電層と、前記第２のトランジスタのソース又はドレインと電気的に接続される第３の導電層とは、一の絶縁層の上面に接して配置され、
    前記第１の光電変換素子のカソードと前記第２の光電変換素子のカソードとの間の領域と重なるように配置された絶縁体を有する、撮像装置。
  3. 第１の光電変換素子と、前記第１の光電変換素子のカソードとソース又はドレインの一方とが電気的に接続された第１のトランジスタと、を有する第１の画素と、
    第２の光電変換素子と、前記第２の光電変換素子のカソードとソース又はドレインの一方とが電気的に接続された第２のトランジスタと、を有する第２の画素と、
    前記第１の画素及び前記第２の画素から出力された信号の処理を行う回路と、を有し、
    前記回路は、第３のトランジスタを有し、
    前記第３のトランジスタは、シリコン基板にチャネル領域を有し、
    前記第３のトランジスタの上方に第１の絶縁層を有し、
    前記第１の絶縁層の上方に、前記第１の画素と前記第２の画素が配置される、撮像装置であって、
    前記第１の光電変換素子のアノードと前記第２の光電変換素子のアノードとは、分離されておらず、受光面側に対して凹んだ領域を介して第１の導電層と電気的に接続され、
    第２の絶縁層は、前記凹んだ領域の上方において、凹みを埋めるように配置され、
    前記第１の画素と前記第２の画素において、前記第２の絶縁層の受光面側には配線を有さず、
    前記第１の導電層と、前記第１のトランジスタのソース又はドレインと電気的に接続される第２の導電層と、前記第２のトランジスタのソース又はドレインと電気的に接続される第３の導電層とは、同層に配置される、撮像装置。
  4. 第１の光電変換素子と、前記第１の光電変換素子のカソードとソース又はドレインの一方とが電気的に接続された第１のトランジスタと、を有する第１の画素と、
    第２の光電変換素子と、前記第２の光電変換素子のカソードとソース又はドレインの一方とが電気的に接続された第２のトランジスタと、を有する第２の画素と、
    前記第１の画素及び前記第２の画素から出力された信号の処理を行う回路と、を有し、
    前記回路は、第３のトランジスタを有し、
    前記第３のトランジスタは、シリコン基板にチャネル領域を有し、
    前記第３のトランジスタの上方に第１の絶縁層を有し、
    前記第１の絶縁層の上方に、前記第１の画素と前記第２の画素が配置される、撮像装置であって、
    前記第１の光電変換素子のアノードと前記第２の光電変換素子のアノードとは、分離されておらず、受光面側に対して凹んだ領域を介して第１の導電層と電気的に接続され、
    第２の絶縁層は、前記凹んだ領域の上方において、凹みを埋めるように配置され、
    前記第１の画素と前記第２の画素において、前記第２の絶縁層の受光面側には配線を有さず、
    前記第１の導電層と、前記第１のトランジスタのソース又はドレインと電気的に接続される第２の導電層と、前記第２のトランジスタのソース又はドレインと電気的に接続される第３の導電層とは、同層に配置され、
    前記第１の光電変換素子のカソードと前記第２の光電変換素子のカソードとの間の領域と重なるように配置された絶縁体を有する、撮像装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記第２の絶縁層よりも受光面側に遮光層を有し、
    前記第２の絶縁層と前記遮光層の間に、酸化ハフニウム層を有する、撮像装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9891102B2 (en) * 2010-04-22 2018-02-13 Samsung Electronics Co., Ltd. Simplified light sensing circuit, light sensing apparatus including the light sensing circuit, method of driving the light sensing apparatus, and image acquisition apparatus and optical touch screen apparatus including the light sensing apparatus
WO2016120742A1 (ja) 2015-01-27 2016-08-04 株式会社半導体エネルギー研究所 乗員保護装置
TWI710124B (zh) 2015-01-30 2020-11-11 日商半導體能源研究所股份有限公司 成像裝置及電子裝置
JP6688116B2 (ja) 2015-03-24 2020-04-28 株式会社半導体エネルギー研究所 撮像装置および電子機器
TWI713367B (zh) 2015-07-07 2020-12-11 日商半導體能源研究所股份有限公司 成像裝置及其運作方法
JP6791667B2 (ja) 2015-07-16 2020-11-25 株式会社半導体エネルギー研究所 撮像装置
US10163948B2 (en) * 2015-07-23 2018-12-25 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
KR20240060832A (ko) 2015-09-10 2024-05-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치, 모듈, 전자 기기, 및 촬상 장치의 동작 방법
CN107113385B (zh) * 2015-12-03 2021-02-02 松下知识产权经营株式会社 摄像装置
US10020336B2 (en) 2015-12-28 2018-07-10 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device using three dimentional (3D) integration
WO2017145404A1 (ja) 2016-02-25 2017-08-31 三菱日立パワーシステムズ株式会社 復水器、及びこれを備える蒸気タービンプラント
JP2018074077A (ja) * 2016-11-02 2018-05-10 ソニー株式会社 撮像素子、固体撮像装置及び電子デバイス
GB201704203D0 (en) * 2017-03-16 2017-05-03 Pixquanta Ltd An electromagnetic radiation detection device
EP3422413A1 (en) * 2017-06-26 2019-01-02 Nederlandse Organisatie voor toegepast- natuurwetenschappelijk onderzoek TNO Photodetector array and method of manufacturing the same, as well as an imaging device including the photodetector array
JP7190443B2 (ja) 2017-11-24 2022-12-15 株式会社半導体エネルギー研究所 半導体材料
TWI653752B (zh) 2018-03-28 2019-03-11 英屬開曼群島商錼創科技股份有限公司 發光二極體顯示面板及其製造方法
US11362215B2 (en) * 2018-03-30 2022-06-14 Intel Corporation Top-gate doped thin film transistor
US11257956B2 (en) 2018-03-30 2022-02-22 Intel Corporation Thin film transistor with selectively doped oxide thin film
CN112369011B (zh) * 2018-07-03 2024-04-19 索尼半导体解决方案公司 固态摄像装置
JP7256808B2 (ja) 2018-07-30 2023-04-12 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子及び電子装置
CN112840639A (zh) 2018-10-11 2021-05-25 株式会社半导体能源研究所 摄像装置及电子设备
TWI728504B (zh) * 2018-11-13 2021-05-21 日商索尼半導體解決方案公司 固體攝像元件、固體攝像裝置及電子機器
KR20200085983A (ko) 2019-01-07 2020-07-16 삼성전자주식회사 이미지 센서 및 이의 제조 방법
US11574948B2 (en) 2019-05-30 2023-02-07 Samsung Electronics Co., Ltd. Image sensor including transfer transistor having channel pattern on interlayered insulating layer over substrate and method of fabricating an image sensor
CN111244119A (zh) * 2019-12-13 2020-06-05 京东方科技集团股份有限公司 一种探测基板、其制作方法及平板探测器
KR20220032923A (ko) 2020-09-08 2022-03-15 삼성전자주식회사 이미지 센서
JP7466475B2 (ja) 2021-02-03 2024-04-12 オークマ株式会社 リニアモータ

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009158510A (ja) 2007-12-25 2009-07-16 Fujifilm Corp 放射線画像検出装置
JP2013243355A (ja) 2012-04-25 2013-12-05 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2014060705A5 (ja) 2013-08-22 2016-09-08 撮像装置

Family Cites Families (141)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5739588A (en) 1980-08-22 1982-03-04 Fuji Photo Film Co Ltd Solid state image pickup device
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0682821B2 (ja) * 1988-04-13 1994-10-19 工業技術院長 固体撮像装置
US5198673A (en) 1992-01-23 1993-03-30 General Electric Company Radiation image detector with optical gain selenium photosensors
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4271268B2 (ja) * 1997-09-20 2009-06-03 株式会社半導体エネルギー研究所 イメージセンサおよびイメージセンサ一体型アクティブマトリクス型表示装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3470646B2 (ja) * 1999-07-29 2003-11-25 日本電気株式会社 Ｍｏｓ型イメージセンサ
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
JP5244287B2 (ja) 2004-03-19 2013-07-24 富士フイルム株式会社 撮像素子、及び撮像素子に電場を印加する方法
US7570292B2 (en) 2004-03-19 2009-08-04 Fujifilm Corporation Photoelectric conversion film, photoelectric conversion element, imaging element, method of applying electric field thereto and electric field-applied element
JP2005303266A (ja) 2004-03-19 2005-10-27 Fuji Photo Film Co Ltd 撮像素子、その電場印加方法および印加した素子
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7601984B2 (en) 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP4609428B2 (ja) * 2006-12-27 2011-01-12 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法および撮像装置
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
KR101448918B1 (ko) * 2007-12-18 2014-10-15 삼성전자주식회사 픽셀 데이터의 고속 출력이 가능한 ｃｍｏｓ 이미지 센서
JP5155696B2 (ja) 2008-03-05 2013-03-06 富士フイルム株式会社 撮像素子
JP5102692B2 (ja) * 2008-04-28 2012-12-19 日本放送協会 カラー撮像装置
JP2010056474A (ja) * 2008-08-29 2010-03-11 Fujifilm Corp 固体撮像素子及び撮像装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
TWI585955B (zh) * 2008-11-28 2017-06-01 半導體能源研究所股份有限公司 光感測器及顯示裝置
WO2010140522A1 (en) 2009-06-05 2010-12-09 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and manufacturing method thereof
KR101647779B1 (ko) * 2009-09-09 2016-08-11 삼성전자 주식회사 이미지 센서, 그 제조 방법, 및 상기 이미지 센서를 포함하는 장치
WO2011055626A1 (en) 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5685898B2 (ja) 2010-01-08 2015-03-18 ソニー株式会社 半導体装置、固体撮像装置、およびカメラシステム
JP5904259B2 (ja) 2010-01-08 2016-04-13 ソニー株式会社 半導体装置、固体撮像装置、およびカメラシステム
US8709922B2 (en) * 2011-05-06 2014-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9200952B2 (en) * 2011-07-15 2015-12-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a photodetector and an analog arithmetic circuit
JP5846554B2 (ja) * 2011-07-29 2016-01-20 国立大学法人静岡大学 固体撮像装置、及び画素
JP4982620B1 (ja) * 2011-07-29 2012-07-25 富士フイルム株式会社 電界効果型トランジスタの製造方法、並びに、電界効果型トランジスタ、表示装置、イメージセンサ及びｘ線センサ
WO2013042643A1 (en) * 2011-09-22 2013-03-28 Semiconductor Energy Laboratory Co., Ltd. Photodetector and method for driving photodetector
JP2013084647A (ja) 2011-10-06 2013-05-09 Nippon Hoso Kyokai <Nhk> 多層型撮像素子
JP2013090127A (ja) * 2011-10-18 2013-05-13 Olympus Corp 固体撮像装置および撮像装置
JP6214132B2 (ja) * 2012-02-29 2017-10-18 キヤノン株式会社 光電変換装置、撮像システムおよび光電変換装置の製造方法
EP3496394A1 (en) * 2012-06-08 2019-06-12 Nikon Corporation Imaging sensor and imaging device
JP5421475B2 (ja) 2012-07-04 2014-02-19 誠 雫石 撮像素子、半導体集積回路及び撮像装置
US8878325B2 (en) * 2012-07-31 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Elevated photodiode with a stacked scheme
US9601547B2 (en) * 2012-08-14 2017-03-21 Sony Corporation Solid-state image pickup device and electronic apparatus
US8872120B2 (en) * 2012-08-23 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Imaging device and method for driving the same
JP6317877B2 (ja) * 2012-10-16 2018-04-25 ローム株式会社 光電変換装置および光電変換装置の製造方法
JP6325229B2 (ja) * 2012-10-17 2018-05-16 株式会社半導体エネルギー研究所 酸化物膜の作製方法
TWI636557B (zh) * 2013-03-15 2018-09-21 新力股份有限公司 Solid-state imaging device, manufacturing method thereof, and electronic device
TWI656631B (zh) 2014-03-28 2019-04-11 日商半導體能源研究所股份有限公司 攝像裝置
KR102509203B1 (ko) 2014-08-29 2023-03-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치 및 전자 기기
KR102441803B1 (ko) 2014-09-02 2022-09-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치 및 전자 기기
JP6555890B2 (ja) * 2015-01-23 2019-08-07 キヤノン株式会社 撮像装置、撮像システム、および撮像装置の駆動方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009158510A (ja) 2007-12-25 2009-07-16 Fujifilm Corp 放射線画像検出装置
JP2013243355A (ja) 2012-04-25 2013-12-05 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2014060705A5 (ja) 2013-08-22 2016-09-08 撮像装置

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