JP7095013B2 - 半導体装置および製造方法、並びに、電子機器 - Google Patents

半導体装置および製造方法、並びに、電子機器 Download PDF

Info

Publication number
JP7095013B2
JP7095013B2 JP2020059327A JP2020059327A JP7095013B2 JP 7095013 B2 JP7095013 B2 JP 7095013B2 JP 2020059327 A JP2020059327 A JP 2020059327A JP 2020059327 A JP2020059327 A JP 2020059327A JP 7095013 B2 JP7095013 B2 JP 7095013B2
Authority
JP
Japan
Prior art keywords
joining
semiconductor substrate
conductive portion
substrate
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020059327A
Other languages
English (en)
Other versions
JP2020123731A (ja
Inventor
恵永 香川
宣年 藤井
健司 松沼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Publication of JP2020123731A publication Critical patent/JP2020123731A/ja
Application granted granted Critical
Publication of JP7095013B2 publication Critical patent/JP7095013B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225—Shielding layers formed together with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14623—Optical shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/1469—Assemblies, i.e. hybrid integration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/148—Charge coupled imagers
    • H01L27/14806—Structural or functional details thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H01L2225/06537—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本開示は、半導体装置および製造方法、並びに、電子機器に関し、特に、一方の基板から発生するノイズが他方の基板に与える悪影響を抑制することができるようにした半導体装置および製造方法、並びに、電子機器に関する。
従来、デジタルスチルカメラやデジタルビデオカメラなどの撮像機能を備えた電子機器においては、例えば、CCD（Charge Coupled Device）やCMOS（Complementary Metal Oxide Semiconductor）イメージセンサなどの固体撮像素子が使用されている。
また、近年では、特許文献１および２に開示されている半導体装置のように、複数の基板を積層した積層型デバイスによって固体撮像素子を製造する技術が開発されている。
また、特許文献３に開示されている固体撮像装置では、メタルにより構成される複数のダミーパターンを接合面に千鳥格子状に配置して、貼り合わせ面が上方向もしくは下方向から見てすべてメタルになる構造により遮光層を形成する技術が開示されている。
特開２０１１－９６８５１号公報 特開２０１２－２５６７３６号公報 特開２０１２－１６４８７０号公報
ところで、従来の積層型デバイスでは、例えば、一方の基板が動作する際に発生する電磁波によるノイズが、他方の基板において誤動作を引き起こすなどの悪影響を与える可能性があった。そのような悪影響を抑制するため、それらの基板の間に、電磁波を遮断する構造が設けることが求められている。また、例えば、上述の特許文献３に開示されている積層型デバイスにおけるメタルの構造は、遮光を目的としているため、接合面に配置したダミーパターンが電気的に浮遊(フローティング)しており、上述したような電磁波を遮断することはできなかった。
本開示は、このような状況に鑑みてなされたものであり、一方の基板から発生するノイズが他方の基板に与える悪影響を抑制することができるようにするものである。
本開示の一側面の半導体装置は、互いに所定の間隔で独立して格子状に配置される複数の第１の導電部を含み、複数の前記第１の導電部が第１の方向に沿って連結配線により連結される第１の半導体基板と、前記第１の方向とは異なる第２の方向を長手方向として直線状に形成される複数の第２の導電部を含む第２の半導体基板とを備え、前記第１の導電部は前記第２の導電部と接合され、前記第１の導電部と前記第２の導電部とのうち少なくとも１つを電位固定することによって、前記第１の半導体基板と前記第２の半導体基板との間で電磁波を遮断する電磁波シールドを構成する。
本開示の一側面の半導体装置の製造方法は、互いに所定の間隔で独立して格子状に配置される複数の第１の導電部を含み、複数の前記第１の導電部が第１の方向に沿って連結配線により連結される第１の半導体基板と、前記第１の方向とは異なる第２の方向を長手方向として直線状に形成される複数の第２の導電部を含む第２の半導体基板とを備える半導体装置の製造方法であって、前記第１の導電部を前記第２の導電部と接合することと、前記第１の導電部と前記第２の導電部とのうち少なくとも１つを電位固定することによって、前記第１の半導体基板と前記第２の半導体基板との間で電磁波を遮断する電磁波シールドを構成することとを含む。
本開示の一側面の電子機器は、互いに所定の間隔で独立して格子状に配置される複数の第１の導電部を含み、複数の前記第１の導電部が第１の方向に沿って連結配線により連結される第１の半導体基板と、前記第１の方向とは異なる第２の方向を長手方向として直線状に形成される複数の第２の導電部を含む第２の半導体基板とを有し、前記第１の導電部は前記第２の導電部と接合され、前記第１の導電部と前記第２の導電部とのうち少なくとも１つを電位固定することによって、前記第１の半導体基板と前記第２の半導体基板との間で電磁波を遮断する電磁波シールドを構成する半導体装置を備える。
本開示の一側面においては、第１の半導体基板は、互いに所定の間隔で独立して格子状に配置される複数の第１の導電部を含み、複数の第１の導電部が第１の方向に沿って連結配線により連結される。第２の半導体基板は、第１の方向とは異なる第２の方向を長手方向として直線状に形成される複数の第２の導電部を含む。そして、第１の導電部は第２の導電部と接合され、第１の導電部と第２の導電部とのうち少なくとも１つが電位固定されることによって、第１の半導体基板と第２の半導体基板との間で電磁波を遮断する電磁波シールドが構成される。
本開示の一側面によれば、一方の基板から発生するノイズが他方の基板に与える悪影響を抑制することができる。
本技術を適用した積層型デバイスの第１の実施の形態の構成例を示す図である。 積層型デバイスの製造方法について説明する図である。 積層型デバイスの製造方法について説明する図である。 積層型デバイスの製造方法について説明する図である。 積層型デバイスの第２の実施の形態の構成例を示す図である。 積層型デバイスの第３の実施の形態の構成例を示す図である。 積層型デバイスの第４の実施の形態の構成例を示す図である。 積層型デバイスの第５の実施の形態の構成例を示す図である。 積層型デバイスの第６の実施の形態の構成例を示す図である。 積層型デバイスの第７の実施の形態の構成例を示す図である。 積層型デバイスの製造方法について説明する図である。 積層型デバイスの製造方法について説明する図である。 電子機器に搭載される撮像装置の構成例を示すブロック図である。
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
図１は、本技術を適用した積層型デバイスの第１の実施の形態の構成例を示す図である。
図１には、積層型デバイス１１を斜め方向から見た構造が模式的に示されており、積層型デバイス１１は、上側基板１２および下側基板１３が積層されて構成される。積層型デバイス１１により、例えば、CMOSイメージセンサなどの固体撮像素子を構成することができる。この構成では、例えば、上側基板１２は、画素を構成するフォトダイオードや複数のトランジスタなどが形成されるセンサ基板とされ、下側基板１３は、画素を駆動する駆動回路や制御回路などが形成される周辺回路基板とされる。
図１の上側に示すように、上側基板１２および下側基板１３は、それぞれ個別に形成される。そして、上側基板１２の接合面１４（図１で下側を向く面）と、下側基板１３の接合面１５（図１で上側を向く面）とを貼り合わせて接合することにより、図１の下側に示すように一体となった積層型デバイス１１が形成される。
また、上側基板１２の接合面１４に露出するように複数の接合パッド１６が形成される金属層が設けられるとともに、下側基板１３の接合面１５に露出するように複数の接合パッド１７が形成される金属層が設けられる。接合パッド１６および接合パッド１７は、例えば、導電性を備えた金属により形成されており、上側基板１２および下側基板１３それぞれに設けられる素子（図示せず）に接続されている。
そして、上側基板１２の複数の接合パッド１６と、下側基板１３の複数の接合パッド１７とは、上側基板１２および下側基板１３を接合する際に、互いに対応する位置にそれぞれ形成されている。従って、積層型デバイス１１では、接合パッド１６と接合パッド１７とを全面に亘って互いにメタル接合することによって、上側基板１２および下側基板１３が接合される。
また、上側基板１２の複数の接合パッド１６は、互いに所定の間隔で独立して配置され、下側基板１３の複数の接合パッド１７は、互いに所定の間隔で独立して配置される。例えば、接合パッド１６および接合パッド１７は、一辺の長さが0.1～100μｍの矩形形状に形成され、間隔が0.005μｍ～1000μｍとなるようなパターンでそれぞれ配置される。なお、接合パッド１６および接合パッド１７は矩形形状ではなく丸型形状としてもよい。
また、上側基板１２において、隣接する接合パッド１６どうしは、接合パッド１６と同一層に形成される連結配線１８により連結され、下側基板１３において、隣接する接合パッド１７どうしは、接合パッド１７と同一層に形成される連結配線１９により連結される。さらに、複数の接合パッド１６および接合パッド１７のうち、少なくとも一つが電気的に固定される回路に接続されている。例えば、図１の構成例では、下側基板１３の接合パッド１７の一つが電位固定されている。
このように構成される積層型デバイス１１は、接合パッド１６および接合パッド１７を接合して電位固定することによって構成される電磁波シールド構成により、上側基板１２と下側基板１３との間で電磁波を遮断することができる。従って、例えば、上側基板１２の動作時に発生する電磁波によるノイズが、下側基板１３に対して誤動作などの悪影響を与えることを抑制することができる。また、同様に、下側基板１３の動作時に発生する電磁波によるノイズが、上側基板１２に対して誤動作などの悪影響を与えることを抑制することができる。
また、このような電磁波シールド構成を上側基板１２および下側基板１３の接合面に設けることによって、上側基板１２および下側基板１３の電気的な接続と、電磁波の遮断とを同一の層で行うような構成とすることができる。これにより、電気的な接続を行う機能と、電磁波の遮断を行う機能とを、それぞれ異なる層に形成する構成と比較して、製造コストを削減することができる。
なお、積層型デバイス１１において、接合パッド１６および接合パッド１７よって構成される電磁波シールド構成は、例えば、積層型デバイス１１の全面に設けることができる。その他、例えば、上側基板１２から下側基板１３の動作に悪影響を与える電磁波を発生する特定回路の近傍の領域や、下側基板１３において発生する電磁波により上側基板１２において悪影響を受けやすい特定回路の近傍の領域などに、接合パッド１６および接合パッド１７よって構成される電磁波シールド構成を配置してもよい。
次に、図２乃至図４を参照して、積層型デバイス１１の製造方法について説明する。上述したように、上側基板１２および下側基板１３が個別に形成された後に、上側基板１２および下側基板１３を積層することで積層型デバイス１１が製造される。
まず、図２の上段に示すように、第１の工程において、上側基板１２では、シリコン基板２１に積層するように配線層２２が形成され、下側基板１３では、シリコン基板４１に積層するように配線層４２が形成される。
上側基板１２の配線層２２は、層間絶縁膜中に複数層の配線が形成される多層配線構造により構成され、図２乃至図４で説明する構成例では、下層側の配線２３－１と上層側の配線２３－２とが積層される２層配線構造により構成される。また、上側基板１２の配線層２２では、接続電極２４により配線２３－１がシリコン基板２１に接続されている。同様に、下側基板１３の配線層４２は、下層側の配線４３－１と上層側の配線４３－２とによる２層配線構造により構成され、接続電極４４により配線４３－１がシリコン基板４１に接続されている。
ここで、例えば、配線層２２および配線層４２を構成する層間絶縁膜には、SiO2（二酸化ケイ素）やSiN（窒化ケイ素）、SiOCH（炭素含有シリコン酸化物）、SiCN（炭素含有シリコン窒化物）などの組成が採用される。また、配線層２２の配線２３－１および２３－２、並びに、配線層４２の配線４３－１には、Ｃｕ（銅）配線が採用され、配線層４２の配線４３－２にはＡｌ（アルミニウム）配線が採用される。このような配線の形成方法については、例えば、“Full Copper Wiring in a Sub-0.25um CMOS ULSI Technology”, Proc. Of 1997 International Electron Device Meeting, pp.773-776 (1997).等により既に公知とされている技術を用いることができる。なお、例えば、上側基板１２および下側基板１３に採用されるＣｕ配線とＡｌ配線との組み合わせを逆にする構成としたり、上側基板１２および下側基板１３の両方ともＣｕ配線またはＡｌ配線のいずれか一方を採用する構成としてもよい。
次に、第２の工程において、図２の中段に示すように、上側基板１２では、配線層２２にレジスト２５が塗布された後、一般的なリソグラフィ技術によってレジスト２５に開口部２６が開口される。同様に、下側基板１３では、配線層４２にレジスト４５が塗布された後、レジスト４５に開口部４６が開口される。レジスト２５およびレジスト４５は、例えば、膜厚が0.05～５μｍの範囲で形成され、露光光源としては、ArF（フッ化 アルゴン）エキシマレーザや、KrF（二フッ化クリプトン）エキシマレーザ、i線（水銀のスペクトル線）などを用いることができる。
続いて、第３の工程において、一般的なドライエッチング技術によりエッチングが行われた後、洗浄処理が行われる。これにより、図２の下段に示すように、上側基板１２では、接合パッド１６を形成するためのトレンチ２７が形成され、下側基板１３では、接合パッド１７を形成するためのトレンチ４７が形成される。
次に、第４の工程において、図３の上段に示すように、上側基板１２では、配線層２２にレジスト２８が塗布された後、一般的なリソグラフィ技術によって、トレンチ２７よりも小さく形成されるようにレジスト２８に開口部２９が開口される。同様に、下側基板１３では、配線層４２にレジスト４８が塗布された後、トレンチ４７よりも小さく形成されるようにレジスト４８に開口部４９が開口される。
続いて、第５の工程において、一般的なドライエッチング技術によりエッチングが行われた後、洗浄処理が行われる。これにより、図３の中段に示すように、上側基板１２では、接合パッド１６を配線２３－２に接続するためのビアを形成するためのトレンチ３０が形成される。同様に、下側基板１３では、接合パッド１７を配線４３－２に接続するためのビアを形成するためのトレンチ５０が形成される。
その後、第６の工程において、高周波スパッタリング処理により、ＣｕバリアとしてAr/Ｎ２雰囲気下において、Ｔｉ（チタン）、Ｔａ（タンタル）、Ｒｕ（ルテニウム）もしくはそれらの窒化物を、5nm～50nmの厚みで成膜した後、Ｃｕ膜を電解めっき法あるいはスパッタリング法により堆積する。これにより、図３の下段に示すように、上側基板１２では、トレンチ３０を埋めるようにＣｕ膜３１が形成され、下側基板１３では、トレンチ５０を埋めるようにＣｕ膜５１が形成される。
次に、第７の工程において、ホットプレートやシンターアニール装置を用いて、100℃～400℃の温度で１分～60分程度の熱処理を行う。その後、堆積したＣｕバリア、Ｃｕ膜３１およびＣｕ膜５１のうち接合パッド１６および接合パッド１７として不要な部分を化学機械研磨（ＣＭＰ）法により除去する。これにより、トレンチ３０およびトレンチ５０に埋め込まれた部分だけが残り、図４の上段に示すように、接合パッド１６および接合パッド１７が形成される。
また、第８の工程において、図４の中段に示すように、接合パッド１６および接合パッド１７どうしをメタル接合することにより、上側基板１２および下側基板１３を接合する処理を行う。
そして、第９の工程において、図４の下段に示すように、図４の上側から上側基板１２のシリコン基板２１が研削および研磨され、例えば、上側基板１２の厚さが５～１０μｍ程度となるように、薄肉化する処理を行う。その後の工程については、積層型デバイス１１の用途によって異なり、例えば、積層型の固体撮像素子の場合、上述の特許文献３に開示されている製法を用いて積層型デバイス１１を作成する。また、その後の工程において、図１に示したように、接合パッド１７を電気的に固定する回路に接続する処理が行われる。
以上のような各工程を含む製造方法により、上側基板１２と下側基板１３との間で電磁波を遮断する電磁波シールド構造を備えた積層型デバイス１１を製造することができる。また、積層型デバイス１１では、接合パッド１６と接合パッド１７とのメタル接合によって上側基板１２および下側基板１３が接合されるので、例えば、金属と絶縁膜とを接合するような構成と比較して、接合力が強くなり、例えば、生産時にウェハ割れなどが発生することを回避することができる。
次に、図５は、積層型デバイス１１の第２の実施の形態の構成例を示す図である。
図５には、積層型デバイス１１Ａの接合面に形成される接合パッド１６Ａおよび接合パッド１７Ａが図示されており、他の構成の図示は積層型デバイス１１と同様であるため省略されている。また、積層型デバイス１１Ａの製造方法は、図２乃至図４を参照して説明した積層型デバイス１１と同様である。
図５に示すように、積層型デバイス１１Ａでは、接合パッド１６Ａおよび接合パッド１７Ａは、それぞれ独立して直線状に形成され、接合パッド１６Ａと接合パッド１７Ａとが全面に亘って互いにメタル接合される。例えば、接合パッド１６Ａおよび接合パッド１７Ａは、長辺の長さが100μｍに形成され、間隔が0.005μｍ～1000μｍとなるようなパターンで配置される。
また、図５では、複数形成される接合パッド１６Ａおよび接合パッド１７Ａのうちの、４本の接合パッド１６Ａ－１乃至１６Ａ－４および４本の接合パッド１７Ａ－１乃至１７Ａ－４が示されている。そして、接合パッド１６Ａ－１乃至１６Ａ－４のうちの隣接するものどうしが、同一層に形成される連結配線１８Ａにより連結され、接合パッド１７Ａ－１乃至１７Ａ－４のうちの隣接するものどうしが、同一層に形成される連結配線１９Ａにより連結される。さらに、接合パッド１６Ａ－１乃至１６Ａ－４、並びに、接合パッド１７Ａ－１乃至１７Ａ－４のうち、少なくとも一つが電気的に固定される回路に接続されている。例えば、図５の構成例では、接合パッド１７Ａ－４が電位固定されている。
このように、積層型デバイス１１Ａでは、直線状に形成される接合パッド１６Ａおよび接合パッド１７Ａをメタル接合して電位固定することによって電磁波シールド構成を構成することができる。これにより、積層型デバイス１１Ａでは、動作時に発生する電磁波によるノイズが悪影響を与えることを抑制することができる。
なお、積層型デバイス１１Ａにおいて、接合パッド１６Ａおよび接合パッド１７Ａよって構成される電磁波シールド構成は、例えば、積層型デバイス１１Ａの全面に設けることができる。その他、例えば、悪影響を与える電磁波を発生する特定回路の近傍の領域や、悪影響を受けやすい特定回路の近傍の領域などに、接合パッド１６Ａおよび接合パッド１７Ａよって構成される電磁波シールド構成を配置してもよい。
図６は、積層型デバイス１１の第３の実施の形態の構成例を示す図である。
図６には、積層型デバイス１１Ｂの接合面に形成される接合パッド１６Ｂおよび接合パッド１７Ｂが図示されており、他の構成の図示は積層型デバイス１１と同様であるため省略されている。また、積層型デバイス１１Ｂの製造方法は、図２乃至図４を参照して説明した積層型デバイス１１と同様である。
図６に示すように、積層型デバイス１１Ｂにおいて、接合パッド１６Ｂおよび接合パッド１７Ｂは、図５の積層型デバイス１１Ａと同様に、それぞれ独立して直線状に形成されている。
そして、積層型デバイス１１Ｂでは、接合パッド１６Ｂと接合パッド１７Ｂとが、互いにずれた位置に配置され、それぞれ一部分どうしをメタル接合して電位固定することによって電磁波シールド構成が構成される。例えば、接合パッド１６Ｂ－１は、接合パッド１７Ｂ－１および接合パッド１７Ｂ－２の間に配置され、接合パッド１７Ｂ－１および接合パッド１７Ｂ－２と重なる部分で一部だけメタル接合される。同様に、接合パッド１７Ｂ－２は、接合パッド１６Ｂ－２および接合パッド１６Ｂ－３の間に配置され、接合パッド１６Ｂ－２および接合パッド１６Ｂ－３と重なる部分で一部だけメタル接合される。
このように、積層型デバイス１１Ｂは、接合パッド１６Ｂと接合パッド１７Ｂとが互いにずれた位置に配置され、つまり、複数の接合パッド１６Ｂどうしの間隔を塞ぐ位置に複数の接合パッド１７Ｂが配置され、互いに重なる一部が部分的にメタル接合される。これにより、積層型デバイス１１Ｂでは、接合パッド１６Ｂと接合パッド１７Ｂにより接合面が全面的に覆われ、上方もしくは下方から見ると、あたかも、接合面の全面にメタルが配置されているかのように見えるように構成される。
従って、このように構成される積層型デバイス１１Ｂでは、接合面の全面にメタルが配置されているかのように見えるように構成される電磁波シールド構成によって、動作時に発生する電磁波によるノイズが悪影響を与えることを、より確実に抑制することができる。
なお、積層型デバイス１１Ｂにおいて、接合パッド１６Ｂおよび接合パッド１７Ｂよって構成される電磁波シールド構成は、例えば、積層型デバイス１１Ｂの全面に設けることができる。その他、例えば、悪影響を与える電磁波を発生する特定回路の近傍の領域や、悪影響を受けやすい特定回路の近傍の領域などに、接合パッド１６Ｂおよび接合パッド１７Ｂよって構成される電磁波シールド構成を配置してもよい。
図７は、積層型デバイス１１の第４の実施の形態の構成例を示す図である。
図７には、積層型デバイス１１Ｃの接合面に形成される接合パッド１６Ｃおよび接合パッド１７Ｃが図示されており、他の構成の図示は積層型デバイス１１と同様であるため省略されている。また、積層型デバイス１１Ｃの製造方法は、図２乃至図４を参照して説明した積層型デバイス１１と同様である。
図７に示すように、積層型デバイス１１Ｃにおいて、接合パッド１６Ｃは、図５の接合パッド１６Ａと同様に直線状に形成され、接合パッド１７Ｃは、図１の接合パッド１７と同様に矩形形状に形成される。このように、積層型デバイス１１Ｃでは、直線状に形成された接合パッド１６Ｃと、矩形形状に形成された接合パッド１７Ｃとをメタル接合して電位固定することによって電磁波シールド構成を構成することができる。これにより、積層型デバイス１１Ｃでは、動作時に発生する電磁波によるノイズが悪影響を与えることを、より確実に抑制することができる。
なお、積層型デバイス１１Ｃにおいて、接合パッド１６Ｃおよび接合パッド１７Ｃよって構成される電磁波シールド構成は、例えば、積層型デバイス１１Ｃの全面に設けることができる。その他、例えば、悪影響を与える電磁波を発生する特定回路の近傍の領域や、悪影響を受けやすい特定回路の近傍の領域などに、接合パッド１６Ｃおよび接合パッド１７Ｃよって構成される電磁波シールド構成を配置してもよい。
また、積層型デバイス１１Ｃの変形例として、接合パッド１６Ｃが、図１の接合パッド１７と同様に矩形形状に形成され、接合パッド１７Ｃが、図５の接合パッド１６Ａと同様に直線状に形成される構成としてもよい。
図８は、積層型デバイス１１の第５の実施の形態の構成例を示す図である。
図８には、積層型デバイス１１Ｄの接合面に形成される接合パッド１６Ｄおよび接合パッド１７Ｄが図示されており、他の構成の図示は積層型デバイス１１と同様であるため省略されている。また、積層型デバイス１１Ｄの製造方法は、図２乃至図４を参照して説明した積層型デバイス１１と同様である。
図８に示すように、積層型デバイス１１Ｄにおいて、接合パッド１６Ｄは、図５の接合パッド１６Ａと同様に直線状に形成され、接合パッド１７Ｄは、図１の接合パッド１７と同様に矩形形状に形成される。また、積層型デバイス１１Ｄでは、図６の積層型デバイス１１Ｂのように、接合パッド１６Ｄと接合パッド１７Ｄとが、互いにずれた位置に配置され、それぞれ一部分どうしをメタル接合して電位固定することによって電磁波シールド構成が構成される。
このように、積層型デバイス１１Ｄでは、接合パッド１６Ｄと接合パッド１７Ｄとが互いにずれた位置に配置されているので、例えば、図１の構成と比較して、接合面のより広い面積にメタルを配置することができる。従って、このように構成される積層型デバイス１１Ｄでは、動作時に発生する電磁波によるノイズが悪影響を与えることを、より確実に抑制することができる。
なお、積層型デバイス１１Ｄにおいて、接合パッド１６Ｄおよび接合パッド１７Ｄよって構成される電磁波シールド構成は、例えば、積層型デバイス１１Ｄの全面に設けることができる。その他、例えば、悪影響を与える電磁波を発生する特定回路の近傍の領域や、悪影響を受けやすい特定回路の近傍の領域などに、接合パッド１６Ｄおよび接合パッド１７Ｄよって構成される電磁波シールド構成を配置してもよい。
また、積層型デバイス１１Ｄの変形例として、接合パッド１６Ｄが、図１の接合パッド１７と同様に矩形形状に形成され、接合パッド１７Ｄが、図５の接合パッド１６Ａと同様に直線状に形成される構成としてもよい。
図９は、積層型デバイス１１の第６の実施の形態の構成例を示す図である。
図９には、積層型デバイス１１Ｅの接合面に形成される接合パッド１６Ｅおよび接合パッド１７Ｅが図示されており、他の構成の図示は積層型デバイス１１と同様であるため省略されている。また、積層型デバイス１１Ｅの製造方法は、図２乃至図４を参照して説明した積層型デバイス１１と同様である。
上述した各実施の形態では、接合パッド１６および接合パッド１７は、それぞれ同一層に形成される連結配線１８および連結配線１９により接続される構成となっていた。これに対し、積層型デバイス１１Ｅでは、接合パッド１６Ｅおよび接合パッド１７Ｅとは異なる層に連結配線１９Ｅを形成し、その連結配線１９Ｅにより接合パッド１６Ｅおよび接合パッド１７Ｅが電気的に接続される構成となっている。
例えば、図９に示すように、接合パッド１６Ｅ－１および接合パッド１７Ｅ－１が配置される一列は、連結配線１９Ｅ－１により接続されて電位固定される。また、接合パッド１６Ｅ－２および接合パッド１７Ｅ－２が配置される一列は、連結配線１９Ｅ－２により接続されて電位固定され、接合パッド１６Ｅ－３および接合パッド１７Ｅ－３が配置される一列は、連結配線１９Ｅ－３により接続されて電位固定される。
このように、接合パッド１６Ｅおよび接合パッド１７Ｅとは異なる層に、接合パッド１６Ｅおよび接合パッド１７Ｅを接続する連結配線１９Ｅを設け、電磁波シールド構成を構成することができる。
なお、積層型デバイス１１Ｅにおいて、接合パッド１６Ｅおよび接合パッド１７Ｅよって構成される電磁波シールド構成は、例えば、積層型デバイス１１Ｅの全面に設けることができる。その他、例えば、悪影響を与える電磁波を発生する特定回路の近傍の領域や、悪影響を受けやすい特定回路の近傍の領域などに、接合パッド１６Ｅおよび接合パッド１７Ｅよって構成される電磁波シールド構成を配置してもよい。
図１０は、積層型デバイス１１の第７の実施の形態の構成例を示す図である。
図１０に示すように、積層型デバイス１１Ｆは、上側基板１２Ｆの接合面１４（図１参照）の全面にメタル層６１が形成されるとともに、下側基板１３Ｆの接合面１５（図１参照）の全面にメタル層６２が形成されている。また、積層型デバイス１１Ｆでは、上側基板１２Ｆおよび下側基板１３Ｆの電気的な接続を行う接続部は、例えば、0.01～100μｎの幅で形成されたスリットによって、メタル層６１から電気的に独立されている。例えば、図１０に示す構成例では、接続部である接合パッド１６Ｆ－１を囲うようにスリット６３－１が形成され、接続部である接合パッド１６Ｆ－２を囲うようにスリット６３－２が形成される。そして、積層型デバイス１１Ｆでは、メタル層６１およびメタル層６２の一部が、図１０の構成例では、メタル層６１が電気的に固定される回路に接続されている。
このように構成される積層型デバイス１１Ｆは、メタル層６１およびメタル層６２を接合して電位固定することによって構成される電磁波シールド構成により、上側基板１２Ｆと下側基板１３Ｆとの間で電磁波を、より確実に遮断することができる。従って、積層型デバイス１１Ｆでは、動作時に発生する電磁波によるノイズが悪影響を与えることを、より確実に抑制することができる。
なお、積層型デバイス１１Ｆにおいて、メタル層６１およびメタル層６２よって構成される電磁波シールド構成は、例えば、積層型デバイス１１Ｆの全面に設けることができる。その他、例えば、悪影響を与える電磁波を発生する特定回路の近傍の領域や、悪影響を受けやすい特定回路の近傍の領域などに、メタル層６１およびメタル層６２よって構成される電磁波シールド構成を配置してもよい。
次に、図１１および図１２を参照して、積層型デバイス１１Ｆの製造方法について説明する。なお、図１の積層型デバイス１１の製造方法について説明した第１の工程から第７の工程まで（図２乃至図４参照）については、同一の工程が行われるため説明は省略し、第７の工程の次に行われる第２１の工程から説明を行う。
図１１の上段に示すように、第２１の工程において、上側基板１２Ｆでは、図４に示した第７の工程で接合パッド１６Ｆが形成された配線層２２に対して、RFスパッタリング処理や蒸着処理を用いてメタル層６１を成膜する。同様に、下側基板１３Ｆでは、接合パッド１７Ｆが形成された配線層４２に対して、メタル層６２を成膜する。メタル層６１およびメタル層６２は、例えば、Ｃｕ，ＣｕＯ，Ｔａ，ＴａＮ，Ｔｉ，ＴｉＮ，Ｗ，ＷＮ，Ｒｕ，ＲｕＮ，Ｃｏなどの導電性メタル材料を用いて、0.1～1000ｎｍの厚みとなるように成膜される。
次に、第２２の工程において、図１１の中段に示すように、上側基板１２Ｆでは、メタル層６１にレジスト７１が塗布された後、一般的なリソグラフィ技術によって、接合パッド１６Ｆを囲うようにレジスト７１に開口部７２が開口される。同様に、下側基板１３Ｆでは、メタル層６２にレジスト８１が塗布された後、接合パッド１７Ｆを囲うようにレジスト８１に開口部８２が開口される。
次に、第２３の工程において、一般的なドライエッチング技術によりエッチングが行われた後、洗浄処理が行われる。これにより、図１１の下段に示すように、上側基板１２Ｆでは、メタル層６１にスリット６３が形成されるとともに、下側基板１３Ｆでは、メタル層６２にスリット６４が形成される。
次に、第２４の工程において、図１２の上段に示すように、メタル層６１およびメタル層６２どうしをメタル接合することにより、上側基板１２Ｆおよび下側基板１３Ｆを接合する処理を行う。このとき、スリット６３およびスリット６４により、メタル層６１およびメタル層６２とは電気的に独立して、接合パッド１６Ｆおよび接合パッド１７Ｆが接合される。
次に、第２５の工程において、図１２の下段に示すように、図１２の上側から上側基板１２Ｆのシリコン基板２１が研削および研磨され、例えば、上側基板１２Ｆの厚さが５～１０μｍ程度となるように、薄肉化する処理を行う。その後の工程については、積層型デバイス１１Ｆの用途によって異なり、例えば、積層型の固体撮像素子の場合、上述の特許文献３に開示されている製法を用いて積層型デバイス１１Ｆを作成する。
以上のような各工程を含む製造方法により、上側基板１２Ｆと下側基板１３Ｆとの間で電磁波を遮断する電磁波シールド構造を備えた積層型デバイス１１Ｆを製造することができる。また、積層型デバイス１１Ｆでは、メタル層６１およびメタル層６２とのメタル接合によって上側基板１２Ｆおよび下側基板１３Ｆが接合されるので、例えば、金属と絶縁膜とを接合するような構成と比較して、接合力が強くなり、例えば、生産時にウェハ割れなどが発生することを回避することができる。
なお、本実施の形態においては、２層構造の積層型デバイス１１について説明したが、本技術は、３層以上の基板が積層された積層型デバイス１１に適用することができる。
また、本実施の形態における電磁波シールド構造については、接合面に形成される金属層（接合パッド１６および１７、メタル層６１およびメタル層６２）の形状や、金属層どうしを接合（全面または部分）する方法、電磁波シールド構造の配置位置などについて、上述した各構成例のものを適宜選択して、組み合わせた形態とすることができる。
なお、上述したような各実施の形態の積層型デバイス１１は、例えば、画像を撮像する固体撮像素子に適用することができる。そして、積層型デバイス１１として構成された固体撮像素子は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
図１３は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
図１３に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。
光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。
撮像素子１０３は、上述した各実施の形態の積層型デバイス１１として構成される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号が信号処理回路１０４に供給される。
信号処理回路１０４は、撮像素子１０３から出力された画素信号に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。
このように構成されている撮像装置１０１では、上述した各実施の形態の積層型デバイス１１を適用することによって、例えば、よりノイズの少ない高画質な画像を撮像することができる。
なお、本技術は以下のような構成も取ることができる。
（１）
少なくとも２層以上で積層される複数の基板のうちの一方の基板に形成される第１の金属層と、
前記一方の基板に対して積層される他方の基板に形成される第２の金属層と
を備え、
前記第１の金属層と前記第２の金属層とを接合して電位固定することによって、前記一方の基板と前記他方の基板との間で電磁波を遮断する電磁波シールド構造を構成する
積層型デバイス。
（２）
前記第１の金属層は、前記一方の基板を前記他方の基板に接合する接合面に露出するように形成され、
前記第２の金属層は、前記他方の基板を前記一方の基板に接合する接合面に露出するように形成される
上記（１）に記載の積層型デバイス。
（３）
前記第１の金属層および前記第２の金属層は、所定間隔で独立して配置された複数のパッドにより、それぞれ構成される
上記（１）または（２）に記載の積層型デバイス。
（４）
前記第１の金属層および前記第２の金属層それぞれを構成する複数の前記パッドの少なくとも一部は、前記第１の金属層および前記第２の金属層それぞれと同一層に形成される連結配線によって電気的に接続される
上記（３）に記載の積層型デバイス。
（５）
前記第１の金属層を構成する複数の前記パッドと、前記第２の金属層を構成する複数の前記パッドとは、互いに全面または一部で接合される
上記（３）または（４）のいずれかに記載の積層型デバイス。
（６）
前記第１の金属層および前記第２の金属層それぞれを構成する複数の前記パッドの少なくとも一部は、前記第１の金属層および前記第２の金属層とは異なる別層の配線を介して電気的に接続される
上記（３）に記載の積層型デバイス。
（７）
前記第１の金属層および前記第２の金属層は、前記一方の基板と前記他方の基板との間で電気的な接続を行う接合部以外の全面に形成され、
前記第１の金属層と前記接合部との間、および、前記第２の金属層と前記接合部との間にスリットが形成される
上記（１）または（２）に記載の積層型デバイス。
（８）
前記電磁波シールド構造は、前記一方の基板および前記他方の基板の接合面の全面に配置される
上記（１）から（７）までのいずれかに記載の積層型デバイス。
（９）
前記電磁波シールド構造は、前記一方の基板および前記他方の基板の接合面における、前記一方の基板から前記他方の基板の動作に悪影響を与える電磁波を発生する領域、または、前記他方の基板において発生する電磁波により前記一方の基板において悪影響を受ける領域のうち、少なくともいずれか一方の領域に配置される
上記（１）から（７）までのいずれかに記載の積層型デバイス。
（１０）
少なくとも２層以上で積層される複数の基板のうちの一方の基板に第１の金属層を形成し、
前記一方の基板に対して積層される他方の基板に第２の金属層を形成し、
前記第１の金属層と前記第２の金属層とを接合して電位固定することによって、前記一方の基板と前記他方の基板との間で電磁波を遮断する電磁波シールド構造を構成する
ステップを含む積層型デバイスの製造方法。
（１１）
少なくとも２層以上で積層される複数の基板のうちの一方の基板に形成される第１の金属層と、
前記一方の基板に対して積層される他方の基板に形成される第２の金属層と
を有し、
前記第１の金属層と前記第２の金属層とを接合して電位固定することによって、前記一方の基板と前記他方の基板との間で電磁波を遮断する電磁波シールド構造を構成する
積層型デバイスを備える電子機器。
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
１１ 積層型デバイス， １２ 上側基板， １３ 下側基板， １４および１５ 接合面， １６および１７ 接合パッド， １８および１９ 連結配線， ２１ シリコン基板， ２２ 配線層， ２３ 配線， ２４ 接続電極， ２５ レジスト， ２６ 開口部， ２７ トレンチ， ２８ レジスト， ２９ 開口部， ３０ トレンチ， ３１ Ｃｕ膜， ４１ シリコン基板， ４２ 配線層， ４３ 配線， ４４ 接続電極， ４５ レジスト， ４６ 開口部， ４７ トレンチ， ４８ レジスト， ４９ 開口部， ５０ トレンチ， ５１ Ｃｕ膜， ６１および６２ メタル層， ６３および６４ スリット， ７１ レジスト， ７２ 開口部， ８１ レジスト， ８２ 開口部

Claims (6)

  1. 互いに所定の間隔で独立して格子状に配置される複数の第１の導電部を含み、複数の前記第１の導電部が第１の方向に沿って連結配線により連結される第１の半導体基板と、
    前記第１の方向とは異なる第２の方向を長手方向として直線状に形成される複数の第２の導電部を含む第２の半導体基板と
    を備え、
    前記第１の導電部は前記第２の導電部と接合され、
    前記第１の導電部と前記第２の導電部とのうち少なくとも１つを電位固定することによって、前記第１の半導体基板と前記第２の半導体基板との間で電磁波を遮断する電磁波シールドを構成する
    半導体装置。
  2. 前記第２の方向は前記第１の方向に直交する
    請求項１に記載の半導体装置。
  3. 前記電磁波シールドは、前記第１の半導体基板および前記第２の半導体基板の接合面の全面に配置される
    請求項１に記載の半導体装置。
  4. 前記電磁波シールドは、前記第１の半導体基板および前記第２の半導体基板の接合面における、前記第１の半導体基板から前記第２の半導体基板の動作に悪影響を与える電磁波を発生する領域、または、前記第２の半導体基板において発生する電磁波により前記第１の半導体基板において悪影響を受ける領域のうち、少なくともいずれか一方の領域に配置される
    請求項１に記載の半導体装置。
  5. 互いに所定の間隔で独立して格子状に配置される複数の第１の導電部を含み、複数の前記第１の導電部が第１の方向に沿って連結配線により連結される第１の半導体基板と、
    前記第１の方向とは異なる第２の方向を長手方向として直線状に形成される複数の第２の導電部を含む第２の半導体基板と
    を備える半導体装置の製造方法であって、
    前記第１の導電部を前記第２の導電部と接合することと、
    前記第１の導電部と前記第２の導電部とのうち少なくとも１つを電位固定することによって、前記第１の半導体基板と前記第２の半導体基板との間で電磁波を遮断する電磁波シールドを構成することと
    を含む製造方法。
  6. 互いに所定の間隔で独立して格子状に配置される複数の第１の導電部を含み、複数の前記第１の導電部が第１の方向に沿って連結配線により連結される第１の半導体基板と、
    前記第１の方向とは異なる第２の方向を長手方向として直線状に形成される複数の第２の導電部を含む第２の半導体基板と
    を有し、
    前記第１の導電部は前記第２の導電部と接合され、
    前記第１の導電部と前記第２の導電部とのうち少なくとも１つを電位固定することによって、前記第１の半導体基板と前記第２の半導体基板との間で電磁波を遮断する電磁波シールドを構成する
    半導体装置を備える電子機器。
JP2020059327A 2014-10-08 2020-03-30 半導体装置および製造方法、並びに、電子機器 Active JP7095013B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014207129 2014-10-08
JP2014207129 2014-10-08

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2016553045A Division JP6683619B2 (ja) 2014-10-08 2015-09-28 半導体装置および製造方法、並びに、電子機器

Publications (2)

Publication Number Publication Date
JP2020123731A JP2020123731A (ja) 2020-08-13
JP7095013B2 true JP7095013B2 (ja) 2022-07-04

Family

ID=55653026

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2016553045A Active JP6683619B2 (ja) 2014-10-08 2015-09-28 半導体装置および製造方法、並びに、電子機器
JP2020059327A Active JP7095013B2 (ja) 2014-10-08 2020-03-30 半導体装置および製造方法、並びに、電子機器

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2016553045A Active JP6683619B2 (ja) 2014-10-08 2015-09-28 半導体装置および製造方法、並びに、電子機器

Country Status (6)

Country Link
US (1) US20170243819A1 (ja)
JP (2) JP6683619B2 (ja)
KR (1) KR102426811B1 (ja)
CN (1) CN107078056A (ja)
TW (1) TWI747805B (ja)
WO (1) WO2016056409A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI747805B (zh) * 2014-10-08 2021-12-01 日商索尼半導體解決方案公司 攝像裝置及製造方法、以及電子機器
JP2018081945A (ja) * 2016-11-14 2018-05-24 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および製造方法、並びに電子機器
CN107546174B (zh) * 2017-07-28 2020-07-17 中国科学院微电子研究所 一种集成电路元器件的工艺方法
TW202013708A (zh) * 2018-06-05 2020-04-01 日商索尼半導體解決方案公司 固體攝像裝置、固體攝像裝置之製造方法及電子機器
JP7402606B2 (ja) * 2018-10-31 2023-12-21 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器
JP2022043369A (ja) * 2018-12-26 2022-03-16 ソニーセミコンダクタソリューションズ株式会社 半導体装置および電子機器
JP2021077776A (ja) * 2019-11-11 2021-05-20 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び電子機器
JP2021197488A (ja) * 2020-06-17 2021-12-27 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置
US11508665B2 (en) * 2020-06-23 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Packages with thick RDLs and thin RDLs stacked alternatingly

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000299379A (ja) 1999-04-13 2000-10-24 Tadatomo Suga 半導体装置及びその製造方法
JP2012164870A (ja) 2011-02-08 2012-08-30 Sony Corp 固体撮像装置とその製造方法、及び電子機器
JP2012244101A (ja) 2011-05-24 2012-12-10 Sony Corp 半導体装置
JP2014022561A (ja) 2012-07-18 2014-02-03 Sony Corp 固体撮像装置、及び、電子機器
JP2014165396A (ja) 2013-02-26 2014-09-08 Sony Corp 固体撮像装置および電子機器

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1168029A (ja) * 1997-08-14 1999-03-09 Sumitomo Electric Ind Ltd 半導体装置
JP2002198686A (ja) * 2000-12-27 2002-07-12 Sony Corp 電子部品用シートおよびその製造方法
US6737750B1 (en) * 2001-12-07 2004-05-18 Amkor Technology, Inc. Structures for improving heat dissipation in stacked semiconductor packages
JP3864927B2 (ja) * 2003-04-14 2007-01-10 ソニー株式会社 配線基板と回路モジュール
JP4250038B2 (ja) * 2003-08-20 2009-04-08 シャープ株式会社 半導体集積回路
JP4805600B2 (ja) * 2005-04-21 2011-11-02 ルネサスエレクトロニクス株式会社 半導体装置
JP4577228B2 (ja) * 2006-02-09 2010-11-10 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
JP4871164B2 (ja) * 2007-02-21 2012-02-08 富士通株式会社 半導体集積回路
JP4835710B2 (ja) * 2009-03-17 2011-12-14 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、固体撮像装置の駆動方法、及び電子機器
JP5985136B2 (ja) * 2009-03-19 2016-09-06 ソニー株式会社 半導体装置とその製造方法、及び電子機器
JP5458690B2 (ja) * 2009-06-22 2014-04-02 ソニー株式会社 固体撮像装置およびカメラ
JP5442394B2 (ja) 2009-10-29 2014-03-12 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
JP5693060B2 (ja) * 2010-06-30 2015-04-01 キヤノン株式会社 固体撮像装置、及び撮像システム
JP2012064709A (ja) * 2010-09-15 2012-03-29 Sony Corp 固体撮像装置及び電子機器
JP5919653B2 (ja) 2011-06-09 2016-05-18 ソニー株式会社 半導体装置
WO2012161044A1 (ja) * 2011-05-24 2012-11-29 ソニー株式会社 半導体装置
JPWO2013080769A1 (ja) * 2011-12-01 2015-04-27 シャープ株式会社 固体撮像素子
US8933544B2 (en) * 2012-07-12 2015-01-13 Omnivision Technologies, Inc. Integrated circuit stack with integrated electromagnetic interference shielding
JPWO2014080625A1 (ja) * 2012-11-22 2017-01-05 株式会社ニコン 撮像素子および撮像ユニット
TWI747805B (zh) * 2014-10-08 2021-12-01 日商索尼半導體解決方案公司 攝像裝置及製造方法、以及電子機器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000299379A (ja) 1999-04-13 2000-10-24 Tadatomo Suga 半導体装置及びその製造方法
JP2012164870A (ja) 2011-02-08 2012-08-30 Sony Corp 固体撮像装置とその製造方法、及び電子機器
JP2012244101A (ja) 2011-05-24 2012-12-10 Sony Corp 半導体装置
JP2014022561A (ja) 2012-07-18 2014-02-03 Sony Corp 固体撮像装置、及び、電子機器
JP2014165396A (ja) 2013-02-26 2014-09-08 Sony Corp 固体撮像装置および電子機器

Also Published As

Publication number Publication date
JP6683619B2 (ja) 2020-04-22
US20170243819A1 (en) 2017-08-24
KR20170070018A (ko) 2017-06-21
KR102426811B1 (ko) 2022-07-29
JP2020123731A (ja) 2020-08-13
CN107078056A (zh) 2017-08-18
TW201626460A (zh) 2016-07-16
JPWO2016056409A1 (ja) 2017-07-20
TWI747805B (zh) 2021-12-01
WO2016056409A1 (ja) 2016-04-14

Similar Documents

Publication Publication Date Title
JP7095013B2 (ja) 半導体装置および製造方法、並びに、電子機器
JP5682327B2 (ja) 固体撮像素子、固体撮像素子の製造方法、及び電子機器
US10879293B2 (en) Solid-state imaging device, method of manufacturing solid-state imaging device, and electronic device
KR101411800B1 (ko) 고체 촬상 장치 및 촬상 시스템
JP5994274B2 (ja) 半導体装置、半導体装置の製造方法、及び、電子機器
JP5982748B2 (ja) 半導体装置、半導体装置の製造方法、および電子機器
JP6885393B2 (ja) 固体撮像装置、固体撮像装置の製造方法および電子機器
KR101941709B1 (ko) 반도체 장치, 반도체 장치의 제조 방법, 고체 촬상 장치 및 전자 기기
TWI595638B (zh) 半導體裝置，固態成像裝置及電子設備
JP5696513B2 (ja) 固体撮像装置とその製造方法、及び電子機器
KR102079407B1 (ko) 반도체 장치의 제조 방법
JP6031765B2 (ja) 半導体装置、電子機器、及び、半導体装置の製造方法
JP5513872B2 (ja) 固体撮像装置
US20110227182A1 (en) Solid-state image sensor
JP6963873B2 (ja) 固体撮像素子、固体撮像素子の製造方法および電子機器
TWI633640B (zh) Semiconductor element, method of manufacturing semiconductor element, and electronic device
JP6376245B2 (ja) 固体撮像装置、および電子機器
WO2021090545A1 (ja) 撮像素子および撮像装置
JP2022082187A (ja) 固体撮像装置及びその製造方法、並びに電子機器

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200430

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200430

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210325

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210406

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210531

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211026

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211220

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220524

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220622

R150 Certificate of patent or registration of utility model

Ref document number: 7095013

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150