JP7007102B2 - 不揮発性メモリモジュール、及び格納装置の動作方法 - Google Patents

不揮発性メモリモジュール、及び格納装置の動作方法 Download PDF

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Description

本発明は不揮発性メモリモジュール、及び格納装置の動作方法に係り、内部動作時間を格納装置がホスト或いは外部装置に直接要請する不揮発性メモリモジュール、及び格納装置の動作方法に関する。
現在使用されるコンピューティングシステムの多様なインターフェイスと互換可能である不揮発性メモリに対する研究が行われている。即ち、フラッシュメモリをメインメモリ（又は、ワーキング（ｗｏｒｋｉｎｇ）メモリ）と同一のスロットやチャンネルに装着してデータ格納装置や、又はウォーキングメモリとして使用しようとする研究が行われている。この場合、従来使用した揮発性ＲＡＭ（例えば、ＤＲＡＭ）との互換性が考慮されなければならない。揮発性ＲＡＭとの互換性を維持しながらも最上のデータ完全性（ｄａｔａ ｉｎｔｅｇｒｉｔｙ）、低電力特性を提供できる技術が必要である実情である。
米国特許第７，６７９，１３３号公報 米国特許第８，５５３，４６６号公報 米国特許第８，６５４，５８７号公報 米国特許第８，５５９，２３５号公報 米国特許公開第２０１１／０２３３６４８号明細書 米国特許第９，０７６，５１１号公報 米国特許第９，２７５，６９６号公報 米国特許公開第２０１５／０３０２９２８号明細書 米国特許公開第２０１５／０２６１６７２号明細書 米国特許公開第２０１６／００２７４９２号明細書
本発明の目的は、揮発性ＲＡＭとの互換性を維持しながらも最上のデータ完全性、低電力特性を提供できる新規のメモリモジュール、それを含むコンピューティングシステム、及びその格納装置の動作方法を提供することにある。
本発明の実施形態に係る格納装置の動作方法は、ホスト或いは外部装置に内部動作に必要である内部動作時間（ｒｅｎｅｗａｌ ｔｉｍｅ）を要請する段階、前記ホスト或いは外部装置から前記要請に対応する内部動作コマンドを受信する段階、及び前記内部動作時間の間に前記内部動作コマンドに応答して前記内部動作を遂行する段階を含む。
本発明の実施形態に係る不揮発性メモリモジュールは、少なくとも１つの揮発性メモリ、少なくとも１つの不揮発性メモリ、及び前記少なくとも１つの揮発性メモリ、及び前記少なくとも１つの不揮発性メモリを制御するメモリ制御回路を含み、前記メモリ制御回路は、内部動作が必要であると判別される時、内部動作要請メッセージをホスト或いは外部装置に伝送し、前記ホスト或いは外部装置から前記内部動作要請メッセージに対応する内部動作コマンドを受信し、そして内部動作時間（ｒｅｎｅｗａｌ ｔｉｍｅ）の間に前記内部動作コマンドに応答して前記内部動作を遂行し、前記内部動作要請メッセージは前記内部動作時間を含む。
本発明の実施形態に係るメモリモジュールは、複数のＤＲＡＭ、コマンド及びアドレスを受信し、前記複数のＤＲＡＭを制御するメモリ制御回路を含み、前記メモリ制御回路は、内部動作に必要である内部動作要請メッセージをホスト或いは外部装置に伝送し、前記ホスト或いは外部装置から前記要請に対応する内部動作コマンドを受信し、そして前記内部動作コマンドに基づいて前記内部動作を全体的或いは部分的に遂行し、前記内部動作要請メッセージは、前記内部動作時間を含む
本発明の実施形態に係るＤＲＡＭは、メモリセルアレイ、及び内部動作を要請するメッセージをホスト或いは外部装置に伝送し、前記メッセージに対応する内部動作コマンドを受信し、内部動作時間の間に内部動作を遂行するリフレッシュ制御器を含み、前記内部動作は前記メモリセルアレイに対するリフレッシュ動作であり、前記メッセージは前記内部動作時間に関連された情報を含む。
本発明の実施形態に係るコンピューティングシステムは、ホスト或いは外部装置、メモリチャンネルを通じて前記ホスト或いは外部装置に連結されたメモリモジュール、及び前記メモリチャンネルを通じて前記ホスト或いは外部装置に連結された不揮発性メモリモジュールを含み、前記メモリモジュール及び前記不揮発性メモリモジュールの中の少なくとも１つは、内部動作に必要である内部動作時間を前記ホスト或いは外部装置に要請し、前記ホスト或いは外部装置から前記要請に対応する内部動作コマンドを受信し、そして前記内部動作時間の間に前記内部動作コマンドに応答して前記内部動作を全体的或いは部分的に遂行する。
本発明の実施形態に係るコンピューティングシステムは格納装置の内部動作に必要である内部動作時間を格納装置がホスト或いは外部装置に直接要請し、ホスト或いは外部装置は、このような要請に応答して格納装置に対して内部動作に関する権限を内部動作時間の間だけ移管することによって、格納装置において内部動作を十分に遂行できるので、データの完全性、及び低電力特性を提供できる。。
本発明の実施形態に係るコンピューティングシステムを例示的に示す図面である。 本発明の実施形態に係るメモリモジュールにより具現された格納装置を例示的に示す図面である。 本発明の実施形態に係るコンピューティングシステムにおいてレジスター設定方式にしたがう内部動作時間要請及びその応答を例示的に示す図面である。 本発明の他の実施形態に係るコンピューティングシステムを例示的に示す図面である。 本発明の実施形態に係る不揮発性メモリモジュールに対する実施形態を示す図面である。 本発明の実施形態に係る不揮発性メモリモジュールの内部動作要請にしたがうホストインターフェイスのタイミングに対する実施形態を示す図面である。 本発明の実施形態に係る不揮発性メモリモジュールの内部動作要請にしたがうホストインターフェイスのタイミングに対する他の実施形態を示す図面である。 本発明の実施形態に係る１つのメモリチャンネルに連結された２つのメモリモジュールを具備するコンピューティングシステムを例示的に示す図面である。 図８に図示されたコンピューティングシステムの第２メモリモジュールにおいて内部動作を遂行する時、第１及び第２メモリモジュールのタイミングを例示的に示す図面である。 本発明の実施形態に係るコンピューティングシステムにおいてホストから発行される内部動作コマンドを例示的に示す図面である。 本発明の他の実施形態に係るコンピューティングシステムを示す図面である。 本発明のその他の実施形態に係るコンピューティングシステムを例示的に示す図面である。 本発明の実施形態に係るＤＲＡＭを例示的に示す図面である。 本発明のその他の実施形態に係るコンピューティングシステムを例示的に示す図面である。 本発明の実施形態に係るホスト或いは外部装置の動作方法を例示的に示すフローチャートである。 本発明の実施形態に係る格納装置の内部動作方法を例示的に示すフローチャートである。 本発明の実施形態に係るデータサーバーシステムを例示的に示すブロック図である。
以下においては、図面を利用して本発明の技術分野において通常の知識を有する者が容易に実施できる程度に本発明の内容を明確であり、詳細に説明する。
本発明の概念に係る実施形態は多様な変更を加えられ、様々な形態を有するので、実施形態を図面に例示し、本明細書において詳細に説明する。しかし、これは本発明の概念に係る実施形態を特定な開示形態に対して限定しようとすることではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物、或いは代替物を含む。
第１、第２等の用語は多様な構成要素を説明するために使用するが、前記構成要素は前記用語によって限定されてはならない。前記用語は１つの構成要素を他の構成要素から区別する目的のみに、例えば本発明の概念に係る権利範囲から逸脱しないまま、第１構成要素は第２構成要素として称され、同様に第２構成要素は第１構成要素としても称される。
所定の構成要素が他の構成要素に‘‘連結されて’’いるか、或いは‘‘接続されて’’いると言及された時には、その他の構成要素に直接的に連結されているか、或いは接続されているが、中間に他の構成要素が存在できると理解されなければならない。反面、所定の構成要素が他の構成要素に‘‘直接連結されて’’いるか、或いは‘‘直接接続されて’’いると言及された時には中間に他の構成要素が存在しないと理解されなければならない。構成要素の間の関係を説明する他の表現、即ち‘‘～間に’’と‘‘直ちに～間に’’、或いは‘‘～に隣接する’’と‘‘～に直接隣接する’’等も同様に解釈されなければならない。
本明細書において使用する用語は単に特定の実施形態を説明するために使用され、本発明を限定しようとする意図ではない。単数の表現は文脈上に明確に表現しない限り、複数の表現を含む。本明細書において、‘‘含む’’或いは‘‘有する’’等の用語は本明細書に記載される特徴、数字、段階、動作、構成要素、部分品或いはこれらの組合せが存在することを示し、１つ或いはそれ以上の他の特徴や数字、段階、動作、構成要素、部分品或いはこれらの組合せの存在或いは付加可能性を予め排除しないと理解されなければならない。
特に定義されない限り、技術的であるか、或いは科学的な用語を含んでここで使用するすべての用語は実施形態が属する技術分野において通常の知識を有する者によって一般的に理解されるのと同一の意味を有する。一般的に使用される事前に定義されているような用語は関連技術に有する意味と一致する意味を有すると解釈されなければならず、本出願において明確に定義しない限り、理想的であるか、或いは過度に形式的な意味として解釈されない。
図１は本発明の実施形態に係るコンピューティングシステムを例示的に示す図面である。図１を参照すれば、コンピューティングシステム１０はホスト１００及び格納装置２００を含む。
実施形態において、コンピューティングシステム１０はコンピュータ、ポータブル（ｐｏｒｔａｂｌｅ）コンピュータ、ＵＭＰＣ（ｕｌｔｒａ ｍｏｂｉｌｅ ＰＣ）、ワークステーション（ｗｏｒｋｓｔａｔｉｏｎ）、データサーバー（ｄａｔａ ｓｅｒｖｅｒ）、ネットブック、ＰＤＡ、ウェブタブレット、無線フォン、モバイルフォン、スマートフォン、電子ブック、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、デジタルカメラ、デジタルオーディオ録音機／再生器、デジタル写真機／ビデオ記録器／再生器、ポータブルゲームマシン、ナビゲーションシステム、ブラックボックス、３Ｄテレビジョン、無線環境において情報を受信及び送信する装置、ホームネットワークを構成する多様な電子装置の中のいずれか１つ、コンピュータネットワークを構成する多様な電子装置の中のいずれか１つ、テレマティクスネットワークを構成する多様な電子装置の中のいずれか１つ、ＲＦＩＤ、或いはコンピューティングシステムを構成する多様な電子装置の中のいずれか１つに使用される。
ホスト１００はコンピューティングシステム１０の全般的な動作を制御する。実施形態において、ホスト１００は少なくとも１つのプロセッサ、ＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、ＧＰＵ（ｇｒａｐｈｉｃ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、メモリ制御器（ｍｅｍｏｒｙ ｃｏｎｔｒｏｌｌｅｒ）等を含む。実施形態において、プロセッサは汎用マイクロプロセッサ、マルチコアプロセッサ、デジタル信号プロセッサ（ＤＳＰ；ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）、或いはそれらの組合せを含む。実施形態において、メモリ制御器は格納装置２００を制御する。
実施形態において、ホスト１００は格納装置２００の要請に応答して内部動作時間（ｒｅｎｅｗａｌ ｔｉｍｅ）の承認或いは拒絶を指示する情報を格納装置２００に伝送する。ここで、内部動作時間は格納装置２００の内部動作（ｉｎｔｅｒｎａｌ ｏｐｅｒａｔｉｏｎ）を遂行するために必要な時間である。
実施形態において、内部動作時間承認／拒絶情報はコマンド（ｃｏｍｍａｎｄ）形態にて伝送されるか、或いはデータ（ｄａｔａ）形態にて伝送される。しかし、本発明はこれに制限されない。本発明の内部動作時間承認／拒絶情報（内部動作コマンド）はホスト１００と格納装置２００との間の別のラインを通じて伝送されてもよい。
一方、図１に図示したホスト１００は格納装置２００の要請に応答して内部動作時間を格納装置２００に伝送するが、本発明はこれに制限されない。本発明のホスト１００は格納装置２００の要請が無くても内部政策にしたがって内部動作時間承認／拒絶情報（内部動作コマンド）を格納装置２００に伝送できると理解されなければならない。
格納装置２００はホスト１００に連結され、ホスト１００の動作に必要であるデータを格納する。格納装置２００は揮発性メモリ、不揮発性メモリ、或いはそれらの組合せの中の少なくとも１つである。例えば、格納装置２００はＤＩＭＭ（ｄｕａｌ ｉｎ－ｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）、ＮＶＤＩＭＭ（ｎｏｎｖｏｌａｔｉｌｅ ｄｕａｌ ｉｎ－ｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）、ＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）、ＵＦＳ（ｕｎｉｖｅｒｓａｌ ｆｌａｓｈ ｓｔｏｒａｇｅ）、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）、ＳＤ（ｓｅｃｕｒｅ ｄｉｇｉｔａｌ）カード、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ｎａｎｄ ｆｌａｓｈ ｍｅｍｏｒｙ、ｖｅｒｔｉｃａｌ ｎａｎｄ ｆｌａｓｈ ｍｅｍｏｒｙ、ＰＲＡＭ（ｐｈａｓｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＲＲＡＭ（登録商標）（ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）等である。
実施形態において、格納装置２００はＤＤＲ（ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ）インターフェイス規格にしたがってホスト１００に連結される。例えば、格納装置２００はＤＤＲｘシリーズ（ｘは整数）の中のいずれか１つにより具現される。本発明の格納装置２００はＤＤＲインターフェイスを除外した多様な種類の通信インターフェイスを通じてプロセッサ１００に連結される。例えば、通信インターフェイスはＮＶＭｅ（ｎｏｎ－ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｅｘｐｒｅｓｓ）、ＰＣＩｅ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔ ｅｘｐｒｅｓｓ）、ＳＡＴＡ（ｓｅｒｉａｌ ａｔ ａｔｔａｃｈｍｅｎｔ）、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｙｓｔｅｍ ｉｎｔｅｒｆａｃｅ）、ＳＡＳ（ｓｅｒｉａｌ ａｔｔａｃｈｅｄ ＳＣＳＩ）、ＵＡＳ（ＵＳＢ（ｕｎｉｖｅｒｓａｌ ｓｔｏｒａｇｅ ｂｕｓ） ａｔｔａｃｈｅｄ ＳＣＳＩ）、ｉＳＣＳＩ（ｉｎｔｅｒｎｅｔ ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｙｓｔｅｍ ｉｎｔｅｒｆａｃｅ）、ｆｉｂｅｒ Ｃｈａｎｎｅｌ、ＦＣｏＥ（ｆｉｂｅｒ ｃｈａｎｎｅｌ ｏｖｅｒ ｅｔｈｅｒｎｅｔ）等の通信インターフェイスにより具現される。
実施形態において、格納装置２００は内部政策にしたがって内部動作が必要であると判別される場合、ホスト１００に内部動作に必要である内部動作時間を要請する。実施形態において、内部動作時間要請は、メッセージ（ｍｅｓｓａｇｅ）形態によりホスト１００に伝送される。
実施形態において、内部動作時間要請（ｒｅｎｅｗａｌ ｔｉｍｅ ｒｅｑｕｅｓｔ）を有するメッセージはホスト１００と格納装置２００との間の少なくとも１つのデータチャンネル、少なくとも１つのクロックチャンネル、少なくとも１つの制御チャンネル、専用の少なくとも１つのメッセージチャンネル或いはそれらの組合せを通じてホスト１００に伝送される。例えば、データチャンネルを通じて内部動作時間要請メッセージが伝送される場合、非同期コマンド（ａｓｙｎｃｈｒｏｎｏｕｓ ｃｏｍｍａｎｄ）に対応する応答（ｒｅｓｐｏｎｓｅ）メッセージに内部動作時間要請が含まれる。ここで、非同期コマンドは非同期イベント要請コマンド（ａｓｙｎｃｈｒｏｎｏｕｓ ｅｖｅｎｔ ｒｅｑｕｅｓｔ ｃｏｍｍａｎｄ）を含む。非同期イベント（ａｓｙｎｃｈｒｏｎｏｕｓ ｅｖｅｎｔｓ）は格納装置２００の状態（ｓｔａｔｕｓ）、エラー（ｅｒｒｏｒ）、及びヘルス（ｈｅａｌｔｈ）情報をホスト１００のソフトウェアに通知するのに利用される。
上述した内部動作時間要請はメッセージ形態によりホスト１００に伝送されるが、本発明はこれに制限されないと理解されなければならない。本発明の内部動作時間要請は内部動作に必要である内部動作時間に対応するレジスター選択を要請する信号形態によりホスト１００に伝送される。
実施形態において、格納装置２００はホスト１００の内部動作時間承認／拒絶情報（内部動作コマンド）を受信した後、内部動作を遂行する。ここで、内部動作は、リフレッシュ（ｒｅｆｒｅｓｈ）、タイミング（ｔｉｍｉｎｇ）調節、ＰＶＴ（ｐｒｏｃｅｓｓ－ｖｏｌｔａｇｅ－ｔｅｍｐｅｒａｔｕｒｅ）補償、内部データ伝送等の多様な動作を含む。実施形態において、内部動作は内部動作時間承認／拒絶情報（内部動作コマンド）に応答して全体的に或いは部分的に遂行される。このために内部動作時間承認／拒絶情報（内部動作コマンド）は内部動作の全体実行或いは部分実行に関連された情報をさらに含む。
本発明の実施形態に係るコンピューティングシステム１０は格納装置２００の内部動作に必要である内部動作時間を格納装置２００がホスト１００に直接要請し、ホスト１００はこのような要請に応答して格納装置２００に時間に関する権限を内部動作時間の間だけ移管させることによって、格納装置２００において内部動作を十分に遂行する。即ち、ホスト１００は格納装置２００に内部動作に必要である内部動作時間を承認する。
図２は本発明の実施形態に係るメモリモジュール（ｍｅｍｏｒｙ ｍｏｄｕｌｅ）により具現された格納装置２００を例示的に示す図面である。図２を参照すれば、格納装置２００は複数のＤＲＡＭ２１１乃至２１４及びメモリモジュール制御器（ＲＣＤ）２２０を含む。
複数のＤＲＡＭ２１１乃至２１４の各々はメモリモジュール制御器２２０の制御にしたがってデータＤＱを入出力する。図２に図示したＤＲＡＭ２１１乃至２１４の数は４であるが、本発明のＤＲＡＭの数はこれに制限されない
。
メモリモジュール制御器２２０はホスト１００からコマンド及び／或いはアドレスを受信し、複数のＤＲＡＭ２１１乃至２１４の入出力動作を制御する。実施形態において、メモリモジュール制御器２２０は内部政策にしたがってホスト１００に内部動作に必要である内部動作時間要請を伝送する。実施形態において、メモリモジュール制御器２２０はホスト１００から伝送された内部動作時間承認／拒絶情報（内部動作コマンド）に応答して内部動作を遂行する。
実施形態において、格納装置２００はパリティーのためのＤＲＡＭ２１５をさらに含む。実施形態において、格納装置２００はホスト１００と複数のＤＲＡＭ２１１乃至２１４との間にデータＤＱをバッファーリングするためのデータバッファＤＢをさらに含む。実施形態において、格納装置２００はＤＤＲｘ ＳＤＲＡＭスペックを満足するように具現される。例えば、格納装置２００は次世代ＤＤＲ４ ＳＤＲＡＭスペックを満足するように具現される。
一方、本発明の内部動作時間はレジスター設定方式により具現される。
図３は本発明の実施形態に係るコンピューティングシステム１０においてレジスター設定方式にしたがう内部動作時間要請及びその応答を例示的に示す図面である。図３を参照すれば、格納装置２００は複数の内部動作時間ＲＴ１乃至ＲＴｋ（ｋは２以上の自然数）を格納するレジスター集合（ｒｅｇｉｓｔｅｒ ｓｅｔ）を含む。例えば、第１内部動作時間ＲＴ１は１６クロックに対応する時間であり、第２内部動作時間ＲＴ２は８クロックに対応する時間である。
格納装置２００の内部動作時間要請に応答してホスト１００のメモリ制御器（ＭＣ、ｍｅｍｏｒｙ ｃｏｎｔｒｏｌｌｅｒ）はレジスター選択信号を格納装置２００に伝送する。ここで、レジスター選択信号はレジスター集合の中の内部動作時間要請に対応するレジスターを選択する信号である。即ち、レジスター選択信号は内部動作時間承認／拒絶情報（内部動作コマンド）を含む。
実施形態において、レジスター集合は図２に図示したメモリモジュール制御器２２０に含まれる。しかし、本発明のレジスター集合の位置がこれに制限されないと理解されなければならない。
一方、図１乃至図３に図示したコンピューティングシステム１０は内部動作時間の具現として説明した。しかし、本発明はこれに制限されないと理解されるべきである。本発明のコンピューティングシステム１０は内部動作要請及び内部動作要請に応答する内部動作コマンドの発行としても説明可能である。
図４は本発明の他の実施形態に係るコンピューティングシステム２０を例示的に示す図面である。図４を参照すれば、コンピューティングシステム２０はホスト１００ａ及び不揮発性メモリモジュール（ＮＶＤＩＭＭ）３００を含む。
ホスト１００ａは不揮発性メモリモジュール３００から内部動作要請（ｉｎｔｅｒｎａｌ ｏｐｅｒａｔｉｏｎ ｒｅｑｕｅｓｔ）を受信し、内部動作要請に応答して内部動作コマンドＩＯＰを発行し、発行した内部動作コマンドＩＯＰを不揮発性メモリモジュール３００に伝送する。ここで、内部動作コマンドＩＯＰは内部動作に必要である内部動作時間（ｒｅｎｅｗａｌ ｔｉｍｅ）を含む。実施形態において、内部動作コマンドＩＯＰは内部動作要請を承認するか、或いは拒絶する情報をさらに含む。
実施形態において、内部動作要請は、データピン、データストロボピン、アドレス／コマンドピン、制御信号ピン、メッセージ専用ピン、或いはそれらの組合せを通じてホスト１００ａに伝送される。
実施形態において、内部動作コマンドＩＯＰはコマンド／アドレスピン、ＲＦＵ（ｒｅｓｅｒｖｅｄ ｆｕｔｕｒｅ ｕｓｅ）ピン、或いはそれらの組合せにより発行される。
不揮発性メモリモジュール３００は内部政策にしたがって内部動作が必要であると判別される時、内部動作要請をホスト１００ａに伝送する。ここで、内部動作要請はメッセージ／信号形態により具現される。例えば、メッセージ／信号形態により伝送された内部動作要請は内部動作に必要である内部動作時間を含む。
実施形態において、不揮発性メモリモジュール３００はＤＤＲｘ（ｘは自然数）インターフェイスを通じてホスト１００ａに連結される。例えば、不揮発性メモリモジュール３００は次世代ＤＤＲ４ ＳＤＲＡＭスペックを満足するように具現される。
実施形態において、不揮発性メモリモジュール３００はＪＥＤＥＣ標準にしたがうＮＶＤＩＭＭ（ｎｏｎｖｏｌａｔｉｌｅ ｄｕａｌ ｉｎ ｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）により具現される。ＮＶＤＩＭＭは電力が所定の予想せぬ電力損失、システム故障やシステムが正常に動作中に電源が中断されてもデータを保有するメモリモジュールである。ＮＶＤＩＭＭはアプリケーション性能、データ保安システム故障復旧時間を改善し、ＳＳＤ耐久性及び信頼性を向上させるため使用される。
このようなＮＶＤＩＭＭは多様な形態に区分される。１つの実施形態はメモリ速度、或いはニアメモリ（ｎｅａｒ ｍｅｍｏｒｙ）速度によりアクセスするバイトアドレサブルメモリマッピング装置（ｂｙｔｅ ａｄｄｒｅｓｓａｂｌｅ ｍｅｍｏｒｙ ｍａｐｐｅｄ ｄｅｖｉｃｅ）である。ＤＤＲ４を支援するこのようなＮＶＤＩＭＭは様々なハードウェア供給業体によって商業的に使用できる。他の実施形態はＤＲＡＭ内部チャンネル（ｉｎｔｅｒｃｏｎｎｅｃｔ ｃｈａｎｎｅｌ）に常駐するフラッシュ装置モジュールである。このようなＮＶＤＩＭＭは一般的にホストのドライバーブロックを通じてアクセスされる。フロント－エンドキャッシュミス（ｆｒｏｎｔ－ｅｎｄ ｃａｃｈｅ ｍｉｓｓ）が起こった時、フラッシュ装置がアクセスされる。その他の実施形態は高速アクセス可能であるＤＲＡＭと高容量の不揮発性メモリとの長所を全て有するモジュールである。
本発明の実施形態に係る不揮発性メモリモジュール３００はホスト１００ａに内部動作要請メッセージを伝送するメッセージチャンネルを含む。実施形態において、メッセージチャンネルは、ＤＱチャンネル、ＤＱＳチャンネル、クロックチャンネル、制御信号チャンネル、或いはそれらの組合せにより利用される。他の実施形態において、メッセージチャンネルは内部動作要請メッセージ伝送のための専用チャンネルを具備する。
実施形態において、内部動作要請メッセージは、内部動作を遂行する不揮発性メモリモジュール３００に対してホスト１００ａが所定の時間の間に不揮発性メモリモジュール３００に新しい命令を伝送できないように内部動作時間を要請することを含む。他の実施形態において、ホスト１００ａが所定の時間の間新しい命令を発行しても、内部動作コマンドを受信した不揮発性メモリモジュール３００はこのような新しい命令を無視する。
実施形態において、内部動作時間は不揮発性メモリモジュール３００が遂行する内部動作の種類にしたがって可変される。例えば、リフレッシュ動作のための内部動作時間は数μｓ程度である。例えば、内部データ伝送動作のための内部動作時間は数百μｓ程度である。
実施形態において、ホスト１００ａは、内部動作要請を受信すれば、内部動作要請を承認するか、或いは拒絶する。例えば、ホスト１００ａが内部動作要請を承認すれば、ホスト１００ａは対応する内部動作コマンドＩＯＰを発行し、これを不揮発性メモリモジュール３００に伝送する。例えば、ホスト１００ａが内部動作要請を拒絶すれば、不揮発性メモリモジュール３００は内部動作を延期する。
実施形態において、不揮発性メモリモジュール３００は内部動作時間の間にホスト１００ａの中断指示無しに内部動作を遂行する。
図５は本発明の実施形態に係る不揮発性メモリモジュール３００に対する実施形態を示す図面である。図５を参照すれば、不揮発性メモリモジュール３００は、第１及び第２不揮発性メモリ３１０Ｌ、３１０Ｒ、第１及び第２揮発性メモリ３２０Ｌ、３２０Ｒ、第１及び第２データバッファ３３０Ｌ、３３０Ｒ、及びメモリ制御回路（ＭＭＣＤ）３４０を含む。
第１及び第２不揮発性メモリ３１０Ｌ、３１０Ｒの各々は少なくとも１つの不揮発性メモリを含む。実施形態において、少なくとも１つの不揮発性メモリは、ＮＡＮＤフラッシュメモリ（ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ）、垂直型ＮＡＮＤフラッシュメモリ（Ｖｅｒｔｉｃａｌ ＮＡＮＤ；ＶＮＡＮＤ）、ＮＯＲフラッシュメモリ（ＮＯＲ Ｆｌａｓｈ Ｍｅｍｏｒｙ）、抵抗性ＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＲＲＡＭ（登録商標））、相変化メモリ（Ｐｈａｓｅ－Ｃｈａｎｇｅ Ｍｅｍｏｒｙ：ＰＲＡＭ）、磁気抵抗メモリ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＭＲＡＭ）、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＦＲＡＭ（登録商標））、スピン注入磁化反転メモリ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＳＴＴ－ＲＡＭ）、ＴＲＡＭ（Ｔｈｙｒｉｓｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等を含む。
また、不揮発性メモリは３次元アレイ構造（ｔｈｒｅｅ－ｄｉｍｅｎｓｉｏｎａｌ ａｒｒａｙ ｓｔｒｕｃｔｕｒｅ）により具現できる。本発明の実施形態として、３次元メモリアレイは、シリコン基板及びメモリセルの動作に連関された回路の上に配置される活性領域を有するメモリセルのアレイの１つ以上の物理レベルにモノリシックに（ｍｏｎｏｌｉｔｈｉｃａｌｌｙ）形成される。メモリセルの動作に連関された回路は基板内に又は基板上に位置する。モノリシック（ｍｏｎｏｌｉｔｈｉｃａｌ）との用語は、３次元アレイの各レベルの層が３次元アレイの下位レベルの層上に直接蒸着されることを意味する。
本発明の概念に係る実施例として、３次元メモリアレイは垂直の方向性を有して、少なくとも１つのメモリセルが他の１つのメモリセル上に位置する垂直ＮＡＮＤストリングを含む。少なくとも１つのメモリセルは電荷トラップ層を含む。各々の垂直ＮＡＮＤストリングはメモリセル上に位置する少なくとも１つの選択トランジスタを含む。少なくとも１つの選択トランジスタはメモリセルと同一の構造を有し、メモリセルと共にモノリシックに形成される。
３次元メモリアレイが複数のレベルにより構成され、レベルの間に共有されたワードライン又はビットラインを有する。３次元メモリアレイに適合な構成は、特許文献１乃至特許文献５に説明されている。本発明の不揮発性メモリＮＶＭは電荷格納層が伝導性浮遊ゲートにより構成されたフラッシュメモリ装置はもちろん、電荷格納層が絶縁膜により構成されたチャージトラップ型フラッシュ（ｃｈａｒｇｅ ｔｒａｐ ｆｌａｓｈ；ＣＴＦ）にも全て適用可能である。
第１及び第２揮発性メモリ３２０Ｌ、３２０Ｒの各々は少なくとも１つのＤＲＡＭを含む。実施形態において、少なくとも１つのＤＲＡＭはデュアルポートＤＲＡＭにより具現される。例えば、少なくとも１つのＤＲＡＭの第１ポートは第１及び第２不揮発性メモリ３１０Ｌ、３１０Ｒの中の少なくとも１つの不揮発性メモリに連結され、少なくとも１つのＤＲＡＭの第２ポートは第１及び第２データバッファ３３０Ｌ、３３０Ｒの中の対応するいずれか１つに連結される。
メモリ制御回路（ＭＭＣＤ）３４０はホスト１００ａからコマンド或いはアドレスを受信し、第１及び第２不揮発性メモリ３１０Ｌ、３１０Ｒを制御するための第１コマンド／アドレスＣＡＮを発生するか、或いは第１及び第２揮発性メモリ３２０Ｌ、３２０Ｒを制御するための第２コマンド／アドレスＣＡＤを発生する。
実施形態において、メモリ制御回路３４０は、内部動作に必要である内部動作要請を発行し、これをホスト１００ａに伝送する。
実施形態において、メモリ制御回路３４０はホスト１００ａから発行された内部動作コマンドＩＯＰを受信し、受信した内部動作コマンドＩＯＰに応答して内部動作を遂行する。ここで、内部動作コマンドＩＯＰは内部動作に必要である内部動作時間を含む。
一方、図５に図示した不揮発性メモリモジュール３００は、メモリ制御回路３４０を基準に左側に配置された少なくとも１つの第１不揮発性メモリ３１０Ｌ、少なくとも１つの第１揮発性メモリ３２０Ｌ、第１データバッファ３３０Ｌと、右側に配置された少なくとも１つの第２不揮発性メモリ３１０Ｒ、少なくとも１つの第２揮発性メモリ３２０Ｒ、第２データバッファ３３０Ｒとを含む。しかし、本発明の不揮発性メモリモジュール３００の構造はこれに制限されないと理解されるべきである。
図６は本発明の実施形態に係る不揮発性メモリモジュール３００の内部動作要請にしたがうホストインターフェイスのタイミングに対する実施形態を示す図面である。
実施形態において、内部動作要請（ＩＯＰ Ｒｅｑｕｅｓｔ）はホスト１００ａと不揮発性メモリモジュール３００との間のホストインターフェイス（ｈｏｓｔ ｉｎｔｅｒｆａｃｅ）を通じてホスト１００ａに伝送される。ここで、ホストインターフェイスはメモリ内部チャンネルである。
実施形態において、内部動作要請は内部動作を完了するのに必要である内部動作時間を指示するか、或いは内部動作時間に関連された情報を含む。
内部動作要請を含むメッセージがメッセージピンＭＳＧを通じてホスト１００ａに伝送される時、内部動作時間に関する情報もホスト１００ａに伝送される。内部動作時間に関する情報はデータピンＤＱ０乃至ＤＱ７を通じて伝送される。代案的に、内部動作時間に関する情報はＣＫＥ、ＣＳ、ＣＫ、ＯＤＴピン等のようなコマンド／アドレスピンＣＡｓを通じて伝送される。
選択的に、内部動作時間に関連された情報はメッセージピンＭＳＧのトグリングを通じてホスト１００ａに伝送される。実施形態において、メッセージピンＭＳＧの連続的なトグリングの数は内部動作時間を指示する。例えば、メッセージピンＭＳＧのトグリングの数は内部動作のために要求される時間である。
また、メッセージに含まれた内部動作要請はすべてのバンクに対する内部動作要請であるか、或いは一部のバンクに対する内部動作要請である。もし、すべてのバンクに対する内部動作要請がホスト１００ａによって承認されれば、ホスト１００ａは不揮発性メモリモジュール３００を全くアクセスできず、不揮発性メモリモジュール３００において、すべてのバンクに対する内部動作が遂行される。一方、一部のバンクに対する内部動作要請がホスト１００ａによって承認されれば、内部動作は一部のバンクに対する内部動作要請を通じて選択されたバンクのみに遂行される。この時、ホスト１００ａは読出し／書込み動作のために、選択されたバンクを除外し、他のバンクにアクセスする。
実施形態において、内部動作要請及び内部動作時間に関する情報を受信すれば、ホスト１００ａは内部動作要請を承認するか、或いは拒否するかを決定する。
もし、内部動作要請が承認されれば、不揮発性メモリモジュール３００の内部動作を開始するようにホスト１００ａは内部動作命令ＩＯＰを発行する。以後、ホスト１００ａは内部動作時間の間に不揮発性メモリモジュール３００にアクセスするための新しい命令を発行できない。
一方、内部動作要請が拒絶されれば、ホスト１００ａは１つの内部動作命令を実行せずに、内部動作要請を無視することもあり得、内部動作要請の拒否を通知する命令を発行することもできる。この時、不揮発性メモリモジュール３００はホスト１００ａの拒絶通知を認知し、内部動作の遂行を延期するか、或いは放棄する。
一方、本発明は不揮発性メモリモジュール３００の内部動作要請に内部動作時間承認／拒絶情報（内部動作コマンド）を含まないようにも具現できる。
図７は本発明の実施形態に係る不揮発性メモリモジュール３００の内部動作要請にしたがうホストインターフェイスのタイミングに対する他の実施形態を示す図面である。図７を参照すれば、内部動作要請は２段階の手続きによって伝送される。
第１段階において、不揮発性メモリモジュール３００はメッセージチャンネルＭＳＧを通じてホスト１００ａのみに内部動作要請する信号を伝送し、不揮発性メモリモジュール３００の所定のバッファ領域に内部動作時間に関する情報（ｔｉｍｅ ｉｎｆｏ）を格納する。
第２段階において、ホスト１００ａは所定のバッファ領域を読み出すことによって内部動作に必要である内部動作時間を抽出するための読出し命令を発行する。実施形態において、ホスト１００ａは読み出された時間情報に基づいて内部動作コマンドＩＯＰを発行する。以後、格納装置は内部動作コマンドＩＯＰに応答して内部動作時間の間に内部動作を遂行する。
一方、第２段階においてホスト１００ａがバッファ領域の内部動作時間を抽出するための読出し命令を発行するが、本発明はこれに制限される必要はない。例えば、メモリモジュール３００はホスト１００ａの内部動作コマンドＩＯＰに応答して、バッファ領域に格納された内部動作時間承認／拒絶情報（内部動作コマンド）を読み出し、読み出された内部動作時間の間に内部動作を遂行する。
図８は本発明の実施形態に係る１つのメモリチャンネルに連結された２つのメモリモジュールを具備するコンピューティングシステムを例示的に示す図面である。図８を参照すれば、ホストは１つのメモリチャンネルＣＨを通じて第１及び第２メモリモジュールＤＩＭＭ１、ＤＩＭＭ２に連結される。ここで、第１及び第２メモリモジュールＤＩＭＭ１、ＤＩＭＭ２の各々は内部動作を遂行する。下記においては説明を簡易にするために第２メモリモジュールＤＩＭＭ２において内部動作が遂行されると仮定する。
図９は図８に図示されたコンピューティングシステムの第２メモリモジュールＤＩＭＭ２において内部動作を遂行する時、第１及び第２メモリモジュールＤＩＭＭ１、ＤＩＭＭ２のタイミングを例示的に示す図面である。
図８及び図９を参照すれば、第２メモリモジュールＤＩＭＭ２は内部動作コマンドＩＯＰに応答して内部動作時間の間に内部動作を遂行する。ここで、内部動作は第２メモリモジュールＤＩＭＭ２の内部のデータ伝送動作である。ホストは内部動作を遂行する間に、第２メモリモジュールＤＩＭＭ２のアクセスを禁止する。ホストが第２メモリモジュールＤＩＭＭ２をアクセスできなくとも、ホストはアイドル状態（ｉｄｌｅ ｓｔａｔｅ）の第１メモリモジュールＤＩＭＭ１をアクセスできる。例えば、図９に図示したように、第１メモリモジュールＤＩＭＭ１は、プリチャージコマンドＰＲＥ、アクティブコマンドＡＣＴ、リードコマンド／アドレスＲＤを順次受信し、読出しコマンド／アドレスＲＤに応答したデータＤ０乃至Ｄ７を出力する。以後、次の読出し動作を続いて遂行する。
本発明の実施形態に係るコンピューティングシステムは、ホストと第１メモリモジュールＤＩＭＭ１との間のデータ通信の後に、第２メモリモジュールＤＩＭＭ２の内部動作を隠すことができる。第２メモリモジュールＤＩＭＭ２の内部動作を隠すことができるので、システム性能向上を期待できる。
図１０は本発明の実施形態に係るコンピューティングシステムにおいてホストから発行される内部動作コマンドを例示的に示す図面である。図１０を参照すれば、ホストはメモリモジュールＤＩＭＭ／不揮発性メモリモジュールＮＶＤＩＭＭの内部動作要請に応答して、内部動作を承認する場合、内部動作コマンドＩＯＰＡ、ＩＯＰＢを発行する。第１内部動作コマンドＩＯＰＡはメモリモジュールＤＩＭＭ／不揮発性メモリモジュールＮＶＤＩＭＭの全てのバンクに対する内部動作を指示する。第２内部動作コマンドＩＯＰＢはメモリモジュールＤＩＭＭ／不揮発性メモリモジュールＮＶＤＩＭＭの単一バンクに対する内部動作を指示する。
実施形態において、全てのバンク内部動作と単一バンク内部動作とは、図１０に図示したようにアドレスピンにより区別される。
実施形態において、内部動作コマンドＩＯＰＡ、ＩＯＰＢはコマンド／アドレスピンの特殊な組合せにより生成される。このような組合せは通常的なＤＤＲ４ ＳＤＲＡＭのＲＦＵ（ｒｅｓｅｒｖｅｄ ｆｕｔｕｒｅ ｕｓｅ）のために提供される。実施形態において、内部動作コマンドＩＯＰＡ、ＩＯＰＢに関連されたコマンド／アドレスピンはＣＫＥ、ＣＳ、ＣＡＳ、ＲＡＳ、ＡＣＴ、バンクアドレス及びアドレスピンを含む。
実施形態において、内部動作コマンドＩＯＰＡ、ＩＯＰＢはアドレスピンに印加されるプログラムされた値に対応して可変される内部動作時間を含む。例えば、このようなプログラムされた値はアドレスピンＡ０乃至Ａ９にプログラムされる。
一方、図８、図９においてコンピューティングシステムは１つのメモリチャンネルに同一である２つのメモリモジュールＤＩＭＭ１、ＤＩＭＭ２を連結した。しかし、本発明はこれに制限されない。本発明のコンピューティングシステムは１つのメモリチャンネルにメモリモジュールＤＩＭＭと不揮発性メモリモジュールＮＶＤＩＭＭとを連結することもできる。
図１１は本発明の他の実施形態に係るコンピューティングシステムを示す図面である。図１１を参照すれば、コンピューティングシステムは１つのメモリチャンネルを通じてメモリモジュールＤＩＭＭと不揮発性メモリモジュールＮＶＤＩＭＭとを連結する。図１１に図示したように不揮発性メモリモジュールＮＶＤＩＭＭに上述された内部動作を遂行する間に、ホストはメモリモジュールＤＩＭＭをアクセスできる。また、その反対の場合も可能である。例えば、メモリモジュールＤＩＭＭに内部動作を遂行する間に、ホストは不揮発性メモリモジュールＮＶＤＩＭＭをアクセスできる。
一方、図１１に図示したコンピューティングシステムにおいては１つのメモリチャンネルにメモリモジュールＤＩＭＭと不揮発性メモリモジュールＮＶＤＩＭＭとが連結された。しかし、本発明はこれに制限されない。本発明は２つのメモリチャンネルの各々に連結されたメモリモジュールＤＩＭＭと不揮発性メモリモジュールＮＶＤＩＭＭＰとにより構成されたコンピューティングシステムにも適用可能である。
図１２は本発明のその他の実施形態に係るコンピューティングシステムを例示的に示す図面である。図１２を参照すれば、ホストは第１メモリチャンネルＣＨ１を通じてメモリモジュールＤＩＭＭに連結され、第２メモリチャンネルＣＨ２を通じて不揮発性メモリモジュールＮＶＤＩＭＭに連結される。図１２に図示したように、不揮発性メモリモジュールＮＶＤＩＭＭにおいて内部動作を遂行する間に、ホストはメモリモジュールＤＩＭＭをアクセスする。
一方、上述した本発明の動作はメモリモジュール形態ではないチップ形態のＤＲＡＭに適用可能である。
図１３は本発明の実施形態に係るＤＲＡＭを例示的に示す図面である。図１３を参照すれば、ＤＲＡＭ４００はメモリセルアレイ４１０、及びリフレッシュ制御器４２０を含む。
メモリセルアレイ４１０はワードラインとビットラインとが交差するところに形成された複数のＤＲＡＭセルを含む。
リフレッシュ制御器４２０はＤＲＡＭセルのリフレッシュ動作を遂行する。実施形態において、リフレッシュ制御器４２０はホスト或いは外部装置（ｅｘｔｅｒｎａｌ ｄｅｖｉｃｅ）のリフレッシュコマンドに応答してリフレッシュ動作を遂行する。
実施形態において、リフレッシュ制御器４２０はリフレッシュ動作が必要であると判別される時、ホスト或いは外部装置に内部動作時間を要請する。ホスト或いは外部装置は内部動作時間要請に応答して内部動作時間承認／拒絶情報（内部動作コマンド）をリフレッシュ制御器４２０に伝送する。リフレッシュ制御器４２０は内部動作時間承認を受信すると、内部動作時間の間にリフレッシュ動作を遂行する。
実施形態において、リフレッシュ制御器４２０は全てのバンクに対するリフレッシュ動作を遂行するか、或いは一部のバンクに対するリフレッシュ動作を遂行する。
一方、本発明は電気抵抗をビットとして利用する３Ｄ ＸＰｏｉｎｔメモリにも適用可能である。
図１４は本発明のその他の実施形態に係るコンピューティングシステムを例示的に示す図面である。図１４を参照すれば、コンピューティングシステム４０はプロセッサ４１、メモリモジュール（ＤＩＭＭ）４２、及び不揮発性メモリ（ＮＶＭ）４３を含む。
プロセッサ４１はメモリモジュール４２及び不揮発性メモリ４３を制御する。実施形態において、プロセッサ４１はメモリモジュール４２の内部動作要請に応答して内部動作コマンドを発行する。
メモリモジュール４２はＤＤＲインターフェイスを通じてプロセッサ４１に連結される。メモリモジュール４２は内部動作が必要である場合、プロセッサ４１に内部動作要請を伝送する。また、メモリモジュール４２はプロセッサ４１から受信された内部動作コマンドに応答して内部動作を遂行する。
不揮発性メモリ４３はＤＤＲ－Ｔ（ｔｒａｎｓａｃｔｉｏｎ）インターフェイスを通じてプロセッサ４１に連結される。この時、メモリモジュール４２は不揮発性メモリ４３のキャッシュ機能を遂行する。実施形態において、不揮発性メモリＮＶＭは３Ｄ Ｘｐｏｉｎｔメモリである。一方、不揮発性メモリ４３の内部動作にも本発明が適用できると理解されなければならない。
図１５は本発明の実施形態に係るホスト或いは外部装置の動作方法を例示的に示すフローチャートである。図１５を参照すれば、ホスト或いは外部装置の動作方法は次の通りである。
ホスト或いは外部装置はメモリチャンネルに連結された多様な種類の格納装置（ＤＩＭＭ、ＮＶＤＩＭＭ、ＤＲＡＭ、ＮＶＭ、ＳＳＤ、ｅＭＭＣ、ＳＤ ｃａｒｄ、ＵＦＳ等）から内部動作を遂行するための内部動作時間要請を受信する（Ｓ１１０）。ホスト或いは外部装置は内部動作時間要請に応答して格納等の内部動作を承認するか、或いは拒絶する。ホスト或いは外部装置は内部動作時間要請に対応する内部動作コマンドを発行する。ここで、発行された内部動作コマンドは内部動作時間を含む（Ｓ１２０）。発行された内部動作コマンドは該当格納装置に伝送され、格納装置は内部動作コマンドに応答して内部動作時間の間に内部動作を遂行する。
図１６は本発明の実施形態に係る格納装置の内部動作方法を例示的に示すフローチャートである。図１５及び図１６を参照すれば、格納装置の動作方法は次の通りである。
格納装置は内部政策にしたがって内部動作が必要であるか否かを判別し、内部動作に必要である内部動作時間要請をホスト或いは外部装置に伝送する（Ｓ２１０）。ここで、内部動作時間要請はメッセージ形態、信号形態等の多様な方法によりホスト或いは外部装置に伝送されると理解されるべきである。例えば、格納装置はホスト或いは外部装置に内部動作時間要請を有するメッセージを伝送する。
以後、格納装置はホスト或いは外部装置から内部動作時間承認或いは拒絶を指示する情報を有する内部動作コマンドを受信する（Ｓ２２０）。格納装置は内部動作コマンドに応答して全体的に或いは部分的に内部動作を遂行する（Ｓ２３０）。
実施形態において、内部動作コマンドが内部動作時間承認を指示する情報を含む時、格納装置は内部動作遂行の時、ホスト或いは外部装置から発行された新しいコマンドを無視する。
実施形態において、内部動作コマンドが内部動作時間拒絶を指示する情報を含む時、格納装置はホスト或いは外部装置から発生された新しいコマンドを受信或いは処理する。
一方、格納装置は内部動作を遂行する時、ホスト或いは外部装置から発行された新しいコマンドを受信及びバッファーリングできると理解されなければならない。格納装置はホスト或いは外部装置から受信された新しいコマンドに応答して内部動作をホールディングさせた後、新しいコマンドを優先的に処理することもできる。
一方、本発明はデータサーバーに応用可能である。
図１７は本発明の実施形態に係るデータサーバーシステム５０を例示的に示すブロック図である。図１７を参照すれば、データサーバーシステム５０はデータベース管理システム（ＲＤＢＭＳ）５１、キャッシュサーバー５２、及びアプリケーションサーバー５３を含む。
キャッシュサーバー５２はデータベース管理システム５１からの無効化通知に対応して互いに異なるキー（ｋｅｙ）、値（ｖａｌｕｅ）対を維持し、削除するキー値格納を含む。
データベース管理システム（ＲＤＢＭＳ）５１、キャッシュサーバー５２、及びアプリケーションサーバー５３の中の少なくとも１つは図１乃至図１６において説明したホスト或いは外部装置、メモリモジュールＤＩＭＭ、不揮発性メモリモジュールＮＶＤＩＭＭ、ＤＲＡＭ、或いは不揮発性メモリにより具現される。
一方、詳述した本発明の内容は発明を実施するための具体的な実施形態に過ぎない。本発明は具体的であり実際に利用できる手段のみならず、将来の技術によって活用できる抽象的であり、概念的なアイディアである技術的思想を含む。
１０、２０、４０ コンピューティングシステム
４１ プロセッサ
４２ メモリモジュール
４３、３１０Ｌ、３１０Ｒ 不揮発性メモリ
５０ データサーバーシステム
５１ データベース管理システム
５２ キャッシュサーバー
５３ アプリケーションサーバー
１００、１００ａ ホスト
２００ 格納装置
２１１、２１２、２１３、２１４、２１５、４００ ＤＲＡＭ
２２０ メモリモジュール制御器
３００ 不揮発性メモリモジュール
３２０Ｌ、３２０Ｒ 揮発性メモリ
３３０Ｌ、３３０Ｒ データバッファ
３４０ メモリ制御回路
４１０ メモリセルアレイ
４２０ リフレッシュ制御器

Claims (18)

  1. 格納装置の動作方法であって、
    前記格納装置の内部動作に必要である内部動作時間の情報を含んで前記内部動作の間の前記内部動作の遂行に対する承認（ａｐｐｒｏｖａｌ）を要請する内部動作要請メッセージを、ホスト或いは外部装置に伝送する段階と、
    前記内部動作要請メッセージに対応する前記内部動作時間の間の前記内部動作の遂行に対する承認或いは拒絶（ｒｅｊｅｃｔｉｏｎ）を示す情報を含む内部動作コマンドを前記ホスト或いは外部装置から受信する段階と、
    前記内部動作コマンドが前記内部動作時間の間の前記内部動作の遂行に対する承認を示す情報を含む場合、前記内部動作時間の間に前記内部動作コマンドに対応する前記内部動作を遂行する段階と、を有することを特徴とする格納装置の動作方法。
  2. 前記内部動作要請メッセージを伝送する段階は、非同期コマンド（ａｓｙｎｃｈｒｏｎｏｕｓ ｃｏｍｍａｎｄ）に対応する応答メッセージを通じて前記内部動作時間の情報を含む前記内部動作要請メッセージを前記ホスト或いは外部装置に伝送する段階を含むことを特徴とする請求項１に記載の格納装置の動作方法。
  3. 前記内部動作コマンドを受信する段階は、少なくとも１つのコマンドピン、少なくとも１つのアドレスピン、及び少なくとも１つのＲＦＵ（ｒｅｓｅｒｖｅｄ ｆｕｔｕｒｅ ｕｓｅ）ピンの中の少なくとも１つを介して前記内部動作コマンドを受信する段階を含むことを特徴とする請求項１に記載の格納装置の動作方法。
  4. 前記内部動作を遂行する段階は、前記内部動作コマンドに応答して前記格納装置の全てのバンク或いは一部のバンクに対する内部動作を遂行する段階を含むことを特徴とする請求項１に記載の格納装置の動作方法。
  5. 前記動作方法は、前記内部動作コマンドが前記内部動作時間の間の前記内部動作の遂行に対する承認を示す情報を含む場合、前記ホスト或いは外部装置から発行された新たなコマンドを無視する段階をさらに含むことを特徴とする請求項１に記載の格納装置の動作方法。
  6. 前記動作方法は、前記内部動作コマンドが前記内部動作時間の間の前記内部動作の遂行に対する拒絶を示す情報を含む場合、前記ホスト或いは外部装置から発行された新たなコマンドを処理する段階を含むことを特徴とする請求項１に記載の格納装置の動作方法。
  7. 前記内部動作は、リフレッシュ動作、タイミング調節動作、内部データ伝送動作の中の少なくとも１つを含むことを特徴とする請求項１に記載の格納装置の動作方法。
  8. 前記格納装置は、ＤＩＭＭ（ｄｕａｌ ｉｎ－ｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）、ＮＶＤＩＭＭ（ｎｏｎｖｏｌａｔｉｅｌ ｄｕａｌ ｉｎ－ｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）、ＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）、ＵＦＳ（ｕｎｉｖｅｒｓａｌ ｆｌａｓｈ ｓｔｏｒａｇｅ）、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）、ＳＤ（ｓｅｃｕｒｅ ｄｉｇｉｔａｌ）カード、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ｎａｎｄ ｆｌａｓｈ ｍｅｍｏｒｙ、ｖｅｒｔｉｃａｌ ｎａｎｄ ｆｌａｓｈ ｍｅｍｏｒｙ、ＰＲＡＭ（ｐｈａｓｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、及びＲＲＡＭ（登録商標）（ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）の中のいずれか１つを含むことを特徴とする請求項１に記載の格納装置の動作方法。
  9. 少なくとも１つの揮発性メモリと、
    少なくとも１つの不揮発性メモリと、
    前記少なくとも１つの揮発性メモリ及び前記少なくとも１つの不揮発性メモリを制御するメモリ制御回路と、を備え、
    前記メモリ制御回路は、
    内部動作が必要であると判別された時、前記少なくとも１つの揮発性メモリ又は前記少なくとも１つの不揮発性メモリの内部動作に必要である内部動作時間の情報を含んで前記内部動作の間の前記内部動作の遂行に対する承認（ａｐｐｒｏｖａｌ）を要請する内部動作要請メッセージを、ホスト或いは外部装置に伝送し、
    前記内部動作要請メッセージに対応する前記内部動作時間の間の前記内部動作の遂行に対する承認或いは拒絶（ｒｅｊｅｃｔｉｏｎ）を示す情報を含む内部動作コマンドを前記ホスト或いは外部装置から受信し、
    前記内部動作コマンドが前記内部動作時間の間の前記内部動作の遂行に対する承認を示す情報を含む場合、前記内部動作時間の間に前記内部動作コマンドに対応する前記内部動作を遂行することを特徴とする不揮発性メモリモジュール。
  10. 前記メモリ制御回路は、前記内部動作時間の間の前記内部動作を遂行している間、前記ホスト或いは外部装置から発行された新たなコマンドを無視することを特徴とする請求項９に記載の不揮発性メモリモジュール。
  11. 前記メモリ制御回路は、前記内部動作時間の間の前記内部動作の遂行に対する拒絶を示す情報を含む前記内部動作コマンドを受信した場合、前記ホスト或いは外部装置から発行された新たなコマンドを処理することを特徴とする請求項９に記載の不揮発性メモリモジュール。
  12. 前記メモリ制御回路は、少なくとも１つのコマンドピン、少なくとも１つのアドレスピン、及び少なくとも１つのＲＦＵ（ｒｅｓｅｒｖｅｄ ｆｕｔｕｒｅ ｕｓｅ）ピンの中の少なくとも１つを介して前記内部動作コマンドを受信することを特徴とする請求項９に記載の不揮発性メモリモジュール。
  13. 前記メモリ制御回路は、少なくとも１つのデータピン及び少なくとも１つのデータストローブピンの中の少なくとも１つを介して前記内部動作要請メッセージを前記ホスト或いは外部装置に伝送することを特徴とする請求項９に記載の不揮発性メモリモジュール。
  14. 前記メモリ制御回路は、少なくとも１つのメッセージピンを介して信号のトグリングを通じて前記内部動作要請メッセージを前記ホスト或いは外部装置に伝送することを特徴とする請求項９に記載の不揮発性メモリモジュール。
  15. 前記内部動作は、前記少なくとも１つの揮発性メモリと前記少なくとも１つの不揮発性メモリとの間のデータ伝送動作を含むことを特徴とする請求項９に記載の不揮発性メモリモジュール。
  16. 前記内部動作コマンドは、前記少なくとも１つの揮発性メモリ又は前記少なくとも１つの不揮発性メモリの、全てのバンクに対する内部動作を指示する第１内部動作コマンド、或いはシングルバンクに対する内部動作を指示する第２内部動作コマンドを含むことを特徴とする請求項９に記載の不揮発性メモリモジュール。
  17. 格納装置の動作方法であって、
    前記格納装置の内部動作時間の情報を前記格納装置のバッファ領域に格納する段階と、

    内部動作の間の前記内部動作の遂行に対する承認（ａｐｐｒｏｖａｌ）を要請する内部動作要請メッセージを、ホスト或いは外部装置に伝送する段階と、
    前記内部動作時間の情報を抽出するための読出しコマンドを受信した時、前記バッファ領域に格納された前記内部動作時間の情報を読み出し、前記読み出された内部動作時間の情報を、前記ホスト或いは外部装置に伝送する段階と、
    前記内部動作要請メッセージに対応する前記内部動作時間の間の前記内部動作の遂行に対する承認或いは拒絶（ｒｅｊｅｃｔｉｏｎ）を示す情報を含む内部動作コマンドを前記ホスト或いは外部装置から受信する段階と、
    前記内部動作コマンドが前記内部動作時間の間の前記内部動作の遂行に対する承認を示す情報を含む場合、前記内部動作時間の間に前記内部動作コマンドに対応する前記内部動作を遂行する段階と、を有することを特徴とする格納装置の動作方法。
  18. 少なくとも１つの揮発性メモリと、
    少なくとも１つの不揮発性メモリと、
    前記少なくとも１つの揮発性メモリ及び前記少なくとも１つの不揮発性メモリを制御するメモリ制御回路と、を備え、
    前記メモリ制御回路は、
    内部動作が必要であると判別された時、前記少なくとも１つの揮発性メモリ又は前記少なくとも１つの不揮発性メモリの内部動作時間の情報を前記少なくとも１つの揮発性メモリ又は前記少なくとも１つの不揮発性メモリのバッファ領域に格納し、
    前記内部動作の間の前記内部動作の遂行に対する承認（ａｐｐｒｏｖａｌ）を要請する内部動作要請メッセージを、ホスト或いは外部装置に伝送し、
    前記内部動作時間の情報を抽出するための読出しコマンドを受信した時、前記バッファ領域に格納された前記内部動作時間の情報を読み出し、前記読み出された内部動作時間の情報を、前記ホスト或いは外部装置に伝送し、
    前記内部動作要請メッセージに対応する前記内部動作時間の間の前記内部動作の遂行に対する承認或いは拒絶（ｒｅｊｅｃｔｉｏｎ）を示す情報を含む内部動作コマンドを前記ホスト或いは外部装置から受信し、
    前記内部動作コマンドが前記内部動作時間の間の前記内部動作の遂行に対する承認を示す情報を含む場合、前記内部動作時間の間に前記内部動作コマンドに対応する前記内部動作を遂行することを特徴とする不揮発性メモリモジュール。
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