KR102021401B1 - 메모리 장치 - Google Patents

메모리 장치 Download PDF

Info

Publication number
KR102021401B1
KR102021401B1 KR1020120095668A KR20120095668A KR102021401B1 KR 102021401 B1 KR102021401 B1 KR 102021401B1 KR 1020120095668 A KR1020120095668 A KR 1020120095668A KR 20120095668 A KR20120095668 A KR 20120095668A KR 102021401 B1 KR102021401 B1 KR 102021401B1
Authority
KR
South Korea
Prior art keywords
refresh
command
mode
activated
memory device
Prior art date
Application number
KR1020120095668A
Other languages
English (en)
Other versions
KR20140029839A (ko
Inventor
이요셉
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120095668A priority Critical patent/KR102021401B1/ko
Priority to US13/717,944 priority patent/US8873326B2/en
Publication of KR20140029839A publication Critical patent/KR20140029839A/ko
Application granted granted Critical
Publication of KR102021401B1 publication Critical patent/KR102021401B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/402—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

메모리 장치는, 각각 자신에 대응하는 리프레쉬 신호에 응답하여 리프레쉬되는 다수의 메모리 블록; 외부 입력 커맨드를 디코딩해 내부 리프레쉬 커맨드를 생성하는 커맨드 디코더; 제1모드의 설정시에는 상기 내부 리프레쉬 커맨드가 활성화될 때마다 한번에 제1개수의 메모리 블록에 대응하는 리프레쉬 신호들을 활성화하고, 제2모드의 설정시에는 상기 내부 리프레쉬 커맨드가 활성화될 때마다 한번에 제2개수 -상기 제2개수는 상기 제1개수보다 더 적은 개수임- 의 메모리 블록에 대응하는 리프레쉬 신호들을 활성화하는 리프레쉬 제어부; 및 상기 리프레쉬 신호들 중 미리 정해진 하나의 리프레쉬 신호의 활성화시마다 상기 메모리 블록들로 전달되는 로우 어드레스의 값을 변경시키는 어드레스 카운터를 포함한다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것으로, 더욱 상세하게는 메모리 장치의 리프레쉬 기술에 관한 것이다.
메모리장치의 메모리셀은 스위치역할을 하는 트랜지스터와 전하(데이터)를 저장하는 캐패시터로 구성되어 있다. 메모리 셀 내의 캐패시터에 전하가 있는가 없는가에 따라, 즉 캐패시터의 단자 전압이 높은가 낮은가에 따라 데이터의 '하이'(논리 1), '로우'(논리 0)를 구분한다.
데이터의 보관은 캐패시터에 전하가 축적된 형태로 되어 있는 것이므로 원리적으로는 전력의 소비가 없다. 그러나 MOS트랜지스터의 PN결합 등에 의한 누설 전류가 있어서 캐패시터에 저장된 초기의 전하량이 소멸 되므로 데이터가 소실될 수 있다. 이를 방지하기 위해서 데이터를 잃어버리기 전에 메모리 셀 내의 데이터를 읽어서 그 읽어낸 정보에 맞추어 다시금 정상적인 전하량을 재충전해 주어야 한다. 이러한 동작은 주기적으로 반복되어야만 데이터의 기억이 유지되는데, 이러한 셀 전하의 재충전 과정을 리프레쉬(refresh) 동작이라 한다.
리프레쉬 동작은 메모리 콘트롤러로부터 메모리 장치로 리프레쉬 명령이 인가될 때마다 수행되는 오토 리프레쉬 동작과, 메모리 콘트롤러가 리프레쉬 구간만 설정해주면 메모리 장치 자체적으로 수행하는 셀프 리프레쉬 동작으로 나뉘어진다. 한편, 현재의 오토 리프레쉬 동작은 메모리 콘트롤러가 메모리 장치로 리프레쉬 명령을 인가할 때마다 메모리 장치 내부의 모든 뱅크 각각에서 하나의 로우를 리프레쉬 하는 것으로 정의되어 있다. 그런데, 오토 리프레쉬 동작시에 모든 뱅크가 동시에 리프레쉬되므로 메모리 장치의 순간적인 전류 소모량이 늘어나며 이로 인해 파워 부족 및 노이즈 증가 등의 문제가 야기된다. 따라서, 이를 해결하기 위한 기술이 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 오토 리프레쉬 명령의 인가시마다 전체 뱅크가 리프레쉬되는 모드, 일부의 뱅크가 리프레쉬되는 모드 등을 지원하며, 뱅크별로 독립적인 리프레쉬 동작이 수행되면서도 리프레쉬 동작시 사용되는 어드레스 카운터를 공유할 수 있는 기술을 제공하고자 하는데 그 목적이 있다.
또한, 여러 모드가 지원되는 오토 리프레쉬 동작과 병행하여 셀프 리프레쉬 동작을 지원하는 기술을 제공하고자 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 메모리 장치는, 각각 자신에 대응하는 리프레쉬 신호에 응답하여 리프레쉬되는 다수의 메모리 블록; 외부 입력 커맨드를 디코딩해 내부 리프레쉬 커맨드를 생성하는 커맨드 디코더; 제1모드의 설정시에는 상기 내부 리프레쉬 커맨드가 활성화될 때마다 한번에 제1개수의 메모리 블록에 대응하는 리프레쉬 신호들을 활성화하고, 제2모드의 설정시에는 상기 내부 리프레쉬 커맨드가 활성화될 때마다 한번에 제2개수 -상기 제2개수는 상기 제1개수보다 더 적은 개수임- 의 메모리 블록에 대응하는 리프레쉬 신호들을 활성화하는 리프레쉬 제어부; 및 상기 리프레쉬 신호들 중 미리 정해진 하나의 리프레쉬 신호의 활성화시마다 상기 메모리 블록들로 전달되는 로우 어드레스의 값을 변경시키는 어드레스 카운터를 포함한다.
또한, 본 발명의 다른 실시예에 따른 메모리 장치는, 각각 자신에 대응하는 리프레쉬 신호에 응답하여 리프레쉬되는 다수의 메모리 블록; 외부 입력 커맨드를 디코딩해 내부 리프레쉬 커맨드, 셀프 리프레쉬 진입 커맨드 및 셀프 리프레쉬 종료 커맨드를 생성하는 커맨드 디코더; 상기 셀프 리프레쉬 진입 커맨드의 활성화에 응답해 셀프 리프레쉬 커맨드를 주기적으로 활성화하기 시작하고, 상기 셀프 리프레쉬 종료 커맨드의 활성화에 응답해 상기 셀프 리프레쉬 커맨드의 활성화를 중지하는 셀프 리프레쉬 제어부; 제1모드의 설정시에는 상기 내부 리프레쉬 커맨드와 상기 셀프 리프레쉬 커맨드 중 하나의 신호가 활성화될 때마다 한번에 제1개수의 메모리 블록에 대응하는 리프레쉬 신호들을 활성화하고, 제2모드의 설정시에는 상기 내부 리프레시 커맨드와 상기 셀프 리프레쉬 커맨드 중 하나의 신호가 활성화될 때마다 한번에 제2개수 -상기 제2개수는 상기 제1개수보다 더 적은 개수임- 의 메모리 블록에 대응하는 리프레쉬 신호들을 활성화하는 리프레쉬 제어부; 및 상기 리프레쉬 신호들 중 미리 정해진 하나의 리프레쉬 신호의 활성화시마다 상기 메모리 블록들로 전달되는 로우 어드레스의 값을 변경시키는 어드레스 카운터를 포함한다.
또한, 본 발명의 또 다른 실시예에 따른 메모리 장치는, 각각 자신에 대응하는 리프레쉬 신호에 응답하여 리프레쉬되는 다수의 메모리 블록; 외부 입력 커맨드를 디코딩해 내부 리프레쉬 커맨드, 셀프 리프레쉬 진입 커맨드 및 셀프 리프레쉬 종료 커맨드를 생성하는 커맨드 디코더; 상기 셀프 리프레쉬 진입 커맨드의 활성화에 응답해 셀프 리프레쉬 커맨드를 주기적으로 활성화하기 시작하고, 상기 셀프 리프레쉬 종료 커맨드의 활성화에 응답해 상기 셀프 리프레쉬 커맨드의 활성화를 중지하는 셀프 리프레쉬 제어부; 제1모드의 설정시에는 상기 내부 리프레쉬 커맨드가 활성화될 때마다 상기 다수의 메모리 블록 전체에 대응하는 리프레쉬 신호들을 활성화하고, 제2모드의 설정시에는 상기 내부 리프레쉬 커맨드가 활성화될 때마다 제2개수 -제2개수는 전체 메모리 블록의 개수보다 적은 개수임- 의 메모리 블록에 대응하는 리프레쉬 신호들을 활성화하고, 상기 셀프 리프레쉬 커맨드가 활성화될 때마다 상기 제1모드 및 상기 제2모드의 설정과 상관없이 상기 다수의 메모리 블록 전체에 대응하는 리프레쉬 신호들을 활성화하는 리프레쉬 제어부; 및 상기 리프레쉬 신호들 중 미리 정해진 하나의 리프레쉬 신호의 활성화시마다 상기 메모리 블록들로 전달되는 로우 어드레스의 값을 변경시키는 어드레스 카운터를 포함한다.
본 발명에 따르면, 리프레쉬 명령에 의해 전체 뱅크가 리프레쉬되는 모드 및 일부 뱅크가 리프레쉬되는 모드를 지원하면서도 하나의 어드레스 카운터로 모든 리프레쉬 동작을 지원하는 것이 가능하다는 장점이 있다.
또한, 동일한 회로를 이용하여 셀프 리프레쉬 동작도 지원 가능하다는 장점이 있다.
도 1은 리프레쉬 모드가 제1모드로 설정된 경우에 메모리 장치의 리프레쉬 동작을 도시한 도면.
도 2는 리프레쉬 모드가 제2모드로 설정된 경우에 메모리 장치의 리프레쉬 동작을 도시한 도면.
도 3은 리프레쉬 모드가 제3모드로 설정된 경우에 메모리 장치의 리프레쉬 동작을 도시한 도면.
도 4는 본 발명의 일실시예에 따른 메모리 장치의 구성도.
도 5는 본 발명의 다른 실시예에 따른 메모리 장치의 구성도.
도 6은 본 발명의 또 다른 실시예에 따른 메모리 장치의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1 내지 도 3은 리프레쉬 모드에 따른 메모리 장치의 리프레쉬 동작을 설명하기 위한 도면이다.
도 1은 리프레쉬 모드가 제1모드로 설정된 경우에 메모리 장치의 리프레쉬 동작을 도시한다. 제1모드는 FGR(Fine Granularity refresh)1 모드일 수 있다. 제1모드에서는 메모리 장치로 리프레쉬 커맨드가 인가될 때마다 전체 뱅크 그룹에서 각각 하나의 로우(row)가 리프레쉬된다. 도 1을 참조하면, 리프레쉬 커맨드(101)의 인가에 응답해 뱅크 그룹0 내지 뱅크 그룹3이 리프레쉬되는 것을 확인할 수 있다. 참고로, 도 1의 BG0_REF 내지 BG3_REF는 해당 뱅크 그룹이 리프레쉬되는 것을 나타낸다. 또한, 리프레쉬 커맨드(102)의 인가에 응답해 뱅크 그룹0 내지 뱅크 그룹3이 리프레쉬된다. 여기서 리프레쉬 커맨드(102)의 인가시에는 리프레쉬 커맨드(101)의 인가시에 리프레쉬 되었던 로우 다음의 로우가 리프레쉬된다. 예를 들어, 리프레쉬 커맨드(101)의 인가시에 뱅크 그룹0 내지 뱅크 그룹3의 100번 로우가 리프레쉬되었다면, 리프레쉬 커맨드(102)의 인가시에는 뱅크 그룹0 내지 뱅크 그룹3의 101번 로우가 리프레쉬된다. 제1모드시에는 한번의 리프레쉬 커맨드에 응답해 모든 뱅크 그룹이 리프레쉬되므로, 리프레쉬 동작 구간, 즉 tRFC(refresh cycle), 이 비교적 크게 설정된다. 참고로, BG0_REF 내지 BG3_REF는 약간의 시간차이를 두고 활성화되는 것을 확인할 수 있는데, 이는 리프레쉬 동작에 의한 순간 전류(peak current)를 줄이기 위함이다. 도 1과 다르게 BG0_REF 내지 BG3_REF가 동시에 활성화될 수도 있다.
도 2는 리프레쉬 모드가 제2모드로 설정된 경우에 메모리 장치의 리프레쉬 동작을 도시한다. 제2모드는 FGR2 모드일 수 있다. 제2모드에서는 메모리 장치로 리프레쉬 커맨드가 인가될 때마다 전체 뱅크 그룹 중 절반의 뱅크 그룹에서 각각 하나의 로우가 리프레쉬된다. 도 2를 참조하면, 리프레쉬 커맨드(201)의 인가에 응답해 뱅크 그룹0과 뱅크 그룹1이 리프레쉬되고, 리프레쉬 커맨드(202)의 인가에 응답해 뱅크 그룹2와 뱅크 그룹3이 리프레쉬되는 것을 확인할 수 있다. 리프레쉬 커맨드(202)의 다음번에 다시 리프레쉬 커맨드(203)가 인가되면, 다시 뱅크 그룹0과 뱅크 그룹1이 리프레쉬된다. 이때 뱅크 그룹0과 뱅크 그룹1 내부에서 리프레쉬되는 로우는 리프레쉬 커맨드(201)시에 리프레쉬 되었던 로우의 다음 로우이다. 제2모드시에는 한번의 리프레쉬 커맨드에 응답해 전체 뱅크 그룹 중 절반의 뱅크 그룹이 리프레쉬되므로, 리프레쉬 동작 구간, 즉 tRFC, 이 제1모드에서 보다는 작게 설정된다.
도 3은 리프레쉬 모드가 제3모드로 설정된 경우에 메모리 장치의 리프레쉬 동작을 도시한다. 제3모드는 FGR4 모드일 수 있다. 제3모드에서는 메모리 장치로 리프레쉬 커맨드가 인가될 때마다 전체 뱅크 그룹 중 1/4의 뱅크 그룹에서 각각 하나의 로우가 리프레쉬된다. 도 3을 참조하면, 리프레쉬 커맨드(301)의 인가에 응답해 뱅크 그룹0이 리프레쉬 되고, 리프레쉬 커맨드(302)의 인가에 응답해 뱅크 그룹1이 리프레쉬 되고, 리프레쉬 커맨드(303)의 인가에 응답해 뱅크 그룹2가 리프레쉬 되고, 리프레쉬 커맨드(304)의 인가에 응답해 뱅크 그룹3이 리프레쉬 되는 것을 확인할 수 있다. 리프레쉬 커맨드(304)의 다음번에 다시 리프레쉬 커맨드(미도시)가 인가되면, 다시 뱅크 그룹0이 리프레쉬된다. 이때 뱅크 그룹0에서 리프레쉬되는 로우는 리프레쉬 커맨드(201)시에 리프레쉬 되었던 로우의 다음 로우이다. 제3모드시에는 한번의 리프레쉬 커맨드에 응답해 전체 뱅크 그룹 중 1/4의 뱅크 그룹이 리프레쉬되므로, 리프레쉬 동작 구간, 즉 tRFC, 이 제2모드에서 보다 더 작게 설정된다.
도 4는 본 발명의 일실시예에 따른 메모리 장치의 구성도이다.
도 4를 참조하면, 메모리 장치는, 커맨드 입력부(410), 어드레스 입력부(420), 커맨드 디코더(430), 설정 회로(440), 리프레쉬 제어부(450), 어드레스 카운터(460) 및 뱅크 그룹들(BG0~BG3)을 포함한다. 도 4에서는 메모리 장치에서 리프레쉬 동작과 관련된 구성만을 도시하였으며, 그 이외에 리드, 라이트 등 본 발명과 직접적인 관련이 없는 동작과 관련된 구성은 그 도시를 생략하였다.
커맨드 입력부(410)는 메모리 콘트롤러로부터 인가되는 커맨드(CMDs)를 수신하며, 어드레스 입력부(420)는 메모리 콘트롤러로부터 인가되는 어드레스(ADDs)를 수신한다. 커맨드(CMDs)와 어드레스(ADDs) 각각은 멀티 비트의 신호들을 포함한다.
커맨드 디코더(430)는 커맨드 입력부(410)를 통해 입력된 커맨드(CMDs)를 디코딩해 설정 커맨드(MRS)와 내부 리프레쉬 명령(REF)을 생성한다. 입력된 커맨드 신호들(CMDs)의 조합이 설정 커맨드(MRS: Mode Register Set)에 대응하면 설정 커맨드(MRS)를 활성화하고, 입력된 커맨드 신호들(CMDs)의 조합이 내부 리프레쉬 커맨드(REF)를 나타내면 내부 리프레쉬 커맨드(REF)를 활성화한다. 이 이외에도, 커맨드 디코더(430)는 입력된 커맨드 신호들(CMDs)을 디코딩해 액티브(active), 프리차지(precharge), 리드(read), 라이트(write), 셀프 리프레쉬 진입(self refresh entry) 및 셀프 리프레쉬 종료(self resresh exit) 등의 메모리 장치에서 사용하는 커맨드들을 생성한다.
설정회로(440)는 설정 커맨드(MRS)의 활성화시에 어드레스 입력부(420)를 통해 입력된 어드레스(ADDs)를 이용하여 리프레쉬 모드를 설정한다. 리프레쉬 모드는 제1모드, 제2모드 및 제3모드가 있을 수 있다. 설정회로(440)가 설정하는 리프레쉬 모드는 결국, 메모리 콘트롤러가 지시하는 리프레쉬 모드가 된다. 설정회로(440)로부터 출력되는 신호(MODE1)는 메모리 콘트롤러에 의해 제1모드의 설정이 지시되었음을 나타내는 신호이고, 신호(MODE2)는 메모리 콘트롤러에 의해 제2모드의 설정이 지시되었음을 나타내는 신호이고, 신호(MODE3)는 메모리 콘트롤러에 의해 제3모드의 설정이 지시되었음을 나타내는 신호이다.
리프레쉬 제어부(450)는 설정회로(440)에서 설정된 모드(MODE1~MODE3)와 내부 리프레쉬 커맨드(REF)에 응답해 메모리의 리프레쉬 동작을 제어한다. 리프레쉬 제어부(450)의 리프레쉬 동작 제어는 리프레쉬 신호들(BG0_REF~BG3_REF)을 활성화하는 것에 의해 이루어진다. 리프레쉬 제어부(450)는 제1모드의 설정시에는 내부 리프레쉬 커맨드(REF)가 활성화될 때마다 도 1과 같이 리프레쉬 신호들(BG0_REF~BG3_REF)을 활성화하고, 제2모드의 설정시에는 내부 리프레쉬 커맨드(REF)가 활성화될 때마다 도 2과 같이 리프레쉬 신호들(BG0_REF~BG3_REF)을 활성화하고, 제3모드의 설정시에는 내부 리프레쉬 커맨드(REF)가 활성화될 때마다 도 3과 같이 리프레쉬 신호들(BG0_REF~BG3_REF)을 활성화한다.
어드레스 카운터(460)는 리프레쉬 신호들(BG0_REF~BG3_REF) 중 미리 정해진 하나의 리프레쉬 신호(BG3_REF)의 활성화시마다 뱅크 그룹들(BG0~BG3)로 전달되는 로우 어드레스(R_ADD)의 값을 변경시킨다. 예를 들어, 리프레쉬 신호가 활성화될 때마다 로우 어드레스(R_ADD)의 값을 1씩 증가시킬 수 있다. 여기서, 로우 어드레스(R_ADD)의 값을 1씩 증가시킨다는 것은 이전에 N번 로우가 선택되었다면 다음번에는 N+1번 로우가 선택되도록 로우 어드레스(R_ADD)를 변화시킨다는 것을 의미한다. 미리 정해진 하나의 리프레쉬 신호는 리프레쉬 신호들(BG0_REF~BG3_REF) 중 어느 하나의 리프레쉬 신호이기만 하면 된다. 그러나, 모든 뱅크 그룹(BG0~BG3)이 한번씩 리프레쉬된 이후에 로우 어드레스(R_ADD)를 변경시키는 것이 보다 안정적인 동작을 보장할 수 있으므로, 리프레쉬 신호들(BG0_REF~BG3_REF) 중 가장 나중에 활성화되는 리프레쉬 신호가 어드레스 카운터(460)로 입력되는 리프레쉬 신호인 것이 바람직하다. 리프레쉬 신호(REF_BG3)는 어떤 리프레쉬 모드에서든지 다른 리프레쉬 신호들(BG0_REF~BG2_REF)보다 먼저 활성화되지 않으며, 최소한 다른 리프레쉬 신호와 동시에 활성화되거나 가장 나중에 활성화되므로, 리프레쉬 신호(BG3_REF)가 리프레쉬 신호들(BG0_REF~BG3_REF) 중 가장 나중에 활성화되는 리프레쉬 신호가 된다. 참고로, 어드레스 카운터(460)에서 생성되는 로우 어드레스(R_ADD)는 리프레쉬 동작 중에만 사용되며, 리드 및 라이트 동작 중에는 사용되지 않는다. 리드 및 라이트 동작 중에는 어드레스 카운터(460)에서 생성된 로우 어드레스(R_ADD)가 아니라 메모리 장치 외부로부터 입력된 어드레스가 사용된다.
뱅크 그룹들(BG0~BG3) 각각은 적어도 하나 이상의 뱅크들을 포함한다. 도 4에서는 메모리 장치 내부에 16개의 뱅크(BK0~BK15)가 존재하고 4개의 뱅크가 하나의 뱅크 그룹으로 분류되어 모두 4개의 뱅크 그룹(BG0~BG3)을 형성하는 것을 도시하였으나, 뱅크 그룹 및 뱅크의 개수는 설계에 따라 얼마든지 변경 가능함은 당연하다. 뱅크 그룹들(BG0~BG3)은 자신에 대응하는 리프레쉬 신호(BG0_REF~BG2_REF)에 응답해 리프레쉬된다. 예를 들어, 리프레쉬 신호(BG0_REF)가 활성화되면 뱅크 그룹(BG0) 내부의 모든 뱅크들(BK0~BK3)에서 로우 어드레스에(R_ADD) 의해 선택된 로우(row)가 리프레쉬된다. 마찬가지로, 리프레쉬 신호(BG2_REF)가 활성화되면 뱅크 그룹(BG2) 내부의 모든 뱅크들(BK8~BK11)에서 로우 어드레스(R_ADD)에 의해 선택된 로우가 리프레쉬된다.
도 4의 실시예에 따르면, 내부 리프레쉬 커맨드(REF)가 아니라 각각의 뱅크 그룹들(BG0~BG3) 대응하는 리프레쉬 신호들(BG0_REF~BG2_REF) 중 하나의 리프레쉬 신호(BG3_REF)를 이용하여 어드레스 카운터(460)가 카운팅하는 어드레스(R_ADD)를 변경시킨다. 따라서, 리프레쉬 모드에 따라 뱅크 그룹들(BG0~BG3) 별로 독립적인 리프레쉬 동작이 수행되도록 하면서도, 뱅크 그룹들(BG0~BG3)이 하나의 어드레스 카운터(460)를 공유하는 것이 가능하게 한다는 장점이 있다.
도 5는 본 발명의 다른 실시예에 따른 메모리 장치의 구성도이다.
도 5의 실시예는 도 4의 실시예에서 셀프 리프레쉬 제어부(570)를 더 포함한다. 도 5의 실시예에서는 셀프 리프레쉬 동작이 오토 리프레쉬 동작과 동일한 방식으로 수행된다.
셀프 리프레쉬 제어부(570)는 커맨드 디코더(430)에서 생성되는 셀프 리프레쉬 진입 커맨드(SREF_ENTRY)와 셀프 리프레쉬 종료 커맨드(SREF_EXIT)에 응답하여 동작한다. 셀프 리프레쉬 제어부(570)는 셀프 리프레쉬 진입 커맨드(SREF_ENTRY)의 활성화 시점으로부터 셀프 리프레쉬 커맨드(SREF)를 주기적으로 활성화시키고, 셀프 리프레쉬 종료 커맨드(SREF_EXIT)의 활성화 시점으로부터는 셀프 리프레쉬 커맨드(SREF)의 주기적인 활성화를 중지한다. 즉, 셀프 리프레쉬 제어부(570)는 셀프 리프레쉬 동작 구간 동안에 주기적으로 셀프 리프레쉬 커맨드(SREF)를 활성화한다. 셀프 리프레쉬 동작 구간 동안에는 메모리 장치 자체적으로 주기적인 리프레쉬 동작을 수행해야 하는데, 셀프 리프레쉬 제어부가 주기적인 리프레쉬 동작을 위한 내부 커맨드(SREF)를 생성한다.
셀프 리프레쉬 제어부(570)가 셀프 리프레쉬 커맨드(SREF)를 활성화하는 주기는 어떠한 리프레쉬 모드가 설정되었느냐에 따라 서로 다르게 설정된다. 셀프 리프레쉬 커맨드(SREF)의 활성화 주기는 제1모드에서 제3모드로 갈수록 더 짧아진다. 예를 들어, 제1모드에서 셀프 리프레쉬 커맨드(SREF)가 A시간마다 활성화된다면, 제2모드에서는 셀프 리프레쉬 커맨드(SREF)가 A/2시간마다 활성화되고, 제3모드에서는 셀프 리프레쉬 커맨드(SREF)가 A/4시간마다 활성화된다. 이는, 제1모드에서 셀프 리프레쉬 커맨드가 한번 활성화될 때마다 리프레쉬되는 뱅크의 개수(예, 16개)가, 제2모드에서 셀프 리프레쉬 커맨드가 한번 활성화될 때마다 리프레쉬되는 뱅크의 개수(예, 8개)의 2배이고, 제3모드에서 셀프 리프레쉬 커맨드가 한번 활성화될 때마다 리프레쉬되는 뱅크의 개수(예, 4개)의 4배이기 때문이다. 셀프 리프레쉬 제어부(570)는 셀프 리프레쉬 진입 커맨드(SREF_ENTRY)의 활성화 시점으로부터 셀프 리프레쉬 종료 커맨드(SREF_EXIT)의 활성화 시점까지 동작하고, 모드 신호들(MODE1~MODE3)에 따라 주기가 달라지는 주기파(SREF)를 생성하는 오실레이터를 이용하여 설계될 수 있다.
셀프 리프레쉬 제어부(570)에서 생성된 셀프 리프레쉬 커맨드(SREF)는 오아게이트(551)를 통해 리프레쉬 제어부(450)로 입력된다. 그리고, 리프레쉬 제어부(450), 어드레스 카운터(460) 및 뱅크 그룹(BG0~BG3)들은 커맨드(CMDs)를 통해 생성된 내부 리프레쉬 커맨드(REF, 즉 오토 리프레쉬 커맨드)가 활성화되는 경우와 셀프 리프레쉬 제어부(570)에서 생성된 셀프 리프레쉬 커맨드(SREF)가 활성화되는 경우 모두 동일하게 동작한다. 즉, 메모리 장치의 셀프 리프레쉬 동작은 셀프 리프레쉬 제어부(570)로부터 생성된 셀프 리프레쉬 커맨드(SREF)에 의해 수행된다는 점을 제외하면 오토 리프레쉬와 동일하게 수행된다.
도 5의 실시예에 따르면, 도 4의 실시예에 간단한 구성을 추가하는 것만으로 셀프 리프레쉬 동작도 오토 리프레쉬 동작과 동일하게 제어하는 것이 가능해진다.
도 6은 본 발명의 또 다른 실시예에 따른 메모리 장치의 구성도이다.
도 6의 실시예는 도 4의 실시예에서 셀프 리프레쉬 제어부(670)를 더 포함하고, 리프레쉬 제어부(650)의 동작이 변경된다. 도 6의 실시예에서는 셀프 리프레쉬 동작이 오토 리프레쉬 동작과는 다르게 리프레쉬 모드의 구별 없이 수행된다.
셀프 리프레쉬 제어부(670)는 커맨드 디코더(430)에서 생성되는 셀프 리프레쉬 진입 커맨드(SREF_ENTRY)와 셀프 리프레쉬 종류 커맨드(SREF_EXIT)에 응답하여 동작한다. 셀프 리프레쉬 제어부(670)는 셀프 리프레쉬 진입 커맨드(SREF_ENTRY)의 활성화 시점으로부터 셀프 리프레쉬 커맨드(SREF)를 주기적으로 활성화시키고, 셀프 리프레쉬 종료 커맨드(SREF_EXIT)의 활성화시점으로부터는 셀프 리프레쉬 커맨드(SREF)의 주기적인 활성화를 중지한다. 즉, 셀프 리프레쉬 제어부(670)는 셀프 리프레쉬 동작 구간 동안에 주기적으로 셀프 리프레쉬 커맨드(SREF)를 활성화한다. 도 6의 실시예에서는 도 5의 실시예와 다르게 셀프 리프레쉬 제어부(670)의 셀프 리프레쉬 커맨드(SREF) 활성화 주기가 리프레쉬 모드에 따라 변경되지 않는다. 이는 도 6의 실시예에서는 셀프 리프레쉬 동작은 리프레쉬 모드의 설정에 따라 변경되지 않기 때문이다.
리프레쉬 제어부(650)는 내부 리프레쉬 커맨드(REF), 모드 신호들(MODE1~MODE3) 및 셀프 리프레쉬 커맨드(SEREF)를 입력받는다. 내부 리프레쉬 커맨드(REF)가 활성화되는 경우에 리프레쉬 제어부의 동작은 도 4의 리프레쉬 제어부(450)와 동일하게 수행된다. 리프레쉬 제어부(650)는 셀프 리프레쉬 커맨드(SREF)가 활성화되는 경우에 모드 신호(MODE1~MODE3)와 상관없이 항상 제1모드가 설정된 것과 동일하게 동작한다. 즉, 리프레쉬 제어부는 셀프 리프레쉬 커맨드(SREF)가 활성화될 때마다 모든 리프레쉬 신호들(BG0_REF~BG3_REF)을 동시에 활성화한다.
어드레스 카운터(460) 및 뱅크 그룹들(BG0~BG3)의 동작은 도 4 및 도 5에서 설명한 것과 동일하므로, 여기서는 이에 대한 더 이상의 상세한 설명을 생략하기로 한다.
도 6의 실시예에 따르면, 도 4의 실시예에 간단한 구성을 추가하는 것으로, 리프레쉬 모드와 상관없이 항상 동일하게 동작하는 셀프 리프레쉬 동작을 수행하는 것이 가능해진다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이 아니며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
410: 커맨드 입력부 420: 어드레스 입력부
430: 커맨드 디코더 440: 설정 회로
450: 리프레쉬 제어부 460: 어드레스 카운터
BG0~BG3: 뱅크 그룹들

Claims (17)

  1. 각각 자신에 대응하는 리프레쉬 신호에 응답하여 리프레쉬되는 다수의 메모리 블록;
    외부 입력 커맨드를 디코딩해 내부 리프레쉬 커맨드를 생성하는 커맨드 디코더;
    제1모드의 설정시에는 상기 내부 리프레쉬 커맨드가 활성화될 때마다 한번에 제1개수의 메모리 블록에 대응하는 리프레쉬 신호들만을 활성화하고, 제2모드의 설정시에는 상기 내부 리프레쉬 커맨드가 활성화될 때마다 한번에 제2개수 -상기 제2개수는 상기 제1개수보다 더 적은 개수임- 의 메모리 블록에 대응하는 리프레쉬 신호들만을 활성화하는 리프레쉬 제어부; 및
    상기 리프레쉬 신호들 중 미리 정해진 하나의 리프레쉬 신호의 활성화시마다 상기 메모리 블록들 전체로 전달되는 로우 어드레스의 값을 변경시키는 어드레스 카운터
    를 포함하는 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 미리 정해진 하나의 리프레쉬 신호는 상기 리프레쉬 신호들 중 가장 나중에 활성화되는 리프레쉬 신호인
    메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 리프레쉬 제어부는
    제3모드가 설정된 경우에, 상기 내부 리프레쉬 커맨드가 활성화될 때마다 한번에 제3개수 -제3개수는 상기 제2개수보다 더 적은 개수임- 의 리프레쉬 신호들만을 활성화하는
    메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서,
    상기 메모리 장치 외부로부터 입력된 신호에 응답해 상기 제1모드, 상기 제2모드 및 상기 제3모드 중 하나의 모드를 설정하기 위한 설정회로
    를 더 포함하는 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서,
    상기 제1개수는 상기 다수의 메모리 블록의 개수와 동일하고, 상기 제2개수는 상기 다수의 메모리 블록의 개수의 절반이고, 상기 제3개수는 상기 다수의 메모리 블록의 개수의 1/4인
    메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 다수의 메모리 블록 각각은 적어도 하나 이상의 뱅크를 포함하는 뱅크 그룹인
    메모리 장치.
  7. 각각 자신에 대응하는 리프레쉬 신호에 응답하여 리프레쉬되는 다수의 메모리 블록;
    외부 입력 커맨드를 디코딩해 내부 리프레쉬 커맨드, 셀프 리프레쉬 진입 커맨드 및 셀프 리프레쉬 종료 커맨드를 생성하는 커맨드 디코더;
    상기 셀프 리프레쉬 진입 커맨드의 활성화에 응답해 셀프 리프레쉬 커맨드를 주기적으로 활성화하기 시작하고, 상기 셀프 리프레쉬 종료 커맨드의 활성화에 응답해 상기 셀프 리프레쉬 커맨드의 활성화를 중지하는 셀프 리프레쉬 제어부;
    제1모드의 설정시에는 상기 내부 리프레쉬 커맨드와 상기 셀프 리프레쉬 커맨드 중 하나의 신호가 활성화될 때마다 한번에 제1개수의 메모리 블록에 대응하는 리프레쉬 신호들만을 활성화하고, 제2모드의 설정시에는 상기 내부 리프레쉬 커맨드와 상기 셀프 리프레쉬 커맨드 중 하나의 신호가 활성화될 때마다 한번에 제2개수 -상기 제2개수는 상기 제1개수보다 더 적은 개수임- 의 메모리 블록에 대응하는 리프레쉬 신호들만을 활성화하는 리프레쉬 제어부; 및
    상기 리프레쉬 신호들 중 미리 정해진 하나의 리프레쉬 신호의 활성화시마다 상기 메모리 블록들 전체로 전달되는 로우 어드레스의 값을 변경시키는 어드레스 카운터
    를 포함하는 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서,
    상기 미리 정해진 하나의 리프레쉬 신호는 상기 리프레쉬 신호들 중 가장 나중에 활성화되는 리프레쉬 신호인
    메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서,
    상기 리프레쉬 제어부는
    제3모드가 설정된 경우에, 상기 내부 리프레쉬 커맨드와 상기 셀프 리프레쉬 커맨드 중 하나의 신호가 활성화될 때마다 한번에 제3개수 -제3개수는 상기 제2개수보다 더 적은 개수임- 의 리프레쉬 신호들만을 활성화하는
    메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서,
    상기 메모리 장치 외부로부터 입력된 신호에 응답해 상기 제1모드, 상기 제2모드 및 상기 제3모드 중 하나의 모드를 설정하기 위한 설정회로
    를 더 포함하는 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서,
    상기 셀프 리프레쉬 제어부가 상기 셀프 리프레쉬 커맨드를 활성화하는 주기는 상기 제1모드, 상기 제2모드 및 상기 제3모드 중 어느 모드가 설정되었느냐에 따라 서로 다른
    메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서,
    상기 제1개수는 상기 다수의 메모리 블록의 개수와 동일하고, 상기 제2개수는 상기 다수의 메모리 블록의 개수의 절반이고, 상기 제3개수는 상기 다수의 메모리 블록의 개수의 1/4인
    메모리 장치.
  13. 각각 자신에 대응하는 리프레쉬 신호에 응답하여 리프레쉬되는 다수의 메모리 블록;
    외부 입력 커맨드를 디코딩해 내부 리프레쉬 커맨드, 셀프 리프레쉬 진입 커맨드 및 셀프 리프레쉬 종료 커맨드를 생성하는 커맨드 디코더;
    상기 셀프 리프레쉬 진입 커맨드의 활성화에 응답해 셀프 리프레쉬 커맨드를 주기적으로 활성화하기 시작하고, 상기 셀프 리프레쉬 종료 커맨드의 활성화에 응답해 상기 셀프 리프레쉬 커맨드의 활성화를 중지하는 셀프 리프레쉬 제어부;
    제1모드의 설정시에는 상기 내부 리프레쉬 커맨드가 활성화될 때마다 상기 다수의 메모리 블록 전체에 대응하는 리프레쉬 신호들을 활성화하고, 제2모드의 설정시에는 상기 내부 리프레쉬 커맨드가 활성화될 때마다 제2개수 -제2개수는 전체 메모리 블록의 개수보다 적은 개수임- 의 메모리 블록에 대응하는 리프레쉬 신호들만을 활성화하고, 상기 셀프 리프레쉬 커맨드가 활성화될 때마다 상기 제1모드 및 상기 제2모드의 설정과 상관없이 상기 다수의 메모리 블록 전체에 대응하는 리프레쉬 신호들을 활성화하는 리프레쉬 제어부; 및
    상기 리프레쉬 신호들 중 미리 정해진 하나의 리프레쉬 신호의 활성화시마다 상기 메모리 블록들 전체로 전달되는 로우 어드레스의 값을 변경시키는 어드레스 카운터
    를 포함하는 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서,
    상기 미리 정해진 하나의 리프레쉬 신호는 상기 제2모드에서 상기 리프레쉬 신호들 중 가장 나중에 활성화되는 리프레쉬 신호인
    메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서,
    상기 리프레쉬 제어부는
    제3모드가 설정된 경우에, 상기 내부 리프레쉬 커맨드가 활성화될 때마다 한번에 제3개수 -제3개수는 상기 제2개수보다 더 적은 개수임- 의 리프레쉬 신호들만을 활성화하는
    메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서,
    상기 메모리 장치 외부로부터 입력된 신호에 응답해 상기 제1모드, 상기 제2모드 및 상기 제3모드 중 하나의 모드를 설정하기 위한 설정회로
    를 더 포함하는 메모리 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서,
    상기 제1모드는 FGR(Fine Granularity Refresh)1 모드이고, 상기 제2모드는 FGR2 모드이고, 상기 제3모드는 FGR4 모드인
    메모리 장치.
KR1020120095668A 2012-08-30 2012-08-30 메모리 장치 KR102021401B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120095668A KR102021401B1 (ko) 2012-08-30 2012-08-30 메모리 장치
US13/717,944 US8873326B2 (en) 2012-08-30 2012-12-18 Memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120095668A KR102021401B1 (ko) 2012-08-30 2012-08-30 메모리 장치

Publications (2)

Publication Number Publication Date
KR20140029839A KR20140029839A (ko) 2014-03-11
KR102021401B1 true KR102021401B1 (ko) 2019-11-04

Family

ID=50187465

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120095668A KR102021401B1 (ko) 2012-08-30 2012-08-30 메모리 장치

Country Status (2)

Country Link
US (1) US8873326B2 (ko)
KR (1) KR102021401B1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013170412A1 (zh) * 2012-05-14 2013-11-21 华为技术有限公司 一种内存调度方法及内存控制器
KR102086460B1 (ko) * 2013-06-28 2020-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그의 리프레쉬 방법
JP2015076110A (ja) * 2013-10-08 2015-04-20 マイクロン テクノロジー， インク． 半導体装置及びこれを備えるデータ処理システム
KR20150095494A (ko) * 2014-02-13 2015-08-21 에스케이하이닉스 주식회사 반도체장치 및 이를 포함하는 반도체시스템
US10147476B2 (en) * 2014-12-19 2018-12-04 SK Hynix Inc. Semiconductor device, semiconductor system with the semiconductor device and method of driving the semiconductor system capable of performing refresh operations in units of groups of semiconductor devices
US20170110178A1 (en) * 2015-09-17 2017-04-20 Intel Corporation Hybrid refresh with hidden refreshes and external refreshes
US9928895B2 (en) 2016-02-03 2018-03-27 Samsung Electronics Co., Ltd. Volatile memory device and electronic device comprising refresh information generator, information providing method thereof, and refresh control method thereof
DE102017106713A1 (de) * 2016-04-20 2017-10-26 Samsung Electronics Co., Ltd. Rechensystem, nichtflüchtiges Speichermodul und Verfahren zum Betreiben einer Speichervorrichtung
KR102646721B1 (ko) * 2016-04-20 2024-03-14 삼성전자주식회사 컴퓨팅 시스템, 비휘발성 메모리 모듈, 및 저장 장치의 동작 방법
US9576637B1 (en) * 2016-05-25 2017-02-21 Advanced Micro Devices, Inc. Fine granularity refresh
US10318187B2 (en) * 2016-08-11 2019-06-11 SK Hynix Inc. Memory controller and memory system including the same
US10672496B2 (en) * 2017-10-24 2020-06-02 Micron Technology, Inc. Devices and methods to write background data patterns in memory devices
US10141041B1 (en) * 2017-11-01 2018-11-27 Micron Technology, Inc. Systems and methods for maintaining refresh operations of memory banks using a shared
US12020740B2 (en) 2018-06-26 2024-06-25 Rambus Inc. Memory device having non-uniform refresh
KR20210002945A (ko) 2019-07-01 2021-01-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 메모리 시스템
KR20230099077A (ko) * 2021-12-27 2023-07-04 에스케이하이닉스 주식회사 리프레시 동작의 파워공급을 제어하기 위한 장치 및 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080212386A1 (en) 2006-12-26 2008-09-04 Elpida Memory, Inc. Semiconductor memory device, semiconductor device, memory system and refresh control method

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100355226B1 (ko) * 1999-01-12 2002-10-11 삼성전자 주식회사 뱅크별로 선택적인 셀프 리프레쉬가 가능한 동적 메모리장치
US7532532B2 (en) * 2005-05-31 2009-05-12 Micron Technology, Inc. System and method for hidden-refresh rate modification
US7900120B2 (en) * 2006-10-18 2011-03-01 Micron Technology, Inc. Memory system and method using ECC with flag bit to identify modified data
JP5687412B2 (ja) * 2009-01-16 2015-03-18 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置及びそのリード待ち時間調整方法、メモリシステム、並びに半導体装置
KR101190741B1 (ko) 2010-08-30 2012-10-12 에스케이하이닉스 주식회사 반도체 메모리 장치의 셀프 리프레시 제어회로 및 제어 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080212386A1 (en) 2006-12-26 2008-09-04 Elpida Memory, Inc. Semiconductor memory device, semiconductor device, memory system and refresh control method

Also Published As

Publication number Publication date
KR20140029839A (ko) 2014-03-11
US8873326B2 (en) 2014-10-28
US20140064009A1 (en) 2014-03-06

Similar Documents

Publication Publication Date Title
KR102021401B1 (ko) 메모리 장치
KR102011796B1 (ko) 메모리 장치 및 이를 포함하는 메모리 시스템
US11302377B2 (en) Apparatuses and methods for dynamic targeted refresh steals
KR102157769B1 (ko) 메모리 시스템 및 이의 동작 방법
US7170808B2 (en) Power saving refresh scheme for DRAMs with segmented word line architecture
US20160148668A1 (en) Cell array, memory, and memory system including the same
KR100877651B1 (ko) 반도체 메모리
US8325551B2 (en) Semiconductor memory device using internal high power supply voltage in self-refresh operation mode and related method of operation
US9396784B2 (en) Reduction of power consumption in memory devices during refresh modes
JP2010170596A (ja) 半導体記憶装置
JP2013004158A (ja) 半導体記憶装置及びそのリフレッシュ制御方法
KR20120012056A (ko) 메모리장치
US9361954B2 (en) Memory device, memory system and operating method thereof
KR20080028799A (ko) 반도체 메모리 및 시스템
US20110007592A1 (en) Semiconductor storage device and refresh control method thereof
KR20060054822A (ko) 셀프-리프레쉬 동작을 제어하는 로직 엠베디드 메모리 및그것을 포함하는 메모리 시스템
KR100496082B1 (ko) 반도체 기억 장치
KR20120075983A (ko) 반도체메모리장치
US20140068171A1 (en) Refresh control circuit and semiconductor memory device including the same
KR100809960B1 (ko) 반도체 메모리 장치의 리프레시 회로 및 리프레시 방법
CN114627925A (zh) 半导体存储器件和包括该存储器件的存储器***
US20180151218A1 (en) Method of operating memory device and method of operating memory system
US7969807B2 (en) Memory that retains data when switching partial array self refresh settings
KR102469113B1 (ko) 메모리 및 메모리의 리프레시 동작 방법
KR20210002945A (ko) 반도체 메모리 장치 및 메모리 시스템

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant