KR102086460B1 - 반도체 장치 및 그의 리프레쉬 방법 - Google Patents

반도체 장치 및 그의 리프레쉬 방법 Download PDF

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Abstract

반도체 장치 및 그의 리프레쉬 방법에 관한 것으로, 복수의 메모리 영역; 액티브 커맨드와 로우 어드레스에 응답하여 메모리 영역 단위로 활성화 횟수를 카운팅하기 위한 카운팅부; 및 카운팅부의 카운팅 결과에 따라, 복수의 메모리 영역 중 별도의 리프레쉬가 필요한 타겟 메모리 영역을 선별하고 타겟 메모리 영역에 대하여 추가적인 리프레쉬 동작을 수행하도록 제어하기 위한 리프레쉬 제어부를 포함하는 반도체 장치가 제공된다.

Description

반도체 장치 및 그의 리프레쉬 방법{SEMICONDUCTOR DEVICE AND METHOD OF REFRESHING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 장치 및 그의 리프레쉬 방법에 관한 것이다.
일반적으로, 디램(DRAM)과 같은 반도체 장치는 수많은 메모리 셀을 포함하며, 그 메모리 셀은 스위치 역할을 하는 트랜지스터와 데이터를 저장하는 커패시터로 구성된다. 그런데, 트랜지스터의 PN접합 등 메모리 셀의 구조상 누설 전류가 발생하기 때문에 커패시터에 저장된 초기의 데이터가 소멸될 수 있다. 따라서, 반도체 장치는 데이터가 소멸되기 전에 메모리 셀 내에 데이터를 재충전하는 리프레쉬(refresh) 동작(이하 "노말 리프레쉬 동작"이라 칭함)이 요구된다.
노말 리프레쉬 동작에는 오토 리프레쉬(auto refresh)와 셀프 리프레쉬(self refresh) 등이 있다. 오토 리프레쉬는 반도체 장치가 외부로부터 인가된 리프레쉬 커맨드에 따라 리프레쉬 동작을 수행하는 모드를 말하고, 셀프 리프레쉬(self refresh)는 외부로부터 인가된 리프레쉬 커맨드에 따라 자체적으로 내부 어드레스를 순차적으로 변화시키면서 리프레쉬 동작을 수행하는 모드를 말한다.
최근에는 노말 리프레쉬 동작 이외에도 로우 해머링(Row Hammering) 현상에 의해 데이터를 잃을 가능성이 높은 로우(Row)에 대하여 추가 리프레쉬 동작을 수행하고 있다. 로우 해머링 현상이란 높은 활성화 횟수로 인하여 해당 로우 또는 그 주변 로우에 접속된 메모리 셀의 데이터가 손상되는 현상을 말한다. 종래에는 로우 해머링 현상을 방지하기 위하여 로우마다 카운터를 두고 기 설정된 횟수 이상 활성화되는 로우에 대하여 추가 리프레쉬 동작을 수행하고 있다. 이를 통상적으로 타겟 로우 리프레쉬(Targer-Row Refresh : TRR) 동작이라 한다. 그러나, 타겟 로우 리프레쉬(TRR) 동작은 각각의 로우에 대응하여 카운터가 구비되어야 하기 때문에 많은 면적을 차지하는 문제점이 있다.
본 발명은 복수의 로우를 포함하는 메모리 영역 단위로 로우 해머링(Row Hammering) 현상을 판별하고 방지하기 위한 반도체 장치 및 그의 리프레쉬 방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 본 발명은 복수의 메모리 영역; 액티브 커맨드와 로우 어드레스에 응답하여 메모리 영역 단위로 활성화 횟수를 카운팅하기 위한 카운팅부; 및 카운팅부의 카운팅 결과에 따라, 복수의 메모리 영역 중 별도의 리프레쉬가 필요한 타겟 메모리 영역을 선별하고 타겟 메모리 영역에 대하여 추가적인 리프레쉬 동작을 수행하도록 제어하기 위한 리프레쉬 제어부를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 본 발명은 복수의 매트; 액티브 커맨드와 로우 어드레스에 응답하여 매트별로 활성화 횟수를 카운팅하기 위한 카운팅부; 카운팅부의 카운팅 결과에 따라, 복수의 매트 중 별도의 리프레쉬가 필요한 타겟 매트의 매트정보신호와, 타겟 매트의 추가 리프레쉬 동작을 제어하기 위한 인에이블신호를 생성하는 타겟 매트 안내부; 및 매트정보신호와 인에이블신호와 리프레쉬 커맨드와 노말 리프레쉬 카운팅신호와 타겟 리프레쉬 카운팅신호에 응답하여 복수의 매트에 대한 노말 리프레쉬 동작 및 타겟 매트에 대한 추가 리프레쉬 동작을 수행하도록 제어하기 위한 로우 액티브신호 및 리프레쉬용 어드레스를 생성하는 리프레쉬 동작부를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 본 발명은 복수의 매트를 각각 포함하는 복수의 뱅크 중 어느 하나의 뱅크에 대하여 매트별로 활성화 횟수를 카운팅하는 단계; 카운팅 결과에 따라 활성화 횟수가 기 설정된 타겟 횟수에 도달된 매트를 직접 타겟 매트로써 선별하는 단계; 및 리프레쉬 커맨드가 입력되면, 직접 타겟 매트와 간접 타겟 매트 - 복수의 뱅크 중 나머지 뱅크에 각각 포함된 복수의 매트 중 직접 타겟 매트에 대응하는 매트를 포함함 - 에 대하여 동시에 추가 리프레쉬 동작을 수행하는 단계를 포함할 수 있다.
복수의 로우를 포함하는 메모리 영역(예:매트) 단위로 카운터를 구비함으로써, 로우 해머링(Row Hammering) 현상을 방지하기 위한 구성이 차지하는 면적을 최소화할 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 블록 구성도이다.
도 2는 도 1에 도시된 리프레쉬 제어부의 내부 구성도이다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 리프레쉬 방법을 설명하기 위한 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1에는 본 발명의 실시예에 따른 반도체 장치가 블록 구성도로 도시되어 있다.
도 1을 참조하면, 반도체 장치(100)는 복수의 매트로 구분된 복수의 뱅크(도면에 미도시)와, 외부 커맨드(도면에 미도시)에 응답하여 액티브 커맨드(ACT)를 생성하기 위한 커맨드 디코더(110)와, 외부 어드레스(도면에 미도시)에 응답하여 로우 어드레스(ROW_ADD)를 생성하기 위한 어드레스 디코더(120)와, 액티브 커맨드(ACT)와 로우 어드레스(ROW_ADD)에 응답하여 임의의 뱅크에 포함된 상기 복수의 매트 각각에 대한 활성화 횟수를 카운팅하기 위한 매트별 카운팅부(130)와, 매트별 카운팅부(130)의 카운팅 결과에 따라, 복수의 매트 중 별도의 리프레쉬가 필요한 타겟 매트을 선별하고 타겟 매트에 대하여 추가 리프레쉬 동작(이하 "타겟 매트 리프레쉬 동작(Target-Mat Refresh : TMR) 동작"이라 칭함)을 수행하도록 제어하기 위한 리프레쉬 제어부(140)를 포함한다.
여기서, 매트별 카운팅부(130)는 복수의 뱅크 중 어느 하나의 뱅크에 대응하여 구비될 수 있다. 이는 복수의 뱅크가 버스트 동작을 수행할 때 뱅크마다 동일한 로우(Row)가 활성화되기 때문에, 매트별 카운팅부(130)는 어느 하나의 뱅크에 대응하여서만 구비될 수 있는 것이다. 이하에서는 매트별 카운팅부(130)에 의해 카운팅되는 뱅크의 타겟 매트를 직접 타겟 매트라 칭하고 매트별 카운팅부(130)에 의해 카운팅되지 않는 뱅크의 타겟 매트를 간접 타겟 매트라 칭한다. 그리고, 매트별 카운팅부(130)는 복수의 매트와 1대 1 대응하는 복수의 카운터를 포함할 수 있다.
그리고, 리프레쉬 제어부(140)는 리프레쉬 커맨드(REF)와 매트별 카운팅부(130)로부터 출력되는 복수의 매트 카운팅신호(MAT0_CNT ~ MATn_CNT)에 응답하여 복수의 뱅크에 대한 노말 리프레쉬 동작 및 타겟 매트 리프레쉬(TMR) 동작을 수행하도록 제어한다.
한편, 도 2에는 리프레쉬 제어부(140)의 내부 구성이 블록 구성도로 도시되어 있다.
도 2를 참조하면, 리프레쉬 제어부(140)는 복수의 매트 카운팅신호(MAT0_CNT ~ MATn_CNT)에 응답하여 직접 타겟 매트의 매트정보신호(MAT_SEL)와 타겟 매트 리프레쉬(TMR) 동작 여부를 제어하기 위한 인에이블신호(TMR_EN)를 생성하는 타겟 매트 안내부(141)와, 노말 리프레쉬 동작에 따른 리프레쉬 횟수를 카운팅하여 노말 리프레쉬 카운팅신호(REF_CNT)를 생성하기 위한 노말 카운터(143)와, 타겟 매트 리프레쉬(TMR) 동작에 따른 리프레쉬 횟수를 카운팅하여 타겟 리프레쉬 카운팅신호(TMR_CNT)를 생성하기 위한 타겟 카운터(145)와, 매트정보신호(MAT_SEL)와 인에이블신호(TMR_EN)와 노말 리프레쉬 카운팅신호(REF_CNT)와 타겟 리프레쉬 카운팅신호(TMR_CNT)와 리프레쉬 커맨드(REF)에 응답하여 복수의 뱅크에 대한 노말 리프레쉬 동작 및 타겟 매트 리프레쉬(TMR) 동작을 수행하도록 제어하기 위한 로우 액티브신호(RACT) 및 리프레쉬용 어드레스(REF_ADD)를 생성하는 리프레쉬 동작부(147)를 포함한다.
여기서, 타겟 매트 안내부(141)는 복수의 매트 카운팅신호(MAT0_CNT ~ MATn_CNT)에 응답하여, 로우 해머링(Row Hammering) 현상이 발생할 가능성이 높은 직접 타겟 매트를 선별하고 로우 해머링 현상의 발생 여부를 안내한다. 다시 말해, 타겟 매트 안내부(141)는 복수의 매트 카운팅신호(MAT0_CNT ~ MATn_CNT)에 응답하여, 로우 해머링 현상이 발생할 가능성이 높은 직접 타겟 매트에 대응하는 매트정보신호(MAT_SEL)를 리프레쉬 동작부(147)에게 제공하며, 로우 해머링 현상의 발생 여부를 안내하기 위한 인에이블신호(TMR_EN)를 리프레쉬 동작부(147)에게 제공한다. 여기서, 로우 해머링 현상은 높은 활성화 횟수로 인하여 해당 로우 또는 그 주변 로우에 접속된 메모리 셀의 데이터가 손상되는 현상을 말한다.
한편, 리프레쉬 동작부(147)는 인에이블신호(TMR_EN)가 비활성화된 경우, 리프레쉬 커맨드(REF)에 대응하는 리프레쉬 구간 내에서 한 번 펄싱하는 로우 액티브신호(RACT)를 출력하고, 리프레쉬 구간 동안 노말 리프레쉬 동작에 따른 어드레스를 리프레쉬용 어드레스(REF_ADD)로써 출력한다. 또는, 리프레쉬 동작부(147)는 인에이블신호(TMR_EN)가 활성화된 경우, 리프레쉬 커맨드(REF)에 대응하는 리프레쉬 구간 내에서 두 번 펄싱하는 로우 액티브신호(RACT)를 출력하고, 리프레쉬 구간 동안 노말 리프레쉬 동작을 위한 노말 어드레스와 타겟 매트 리프레쉬(TMR) 동작을 위한 타겟 어드레스를 리프레쉬용 어드레스(REF_ADD)로써 순차적으로 출력한다. 예컨대, 리프레쉬 커맨드(REF)에 대응하는 리프레쉬 구간은 리프레쉬 로우 사이클 타임(tRFC)을 포함한다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 반도체 장치의 리프레쉬 방법을 도 3을 참조하여 설명한다.
도 3에는 본 발명의 실시예에 따른 반도체 장치의 리프레쉬 방법을 설명하기 위한 타이밍도가 도시되어 있다.
도 3을 참조하면, 반도체 장치(100)의 리프레쉬 방법은 매트별 카운팅부(130)가 액티브 커맨드(ACT)와 로우 어드레스(ROW_ADD)에 따라 임의의 뱅크에 대하여 매트별로 활성화 횟수를 카운팅하는 단계와, 타겟 매트 안내부(141)가 카운팅 결과에 기초하여 로우 해머링 현상이 발생할 가능성이 높은 직접 타겟 매트를 선별하는 단계와, 리프레쉬 커맨드(REF)가 입력되면 직접 타겟 매트와 간접 타겟 매트에 대하여 동시에 타겟 매트 리프레쉬(TMR) 동작을 수행하는 단계를 포함한다.
여기서, 직접 타겟 매트를 선별하는 단계는 타겟 매트 안내부(141)가 복수의 매트 카운팅신호(MAT0_CNT ~ MATn_CNT)에 응답하여 활성화 횟수가 기 설정된 타겟 횟수에 도달된 매트를 직접 타겟 매트로써 선별하고, 직접 타겟 매트에 대응하는 매트정보신호(MAT_SEL)를 생성한다. 이때, 타겟 매트 안내부(141)는 로우 해머링 현상의 발생 여부를 안내하기 위한 인에이블신호(TMR_EN)를 활성화한다.
그리고, 타겟 매트 리프레쉬(TMR) 동작을 수행하는 단계는 리프레쉬 동작부(147)가 리프레쉬 커맨드(REF)에 대응하는 리프레쉬 구간 내에서 두 번 펄싱하는 로우 액티브신호(RACT)를 생성한다. 이때, 로우 액티브신호(RACT)의 첫 번째 펄싱 구간 동안에는 노말 리프레쉬 동작이 수행되고, 로우 액티브신호(RACT)의 두 번째 펄싱 구간 동안에는 타겟 매트 리프레쉬(TMR) 동작이 수행된다. 그리고, 리프레쉬 동작부(147)는 로우 액티브신호(RACT)의 첫 번째 펄싱 구간과 두 번째 펄싱 구간에 대응하여 노말 리프레쉬 동작을 위한 노말 어드레스와 타겟 매트 리프레쉬(TMR) 동작을 위한 타겟 어드레스를 리프레쉬용 어드레스(REF_ADD)로써 순차적으로 출력한다. 한편, 타겟 매트 리프레쉬(TMR) 동작을 수행하는 단계는 로우 해머링 현상이 발생한 매트의 모든 로우가 리프레쉬될 때까지 수행된다. 이때, 로우 해머링 현상이 발생한 매트의 모든 로우가 리프레쉬되었는지 여부는 타겟 카운터(145)에 의해 안내된다.
이와 같은 본 발명의 실시예에 따르면, 로우 해머링 현상을 방지하면서도 로우 해머링 현상을 방지하기 위한 회로(예:매트별 카운팅부)의 면적을 최소화할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명의 실시예에서는 활성화 횟수를 매트 단위로 카운팅하는 것을 예로 들어 설명하고 있으나, 반드시 이에 한정되는 것은 아니며, 활성화 횟수를 복수의 매트 단위로 카운팅하는 것도 가능하다. 이러한 경우 매트별 카운팅부의 면적을 더 감소시킬수 있다.
또한, 본 발명의 실시예에서는 하나의 뱅크에 대응하여 매트별 카운팅부가 구비되고 있는 것을 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 설계에 따라 뱅크별로 매트별 카운팅부가 구비될 수도 있다.
또한, 본 발명의 실시예에서는 로우 해머링 현상이 발생한 경우 리프레쉬 커맨드당 노말 리프레쉬 동작과 타겟 매트 리프레쉬(TMR) 동작이 순차적으로 수행되는 것을 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 리프레쉬 커맨드당 두 번의 노말 리프레쉬 동작 또는 두 번의 타겟 매트 리프레쉬(TMR) 동작이 순차적으로 수행될 수도 있다.
100 : 반도체 장치 110 : 커맨드 디코더
120 : 어드레스 디코더 130 : 매트별 카운팅부
140 : 리프레쉬 제어부 141 : 타겟 매트 안내부
143 : 노말 카운터 145 : 타겟 카운터
147 : 리프레쉬 동작부

Claims (10)

  1. 복수의 메모리 영역;
    액티브 커맨드와 로우 어드레스에 응답하여 메모리 영역 단위로 활성화 횟수를 카운팅하기 위한 카운팅부; 및
    상기 카운팅부의 카운팅 결과에 따라, 상기 복수의 메모리 영역 중 별도의 리프레쉬가 필요한 타겟 메모리 영역을 선별하고 상기 타겟 메모리 영역에 대하여 추가적인 리프레쉬 동작을 수행하도록 제어하기 위한 리프레쉬 제어부를 포함하고,
    상기 리프레쉬 제어부는 노말 리프레쉬 모드시 상기 복수의 메모리 영역에 대한 노말 리프레쉬 동작을 수행하도록 제어하는 동시에 상기 타겟 메모리 영역에 대한 추가 리프레쉬 동작을 수행하도록 제어하는 반도체 장치.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 리프레쉬 제어부는 리프레쉬 커맨드가 입력될 때마다 워드라인 단위로 상기 노말 리프레쉬 동작 및 상기 추가 리프레쉬 동작을 순차적으로 수행하되도록 제어하는 반도체 장치.
  4. 복수의 매트;
    액티브 커맨드와 로우 어드레스에 응답하여 매트별로 활성화 횟수를 카운팅하기 위한 카운팅부;
    상기 카운팅부의 카운팅 결과에 따라, 상기 복수의 매트 중 별도의 리프레쉬가 필요한 타겟 매트의 매트정보신호와, 상기 타겟 매트의 추가 리프레쉬 동작을 제어하기 위한 인에이블신호를 생성하는 타겟 매트 안내부; 및
    상기 매트정보신호와 상기 인에이블신호와 리프레쉬 커맨드와 노말 리프레쉬 카운팅신호와 타겟 리프레쉬 카운팅신호에 응답하여 상기 복수의 매트에 대한 노말 리프레쉬 동작 및 상기 타겟 매트에 대한 상기 추가 리프레쉬 동작을 수행하도록 제어하기 위한 로우 액티브신호 및 리프레쉬용 어드레스를 생성하는 리프레쉬 동작부
    를 포함하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 리프레쉬 동작부는 상기 인에이블신호가 활성화된 경우, 상기 리프레쉬 커맨드에 대응하는 리프레쉬 구간 내에서 두 번 펄싱하는 상기 로우 액티브신호를 생성하고, 상기 리프레쉬 구간 동안 상기 노말 리프레쉬 동작을 위한 어드레스와 상기 추가 리프레쉬 동작을 위한 어드레스를 상기 리프레쉬용 어드레스로써 순차적으로 생성하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 리프레쉬 구간은 리프레쉬 로우 사이클 타임(tRFC)을 포함하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 복수의 매트를 대상으로 리프레쉬 횟수를 카운팅하여 상기 노말 리프레쉬 카운팅신호를 생성하기 위한 노말 카운터; 및
    상기 타겟 매트를 대상으로 리프레쉬 횟수를 카운팅하여 상기 타겟 리프레쉬 카운팅신호를 생성하기 위한 타겟 카운터를 더 포함하는 반도체 장치.
  8. 복수의 매트를 각각 포함하는 복수의 뱅크 중 어느 하나의 뱅크에 대하여 매트별로 활성화 횟수를 카운팅하는 단계;
    상기 카운팅 결과에 따라 상기 활성화 횟수가 기 설정된 타겟 횟수에 도달된 매트를 직접 타겟 매트로써 선별하는 단계; 및
    리프레쉬 커맨드가 입력되면, 상기 직접 타겟 매트와 간접 타겟 매트 - 상기 복수의 뱅크 중 나머지 뱅크에 각각 포함된 상기 복수의 매트 중 상기 직접 타겟 매트에 대응하는 매트를 포함함 - 에 대하여 동시에 추가 리프레쉬 동작을 수행하는 단계
    를 포함하는 반도체 장치의 리프레쉬 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 추가 리프레쉬 동작은 상기 리프레쉬 커맨드에 대응하는 리프레쉬 구간 동안 상기 복수의 매트에 대한 노말 리프레쉬 동작과 함께 순차적으로 실시되는 반도체 장치의 리프레쉬 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 리프레쉬 구간은 리프레쉬 로우 사이클 타임(tRFC)을 포함하는 반도체 장치의 리프레쉬 방법.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9269436B2 (en) * 2013-03-12 2016-02-23 Intel Corporation Techniques for determining victim row addresses in a volatile memory
US9449671B2 (en) * 2013-03-15 2016-09-20 Intel Corporation Techniques for probabilistic dynamic random access memory row repair
KR102299352B1 (ko) * 2015-02-02 2021-09-08 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동방법
KR102285772B1 (ko) * 2015-02-02 2021-08-05 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US9812185B2 (en) * 2015-10-21 2017-11-07 Invensas Corporation DRAM adjacent row disturb mitigation
CN108884210B (zh) * 2016-03-10 2021-11-02 莫门蒂夫性能材料股份有限公司 得自聚碳酸酯二醇的湿气固化性的甲硅烷基化树脂及含其的涂料、密封剂和胶粘剂组合物
DE102017106713A1 (de) * 2016-04-20 2017-10-26 Samsung Electronics Co., Ltd. Rechensystem, nichtflüchtiges Speichermodul und Verfahren zum Betreiben einer Speichervorrichtung
KR102468728B1 (ko) * 2016-08-23 2022-11-21 에스케이하이닉스 주식회사 리프레쉬 제어 회로, 반도체 메모리 장치 및 그의 동작 방법
KR102591121B1 (ko) 2016-09-28 2023-10-19 에스케이하이닉스 주식회사 반도체장치
KR20180075761A (ko) 2016-12-26 2018-07-05 에스케이하이닉스 주식회사 메모리 장치, 이를 포함하는 메모리 시스템, 및, 그의 리프레시 동작방법
KR102388615B1 (ko) * 2017-11-13 2022-04-21 에스케이하이닉스 주식회사 메모리 시스템
JP6576480B2 (ja) 2018-01-16 2019-09-18 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリデバイス及びそのデータリフレッシュ方法
US10726903B2 (en) * 2018-09-21 2020-07-28 Nanya Technology Corporation Row-determining circuit, DRAM, and method for refreshing a memory array
US10497426B1 (en) * 2018-09-21 2019-12-03 Nanya Technology Corporation Target row generator, DRAM, and method for determining a target row
US10969997B2 (en) * 2018-11-07 2021-04-06 Intel Corporation Memory controller that filters a count of row activate commands collectively sent to a set of memory banks
US10950288B2 (en) 2019-03-29 2021-03-16 Intel Corporation Refresh command control for host assist of row hammer mitigation
FR3111731B1 (fr) * 2020-06-23 2023-01-06 Upmem Procédé et circuit de protection d’un dispositif de mémoire DRAM de l’effet de martelagede rang
US11361811B2 (en) 2020-06-23 2022-06-14 Upmem Method and circuit for protecting a DRAM memory device from the row hammer effect
KR20210158582A (ko) 2020-06-24 2021-12-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
FR3121262A1 (fr) 2021-03-29 2022-09-30 Upmem Dispositif mémoire et procédé de protection d’un dispositif mémoire de l’effet de martelage d’un rang

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080170431A1 (en) 2007-01-12 2008-07-17 Industrial Technology Research Institute Driving method and system for a phase change memory

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7565479B2 (en) * 2005-08-04 2009-07-21 Rambus Inc. Memory with refresh cycle donation to accommodate low-retention-storage rows
US8214599B2 (en) * 2008-11-04 2012-07-03 Gridiron Systems, Inc. Storage device prefetch system using directed graph clusters
US8264903B1 (en) * 2009-05-05 2012-09-11 Netlist, Inc. Systems and methods for refreshing a memory module
JP2011018417A (ja) * 2009-07-10 2011-01-27 Renesas Electronics Corp 半導体記憶装置及び半導体記憶装置のリフレッシュ制御方法
KR101097462B1 (ko) 2009-12-29 2011-12-23 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작방법
KR20130042079A (ko) * 2011-10-18 2013-04-26 에스케이하이닉스 주식회사 반도체 장치의 리프레쉬 제어회로 및 방법
KR20130117198A (ko) * 2012-04-18 2013-10-25 삼성전자주식회사 메모리 셀의 리프레쉬 방법 및 이를 이용한 반도체 메모리 장치
KR102021401B1 (ko) * 2012-08-30 2019-11-04 에스케이하이닉스 주식회사 메모리 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080170431A1 (en) 2007-01-12 2008-07-17 Industrial Technology Research Institute Driving method and system for a phase change memory

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KR20150002128A (ko) 2015-01-07
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