JP2019128829A - 半導体記憶装置及びメモリシステム - Google Patents

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Abstract

【課題】出力信号を電源投入以降のデューティ比の変動に応じて較正する。【解決手段】一実施形態の半導体記憶装置は、データを保持可能なメモリセルを含み、同一のトグル信号を受信可能な第１チップ及び第２チップを備える。上記第１チップは、第１コマンドを受けると、上記トグル信号に応じて上記第２チップからデータが読出される際に第１較正動作を実行する。上記第１較正動作は、上記トグル信号に応じて上記第１チップで生成される出力信号のデューティ比を較正する。【選択図】図１３

Description

実施形態は、半導体記憶装置及びメモリシステムに関する。
半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、当該ＮＡＮＤ型フラッシュメモリを制御するコントローラと、を備えるメモリシステムが知られている。
特開２０１７−１９４９６６号公報 特開２０１２−６８８７３号公報 米国特許出願公開第２０１４／０２７９７５９号明細書
出力信号を電源投入以降のデューティ比の変動に応じて較正する。
実施形態の半導体記憶装置は、データを保持可能なメモリセルを含み、同一のトグル信号を受信可能な第１チップ及び第２チップを備える。上記第１チップは、第１コマンドを受けると、上記トグル信号に応じて上記第２チップからデータが読出される際に第１較正動作を実行する。上記第１較正動作は、上記トグル信号に応じて上記第１チップで生成される出力信号のデューティ比を較正する。
第１実施形態に係るメモリシステムの電源系統の構成を説明するためのブロック図。 第１実施形態に係るメモリシステムの信号系統の構成を説明するためのブロック図。 第１実施形態に係る半導体記憶装置の構成を説明するためのブロック図。 第１実施形態に係る半導体記憶装置の入出力回路及びロジック制御回路の構成を説明するためのブロック図。 第１実施形態に係る半導体記憶装置の補正回路の構成を説明するための回路図。 第１実施形態に係る半導体記憶装置の出力回路の構成を説明するための回路図。 第１実施形態に係る半導体記憶装置の検出回路の構成を説明するための回路図。 第１実施形態に係るメモリシステムにおけるデューティ比較正動作の概要を説明するためのフローチャート。 第１実施形態に係るメモリシステムにおけるデューティ比較正動作の概要を説明するためのフローチャート。 第１実施形態に係るメモリシステムにおける他チップ読出し動作と独立したデューティ比較正動作を説明するためのフローチャート。 第１実施形態に係るメモリシステムにおける他チップ読出し動作と独立したデューティ比較正動作を説明するためのコマンドシーケンス。 第１実施形態に係るメモリシステムにおける他チップ読出し動作中に実行されるデューティ比較正動作を説明するためのフローチャート。 第１実施形態に係るメモリシステムにおける他チップ読出し動作中に実行されるデューティ比較正動作を説明するためのコマンドシーケンス。 第１実施形態に係るメモリシステムにおける補正動作を説明するためのタイミングチャート。 第１実施形態に係るメモリシステムにおける補正動作を説明するためのタイミングチャート。 第１実施形態に係るメモリシステムにおける検出動作を説明するためのタイミングチャート。 第１実施形態に係るメモリシステムにおける検出動作を説明するためのタイミングチャート。 第２実施形態に係るメモリシステムにおけるデューティ比較正動作の概要を説明するためのフローチャート。 第２実施形態に係るメモリシステムにおける制御信号の探索範囲を説明するための模式図。 第３実施形態に係るメモリシステムにおける他チップ読出し動作中に実行されるデューティ比較正動作を説明するためのコマンドシーケンス。 第３実施形態に係るメモリシステムにおけるデューティ比較正動作に関する設定を説明するためのテーブル。 第４実施形態に係るメモリシステムの信号系統の構成を説明するためのブロック図。 第４実施形態に係るメモリシステムにおける他チップ読出し動作中に実行されるデューティ比較正動作を説明するためのフローチャート。 第４実施形態に係るメモリシステムにおける他チップ読出し動作中に実行されるデューティ比較正動作を説明するためのコマンドシーケンス。 第１変形例に係るメモリシステムにおけるデューティ比較正動作の概要を説明するためのフローチャート。 第２変形例に係るメモリシステムにおけるデューティ比較正動作の概要を説明するためのフローチャート。 第３変形例に係るメモリシステムにおけるデューティ比較正動作の概要を説明するためのフローチャート。 第４変形例に係るメモリシステムにおけるデューティ比較正動作の概要を説明するためのフローチャート。 第５変形例に係るメモリシステムにおける他チップ読出し動作中に実行されるデューティ比較正動作を説明するためのフローチャート。 第５変形例に係るメモリシステムにおけるデューティ比較正動作の較正結果に関する情報を説明するためのテーブル。 第６変形例に係るメモリシステムにおける他チップ読出し動作中に実行されるデューティ比較正動作を説明するためのフローチャート。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
なお、以下の説明では、信号Ｘ＜ｎ：０＞（ｎは自然数）とは、（ｎ＋１）ビットの信号であり、各々が１ビットの信号である信号Ｘ＜０＞、Ｘ＜１＞、…、及びＸ＜ｎ＞の集合を意味する。また、構成要素Ｙ＜ｎ：０＞とは、信号Ｘ＜ｎ：０＞の入力又は出力に１対１に対応する構成要素Ｙ＜０＞、Ｙ＜１＞、…、及びＹ＜ｎ＞の集合を意味する。
また、以下の説明では、信号／Ｚは、信号Ｚの反転信号であることを示す。また、「信号Ｚ及び／Ｚのデューティ比」とは、信号Ｚにおけるパルスの１周期に対する、パルスが立ち上がってから立ち下がるまでの時間の割合（すなわち、信号／Ｚにおけるパルスの１周期に対する、パルスが立ち下がってから立ち上がるまでの時間の割合）を示す。
１．第１実施形態
第１実施形態に係るメモリシステムについて説明する。第１実施形態に係るメモリシステムは、例えば、半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、当該ＮＡＮＤ型フラッシュメモリを制御するメモリコントローラと、を含む。
１．１ 構成について
１．１．１ メモリシステムの全体構成について
第１実施形態に係るメモリシステムの全体構成について、図１及び図２を用いて説明する。メモリシステム１は、例えば、外部の図示しないホスト機器と通信する。メモリシステム１は、ホスト機器からのデータを保持し、また、データをホスト機器に読出す。
図１は、第１実施形態に係るメモリシステムの電源系統を説明するためのブロック図である。図１に示すように、メモリシステム１は、コントローラ２と、ＮＡＮＤパッケージ３と、パワーマネージャ４と、基準抵抗９と、を備えている。ＮＡＮＤパッケージ３は、例えば、複数の半導体記憶装置５〜８を含む。図１の例では、ＮＡＮＤパッケージ３内に４つのチップが含まれる場合が示されている。なお、以下の説明では、半導体記憶装置５〜８はそれぞれ、チップＡ〜Ｄと読替えてもよい。
パワーマネージャ４は、コントローラ２及びＮＡＮＤパッケージ３に供給される電圧を管理するためのＩＣ（Integrated circuit）である。パワーマネージャ４は、例えば、電圧をコントローラ２及びＮＡＮＤパッケージ３に電圧ＶＣＣＱを供給する。電圧ＶＣＣＱは、コントローラ２とＮＡＮＤパッケージ３との間の入出力信号に用いられる電圧の基準電圧として用いられる。また、パワーマネージャ４は、例えば、ＮＡＮＤパッケージ３に電圧ＶＣＣを供給する。電圧ＶＣＣは、ＮＡＮＤパッケージ３内で用いられるその他の電圧の基準電圧として用いられる。
また、ＮＡＮＤパッケージ３は、基準抵抗９を介して電圧ＶＳＳと接続可能に構成される。基準抵抗９は、例えば、ＮＡＮＤパッケージ３内の半導体記憶装置５〜８の各々の出力インピーダンスを較正するために用いられる。電圧ＶＳＳは、接地電圧であり、例えば、メモリシステム１内のグラウンド（０Ｖ）として定義される。
図２は、第１実施形態に係るメモリシステムの信号系統を説明するためのブロック図である。図２に示すように、コントローラ２は、半導体記憶装置５〜８を制御する。具体的には、コントローラ２は、データを半導体記憶装置５〜８に書込み、データを半導体記憶装置５〜８から読出す。コントローラ２は、ＮＡＮＤバスによって半導体記憶装置５〜８に接続される。
半導体記憶装置５〜８の各々は、複数のメモリセルを備え、データを不揮発に記憶する。半導体記憶装置５〜８の各々は、例えば、チップアドレスが予め割当てられることで一意に識別可能な半導体チップであり、コントローラ２の指示によって独立に動作可能に構成される。
半導体記憶装置５〜８の各々と接続されたＮＡＮＤバス上では、同種の信号が送受信される。ＮＡＮＤバスは、複数の信号線を含み、ＮＡＮＤインタフェースに従った信号／ＣＥ０〜／ＣＥ３、ＣＬＥ、ＡＬＥ、／ＷＥ、ＲＥ、／ＲＥ、／ＷＰ、／ＲＢ０〜／ＲＢ３、ＤＱ＜７：０＞、ＤＱＳ、及び／ＤＱＳの送受信を行う。信号ＣＬＥ、ＡＬＥ、／ＷＥ、ＲＥ、／ＲＥ、及び／ＷＰは、半導体記憶装置５〜８によって受け取られ、信号／ＲＢ０〜／ＲＢ３は、コントローラ２によって受け取られる。また、信号／ＣＥ０〜／ＣＥ３はそれぞれ、半導体記憶装置５〜８によって受け取られる。
信号／ＣＥ０〜／ＣＥ３はそれぞれ、半導体記憶装置５〜８をイネーブルにするための信号である。信号ＣＬＥは、信号ＣＬＥが“Ｈ（High）”レベルである間に半導体記憶装置５〜８に流れる信号ＤＱ＜７：０＞がコマンドであることを半導体記憶装置５〜８に通知する。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間に半導体記憶装置５〜８に流れる信号ＤＱ＜７：０＞がアドレスであることを半導体記憶装置５〜８に通知する。信号／ＷＥは、信号／ＷＥが“Ｌ（Low）”レベルである間に半導体記憶装置５〜８に流れる信号ＤＱ＜７：０＞を半導体記憶装置５〜８に取り込むことを指示する。信号ＲＥ及び／ＲＥは、半導体記憶装置５〜８に信号ＤＱ＜７：０＞を出力することを指示し、例えば、信号ＤＱ＜７：０＞を出力する際の半導体記憶装置５〜８の動作タイミングを制御するために使用される。信号／ＷＰは、データ書込み及び消去の禁止を半導体記憶装置５〜８に指示する。信号／ＲＢ０〜／ＲＢ３はそれぞれ、半導体記憶装置５〜８がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。信号ＤＱ＜７：０＞は、例えば８ビットの信号である。信号ＤＱ＜７：０＞は、半導体記憶装置５〜８とコントローラ２との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。信号ＤＱＳ及び／ＤＱＳは、例えば、信号ＲＥ及び／ＲＥに基づいて生成されることができ、信号ＤＱ＜７：０＞に係る半導体記憶装置５〜８の動作タイミングを制御するために使用される。
１．１．２ コントローラの構成について
引き続き図２を用いて、第１実施形態に係るメモリシステムのコントローラについて説明する。コントローラ２は、プロセッサ（ＣＰＵ：Central Processing Unit）１１、内蔵メモリ（ＲＡＭ：Random Access Memory）１２、ＮＡＮＤインタフェース回路１３、バッファメモリ１４、及びホストインタフェース回路１５を備えている。
プロセッサ１１は、コントローラ２全体の動作を制御する。プロセッサ１１は、例えば、外部から受信したデータの書込み命令に応答して、ＮＡＮＤインタフェースに基づく書込み命令を半導体記憶装置５〜８に対して発行する。この動作は、読出し、消去、及び較正動作等のその他の動作の場合についても同様である。
内蔵メモリ１２は、例えば、ＤＲＡＭ（Dynamic RAM）等の半導体メモリであり、プロセッサ１１の作業領域として使用される。内蔵メモリ１２は、半導体記憶装置５〜８を管理するためのファームウェア、及び各種の管理テーブル等を保持する。
ＮＡＮＤインタフェース回路１３は、上述のＮＡＮＤバスを介して半導体記憶装置５〜８と接続され、半導体記憶装置５〜８との通信を司る。ＮＡＮＤインタフェース回路１３は、プロセッサ１１の指示により、コマンド、アドレス、及び書込みデータを半導体記憶装置５〜８に送信する。また、ＮＡＮＤインタフェース回路１３は、半導体記憶装置５〜８からステータス、及び読出しデータを受信する。
バッファメモリ１４は、コントローラ１０が半導体記憶装置５〜８及び外部から受信したデータ等を一時的に保持する。
ホストインタフェース回路１５は、外部の図示しないホスト機器と接続され、ホスト機器との通信を司る。ホストインタフェース回路１５は、例えば、ホスト機器から受信した命令及びデータを、それぞれプロセッサ１１及びバッファメモリ１４に転送する。
１．１．３ 半導体記憶装置の構成について
次に、第１実施形態に係る半導体記憶装置の構成例について、図３を用いて説明する。なお、半導体記憶装置５〜８は、例えば、同等の構成を有する。このため、以下の説明では、半導体記憶装置５〜８のうち、半導体記憶装置５の構成について説明し、半導体記憶装置６〜８の構成については、その説明を省略する。
図３に示すように、半導体記憶装置５は、メモリセルアレイ２１、入出力回路２２、ＺＱ較正回路２３、ロジック制御回路２４、温度センサ２５、レジスタ２６、シーケンサ２７、電圧生成回路２８、ドライバセット２９、ロウデコーダ３０、センスアンプ３１、入出力用パッド群３２、ＺＱ較正用パッド３３、及びロジック制御用パッド群３４を備えている。
メモリセルアレイ２１は、ワード線及びビット線に関連付けられた複数の不揮発性メモリセル（図示せず）を含む。
入出力回路２２は、コントローラ２と信号ＤＱ＜７：０＞を送受信する。入出力回路２２は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２６に転送する。入出力回路２２は、書込みデータ及び読出しデータをセンスアンプ３１と送受信する。
ＺＱ較正回路２３は、ＺＱ較正用パッド３３を介して、基準抵抗９に基づいて半導体記憶装置５の出力インピーダンスを較正する。
ロジック制御回路２４は、コントローラ２から信号／ＣＥ０、ＣＬＥ、ＡＬＥ、／ＷＥ、ＲＥ、／ＲＥ、及び／ＷＰを受信する。また、ロジック制御回路２４は、信号／ＲＢ０をコントローラ２に転送して半導体記憶装置５の状態を外部に通知する。
温度センサ２５は、半導体記憶装置５内の温度を測定可能な機能を有する。温度センサ２５は、測定した温度に関する情報をシーケンサ２７に送出する。なお、温度センサ２５は、メモリセルアレイ２１の温度とみなし得る温度が測定可能な範囲において、半導体記憶装置５内の任意の場所に設けられることができる。
レジスタ２６は、コマンド及びアドレスを保持する。レジスタ２６は、アドレスをロウデコーダ３０及びセンスアンプ３１に転送すると共に、コマンドをシーケンサ２７に転送する。
シーケンサ２７は、コマンドを受け取り、受け取ったコマンドに基づくシーケンスに従って半導体記憶装置５の全体を制御する。また、シーケンサ２７は、温度センサ２５から受けた温度に関する情報を、入出力回路２２を介してコントローラ２に送出する。
電圧生成回路２８は、シーケンサ２７からの指示に基づき、データの書込み、読出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路２８は、生成した電圧をドライバセット２９に供給する。
ドライバセット２９は、複数のドライバを含み、レジスタ２６からのアドレスに基づいて、電圧生成回路２８からの種々の電圧をロウデコーダ３０及びセンスアンプ３１に供給する。ドライバセット２９は、例えば、アドレス中のロウアドレスに基づき、ロウデコーダ３０に種々の電圧を供給する。
ロウデコーダ３０は、レジスタ２６からアドレス中のロウアドレスを受取り、当該ロウアドレスに基づく行のメモリセルを選択する。そして、選択された行のメモリセルには、ロウデコーダ３０を介してドライバセット２９からの電圧が転送される。
センスアンプ３１は、データの読出し時には、メモリセルからビット線に読出された読出しデータをセンスし、センスした読出しデータを入出力回路２２に転送する。センスアンプ３１は、データの書込み時には、ビット線を介して書込まれる書込みデータをメモリセルに転送する。また、センスアンプ３１は、レジスタ２６からアドレス中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。
入出力用パッド群３２は、コントローラ２から受信した信号ＤＱ＜７：０＞、ＤＱＳ、及び／ＤＱＳを入出力回路２２に転送する。また、入出力用パッド群３２は、入出力回路２２から送信された信号ＤＱ＜７：０＞を半導体記憶装置５の外部に転送する。
ＺＱ較正用パッド３３は、一端が基準抵抗９に接続され、他端がＺＱ較正回路２３に接続される。
ロジック制御用パッド群３４は、コントローラ２から受信した信号／ＣＥ０、ＣＬＥ，ＡＬＥ、／ＷＥ、ＲＥ、／ＲＥ、及び／ＷＰをロジック制御回路２４に転送する。また、ロジック制御用パッド群３４は、ロジック制御回路２４から送信された／ＲＢ０を半導体記憶装置５の外部に転送する。
１．１．４ 入出力回路及びロジック制御回路の構成
次に、第１実施形態に係る半導体記憶装置の入出力回路及びロジック制御回路の構成について説明する。
１．１．４．１ デューティ比較正機能に係る構成について
第１実施形態に係る半導体記憶装置の入出力回路及びロジック制御回路のうち、デューティ比較正機能に係る構成について、図４を用いて説明する。図４は、第１実施形態に係る半導体記憶装置の入出力回路及びロジック制御回路のうち、デューティ比較正機能に係る構成を説明するためのブロック図である。
図４に示すように、入出力回路２２は、信号ＤＱ＜７：０＞に対応する入力回路２２１＜７：０＞及び出力回路２２２＜７：０＞の組を含む。１つの入力回路２２１＜ｋ＞及び出力回路２２２＜ｋ＞の組には、例えば、同種の信号ＤＱ＜ｋ＞が割当てられる（０≦ｋ≦７）。すなわち、入力回路２２１＜ｋ＞及び出力回路２２２＜ｋ＞の組は、外部のコントローラ２と、入出力用パッド群３２内のパッド３２＜ｋ＞を介して信号ＤＱ＜ｋ＞を通信可能である。
また、入出力回路２２は、信号ＤＱＳに対応する入力回路２２１＿ｄｑｓ及び出力回路２２２＿ｄｑｓの組を含む。すなわち、入力回路２２１＿ｄｑｓ及び出力回路２２２＿ｄｑｓの組は、外部のコントローラ２と、入出力用パッド群３２内のパッド３２＿ｄｑｓを介して信号ＤＱＳを通信可能である。また、入出力回路２２は、信号／ＤＱＳに対応する入力回路２２１＿ｂｄｑｓ及び出力回路２２２＿ｂｄｑｓの組を含む。すなわち、入力回路２２１＿ｂｄｑｓ及び出力回路２２２＿ｂｄｑｓの組は、外部のコントローラ２と、入出力用パッド群３２内のパッド３２＿ｂｄｑｓを介して信号／ＤＱＳを通信可能である。
入出力回路２２は、出力制御回路２２３、Ｒｏｎ制御回路２２４、及び検出回路２２５を更に含む。出力制御回路２２３は、信号ＤＱ＜７：０＞、ＤＱＳ、及び／ＤＱＳの基となる信号ＤＱ＜７：０＞＿ｉｎ、ＤＱＳ＿ｉｎ、及び／ＤＱＳ＿ｉｎを生成し、それぞれ出力回路２２２＜７：０＞、２２２＿ｄｑｓ、及び２２２＿ｂｄｑｓに送出する。Ｒｏｎ制御回路２２４は、出力回路２２２＜７：０＞、２２２＿ｄｑｓ、及び２２２＿ｂｄｑｓ内の出力インピーダンスを制御する。
検出回路２２５は、出力制御回路２２３から送出された信号ＤＱＳ＿ｉｎ、及び／ＤＱＳ＿ｉｎをモニタすることにより、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティ比を検出する。検出回路２２５は、検出結果に基づいて、デューティ比の較正が必要か否かを示す信号ＦＬＧを生成し、シーケンサ２７に送出する。
シーケンサ２７は、検出回路２２５から信号ＦＬＧを受けると、当該信号ＦＬＧに基づいて制御信号ＤＡＣ１及びＤＡＣ２を生成し、ロジック制御回路２４に送出する。
ロジック制御回路２４は、補正回路２４１を含む。補正回路２４１は、ロジック制御用パッド群３４内のパッド３４＿ｒｅ及び３４＿ｂｒｅを介してそれぞれ入力される信号ＲＥ及び／ＲＥのデューティ比を補正する機能を有する。補正回路２４１は、シーケンサ２７からの制御信号ＤＡＣ１及びＤＡＣ２に基づいて信号ＲＥ及び／ＲＥのデューティ比を補正し、信号ＲＥ＿ｃ及び／ＲＥ＿ｃを生成する。信号ＲＥ＿ｃ及び／ＲＥ＿ｃは、例えば、出力制御回路２２３に送出され、当該出力制御回路２２３において生成される信号ＤＱＳ及び／ＤＱＳのトグルのタイミングの基として使用される。より具体的には、信号ＤＱＳ及び／ＤＱＳのデューティ比は、信号ＲＥ＿ｃ及び／ＲＥ＿ｃのデューティ比に応じて決定される。例えば、信号ＤＱＳ及び／ＤＱＳのデューティ比は、信号ＲＥ＿ｃ及び／ＲＥ＿ｃのデューティ比は、同一であるか、又は互いに相関関係を有する。
なお、図４の例では、補正回路２４１から信号ＲＥ＿ｃ及び／ＲＥ＿ｃが直接出力制御回路２２３に送出される場合が示されているが、これに限られない。例えば、補正回路２４１は、信号ＲＥ＿ｃ及び／ＲＥ＿ｃを他の回路（例えば、シーケンサ２７）に送出した後、当該他の回路において信号ＲＥ＿ｃ及び／ＲＥ＿ｃのデューティ比に基づくタイミング信号が生成されてもよい。そして、出力制御回路２２３に当該タイミング信号が創出されることにより、信号ＲＥ＿ｃ及び／ＲＥ＿ｃのデューティ比と相関関係を有する信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎが生成されてもよい。
以上のように構成されることにより、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティ比が所望の値からずれていることを検出回路２２５によって検出し、当該検出結果に基づいて信号ＲＥ及び／ＲＥのデューティ比を補正回路２４１によって補正することができる。そして、当該補正結果が出力制御回路２２３にフィードバックされることにより、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティ比が較正され、ひいては、所望の値のデューティを有する信号ＤＱＳ及び／ＤＱＳを出力することができる。
１．１．４．２ 補正回路の構成について
第１実施形態に係る入出力回路のうち、補正回路の構成の詳細について、図５を用いて説明する。図５は、第１実施形態に係る半導体記憶装置の補正回路の構成を説明するための回路図である。
図５に示すように、補正回路２４１は、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、及びＩＮＶ４、可変キャパシタＣ１、Ｃ２、Ｃ３、及びＣ４、並びに論理回路ＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３、ＮＡＮＤ４、ＮＡＮＤ５、ＮＡＮＤ６、ＮＡＮＤ７、ＮＡＮＤ８、ＮＡＮＤ９、及びＮＡＮＤ１０を含む。
インバータＩＮＶ１は、信号ＲＥが入力される入力端と、ノードＮ５に接続された出力端と、を含む。インバータＩＮＶ２は、ノードＮ５に接続された入力端と、ノードＲＥ＿ｄに接続された出力端と、を含む。
可変キャパシタＣ１は、ノードＮ５に接続された第１端と、電圧ＶＳＳが供給された第２端と、を含む。可変キャパシタＣ２は、ノードＲＥ＿ｄに接続された第１端と、電圧ＶＳＳが供給された第２端と、を含む。可変キャパシタＣ１及びＣ２は、シーケンサ２７から送出される制御信号ＤＡＣ１に基づいて、その容量を変更可能に構成される。より具体的には、例えば、可変キャパシタＣ１及びＣ２の各々は、直列に接続されたキャパシタ及びスイッチの組（図示せず）を複数含み、当該複数の組が並列に接続された構成を有していてもよい。制御信号ＤＡＣ１は、例えば、可変キャパシタＣ１及びＣ２内の任意の数のスイッチをオン状態又はオフ状態に設定可能な信号である。以上のように構成することにより、可変キャパシタＣ１及びＣ２は、制御信号ＤＡＣ１に応じて、或る範囲内において段階的に容量の大きさを切替えることができる。すなわち、ノードＲＥ＿ｄには、可変キャパシタＣ１及びＣ２に設定された容量に応じて、或る量だけ遅延した信号が供給される。
インバータＩＮＶ３は、信号／ＲＥが入力される入力端と、ノードＮ６に接続された出力端と、を含む。インバータＩＮＶ４は、ノードＮ６に接続された入力端と、ノード／ＲＥ＿ｄに接続された出力端と、を含む。
可変キャパシタＣ３は、ノードＮ６に接続された第１端と、電圧ＶＳＳが供給された第２端と、を含む。可変キャパシタＣ４は、ノード／ＲＥ＿ｄに接続された第１端と、電圧ＶＳＳが供給された第２端と、を含む。可変キャパシタＣ３及びＣ４は、シーケンサ２７から送出される制御信号ＤＡＣ２に基づいて、その容量を変更可能に構成される。より具体的には、例えば、可変キャパシタＣ３及びＣ４の各々は、直列に接続されたキャパシタ及びスイッチの組（図示せず）を複数含み、当該複数の組が並列に接続された構成を有していてもよい。制御信号ＤＡＣ２は、例えば、可変キャパシタＣ３及びＣ４内の任意の数のスイッチをオン状態又はオフ状態に設定可能な信号である。以上のように構成することにより、可変キャパシタＣ３及びＣ４は、制御信号ＤＡＣ２に応じて、或る範囲内において段階的に容量の大きさを切替えることができる。すなわち、ノード／ＲＥ＿ｄには、可変キャパシタＣ３及びＣ４に設定された容量に応じて、或る量だけ遅延した信号が供給される。
なお、制御信号ＤＡＣ１及びＤＡＣ２は、互いに独立に設定可能である。このため、ノードＲＥ＿ｄにおける信号ＲＥからの遅延量と、ノード／ＲＥ＿ｄにおける信号／ＲＥからの遅延量は、互いに独立に制御される。したがって、ノードＲＥ＿ｄ及び／ＲＥ＿ｄには、制御信号ＤＡＣ１及びＤＡＣ２に応じて、一方に対して他方が任意の時間だけ遅延した信号を供給することができる。
論理回路ＮＡＮＤ１〜ＮＡＮＤ１０は、２つの入力信号のＮＡＮＤ演算結果を出力する。
論理回路ＮＡＮＤ１は、ノードＲＥ＿ｄに接続された第１入力端と、電圧ＶＳＳが供給された第２入力端と、論理回路ＮＡＮＤ２の第１入力端に接続された出力端と、を含む。論理回路ＮＡＮＤ２は、電圧ＶＳＳが供給された第２入力端と、論理回路ＮＡＮＤ３の第１入力端に接続された出力端と、を含む。論理回路ＮＡＮＤ３は、電圧ＶＳＳが供給された第２入力端と、論理回路ＮＡＮＤ４の第１入力端に接続された出力端と、を含む。論理回路ＮＡＮＤ４は、ノードＲＥ＿ｄに接続された第２入力端と、論理回路ＮＡＮＤ５の第１入力端に接続された出力端と、を含む。論理回路ＮＡＮＤ５は、ノード／ＲＥ＿ｃに接続された第２入力端と、ノードＲＥ＿ｃに接続された出力端と、を含む。
論理回路ＮＡＮＤ６は、ノード／ＲＥ＿ｄに接続された第１入力端と、電圧ＶＳＳが供給された第２入力端と、論理回路ＮＡＮＤ７の第１入力端に接続された出力端と、を含む。論理回路ＮＡＮＤ７は、電圧ＶＳＳが供給された第２入力端と、論理回路ＮＡＮＤ８の第１入力端に接続された出力端と、を含む。論理回路ＮＡＮＤ８は、電圧ＶＳＳが供給された第２入力端と、論理回路ＮＡＮＤ９の第１入力端に接続された出力端と、を含む。論理回路ＮＡＮＤ９は、ノード／ＲＥ＿ｄに接続された第２入力端と、論理回路ＮＡＮＤ１０の第１入力端に接続された出力端と、を含む。論理回路ＮＡＮＤ１０は、ノードＲＥ＿ｃに接続された第２入力端と、ノード／ＲＥ＿ｃに接続された出力端と、を含む。
論理回路ＮＡＮＤ５及びＮＡＮＤ１０は、ＲＳ（Reset / Set）フリップフロップ回路を構成する。これにより、ノードＲＥ＿ｃの電圧レベルは、ノードＲＥ＿ｄ及び／ＲＥ＿ｄの電圧レベルが“Ｌ”レベルから“Ｈ”レベルに変化するタイミングで、“Ｌ”レベルから“Ｈ”レベルに、又は“Ｈ”レベルから“Ｌ”レベルに変化する。すなわち、ノードＲＥ＿ｃは、ノードＲＥ＿ｄ及び／ＲＥ＿ｄのパルスの立ち上がり（Rising edge）に応じて電圧レベルが変化する信号を出力する。また、ノード／ＲＥ＿ｃの電圧レベルは、ノードＲＥ＿ｄの反転信号が出力される。
１．１．４．３ 出力回路の構成の詳細について
次に、第１実施形態に係る入出力回路のうち、出力回路の構成の詳細について図６を用いて説明する。図６は、第１実施形態に係る半導体記憶装置の出力回路の構成を説明するための回路図である。図６では、出力回路２２２＿ｄｑｓ及び２２２＿ｂｄｑｓと、出力制御回路２２３、Ｒｏｎ制御回路２２４、及びパッド３２＿ｄｑｓ並びに３２＿ｂｄｑｓと、の接続関係の一例が示される。
図６に示すように、出力回路２２２＿ｄｑｓは、論理回路ＮＡＮＤａ＜ｍ：０＞及びＮＯＲａ＜ｍ：０＞、並びにトランジスタＴａ＿ｐ＜ｍ：０＞及びＴａ＿ｎ＜ｍ：０＞を含む。また、出力回路２２２＿ｂｄｑｓは、論理回路ＮＡＮＤｂ＜ｍ：０＞及びＮＯＲｂ＜ｍ：０＞、並びにトランジスタＴｂ＿ｐ＜ｍ：０＞及びＴｂ＿ｎ＜ｍ：０＞を含む。ここで、ｍは、任意の自然数である。
論理回路ＮＡＮＤａ＜ｍ：０＞及びＮＡＮＤｂ＜ｍ：０＞は、２つの入力信号のＮＡＮＤ演算結果を出力する。論理回路ＮＯＲａ＜ｍ：０＞及びＮＯＲｂ＜ｍ：０＞は、２つの入力信号のＮＯＲ演算結果を出力する。トランジスタＴａ＿ｐ＜ｍ：０＞及びＴｂ＿ｐ＜ｍ：０＞はｐ型の極性を有し、トランジスタＴａ＿ｎ＜ｍ：０＞及びＴｂ＿ｎ＜ｍ：０＞は、ｎ型の極性を有する。
上述の通り、出力制御回路２２３は、補正回路２４１から送出された信号ＲＥ＿ｃ及び／ＲＥ＿ｃのデューティ比に基づいて生成された信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎを送出する。また、Ｒｏｎ制御回路２２４は、信号ＳＥＬａ＿ｐ＜ｍ：０＞及びＳＥＬａ＿ｎ＜ｍ：０＞、並びに信号ＳＥＬｂ＿ｐ＜ｍ：０＞及びＳＥＬｂ＿ｎ＜ｍ：０＞を送出する。
まず、出力回路２２２＿ｄｑｓの構成について説明する。
論理回路ＮＡＮＤａ＜ｍ：０＞は、信号ＤＱＳ＿ｉｎが共通して供給される第１入力端を含み、信号ＳＥＬａ＿ｐ＜ｍ：０＞がそれぞれ供給される第２入力端を含む。また、論理回路ＮＡＮＤａ＜ｍ：０＞はそれぞれ、トランジスタＴａ＿ｐ＜ｍ：０＞のゲートに接続される。
トランジスタＴａ＿ｐ＜ｍ：０＞は、電圧ＶＣＣＱが共通して供給される第１端と、パッド３２＿ｄｑｓに共通して接続される第２端と、を含む。
論理回路ＮＯＲａ＜ｍ：０＞は、信号ＤＱＳ＿ｉｎが共通して供給される第１入力端を含み、信号ＳＥＬａ＿ｎ＜ｍ：０＞がそれぞれ供給される第２入力端を含む。また、論理回路ＮＯＲａ＜ｍ：０＞はそれぞれ、トランジスタＴａ＿ｎ＜ｍ：０＞のゲートに接続される。
トランジスタＴａ＿ｎ＜ｍ：０＞は、電圧ＶＳＳが共通して供給される第１端と、パッド３２＿ｄｑｓに共通して接続される第２端と、を含む。
以上のように構成することで、出力回路２２２＿ｄｑｓは、信号ＤＱＳ＿ｉｎが“Ｈ”レベルの場合、トランジスタＴａ＿ｐ＜ｍ：０＞のうち、信号ＳＥＬａ＿ｐ＜ｍ：０＞によってオン抵抗となるように選択されたトランジスタの合成抵抗を、信号ＤＱＳのプルアップ側の出力インピーダンスとして設定することができる。また、出力回路２２２＿ｄｑｓは、信号ＤＱＳ＿ｉｎが“Ｌ”レベルの場合、トランジスタＴａ＿ｎ＜ｍ：０＞のうち、信号ＳＥＬａ＿ｎ＜ｍ：０＞によってオン抵抗となるように選択されたトランジスタの合成抵抗を、信号ＤＱＳのプルダウン側の出力インピーダンスとして設定することができる。
次に、出力回路２２２＿ｂｄｑｓの構成について説明する。
論理回路ＮＡＮＤｂ＜ｍ：０＞は、信号／ＤＱＳ＿ｉｎが共通して供給される第１入力端を含み、信号ＳＥＬｂ＿ｐ＜ｍ：０＞がそれぞれ供給される第２入力端を含む。また、論理回路ＮＡＮＤｂ＜ｍ：０＞はそれぞれ、トランジスタＴｂ＿ｐ＜ｍ：０＞のゲートに接続される。
トランジスタＴｂ＿ｐ＜ｍ：０＞は、電圧ＶＣＣＱが共通して供給される第１端と、パッド３２＿ｂｄｑｓに共通して接続される第２端と、を含む。
論理回路ＮＯＲｂ＜ｍ：０＞は、信号／ＤＱＳ＿ｉｎが共通して供給される第１入力端を含み、信号ＳＥＬｂ＿ｎ＜ｍ：０＞がそれぞれ供給される第２入力端を含む。また、論理回路ＮＯＲｂ＜ｍ：０＞はそれぞれ、トランジスタＴｂ＿ｎ＜ｍ：０＞のゲートに接続される。
トランジスタＴｂ＿ｎ＜ｍ：０＞は、電圧ＶＳＳが共通して供給される第１端と、パッド３２＿ｂｄｑｓに共通して接続される第２端と、を含む。
以上のように構成することで、出力回路２２２＿ｂｄｑｓは、信号／ＤＱＳ＿ｉｎが“Ｈ”レベルの場合、トランジスタＴｂ＿ｐ＜ｍ：０＞のうち、信号ＳＥＬｂ＿ｐ＜ｍ：０＞によってオン抵抗となるように選択されたトランジスタの合成抵抗を、信号／ＤＱＳのプルアップ側の出力インピーダンスとして設定することができる。また、出力回路２２２＿ｂｄｑｓは、信号／ＤＱＳ＿ｉｎが“Ｌ”レベルの場合、トランジスタＴｂ＿ｎ＜ｍ：０＞のうち、信号ＳＥＬｂ＿ｎ＜ｍ：０＞によってオン抵抗となるように選択されたトランジスタの合成抵抗を、信号／ＤＱＳのプルダウン側の出力インピーダンスとして設定することができる。
上述のように、出力回路２２２＿ｄｑｓ及び２２２＿ｂｄｑｓは、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎに基づいて信号ＤＱＳ及び／ＤＱＳを生成する。このため、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティ比が適切に設定されていない場合、信号ＤＱＳ及び／ＤＱＳのデューティ比も適切に設定されない可能性がある。したがって、検出回路２２５は、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティ比が適切に設定されているか否かを検出するために、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎをモニタする。
１．１．４．４ 検出回路の構成について
次に、第１実施形態に係る入出力回路のうち、検出回路の構成の詳細について、図７を用いて説明する。図７は、第１実施形態に係る半導体記憶装置の検出回路の構成を説明するための回路図である。
図７に示すように、検出回路２２５は、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８、Ｔｒ９、Ｔｒ１０、及びＴｒ１１、抵抗Ｒ１、Ｒ２、Ｒ３、及びＲ４、キャパシタＣ５及びＣ６、並びにコンパレータＣＯＭＰを含む。トランジスタＴｒ１〜Ｔｒ４は、例えば、ｐ型の極性を有し、トランジスタＴｒ５〜Ｔｒ１１は、例えば、ｎ型の極性を有する。
トランジスタＴｒ１は、電圧ＶＤＤが供給された第１端と、ノードＮ１に接続された第２端及びゲートと、を含む。電圧ＶＤＤは、所定の値を有する電源であり、トランジスタＴｒ１〜Ｔｒ１１をオン状態にし得る（“Ｈ”レベルの）電圧レベルを有する。また、電圧ＶＤＤ／２は、トランジスタＴｒ１〜Ｔｒ１１をオフ状態にし得る（“Ｌ”レベルの）電圧レベルを有する。トランジスタＴｒ２は、電圧ＶＤＤが供給された第１端と、ノードＮ１に接続された第２端と、ノードＮ２に接続されたゲートと、を含む。トランジスタＴｒ３は、電圧ＶＤＤが供給された第１端と、ノードＮ２に接続された第２端と、ノードＮ１に接続されたゲートと、を含む。トランジスタＴｒ４は、電圧ＶＤＤが供給された第１端と、ノードＮ２に接続された第２端及びゲートと、を含む。
トランジスタＴｒ５は、ノードＮ１に接続された第１端と、ノードＮ３に接続された第２端と、信号ＤＱＳ＿ｉｎが供給されるゲートと、を含む。トランジスタＴｒ６は、ノードＮ２に接続された第１端と、ノードＮ３に接続された第２端と、信号／ＤＱＳ＿ｉｎが供給されるゲートと、を含む。トランジスタＴｒ７は、ノードＮ３に接続された第１端と、トランジスタＴｒ８の第１端に接続された第２端と、信号ＥＮＢが供給されるゲートと、を含む。トランジスタＴｒ８は、電圧ＶＳＳが供給される第２端と、信号ＢＩＡＳ１が供給されるゲートと、を含む。
抵抗Ｒ１は、ノードＮ１に接続された第１端とノードＤＱＳ＿ｐｒｅに接続された第２端と、を含む。キャパシタＣ５は、ノードＤＱＳ＿ｐｒｅに接続された第１端と、電圧ＶＳＳが供給される第２端と、を含む。
抵抗Ｒ２は、ノードＮ２に接続された第１端とノード／ＤＱＳ＿ｐｒｅに接続された第２端と、を含む。キャパシタＣ６は、ノード／ＤＱＳ＿ｐｒｅに接続された第１端と、電圧ＶＳＳが供給される第２端と、を含む。
以上のように構成されることにより、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティ比に応じて、ノードＤＱＳ＿ｐｒｅ及び／ＤＱＳ＿ｐｒｅの電圧を“Ｈ”レベル又は“Ｌ”レベルに設定することができる。具体的には、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティ比が５０％より大きい場合、ノードＤＱＳ＿ｐｒｅ及び／ＤＱＳ＿ｐｒｅはそれぞれ“Ｈ”レベル及び“Ｌ”レベルとなる。また、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティ比が５０％より小さい場合、ノードＤＱＳ＿ｐｒｅ及び／ＤＱＳ＿ｐｒｅはそれぞれ“Ｌ”レベル及び“Ｈ”レベルとなる。
抵抗Ｒ３は、電圧ＶＤＤが供給される第１端と、ノード／ＤＱＳ＿ｏに接続された第１端と、を含む。トランジスタＴｒ９は、ノード／ＤＱＳ＿ｏに接続された第１端と、ノードＮ４に接続された第２端と、ノードＤＱＳ＿ｐｒｅに接続されたゲートと、を含む。
抵抗Ｒ４は、電圧ＶＤＤが供給される第１端と、ノードＤＱＳ＿ｏに接続された第１端と、を含む。トランジスタＴｒ１０は、ノードＤＱＳ＿ｏに接続された第１端と、ノードＮ４に接続された第２端と、ノード／ＤＱＳ＿ｐｒｅに接続されたゲートと、を含む。
トランジスタＴｒ１１は、ノードＮ４に接続された第１端と、電圧ＶＳＳが供給される第２端と、信号ＢＩＡＳ２が供給されるゲートと、を含む。
以上のように構成されることにより、ノードＤＱＳ＿ｐｒｅ及び／ＤＱＳ＿ｐｒｅに供給された電圧レベルに応じて、ノードＤＱＳ＿ｏ及び／ＤＱＳ＿ｐｒｅの電圧レベルを設定することができる。すなわち、ノードＤＱＳ＿ｐｒｅ及び／ＤＱＳ＿ｐｒｅにそれぞれ“Ｈ”レベル及び“Ｌ”レベルが供給された場合、ノードＤＱＳ＿ｏ及び／ＤＱＳ＿ｏにはそれぞれ“Ｈ”レベル及び“Ｌ”レベルが供給される。また、ノードＤＱＳ＿ｐｒｅ及び／ＤＱＳ＿ｐｒｅにそれぞれ“Ｌ”レベル及び“Ｈ”レベルが供給された場合、ノードＤＱＳ＿ｏ及び／ＤＱＳ＿ｏにはそれぞれ“Ｌ”レベル及び“Ｈ”レベルが供給される。
コンパレータＣＯＭＰは、ノードＤＱＳ＿ｏが接続された第１入力端と、ノード／ＤＱＳ＿ｏが接続された第２入力端と、信号ＦＬＧを出力する出力端と、を含む。コンパレータＣＯＭＰは、信号ＴＲＩＧから供給される電圧によって駆動される。コンパレータＣＯＭＰは、ノードＤＱＳ＿ｏ及び／ＤＱＳ＿ｏの電圧レベルの大小関係に応じて、信号ＦＬＧの電圧レベルを“Ｈ”レベル又は“Ｌ”レベルに切替える。具体的には、コンパレータＣＯＭＰは、ノードＤＱＳ＿ｏ及び／ＤＱＳ＿ｏがそれぞれ“Ｈ”レベル及び“Ｌ”レベルの場合、“Ｈ”レベルの信号ＦＬＧを出力する。また、コンパレータＣＯＭＰは、ノードＤＱＳ＿ｏ及び／ＤＱＳ＿ｏがそれぞれ“Ｌ”レベル及び“Ｈ”レベルの場合、“Ｌ”レベルの信号ＦＬＧを出力する。
以上のように構成されることにより、検出回路２２５は、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティ比が５０％より大きい場合、“Ｈ”レベルの信号ＦＬＧを出力し、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティ比が５０％より小さい場合、“Ｌ”レベルの信号ＦＬＧを出力することができる。
１．２ 動作について
次に、第１実施形態に係るメモリシステムの動作について説明する。
１．２．１ デューティ比較正動作の概要について
第１実施形態に係るメモリシステムにおけるデューティ比較正動作の概要について、図８に示すフローチャートを用いて説明する。図８では、メモリシステム１内の各半導体記憶装置５〜８において実行される２種類のデューティ比較正動作が示される。なお、以下の説明では、半導体記憶装置５〜８は、それぞれチップＡ〜Ｄとして説明する。
図８に示すように、ステップＳＴ１において、メモリシステム１に電源が投入される。パワーマネージャ４は、コントローラ２及びＮＡＮＤパッケージ３に電圧ＶＣＣＱを供給し、ＮＡＮＤパッケージ３に電圧ＶＣＣを更に供給する。
ステップＳＴ２において、コントローラ２及びＮＡＮＤパッケージ３は、ステップＳＴ１における電源の投入に伴い、他チップからのデータの読出し動作と独立したデューティ比較正動作を実行する。以下の説明では、他チップ読出し動作と独立したデューティ比較正動作は、便宜的に、「第１デューティ比較正動作」とも言う。
ステップＳＴ３において、コントローラ２及びＮＡＮＤパッケージ３は、他チップからのデータの読出し動作と並行してデューティ比較正動作を実行する。以下の説明では、他チップ読出し動作中におけるデューティ比較正動作は、便宜的に、「第２デューティ比較正動作」とも言う。
以上で、デューティ比較正動作が終了する。
図９は、第１実施形態に係るメモリシステムにおけるデューティ比較正動作におけるチップ内の動作を説明するためのフローチャートである。図９に示される動作は、第１デューティ比較正動作及び第２デューティ比較正動作に共通する。すなわち、図９には、補正回路２４１、出力制御回路２２３、検出回路２２５、及びシーケンサ２７が、信号ＲＥ及び／ＲＥに基づいて信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティ比が較正されるまでの動作が示される。
図９に示すように、ステップＳＴ１１において、補正回路２４１は、コントローラ２から信号ＲＥ及び／ＲＥを受信する。当該信号ＲＥ及び／ＲＥのデューティ比は、例えば５０％からずれている。
ステップＳＴ１２において、補正回路２４１は、シーケンサ２７からの制御信号ＤＡＣ１及びＤＡＣ２に基づいて、信号ＲＥ＿ｃ及び／ＲＥ＿ｃを生成する。信号ＲＥ＿ｃ及び／ＲＥ＿ｃは、ステップＳＴ１１において受信した信号ＲＥ及び／ＲＥのデューティが、制御信号ＤＡＣ１及びＤＡＣ２のＤＡＣ値に応じて補正された信号である。当該信号ＲＥ＿ｃ及び／ＲＥ＿ｃは、出力制御回路２２３に送出される。信号ＲＥ＿ｃ及び／ＲＥ＿ｃを生成する動作（補正動作）の詳細については、後述する。
ステップＳＴ１３において、出力制御回路２２３は、信号ＲＥ＿ｃ及び／ＲＥ＿ｃのデューティ比に基づき、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎを生成する。信号ＲＥ＿ｃ及び／ＲＥ＿ｃのデューティ比と、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティ比とは、例えば、相関関係を有する。このため、検出回路２２５は、当該信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎをモニタすることにより、信号ＲＥ＿ｃ及び／ＲＥ＿ｃのデューティ比が適切に補正されたか否かを判定する信号ＦＬＧを生成することができる。
ステップＳＴ１４において、検出回路２２５は、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティ比を検出し、信号ＦＬＧを生成する。信号ＦＬＧは、例えば、当該信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティ比が５０％以上か５０％未満かに応じて反転する。信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティ比を検出する動作（検出動作）の詳細については、後述する。
ステップＳＴ１５において、シーケンサ２７は、信号ＦＬＧに応じて、次回探索時のＤＡＣ値を設定する。ＤＡＣ値の探索手法としては任意の手法が適用可能である。具体的には、例えば、信号ＦＬＧに基づく二分探索（バイナリサーチ）が適用可能である。より具体的には、デューティ比が５０％以上である場合、シーケンサ２７は、デューティ比を小さくする側の探索範囲の中間値を次回探索時のＤＡＣ値として設定する。また、デューティ比が５０％未満である場合、シーケンサ２７は、デューティ比を大きくする側の探索範囲の中間値を次回探索時のＤＡＣ値として設定する。ＤＡＣ値の探索範囲は、以前に設定されたＤＡＣ値の間となるように逐次更新される。これにより、シーケンサ２７は、数回のイタレーション探索を行うことにより、最適なＤＡＣ値を決定することができる。
ステップＳＴ１６において、シーケンサ２７は、今回の探索によって、最適なＤＡＣ値が探索されたか否かを判定する。最適なＤＡＣ値が探索されたと判定された場合（ステップＳＴ１６；ｙｅｓ）、ステップＳＴ１７に進む。一方、最適なＤＡＣ値が探索されていないと判定された場合（ステップＳＴ１６；ｎｏ）、ステップＳＴ１２〜ＳＴ１５の動作を繰り返す。
ステップＳＴ１７において、シーケンサ２７は、最適であると判定されたＤＡＣ値を以後の信号ＲＥ＿ｃ及び／ＲＥ＿ｃの生成する動作（補正動作）に適用する。
以上のように動作することにより、５０％からずれた信号ＲＥ及び／ＲＥを受信した際に、当該デューティ比が補正された信号ＲＥ＿ｃ及び／ＲＥ＿ｃを生成することができる。そして、当該信号ＲＥ＿ｃ及び／ＲＥ＿ｃに基づいて、デューティ比が補正された信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎを生成することができる。
１．２．２ 他チップ読出し動作と独立したデューティ比較正動作について
次に、第１実施形態に係るメモリシステムにおける第１デューティ比較正動作について説明する。
図１０は、第１実施形態に係るメモリシステムにおける第１デューティ比較正動作を説明するためのフローチャートである。図１０は、図８において説明したステップＳＴ２の一部に対応し、チップＡ〜Ｄのうち、チップＡ及びＢに対する第１デューティ比較正動作のフローチャートが示される。
図１０に示すように、ステップＳＴ２１において、コントローラ２は、チップＡに対して第１デューティ比較正動作実行コマンドを発行する。ステップＳＴ２２において、チップＡは、第１デューティ比較正動作を実行する。
ステップＳＴ２３において、コントローラ２は、チップＢに対して第１デューティ比較正動作実行コマンドを発行する。ステップＳＴ２４において、チップＢは、第１デューティ比較正動作を実行する。
以後、チップＣ及びＤに対しても同様の動作を行うことにより、第１デューティ比較正動作が終了する。
このように、第１デューティ比較正動作では、チップＡ〜Ｄは、他チップが読出し動作を実行していない時間帯において、デューティ比較正動作を実行する。
図１１は、第１実施形態に係るメモリシステムにおける第１デューティ比較正動作を説明するためのコマンドシーケンスである。図１１では、チップＡで第１デューティ比較正動作が実行される際のコマンドシーケンスが示される。すなわち、図１１は、図１０において説明したステップＳＴ２１及びＳＴ２２に対応する。
図１１に示すように、コントローラ２は、信号／ＣＥ０を“Ｌ”レベルにして、チップＡ〜Ｄをイネーブルにする。信号／ＣＥ１〜／ＣＥ３は、“Ｈ”レベルに維持される。
コントローラ２は、コマンド“ＸＸｈ”を発行する。コマンド“ＸＸｈ”は、他チップ読出し動作と独立したデューティ比較正動作の実行を命令するコマンド（第１デューティ比較正動作実行コマンド）である。続いて、コントローラ２は、例えば１サイクルにわたってアドレスＡＤＤを発行する。
続いて、コントローラ２は、信号ＲＥ及び／ＲＥをトグルさせる。コマンド“ＸＸｈ”及びアドレスＡＤＤの組（以下、「第１デューティ比較正動作実行コマンド」とも言う。）がチップＡのレジスタ２６に格納されると、チップＡのシーケンサ２７は、信号ＲＥ及び／ＲＥに基づいて、入出力回路２２、及びロジック制御回路２４等を制御して、第１デューティ比較正動作を開始する。
なお、第１デューティ比較正動作において、信号ＲＥ及び／ＲＥは、デューティ比較正のみに使用される。このため、第１デューティ比較正動作中は、他のチップ（図１１の例ではチップＢ〜Ｄ）からデータが読出されることはない。
コントローラ２は、例えば、ゲットフィーチャコマンド（図示せず）を発行し、チップＡにおける第１デューティ比較正動作が終了したか否かを判定する。チップＡにおける第１デューティ比較正動作が終了すると、コントローラ２は、信号／ＣＥ０を“Ｈ”レベルにして、チップＡをディセーブルにする。以後、上述の動作をチップＢ〜Ｄに対して同様に適用することにより、ＮＡＮＤパッケージ３全体の第１デューティ比較正動作が終了する。
１．２．３ 他チップ読出し動作中に実行されるデューティ比較正動作について
次に、第１実施形態に係るメモリシステムにおける第２デューティ比較正動作について説明する。
図１２は、第１実施形態に係るメモリシステムにおける第２デューティ比較正動作を説明するためのフローチャートである。図１２は、図８において説明したステップＳＴ３の一部に対応し、チップＡ〜Ｄのうち、チップＢ及びＣに対する第２デューティ比較正動作のフローチャートが示される。
図１２に示すように、ステップＳＴ３１において、コントローラ２は、チップＢに対して第２デューティ比較正動作実行コマンドを発行する。
続いて、ステップＳＴ３２において、コントローラ２は、チップＡに対してデータを読出す旨のコマンドを発行する。
ステップＳＴ３３において、チップＡは、ステップＳＴ３２におけるデータ読出しコマンドに応じて、データの読出し動作を実行する。ステップＳＴ３４において、チップＢは、ステップＳＴ３１における第２デューティ比較正動作実行コマンドに応じて、ステップＳＴ３３と並行して、第２デューティ比較正動作を実行する。
続いて、ステップＳＴ３５において、コントローラ２は、チップＣに対して第２デューティ比較正動作実行コマンドを発行する。
ステップＳＴ３６において、コントローラ２は、チップＢに対してデータを読出す旨のコマンドを発行する。ステップＳＴ３７において、チップＢは、ステップＳＴ３６におけるデータ読出しコマンドに応じて、データの読出し動作を実行する。ステップＳＴ３８において、チップＣは、ステップＳＴ３５における第２デューティ比較正動作実行コマンドに応じて、ステップＳＴ３７と並行して、第２デューティ比較正動作を実行する。
以後、チップＤ及びＡに対しても同様の動作を行うことにより、第２デューティ比較正動作が終了する。
このように、第２デューティ比較正動作では、チップＡ〜Ｄは、他チップが読出し動作を実行中の時間帯において、デューティ比較正動作を実行する。
図１３は、第１実施形態に係るメモリシステムにおける第２デューティ比較正動作を説明するためのコマンドシーケンスである。図１３では、チップＢで第２デューティ比較正動作が実行される際のコマンドシーケンスが示される。すなわち、図１３は、図１２において説明したステップＳＴ３１〜ＳＴ３４に対応する。
図１３に示すように、コントローラ２は、信号／ＣＥ１を“Ｌ”レベルにして、チップＡ〜Ｄをイネーブルにする。信号／ＣＥ０、／ＣＥ２、及び／ＣＥ３は、“Ｈ”レベルに維持される。
コントローラ２は、コマンド“ＹＹｈ”を発行し、チップＢに送信する。コマンド“ＹＹｈ”は、他チップ読出し動作中においてデューティ比較正動作の実行を命令するコマンド（第２デューティ比較正動作実行コマンド）である。続いて、コントローラ２は、例えば１サイクルにわたってアドレスＡＤＤを発行し、チップＢに送信する。
続いて、コントローラ２は、信号／ＣＥ１を“Ｈ”レベルにしてチップＢをディセーブルにするとともに、信号／ＣＥ０を“Ｌ”レベルにしてチップＡをイネーブルにする。
コントローラ２は、第１読出しコマンド“００ｈ”を発行し、引き続き例えば５サイクルにわたってアドレスＡＤＤを発行する。その後、コントローラ２は、第２読出しコマンド“３０ｈ”を発行する。
コマンド“３０ｈ”がチップＡのレジスタ２６に格納されると、チップＡのシーケンサ２７は、電圧生成回路２８、ドライバセット２９、ロウデコーダ３０、及びセンスアンプ３１等を制御して、読出し動作を開始する。
続いて、コントローラ２は、信号／ＣＥ１を再度“Ｌ”レベルにしてチップＢをイネーブルにした後、信号ＲＥ及び／ＲＥを繰り返し交互にアサートする。信号ＲＥ及び／ＲＥがトグルされるたびに、チップＡのメモリセルアレイ２１から読出されたデータがコントローラ２へ送信される。
また、チップＡからのデータの読出し動作と並行して、チップＢのシーケンサ２７は、信号ＲＥ及び／ＲＥに基づいて、入出力回路２２、及びロジック制御回路２４等を制御して、第２デューティ比較正動作を開始する。
チップＡにおける読出し動作、及びチップＢにおける第２デューティ比較正動作が終了すると、コントローラ２は、信号／ＣＥ０及び／ＣＥ１を“Ｈ”レベルにして、チップＡ及びチップＢをディセーブルにする。以後、上述の動作を他のチップに対して同様に適用することにより、ＮＡＮＤパッケージ３全体の第２デューティ比較正動作が終了する。
１．２．４ 補正動作について
次に、第１実施形態に係るメモリシステムにおける補正動作について図１４及び図１５を用いて説明する。図１４及び図１５は、第１実施形態に係る補正回路におけるデューティ比の補正動作を説明するためのタイミングチャートである。図１４及び図１５は、図９において説明したステップＳＴ１２に対応する。図１４では、信号ＲＥ及び／ＲＥのデューティ比が５０％より大きい場合の補正動作が示され、図１５では、信号ＲＥ及び／ＲＥのデューティ比が５０％より小さい場合の補正動作が示される。
まず、信号ＲＥ及び／ＲＥのデューティ比が５０％より大きい場合の補正動作について、図１４を用いて説明する。
図１４に示すように、時刻Ｔ１１において、信号ＲＥ及び／ＲＥがトグルを開始する。上述の通り、信号ＲＥ及び／ＲＥのデューティ比は、５０％より大きい状態にずれている。図１４の例では、信号ＲＥのパルスが立ち上がってから立ち下がるまでの時間（信号／ＲＥのパルスが立ち下がってから立ち上がるまでの時間）はＤ１で示される。また、信号ＲＥのパルスが立ち下がってから立ち上がるまでの時間（信号／ＲＥのパルスが立ち上がってから立ち下がるまでの時間）はＤ２（＜Ｄ１）で示される。
時刻Ｔ１２において、時刻Ｔ１１における信号／ＲＥのパルスの立ち下がりがノード／ＲＥ＿ｄに伝達する。一方、時刻Ｔ１１における信号ＲＥのパルスの立ち上がりは、時刻Ｔ１２の時点ではノードＲＥ＿ｄには伝達しない。これは、信号ＲＥが信号ＲＥ及び／ＲＥのデューティ比が５０％より大きい場合、シーケンサ２７は、制御信号ＤＡＣ１を調整することによって補正回路２４１内の可変キャパシタＣ１及びＣ２の容量を変更し、信号ＲＥ＿ｄの遅延量を増加させるためである。
より具体的には、シーケンサ２７は、制御信号ＤＡＣ１に基づき、ノードＲＥ＿ｄに更なる遅延量ｄを与える。これにより、時刻Ｔ１２＋ｄにおいて、時刻Ｔ１１における信号ＲＥのパルスの立ち上がりがノードＲＥ＿ｄに伝達する。すなわち、ノードＲＥ＿ｄ及び／ＲＥ＿ｄは、上述のように互いに遅延量ｄだけずれた状態で、信号ＲＥ及び／ＲＥのデューティ比（Ｄ１／（Ｄ１＋Ｄ２））を維持しつつトグルする。
時刻Ｔ１３において、時刻Ｔ１２＋ｄにおける信号ＲＥのパルスの立ち上がりがノードＲＥ＿ｃに伝達する。ノードＲＥ＿ｃのパルスの立ち上がりに応じて、ノード／ＲＥ＿ｃのパルスが立ち上がる。以後、ノードＲＥ＿ｃ及び／ＲＥ＿ｃのパルスは、ノードＲＥ＿ｄ及び／ＲＥ＿ｄのパルスの立ち上がりに応じて変化する。図１４の例では、ノードＲＥ＿ｄのパルスが立ち上がってから立ち下がるまでの時間（ノード／ＲＥ＿ｄのパルスが立ち下がってから立ち上がるまでの時間）はＤ１’で示される。また、ノードＲＥ＿ｄのパルスが立ち下がってから立ち上がるまでの時間（ノード／ＲＥ＿ｄのパルスが立ち上がってから立ち下がるまでの時間）はＤ２’で示される。
上述の通り、ノードＲＥ＿ｄ及び／ＲＥ＿ｄは、遅延量ｄだけずれているため、ノードＲＥ＿ｄのパルスの立ち上がりからノード／ＲＥ＿ｄのパルスの立ち上がりまでの時間Ｄ１’は、（Ｄ１−ｄ）となる。また、ノード／ＲＥ＿ｄのパルスの立ち上がりからノードＲＥ＿ｄのパルスの立ち上がりまでの時間Ｄ２’は、（Ｄ２＋ｄ）となる。
したがって、シーケンサ２７は、遅延量ｄがＤ１’＝Ｄ２’（すなわち、ｄ＝（Ｄ１−Ｄ２）／２）を満たすように制御信号ＤＡＣ１を調整することにより、ノードＲＥ＿ｃ及び／ＲＥ＿ｃのデューティ比を５０％に補正することができる。
次に、信号ＲＥ及び／ＲＥのデューティ比が５０％より小さい場合の補正動作について、図１５を用いて説明する。
図１５に示すように、時刻Ｔ２１において、信号ＲＥ及び／ＲＥがトグルを開始する。上述の通り、信号ＲＥ及び／ＲＥのデューティ比は、５０％より小さい状態にずれている。図１５の例では、信号ＲＥのパルスが立ち上がってから立ち下がるまでの時間（信号／ＲＥのパルスが立ち下がってから立ち上がるまでの時間）はＤ３で示される。また、信号ＲＥのパルスが立ち下がってから立ち上がるまでの時間（信号／ＲＥのパルスが立ち上がってから立ち下がるまでの時間）はＤ４（＞Ｄ３）で示される。
時刻Ｔ２２において、時刻Ｔ２１における信号ＲＥのパルスの立ち上がりがノードＲＥ＿ｄに伝達する。一方、時刻Ｔ２１における信号／ＲＥのパルスの立ち下がりは、時刻Ｔ２２の時点ではノード／ＲＥ＿ｄには伝達しない。これは、信号ＲＥが信号ＲＥ及び／ＲＥのデューティ比が５０％より小さい場合、シーケンサ２７は、制御信号ＤＡＣ２を調整することによって補正回路２４１内の可変キャパシタＣ３及びＣ４の容量を変更し、信号／ＲＥ＿ｄの遅延量を増加させるためである。
より具体的には、シーケンサ２７は、制御信号ＤＡＣ２に基づき、ノード／ＲＥ＿ｄに更なる遅延量ｄを与える。これにより、時刻Ｔ２２＋ｄにおいて、時刻Ｔ２１における信号／ＲＥのパルスの立ち下がりがノード／ＲＥ＿ｄに伝達する。すなわち、ノードＲＥ＿ｄ及び／ＲＥ＿ｄは、上述のように互いに遅延量ｄだけずれた状態で、信号ＲＥ及び／ＲＥのデューティ比（Ｄ３／（Ｄ３＋Ｄ４））を維持しつつトグルする。
時刻Ｔ２３において、時刻Ｔ２２における信号ＲＥのパルスの立ち上がりがノードＲＥ＿ｃに伝達する。ノードＲＥ＿ｃのパルスの立ち上がりに応じて、ノード／ＲＥ＿ｃのパルスが立ち上がる。以後、ノードＲＥ＿ｃ及び／ＲＥ＿ｃのパルスは、ノードＲＥ＿ｄ及び／ＲＥ＿ｄのパルスの立ち上がりに応じて変化する。図１５の例では、ノードＲＥ＿ｄのパルスが立ち上がってから立ち下がるまでの時間（ノード／ＲＥ＿ｄのパルスが立ち下がってから立ち上がるまでの時間）はＤ３’で示される。また、ノードＲＥ＿ｄのパルスが立ち下がってから立ち上がるまでの時間（ノード／ＲＥ＿ｄのパルスが立ち上がってから立ち下がるまでの時間）はＤ４’で示される。
上述の通り、ノードＲＥ＿ｄ及び／ＲＥ＿ｄは、遅延量ｄだけずれているため、ノードＲＥ＿ｄのパルスの立ち上がりからノード／ＲＥ＿ｄのパルスの立ち上がりまでの時間Ｄ３’は、（Ｄ３＋ｄ）となる。また、ノード／ＲＥ＿ｄのパルスの立ち上がりからノードＲＥ＿ｄのパルスの立ち上がりまでの時間Ｄ４’は、（Ｄ４−ｄ）となる。
したがって、シーケンサ２７は、遅延量ｄがＤ３’＝Ｄ４’（すなわち、ｄ＝（Ｄ４−Ｄ３）／２）を満たすように制御信号ＤＡＣ２を調整することにより、ノードＲＥ＿ｃ及び／ＲＥ＿ｃのデューティ比を５０％に補正することができる。
以上で、補正回路２４１による補正動作が終了する。
１．２．５ 検出動作について
次に、第１実施形態に係るメモリシステムにおけるデューティ比の検出動作について図１６及び図１７を用いて説明する。図１６及び図１７は、第１実施形態に係る検出回路におけるデューティ比の検出動作を説明するためのタイミングチャートである。図１６及び図１７は、図９において説明したステップＳＴ１４に対応する。図１６では、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティ比が５０％より大きい場合の検出動作が示され、図１７では、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティ比が５０％より小さい場合の検出動作が示される。
まず、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティ比が５０％より大きい場合の検出動作について、図１６を用いて説明する。
図１６に示すように、時刻Ｔ３１より前において、ノードＤＱＳ＿ｐｒｅ及び／ＤＱＳ＿ｐｒｅは、例えば、電圧ＶＤＤ／２程度の電圧を有する。すなわち、ノードＤＱＳ＿ｐｒｅ及び／ＤＱＳ＿ｐｒｅの電圧レベルは、不定である。これに伴い、ノードＤＱＳ＿ｏ及び／ＤＱＳ＿ｏの電圧レベルも同様に、不定である。また、信号ＴＲＩＧは“Ｌ”レベルに設定されているため、コンパレータＣＯＭＰは駆動していない。
デューティ比が５０％より大きい状態でトグルしている信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎが入力されると、立ち上がり時間の長い信号ＤＱＳ＿ｐｒｅによってキャパシタＣ５が充電され、立ち上がり時間の短い信号／ＤＱＳ＿ｐｒｅによってキャパシタＣ６が放電される。これにより、信号ＤＱＳ＿ｐｒｅの電圧は徐々に電圧ＶＤＤ／２から上昇し、信号／ＤＱＳ＿ｐｒｅの電圧は徐々に電圧ＶＤＤ／２から降下する。
時刻Ｔ３１において、信号ＤＱＳ＿ｐｒｅ及び／ＤＱＳ＿ｐｒｅの電圧差が有意に大きくなる。すなわち、信号ＤＱＳ＿ｐｒｅ及び／ＤＱＳ＿ｐｒｅの電圧レベルは、それぞれ“Ｈ”レベル及び“Ｌ”レベルとなる。これにより、トランジスタＴｒ９及びＴｒ１０がそれぞれオン状態及びオフ状態となり、ノードＤＱＳ＿ｏ及び／ＤＱＳ＿ｏにそれぞれ“Ｈ”レベル及び“Ｌ”レベルが供給される。
時刻Ｔ３２において、信号ＴＲＩＧに“Ｈ”レベルが供給され、コンパレータＣＯＭＰが駆動する。これに伴い、コンパレータＣＯＭＰは、ノードＤＱＳ＿ｏ及び／ＤＱＳ＿ｏの電圧レベルを比較し、その比較結果を信号ＦＬＧに出力する。図１６の例では、ノードＤＱＳ＿ｏ及び／ＤＱＳ＿ｏがそれぞれ“Ｈ”レベル及び“Ｌ”レベルであるため、コンパレータＣＯＭＰは、“Ｈ”レベルの信号ＦＬＧを出力する。
以上のように動作することにより、シーケンサ２７は、“Ｈ”レベルの信号ＦＬＧを受けることにより、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティ比が５０％より大きいと判定することができる。
次に、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティ比が５０％より小さい場合の検出動作について、図１７を用いて説明する。
図１７に示すように、時刻Ｔ４１より前の状態は、図１４における時刻Ｔ３１より前の状態と同様である。
デューティ比が５０％より小さい状態でトグルしている信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎが入力されると、立ち上がり時間の短い信号ＤＱＳ＿ｐｒｅによってキャパシタＣ５が放電され、立ち上がり時間の長い信号／ＤＱＳ＿ｐｒｅによってキャパシタＣ６が充電される。これにより、信号ＤＱＳ＿ｐｒｅの電圧は徐々に電圧ＶＤＤ／２から降下し、信号／ＤＱＳ＿ｐｒｅの電圧は徐々に電圧ＶＤＤ／２から上昇する。
時刻Ｔ４１において、信号ＤＱＳ＿ｐｒｅ及び／ＤＱＳ＿ｐｒｅの電圧差が有意に大きくなる。すなわち、信号ＤＱＳ＿ｐｒｅ及び／ＤＱＳ＿ｐｒｅの電圧レベルは、それぞれ“Ｌ”レベル及び“Ｈ”レベルとなる。これにより、トランジスタＴｒ９及びＴｒ１０がそれぞれオフ状態及びオン状態となり、ノードＤＱＳ＿ｏ及び／ＤＱＳ＿ｏにそれぞれ“Ｌ”レベル及び“Ｈ”レベルが供給される。
時刻Ｔ４２において、信号ＴＲＩＧに“Ｈ”レベルが供給され、コンパレータＣＯＭＰが駆動する。これに伴い、コンパレータＣＯＭＰは、ノードＤＱＳ＿ｏ及び／ＤＱＳ＿ｏの電圧レベルを比較し、その比較結果を信号ＦＬＧに出力する。図１７の例では、ノードＤＱＳ＿ｏ及び／ＤＱＳ＿ｏがそれぞれ“Ｌ”レベル及び“Ｈ”レベルであるため、コンパレータＣＯＭＰは、“Ｌ”レベルの信号ＦＬＧを出力する。
以上のように動作することにより、シーケンサ２７は、“Ｌ”レベルの信号ＦＬＧを受けることにより、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティ比が５０％より小さいと判定することができる。
以上で、検出回路２２５によるデューティ比の検出動作が終了する。
１．３ 本実施形態に係る効果
第１実施形態によれば、出力信号を電源投入以降のデューティ比の変動に応じて較正することができる。本効果につき、以下に説明する。
コントローラ２は、チップＡ〜Ｄに対して信号ＲＥ及び／ＲＥ等を共通して送信し、信号ＤＱ＜７：０＞、ＤＱＳ、／ＤＱＳ等を共通して送受信する。チップＡは、コントローラ２から読出しコマンド並びに信号ＲＥ及び／ＲＥを受けると、信号ＲＥ及び／ＲＥがトグルする度に当該チップＡ内に保持されたデータを読出す。チップＢは、コントローラ２からコマンド“ＹＹｈ”を更に受けると、チップＡからのデータ読出しに使用される信号ＲＥ及び／ＲＥを利用し、当該信号ＲＥ及び／ＲＥに応じてチップＡ内で生成される信号ＤＱＳ及び／ＤＱＳのデューティ比を較正する。これにより、信号ＤＱＳ及び／ＤＱＳのデューティ比較正動作を、他チップがデータを読出す動作と並行して実行することができる。このため、信号ＤＱＳ及び／ＤＱＳのデューティ比較正動作を単独で実行するために要する時間を他の動作に割当てることができる。したがって、メモリシステム１の動作パフォーマンスの低下を抑制することができる。
補足すると、コントローラ２は、電源投入直後において、コマンド“ＸＸｈ”を発行し、チップＡ〜Ｄの各々に対してデータ読出し動作とは独立してデューティ比の較正を実行させる。しかしながら、その後、例えば、メモリシステム１内の温度や電圧が変動することにより、デューティ比が適切な状態から変化する可能性がある。データ読出し動作とは独立してデューティ比の較正を実行させた場合、当該構成動作中、他のチップは動作できないため、メモリシステム１のパフォーマンスを低下させる可能性がある。なお、ＰＬＬ（Phase lock loop）回路や、ＤＬＬ（Delay lock loop）回路（いずれも図示せず）等の回路を用いることにより、より短時間で較正を行うことも可能ではある。しかしながら、これらの回路が占める面積は大きいため、メモリシステム１の設計に影響を与える可能性がある。
第１実施形態によれば、上述の通り、他チップからのデータ読出し動作と並行してデューティ比を較正するため、デューティ比較正動作そのものに要する時間の確保が不要となる。これにより、他チップからデータが読出される任意のタイミングでデューティ比較正動作を実行することができる。このため、電源が投入された後、何らかの要因により温度や電圧が変動したことによってデューティ比が変化した場合でも、メモリシステム１の動作パフォーマンスを低下させることなく、またＰＬＬ回路等を用いることなく、デューティ比を較正することができる。したがって、出力信号を電源投入以降のデューティ比の変動に応じて較正することができる。
２． 第２実施形態
次に、第２実施形態に係るメモリシステムについて説明する。第２実施形態に係るメモリシステムは、デューティ比較正動作を他チップ読出し動作と独立して実行する場合と、他チップ読出し動作中に実行する場合とで、動作に要する時間が異なる点において第１実施形態に係るメモリシステムと相違する。すなわち、第２実施形態に係るメモリシステムは、他チップ読出し動作と独立にデューティ比較正動作を実行する場合よりも短い時間で、他チップ読出し動作中にデューティ比較正動作を実行する。
なお、第２実施形態に係るメモリシステムは、第１実施形態に係るメモリシステムと同様の構成を備える。以下では、第１実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第１実施形態と異なる部分についてのみ説明する。
２．１ デューティ比較正動作の概要について
第２実施形態に係るメモリシステムにおけるデューティ比較正動作の概要について、図１８に示すフローチャートを用いて説明する。図１８は、第１実施形態において説明された図８に対応する。
図１８に示すように、ステップＳＴ１において、メモリシステム１に電源が投入される。パワーマネージャ４は、コントローラ２及びＮＡＮＤパッケージ３に電圧ＶＣＣＱを供給し、ＮＡＮＤパッケージ３に電圧ＶＣＣを更に供給する。
ステップＳＴ２Ａにおいて、コントローラ２及びＮＡＮＤパッケージ３は、ステップＳＴ１における電源の投入に伴い、他チップからのデータの読出し動作と独立したデューティ比較正動作（第１デューティ比較正動作）を実行する。なお、第２実施形態に係る第１デューティ比較正動作は、以降のステップＳＴ３Ａに示される第２デューティ比較正動作よりも動作に要する時間が長い。したがって、第２実施形態に係る第１デューティ比較正動作は、「長期デューティ比較正動作」とも言う。
ステップＳＴ３Ａにおいて、コントローラ２及びＮＡＮＤパッケージ３は、他チップからのデータの読出し動作と並行してデューティ比較正動作（第２デューティ比較正動作）を実行する。なお、第２実施形態に係る第２デューティ比較正動作は、上述の通り、ステップＳＴ２Ａに示される第１デューティ比較正動作よりも動作に要する時間が短い。したがって、第２実施形態に係る第２デューティ比較正動作は、「短期デューティ比較正動作」とも言う。
以上で、デューティ比較正動作が終了する。
２．２ 制御信号の探索範囲について
次に、第２実施形態に係るメモリシステムにおけるデューティ比較正動作で生成される制御信号の探索範囲について、図１９に示す模式図を用いて説明する。図１９では、長期デューティ比較正動作、及び短期デューティ比較正動作における制御信号ＤＡＣ１及びＤＡＣ２の探索範囲が模式的に示される。
図１９に示すように、制御信号ＤＡＣ１及びＤＡＣ２が取り得る値の範囲は、例えば、６ビットが割当てられている。この場合、制御信号ＤＡＣ１及びＤＡＣ２は、最大で６４ＤＡＣ（Digital to analog convertor）値の範囲を取り得る。
長期デューティ比較正動作の際、シーケンサ２７は、制御信号ＤＡＣ１又はＤＡＣ２に割当てられている全ての範囲を探索する。これにより、補正回路２４１は、可変キャパシタＣ１及びＣ２、又はＣ３及びＣ４が取り得る合成容量の全ての範囲から最適な合成容量を選択することができ、当該最適な合成容量に対応する最適な遅延量ｄを生成することができる。このため、補正回路２４１は、ノードＲＥ＿ｃ及び／ＲＥ＿ｃのデューティ比を所望の値に補正することができる。
一方、短期デューティ比較正動作の際、シーケンサ２７は、制御信号ＤＡＣ１又はＤＡＣ２に割当てられている範囲のうち、現在設定値の前後数ＤＡＣ値分（図１９の例では、±４ＤＡＣ値分）を探索する。これにより、補正回路２４１は、長期デューティ比較正動作よりも小さい範囲を探索することにより、ノードＲＥ＿ｃ及び／ＲＥ＿ｃのデューティ比を所望の値に補正することができる。
２．３ 本実施形態に係る効果
第２実施形態に係るメモリシステムによれば、他チップからの読出し動作と独立に実行されるデューティ比較正動作と、他チップからの読出し動作中に実行されるデューティ比較正動作とは、動作に要する時間が異なる。これにより、他チップからの読出し動作中に実行されるデューティ比較正動作に要する時間を短縮することができる。補足すると、温度や電圧の変動に起因してデューティ比が変動した場合、制御信号ＤＡＣ１又はＤＡＣ２の最適な設定値は、現在設定値から極端にずれない範囲に存在する可能性が高い。第２実施形態では、他チップからの読出し動作中に実行されるデューティ比較正動作では、制御信号ＤＡＣ１又はＤＡＣ２の探索可能な範囲のうち、現在設定値から数ＤＡＣ値分を探索する。これにより、全ての範囲を探索する場合よりも、探索に要する時間を短縮することができる。加えて、現在設定値の周辺を重点的に探索することにより、最適な設定値が存在する可能性が高い範囲を効率的に探索することができる。
なお、短期デューティ比較正動作は、上述の例に限らず、任意の探索の仕方が設定可能である。例えば、他チップからの読出し動作と独立に実行されるデューティ比較正動作と、他チップからの読出し動作中に実行されるデューティ比較正動作とは、較正の精度が異なってもよい。具体的には、短期デューティ比較正動作は、制御信号ＤＡＣ１又はＤＡＣ２に割当てられている全ての範囲を、長期デューティ比較正動作の際よりも粗い探索間隔（例えば、数ＤＡＣ値間隔）で探索するようにしても良い。これにより、制御信号ＤＡＣ１又はＤＡＣ２の最適な設定値が現在設定値から極端にずれた範囲に存在する場合においても、短い時間で最適な設定値の大まかな位置を把握することができる。
３． 第３実施形態
次に、第３実施形態に係るメモリシステムについて説明する。第３実施形態に係るメモリシステムは、デューティ比較正動作の実行を、専用コマンドを用いることなく、セットフィーチャコマンドによって指示する点において第１実施形態に係るメモリシステムと相違する。
なお、第３実施形態に係るメモリシステムは、第１実施形態に係るメモリシステムと同様の構成を備える。以下では、第１実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第１実施形態と異なる部分についてのみ説明する。
３．１ コマンドシーケンスについて
図２０は、第３実施形態に係るメモリシステムにおける第２デューティ比較正動作を説明するためのコマンドシーケンスである。図２０では、第１実施形態において説明された図１３に対応する。
図２０に示すように、コントローラ２は、信号／ＣＥ１を“Ｌ”レベルにして、チップＢをイネーブルにする。信号／ＣＥ０、／ＣＥ２、及び／ＣＥ３は、“Ｈ”レベルに維持される。
コントローラ２は、コマンド“ＥＦｈ”を発行し、チップＢに送信する。コマンド“ＥＦｈ”は、各種動作の設定変更を指示するセットフィーチャコマンドである。続いて、コントローラ２は、例えば１サイクルにわたってアドレスＡＤＤを発行し、チップＢに送信する。アドレスＡＤＤは、例えば、上述の各種動作の設定のうち、デューティ比較正動作に関する設定が格納されたレジスタ２６内のアドレスを指定する。続いて、コントローラ２は、数サイクル（例えば、３サイクル）にわたってデータＢ０〜Ｂ２を発行し、チップＢに送信する。データＢ０〜Ｂ２は、実行されるデューティ比較正動作の種類（例えば、第１デューティ比較正動作又は第２デューティ比較正動作のいずれを実行するか、等）を指定する旨の情報を含む。図２０の例では、コントローラ２は、当該コマンド“ＥＦｈ”、アドレスＡＤＤ、及びデータＢ０〜Ｂ２によって、チップＢに対して、他チップからの以降の読出し動作の際に、第２デューティ比較正動作を実行する旨を指定する。
続いて、コントローラ２は、信号／ＣＥ１を“Ｈ”レベルにしてチップＢをディセーブルにするとともに、信号／ＣＥ０を“Ｌ”レベルにしてチップＡをイネーブルにする。
コントローラ２は、第１読出しコマンド“００ｈ”を発行し、引き続き例えば５サイクルにわたってアドレスＡＤＤを発行する。当該アドレスＡＤＤは、チップＡのチップアドレスを含む。その後、コントローラ２は、第２読出しコマンド“３０ｈ”を発行する。
コマンド“３０ｈ”がチップＡのレジスタ２６に格納されると、チップＡのシーケンサ２７は、電圧生成回路２８、ドライバセット２９、ロウデコーダ３０、及びセンスアンプ３１等を制御して、読出し動作を開始する。
続いて、コントローラ２は、信号／ＣＥ１を再度“Ｌ”レベルにして、チップＢをイネーブルにする。
コントローラ２は、信号ＲＥ及び／ＲＥを繰り返し交互にアサートする。信号ＲＥ及び／ＲＥがトグルされるたびに、チップＡのメモリセルアレイ２１から読出されたデータがコントローラ２へ送信される。
チップＡからのデータの読出し動作と並行して、チップＢのシーケンサ２７は、信号ＲＥ及び／ＲＥに基づいて、入出力回路２２、及びロジック制御回路２４等を制御して、第２デューティ比較正動作を開始する。
チップＡにおける読出し動作、及びチップＢにおける第２デューティ比較正動作が終了すると、コントローラ２は、コマンド“ＥＦｈ”、アドレスＡＤＤ、及びデータＢ０〜Ｂ２を再度発行し、チップＢに送信する。これにより、コントローラ２は、チップＢに対して、他チップからの以降の読出し動作の際に、第２デューティ比較正動作を実行しない旨を指定する。
続いて、コントローラ２は、信号／ＣＥ０及び／ＣＥ１を“Ｈ”レベルにして、チップＡ及びチップＢをディセーブルにする。以後、上述の読出しコマンド発行以降の動作を他のチップに対して同様に適用することにより、ＮＡＮＤパッケージ３全体の第２デューティ比較正動作が終了する。
図２１は、第３実施形態に係るメモリシステムにおけるデューティ比較正動作に関する設定を説明するためのテーブルである。図２１は、図２０において説明されたデータＢ０〜Ｂ２に対応する。
図２１に示すように、データＢ０〜Ｂ２は、例えば、各々が８ビットのデータであり、デューティ比較正動作の種類を選択するための情報を含む。つまり、データＢ０のうち最下位（１番目の）ビットには、第１デューティ比較正動作を実行するか否かを設定する情報が保持される。具体的には、データＢ０のうち最下位ビットは、第１デューティ比較正動作を実行する場合“１”となり、実行しない場合“０”となる。
また、データＢ０の２番目のビットには、ＰＬＬ等の他の回路を用いたデューティ比較正動作を実行するか否かを設定する情報が保持される。具体的には、データＢ０の２番目のビットは、ＰＬＬ等の他の回路を用いたデューティ比較正動作を実行する場合“１”となり、実行しない場合“０”となる。
また、データＢ０のうち３番目のビットには、第２デューティ比較正動作を実行するか否かを設定する情報が保持される。具体的には、データＢ０のうち３番目のビットは、第２デューティ比較正動作を実行する場合“１”となり、実行しない場合“０”となる。
また、データＢ０のうち４番目のビットには、長期デューティ比較正動作を実行するか、短期デューティ比較正動作を実行するか、を設定する情報が保持される。具体的には、データＢ０のうち４番目のビットは、長期デューティ比較正動作を実行する場合“１”となり、短期デューティ比較正動作を実行する場合“０”となる。
上述のデューティ比較正動作の種類を選択するための情報は、例えば、最上位ビットから順に信号ＤＱ＜０＞〜ＤＱ＜７＞に対応付けられ、これらの信号を用いてチップＡ〜Ｄに出力される。なお、図２１の例では、データＢ０の５ビット目から７ビット目、並びにデータＢ１及びＢ２が未使用とされているが、これらのビットに他の情報が含まれていてもよい。
３．２ 本実施形態に係る効果
第３実施形態に係るメモリシステムは、セットフィーチャコマンドを受信し、デューティ比較正動作の種類を選択するようにしている。これにより、事前に当該設定を行うことにより、読出しコマンドを受信した際に、他チップからのデータ読出し動作中にデューティ比較正動作を実行するか否かを選択することができる。このため、専用のコマンド“ＹＹｈ”を用いることなくデューティ比較正動作を実行することができる。したがって、コントローラ２側の負担を軽減することができる。
４． 第４実施形態
次に、第４実施形態に係るメモリシステムについて説明する。第４実施形態に係るメモリシステムは、或るチップにおいて第２デューティ比較正動作が終了したことを検知して、他のチップが引き続き第２デューティ比較正動作を実行する。
なお、第４実施形態に係るメモリシステムは、第１実施形態に係るメモリシステムと同様の構成を備える。以下では、第１実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第１実施形態と異なる部分についてのみ説明する。
４．１ 半導体記憶装置間の信号系統の構成について
第４実施形態に係るメモリシステムの半導体記憶装置間の信号系統の構成について、図２２のブロック図を用いて説明する。図２２は、第１実施形態において説明された図２に対応する。
図２２に示すように、チップＡ〜Ｄは、信号ＤＣＣ＿ＤＯＮＥを互いに送受信可能に接続される。信号ＤＣＣ＿ＤＯＮＥは、例えば、デューティ比較正動作が完了したチップから、他のチップに対して送出されるパルス信号である。
４．２ 他チップ読出し動作中に実行されるデューティ比較正動作について
次に、第４実施形態に係るメモリシステムにおける第２デューティ比較正動作について説明する。
図２３は、第４実施形態に係るメモリシステムにおける第２デューティ比較正動作を説明するためのフローチャートである。図２３は、第１実施形態に係る図８において説明したステップＳＴ３の一部に対応する。具体的には、図２３では、チップＡ〜Ｄのうち、チップＢに対する第２デューティ比較正動作の後、チップＣ及びＤにおいて第２デューティ比較正動作を継続して実行するか否かが判定されるフローチャートが示される。
図２３に示すように、ステップＳＴ４１において、コントローラ２は、チップＢに対する第２デューティ比較正動作実行コマンドを、チップＡ〜Ｄに発行する。
続いて、ステップＳＴ４２において、コントローラ２は、チップＡに対してデータを読出す旨のコマンドを発行する。
ステップＳＴ４３において、チップＡは、ステップＳＴ４２におけるデータ読出しコマンドに応じて、データの読出し動作を実行する。以降のステップＳＴ４４〜ＳＴ４９は、ステップＳＴ４３と並行して実行される。
ステップＳＴ４４において、チップＢは、ステップＳＴ４１における第２デューティ比較正動作実行コマンドに応じて、ステップＳＴ４３と並行して、第２デューティ比較正動作を実行する。
第２デューティ比較正動作が終了すると、ステップＳＴ４５において、チップＢは、信号ＤＣＣ＿ＤＯＮＥを他のチップＡ、Ｃ及びＤに送出する。
ステップＳＴ４６において、チップＣは、ステップＳＴ４５において送出された１回の信号ＤＣＣ＿ＤＯＮＥに基づき、次の較正動作対象がチップＣであると判定し、ステップＳＴ４３と並行して、第２デューティ比較正動作を実行する。
第２デューティ比較正動作が終了すると、ステップＳＴ４７において、チップＣは、信号ＤＣＣ＿ＤＯＮＥを他のチップＡ、Ｂ及びＤに送出する。
ステップＳＴ４８において、チップＤは、ステップＳＴ４５及びＳＴ４７において送出された２回の信号ＤＣＣ＿ＤＯＮＥに基づき、次の較正動作対象がチップＤであると判定し、ステップＳＴ４３と並行して、第２デューティ比較正動作を実行する。
第２デューティ比較正動作が終了すると、ステップＳＴ４９において、チップＤは、較正動作終了パルスを他のチップＡ〜Ｃに送出する。
以上のように動作することにより、チップＡ以外のチップＢ〜Ｄに対する第２デューティ比較正動作が終了する。
なお、チップＡ〜Ｄは、どの順番に第２デューティ比較正動作を実行するかに関する情報を予め共有していてもよい。例えば、チップＢが最初に第２デューティ比較正動作を実行する旨のコマンドを受信した場合、チップＣは、信号ＤＣＣ＿ＤＯＮＥを１回受けた際に、自分が次の較正動作対象であると認識し得る。また、チップＤは、信号ＤＣＣ＿ＤＯＮＥを２回受けた際に、自分が次の較正動作対象であると認識し得る。
図２４は、第４実施形態に係るメモリシステムにおける第２デューティ比較正動作を説明するためのコマンドシーケンスである。図２４は、図２３において説明したステップＳＴ４１〜ＳＴ４９に対応する。
図２４に示すように、コントローラ２は、信号／ＣＥ０〜／ＣＥ３を“Ｌ”レベルにして、チップＡ〜Ｄをイネーブルにする。
コントローラ２は、コマンド“ＹＹｈ”を発行し、チップＡ〜Ｄに送信する。続いて、コントローラ２は、例えば１サイクルにわたってアドレスＡＤＤを発行し、チップＡ〜Ｄに送信する。アドレスＡＤＤは、例えば、チップＡ〜Ｄのうち、第２デューティ比較正動作を最初に実行するチップのチップアドレスを指定する。すなわち、図２４の例では、アドレスＡＤＤには、チップＢのチップアドレスが指定される。
続いて、コントローラ２は、信号／ＣＥ１〜／ＣＥ３を“Ｈ”レベルにしてチップＢをディセーブルにする。
コントローラ２は、第１読出しコマンド“００ｈ”を発行し、引き続き例えば５サイクルにわたってアドレスＡＤＤを発行する。その後、コントローラ２は、第２読出しコマンド“３０ｈ”を発行する。
コマンド“３０ｈ”がチップＡのレジスタ２６に格納されると、チップＡのシーケンサ２７は、電圧生成回路２８、ドライバセット２９、ロウデコーダ３０、及びセンスアンプ３１等を制御して、読出し動作を開始する。
続いて、コントローラ２は、信号／ＣＥ１〜／ＣＥ３を再度“Ｌ”レベルにしてチップＢ〜Ｄをイネーブルにした後、信号ＲＥ及び／ＲＥを繰り返し交互にアサートする。信号ＲＥ及び／ＲＥがトグルされるたびに、チップＡのメモリセルアレイ２１から読出されたデータがコントローラ２へ送信される。
また、チップＡからのデータの読出し動作と並行して、チップＢ〜Ｄのシーケンサ２７は、信号ＲＥ及び／ＲＥに基づいて、入出力回路２２、及びロジック制御回路２４等を制御して、第２デューティ比較正動作を開始する。
チップＡにおける読出し動作、及びチップＢ〜Ｄにおける第２デューティ比較正動作が終了すると、コントローラ２は、信号／ＣＥ０〜／ＣＥ３を“Ｈ”レベルにして、チップＡ〜Ｄをディセーブルにする。
以上のように動作することにより、チップＢ〜Ｄに対する第２デューティ比較正動作が終了する。
４．３ 本実施形態に係る効果
第４実施形態に係るメモリシステムによれば、チップＢ〜Ｄは、コントローラ２からコマンド“ＹＹｈ”を同時に受ける。チップＢ〜Ｄは、予め定められた順番に基づき、第２デューティ比較正動作を実行し、較正動作が終了すると、他のチップに信号ＤＣＣ＿ＤＯＮＥを送出する。他のチップは、信号ＤＣＣ＿ＤＯＮＥを受けた回数に基づいて、次の較正対象チップが自分であるか否かを判定する。判定の結果、自分が次の較正対象チップである場合、チップＡの読出し動作中に、引き続き第２デューティ比較正動作を実行する。
これにより、読出し動作に要する時間に対して第２デューティ比較正動作に要する時間が短い場合に、１回の読出し動作中に、複数チップにおいて第２デューティ比較正動作を実行することができる。
５． 変形例等
実施形態は、上述の第１実施形態〜第４実施形態で述べた形態に限らず、種々の変形が可能である。例えば、上述の第１実施形態〜第４実施形態において、第２デューティ比較正動作は、種々の条件を満足する場合において実行されるようにしても良い。
以下の説明では、第１実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第１実施形態と異なる部分についてのみ説明する。
５．１ 第１変形例
図２５は、第１変形例に係るメモリシステムにおけるデューティ比較正動作の概要を説明するためのフローチャートである。図２５に示されるステップＳＴ１〜ＳＴ３は、例えば、第１実施形態において説明された図８におけるステップＳＴ１〜ＳＴ３と同様である。
図２５に示すように、ステップＳＴ４において、コントローラ２は、ステップＳＴ２において実行された第１デューティ比較正動作からの経過時間をモニタし、当該経過時間が所定の閾値以上であるか否かを判定する。第１デューティ比較正動作からの経過時間が所定の閾値以上である場合（ステップＳＴ４；ｙｅｓ）、メモリシステム１は、ステップＳＴ３に進み、第２デューティ比較正動作を実行する。第１デューティ比較正動作からの経過時間が所定の閾値未満である場合（ステップＳＴ４；ｎｏ）、メモリシステム１は、第２デューティ比較正動作を実行することなく、デューティ比較正動作を終了する。
以上のように動作することにより、デューティ比が較正されて十分に時間が経過しておらず、有意にデューティ比が変動していない場合におけるデューティ比較正動作の実行を抑制することができる。また、十分に時間が経過したことにより、有意にデューティ比が変動したと思われる場合に、適切にデューティ比較正動作を実行することができる。したがって、メモリシステム１内の動作の実行頻度を適切に管理することができると共に、電力消費量を抑制することができる。
なお、上述の第１変形例では、コントローラ２は、第１デューティ比較正動作の実行後の経過時間をモニタする場合について説明したが、これに限られない。例えば、コントローラ２は、第２デューティ比較正動作の実行後の経過時間についても同様にモニタし、更なる第２デューティ比較正動作の実行要否を判定してもよい。つまり、コントローラ２は、前回較正動作が実行されてからの経過時間をモニタするようにしてもよい。
５．２ 第２変形例
図２６は、第２変形例に係るメモリシステムにおけるデューティ比較正動作の概要を説明するためのフローチャートである。図２６に示されるステップＳＴ１〜ＳＴ３は、例えば、第１実施形態において説明された図８におけるステップＳＴ１〜ＳＴ３と同様である。
図２６に示すように、ステップＳＴ４Ａにおいて、コントローラ２は、各チップＡ〜Ｄの温度をモニタし、ステップＳＴ２における第１デューティ比較正動作時からの温度の変化量が所定の閾値以上であるか否かを判定する。コントローラ２は、例えば、各チップＡ〜Ｄ内の温度センサ２５によって測定された温度情報を定期的に取得することによって、温度変化量をモニタすることができる。温度変化量が所定の閾値以上である場合（ステップＳＴ４Ａ；ｙｅｓ）、メモリシステム１は、ステップＳＴ３に進み、第２デューティ比較正動作を実行する。温度変化量が所定の閾値未満である場合（ステップＳＴ４Ａ；ｎｏ）、メモリシステム１は、第２デューティ比較正動作を実行することなく、デューティ比較正動作を終了する。
以上のように動作することにより、デューティ比の変動要因の１つである温度変化量が小さい場合には、デューティ比較正動作の実行を抑制することができる。また、チップ内の温度が大きく変動したことによって有意にデューティ比が変動したと思われる場合には、適切にデューティ比較正動作を実行することができる。したがって、メモリシステム１内の動作の実行頻度を適切に管理することができると共に、電力消費量を抑制することができる。
なお、上述の第２変形例では、コントローラ２は、第１デューティ比較正動作からの温度変化量をモニタする場合について説明したが、これに限られない。例えば、コントローラ２は、第２デューティ比較正動作からの温度変化量についても同様にモニタし、更なる第２デューティ比較正動作の実行要否を判定してもよい。つまり、コントローラ２は、前回較正動作からの温度変化量をモニタするようにしてもよい。
また、上述の第２変形例では、コントローラ２は、各チップＡ〜Ｄ内の温度をモニタする場合について説明したが、これに限られない。例えば、コントローラ２及びＮＡＮＤパッケージ３が同一のパッケージ内に設けられる場合、当該同一のパッケージ内の温度は、測定箇所に依らずほぼ一定とみなせる可能性がある。このような場合、コントローラ２は、各チップＡ〜Ｄ内の温度センサ２５に限らず、当該同一のパッケージ内の任意の位置に設けられた温度センサ（図示せず）によって測定された情報に基づき、ステップＳＴ４Ａを実行してもよい。
５．３ 第３変形例
図２７は、第３変形例に係るメモリシステムにおけるデューティ比較正動作の概要を説明するためのフローチャートである。図２７に示されるステップＳＴ１〜ＳＴ３は、例えば、第１実施形態において説明された図８におけるステップＳＴ１〜ＳＴ３と同様である。
図２７に示すように、ステップＳＴ４Ｂにおいて、コントローラ２は、パワーマネージャ４から供給される電圧ＶＣＣＱをモニタし、ステップＳＴ２における第１デューティ比較正動作時からの電圧ＶＣＣＱの変化量が所定の閾値以上であるか否かを判定する。電圧ＶＣＣＱの変化量が所定の閾値以上である場合（ステップＳＴ４Ｂ；ｙｅｓ）、メモリシステム１は、ステップＳＴ３に進み、第２デューティ比較正動作を実行する。電圧ＶＣＣＱの変化量が所定の閾値未満である場合（ステップＳＴ４Ｂ；ｎｏ）、メモリシステム１は、第２デューティ比較正動作を実行することなく、デューティ比較正動作を終了する。
以上のように動作することにより、デューティ比の変動要因の１つである電圧ＶＣＣＱの変化量が小さい場合には、デューティ比較正動作の実行を抑制することができる。また、コントローラ２及びＮＡＮＤパッケージ３に供給される電圧ＶＣＣＱが大きく変動したことによって有意にデューティ比が変動したと思われる場合には、適切にデューティ比較正動作を実行することができる。したがって、メモリシステム１内の動作の実行頻度を適切に管理することができると共に、電力消費量を抑制することができる。
なお、上述の第３変形例では、コントローラ２は、第１デューティ比較正動作の実行時からの電圧ＶＣＣＱの変化量をモニタする場合について説明したが、これに限られない。例えば、コントローラ２は、第２デューティ比較正動作からの電圧ＶＣＣＱの変化量についても同様にモニタし、更なる第２デューティ比較正動作の実行要否を判定してもよい。つまり、コントローラ２は、前回較正動作からの電圧ＶＣＣＱの変化量をモニタするようにしてもよい。
また、上述の第３変形例では、コントローラ２に供給される電圧ＶＣＣＱの変化量をモニタする場合について説明したが、これに限られない。例えば、コントローラ２は、ＮＡＮＤパッケージ３に供給される電圧ＶＣＣＱの変化量をモニタしても良い。また、コントローラ２は、ＮＡＮＤパッケージ３に供給される電圧ＶＣＣをモニタしても良い。
５．４ 第４変形例
図２８は、第４変形例に係るメモリシステムにおけるデューティ比較正動作の概要を説明するためのフローチャートである。図２８に示されるステップＳＴ１〜ＳＴ３は、例えば、第１実施形態において説明された図８におけるステップＳＴ１〜ＳＴ３と同様である。
図２８に示すように、ステップＳＴ４Ｃにおいて、コントローラ２は、各チップＡ〜Ｄに対して、ＺＱ較正回路２３を用いた出力インピーダンスの較正動作が実行されたか否かを判定する。出力インピーダンスの較正動作が実行された場合（ステップＳＴ４Ｃ；ｙｅｓ）、メモリシステム１は、ステップＳＴ３に進み、第２デューティ比較正動作を実行する。出力インピーダンスの較正動作が実行されていない場合（ステップＳＴ４Ｃ；ｎｏ）、メモリシステム１は、第２デューティ比較正動作を実行することなく、デューティ比較正動作を終了する。
以上のように動作することにより、デューティ比較正動作を、出力インピーダンスの較正動作と連動させて実行することができる。一般に、デューティ比の変動要因と、出力インピーダンスの変動要因は、重複している可能性がある。このため、出力インピーダンスの較正が必要な場合、デューティ比も較正が必要な程度に変動している可能性がある。したがって、メモリシステム１内の動作の実行頻度を適切に管理することができると共に、電力消費量を抑制することができる。
５．５ 第５変形例
図２９は、第５変形例に係るメモリシステムにおける第２デューティ比較正動作を説明するためのフローチャートである。図２９は、第１実施形態において説明された図１２に対応する。図２９では、図１２におけるステップＳＴ３１〜ＳＴ３８に加え、ステップＳＴ３４とステップＳＴ３５との間にステップＳＴ５１〜ＳＴ５３が更に追加される。
図２９に示すように、ステップＳＴ３４においてチップＢが第２デューティ比較正動作を実行した後、ステップＳＴ５１において、コントローラ２は、チップＢに対して、第２デューティ比較正動作の実行結果を収集する旨のゲットフィーチャコマンドを発行する。
ステップＳＴ５２において、チップＢは、ステップＳＴ５１におけるゲットフィーチャコマンドに応じて、ステップＳＴ３４において実行された第２デューティ比較正動作の実行結果をコントローラ２に送信する。
ステップＳＴ５３において、コントローラ２は、チップＢからの実行結果に基づき、チップＢにおける第２デューティ比較正動作によって、制御信号ＤＡＣ１及びＤＡＣ２のＤＡＣ値が所定の閾値以上変化したか否かを判定する。コントローラ２は、チップＢにおける制御信号ＤＡＣ１及びＤＡＣ２のＤＡＣ値の変化が所定の閾値以上であった場合（ステップＳＴ５３；ｙｅｓ）、ステップＳＴ３５に進む。この場合、図１２におけるステップＳＴ３６〜ＳＴ３８と同様に、以降のステップＳＴ３６〜ＳＴ３８が実行される。
一方、コントローラ２は、チップＢにおける制御信号ＤＡＣ１及びＤＡＣ２のＤＡＣ値の変化が所定の閾値未満であった場合（ステップＳＴ５３；ｎｏ）、ステップＳＴ３５を実行することなく、ステップＳＴ３６に進む。この場合、ステップＳＴ３６において、コントローラ２は、チップＢからデータを読出す旨のコマンドを発行し、ステップＳＴ３７において、チップＢは、ステップＳＴ３６におけるデータ読出しコマンドに応じて、データの読出し動作を実行する。しかしながら、チップＣは、第２デューティ比較正動作実行コマンドを受けていないため、ステップＳＴ３７における読出し動作中にステップＳＴ３８を実行しない。
以上のように動作することにより、１つのチップにおいてデューティ比の変動がみられなかった場合には、残りの他のチップにおいてもデューティ比が変動している可能性は低いとみなすことにより、不要な動作の実行を抑制することができる。また、１つのチップにおいてデューティ比が変動していた場合には、残りの他のチップにおいてもデューティ比が変動している可能性が高いとみなすことにより、適切にデューティ比較正動作を実行することができる。したがって、メモリシステム１内の動作の実行頻度を適切に管理することができると共に、電力消費量を抑制することができる。
図３０は、第６変形例に係るメモリシステムにおけるゲットフィーチャ動作を説明するためのテーブルである。
図３０に示すように、データＤＡＴは、例えば、８ビットのデータであり、デューティ比較正動作の実行結果として送出する情報を含む。つまり、データＤＡＴのうち最下位（１番目の）ビットには、デューティ比較正動作が完了したか否かを判定するための情報が保持される。具体的には、データＤＡＴのうち最下位ビットは、デューティ比較正動作が完了した場合“１”となり、完了していない場合“０”となる。
また、データＤＡＴの２番目のビットには、デューティ比較正動作の前後において制御信号ＤＡＣ１及びＤＡＣ２のＤＡＣ値が閾値以上変化したか否かを判定するための情報が保持される。具体的には、データＤＡＴの２番目のビットは、ＤＡＣ値の変化量が閾値以上である場合“１”となり、閾値未満である場合“０”となる。
上述のデューティ比較正動作の実行結果として送出する情報は、例えば、最上位ビットから順に信号ＤＱ＜０＞〜ＤＱ＜７＞に対応付けられ、これらの信号を用いてコントローラ２に出力される。なお、図３０の例では、データＤＡＴの３ビット目から７ビット目（ＤＱ＜５：０＞）が未使用とされているが、これらのビットに他の情報が含まれていてもよい。
５．６ 第６変形例
図３１は、第６変形例に係るメモリシステムにおけるデューティ比較正動作の概要を説明するためのフローチャートである。図３１は、第１実施形態において説明された図１２に対応する。図３１では、図１２におけるステップＳＴ３１〜ＳＴ３８に加え、ステップＳＴ３１の前にステップＳＴ５４及びＳＴ５５が更に追加される。
図３１に示すように、ステップＳＴ３１が実行される前に、ステップＳＴ５４において、コントローラ２は、チップＡに対して第１デューティ比較正動作実行コマンドを発行する。ステップＳＴ５５において、チップＡは、第１デューティ比較正動作を実行する。
ステップＳＴ３１〜ＳＴ３８の動作は、図１２と同様であるため、説明を省略する。
以上のように動作することにより、最初にデータが読出されるチップＡに対して、データの読出しの前に第１デューティ比較正動作が実行される。これにより、チップＡについても、デューティ比が適切に較正された状態でデータを読出すことができる。したがって、全てのチップからのデータ読出し動作を、適切なデューティ比に基づいて実行することができる。
６． その他
その他、実施形態は、以下のような変形が適宜適用可能である。
例えば、上述の第１実施形態〜第３実施形態、及び第１変形例〜第６変形例では、デューティ比を５０％に較正する場合について説明した。しかしながら、目標となるデューティ比は、５０％に限らず、任意の値に設定することができる。
また、上述の第１実施形態〜第３実施形態、及び第１変形例〜第６変形例では、第１デューティ比較正動作及び第２デューティ比較正動作は、１つのチップ毎に実行される場合について説明した。しかしながら、これに限らず、第１デューティ比較正動作及び第２デューティ比較正動作は、複数のチップにおいて並列に実行されてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…メモリシステム、２…コントローラ、３…ＮＡＮＤパッケージ、４…パワーマネージャ、５、６、７、８…半導体記憶装置、９…基準抵抗、１１…プロセッサ、１２…内蔵メモリ、１３…ＮＡＮＤインタフェース回路、１４…バッファメモリ、１５…ホストインタフェース回路、２１…メモリセルアレイ、２２…入出力回路、２３…ＺＱ較正回路、２４…ロジック制御回路、２５…温度センサ、２６…レジスタ、２７…シーケンサ、２８…電圧生成回路、２９…ドライバセット、３０…ロウデコーダ、３１…センスアンプ、３２…入出力用パッド群、３３…ＺＱ較正用パッド、３４…ロジック制御用パッド群、２２１…入力回路、２２２…出力回路、２２３…出力制御回路、２２４…Ｒｏｎ制御回路、２２５…検出回路、２４１…補正回路。

Claims (14)

  1. データを保持可能なメモリセルを含み、同一のトグル信号を受信可能な第１チップ及び第２チップを備え、
    前記第１チップは、第１コマンドを受けると、前記トグル信号に応じて前記第２チップからデータが読出される際に第１較正動作を実行し、
    前記第１較正動作は、前記トグル信号に応じて前記第１チップで生成される出力信号のデューティ比を較正する、
    半導体記憶装置。
  2. 前記第１チップは、
    前記出力信号のデューティ比を検出する検出回路と、
    前記検出回路により検出されたデューティ比に基づく制御信号を生成するシーケンサと、
    前記制御信号に基づいて、前記トグル信号のデューティ比を補正した信号を生成する補正回路と、
    を更に備える、請求項１記載の半導体記憶装置。
  3. 前記第１チップが第２コマンドを受けると、前記第１チップは、前記第２チップの動作と独立に前記出力信号のデューティ比を較正する第２較正動作を実行する、
    請求項１記載の半導体記憶装置。
  4. 前記第１較正動作及び前記第２較正動作は、互いに前記デューティ比の較正に要する時間が異なる、
    請求項３記載の半導体記憶装置。
  5. 前記第１較正動作及び前記第２較正動作は、互いに前記デューティ比の較正精度が異なる、
    請求項３記載の半導体記憶装置。
  6. データを保持可能なメモリセルを含み、前記第１チップ及び前記第２チップと共に前記トグル信号を受信可能な第３チップを更に備え、
    前記第３チップが前記第１チップと共に前記第１コマンドを更に受けると、前記トグル信号に応じて前記第２チップからデータが読出される際に、
    前記第１チップは、前記第１較正動作を実行し、
    前記第３チップは、前記トグル信号に応じて前記第３チップで生成される出力信号のデューティ比を較正する第３較正動作を実行する、
    請求項１記載の半導体記憶装置。
  7. データを保持可能なメモリセルを含み、同一のトグル信号を受信可能な第１チップ及び第２チップを含む半導体記憶装置と、
    コントローラと、を備え、
    前記第１チップは、
    前記第１チップが前記コントローラから第１コマンドを受けると、前記トグル信号に応じて前記第２チップからデータが読出される際に第１較正動作を実行し、
    前記第１較正動作は、前記トグル信号に応じて前記第１チップで生成される出力信号のデューティ比を較正する、
    メモリシステム。
  8. 前記第１チップは、前記第１チップが前記コントローラから第２コマンドを受けると、前記第２チップの動作と独立に前記出力信号のデューティ比を較正する第２較正動作を実行する、
    請求項７記載のメモリシステム。
  9. 前記コントローラは、
    前記第１コマンド又は前記第２コマンドの発行後の経過時間をモニタし、
    前記経過時間が所定の閾値以上経過した場合、前記第１コマンドを発行する、
    請求項８記載のメモリシステム。
  10. 前記コントローラは、
    前記メモリシステム内の温度をモニタし、
    前記第１コマンド又は前記第２コマンドの発行後に前記温度が所定の閾値以上変化した場合、前記第１コマンドを発行する、
    請求項８記載のメモリシステム。
  11. 前記コントローラは、
    前記コントローラ及び前記半導体記憶装置に供給される電圧をモニタし、
    前記第１コマンド又は前記第２コマンドの発行後に前記電圧が所定の閾値以上変化した場合、前記第１コマンドを発行する、
    請求項８記載のメモリシステム。
  12. 前記コントローラは、
    前記第１チップ又は前記第２チップの出力インピーダンスが較正されたか否かをモニタし、
    前記出力インピーダンスが較正された場合、前記第１コマンドを発行する、
    請求項７記載のメモリシステム。
  13. 前記コントローラは、
    前記第１較正動作における前記第１チップの前記デューティ比の変化量をモニタし、
    前記第１チップの前記デューティ比の変化量が所定の閾値以上の場合、前記第２チップに前記第１コマンドを発行する、
    請求項７記載のメモリシステム。
  14. 前記半導体記憶装置は、データを保持可能なメモリセルを含み、前記第１チップ及び前記第２チップと共に前記トグル信号を受信可能な第３チップを更に含み、
    前記第３チップが前記第１チップと共に前記第１コマンドを更に受けると、前記トグル信号に応じて前記第２チップからデータが読出される際に
    前記第１チップは、前記第１較正動作を実行し、
    前記第３チップは、前記トグル信号に応じて前記第３チップで生成される出力信号のデューティ比を較正する第３較正動作を実行する、
    請求項７記載のメモリシステム。
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