JP2020091798A - 半導体記憶装置及びメモリシステム - Google Patents

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Abstract

【課題】デューティ補正の時間を短縮する。【解決手段】一実施形態の半導体記憶装置は、第１チップ及び第２チップを備える。上記第１チップ及び前記第２チップは、第１コマンドを受けると、トグル信号に応じて、上記第１チップで生成される第１出力信号のデューティを補正すると共に、上記第２チップで生成される第２出力信号のデューティを補正する第１補正処理を実行するように構成される。【選択図】図１１

Description

実施形態は、半導体記憶装置及びメモリシステムに関する。
半導体記憶装置としてのＮＡＮＤフラッシュメモリと、当該ＮＡＮＤフラッシュメモリを制御するメモリコントローラと、を備えるメモリシステムが知られている。
特開２０１７−１９４９６６号公報 特開２０１２−６８８７３号公報 米国特許出願公開第２０１４／０２７９７５９号明細書
デューティ補正の時間を短縮する。
実施形態の半導体記憶装置は、第１チップ及び第２チップを備える。上記第１チップ及び前記第２チップは、第１コマンドを受けると、トグル信号に応じて、上記第１チップで生成される第１出力信号のデューティを補正すると共に、上記第２チップで生成される第２出力信号のデューティを補正する第１補正処理を実行するように構成される。
第１実施形態に係るメモリシステム及びテスタを含む構成を説明するためのブロック図。 第１実施形態に係るメモリシステムの構成を説明するためのブロック図。 第１実施形態に係る半導体記憶装置の構成を説明するためのブロック図。 第１実施形態に係る半導体記憶装置の入出力回路及びロジック制御回路の構成を説明するためのブロック図。 第１実施形態に係る半導体記憶装置の補正回路の構成を説明するための回路図。 第１実施形態に係る半導体記憶装置の出力回路の構成を説明するための回路図。 第１実施形態に係る半導体記憶装置の検出回路の構成を説明するための回路図。 第１実施形態に係る半導体記憶装置のレジスタ及びＲＯＭ領域の構成を説明するためのブロック図。 第１実施形態に係る半導体記憶装置のレジスタを制御するための信号を説明するためのテーブル。 第１実施形態に係るメモリシステムのテストフェーズにおけるデューティ補正処理及び補正結果転送処理を説明するためのフローチャート。 第１実施形態に係るメモリシステムのテストフェーズにおけるデューティ補正処理及び補正結果転送処理を説明するためのコマンドシーケンス。 第１実施形態に係る半導体記憶装置の出力回路におけるデューティ補正処理の際の動作を説明するための模式図。 第１実施形態に係る半導体記憶装置のレジスタ及びＲＯＭ領域のテストフェーズにおけるデューティ補正処理の際の動作を説明するための模式図。 第１実施形態に係る半導体記憶装置のレジスタ及びＲＯＭ領域のテストフェーズにおける補正結果転送処理の際の動作を説明するための模式図。 第１実施形態に係るメモリシステムの実運用フェーズにおけるデューティ補正処理を説明するためのフローチャート。 第１実施形態に係る半導体記憶装置のレジスタ及びＲＯＭ領域の実運用フェーズにおけるデューティ補正処理実行前の動作を説明するための模式図。 第１実施形態に係るメモリシステムの実運用フェーズにおけるデューティ補正処理を説明するためのコマンドシーケンス。 第１実施形態に係る半導体記憶装置のレジスタ及びＲＯＭ領域の実運用フェーズにおけるデューティ補正処理実行後の動作を説明するための模式図。 第２実施形態に係るメモリシステムの実運用フェーズにおけるデューティ補正処理を説明するためのフローチャート。 第２実施形態に係るメモリシステムの実運用フェーズにおけるデューティ補正処理を説明するためのコマンドシーケンス。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
なお、以下の説明では、信号Ｘ＜ｎ：０＞（ｎは自然数）とは、（ｎ＋１）ビットの信号であり、各々が１ビットの信号である信号Ｘ＜０＞、Ｘ＜１＞、…、及びＸ＜ｎ＞の集合を意味する。また、構成要素Ｙ＜ｎ：０＞とは、信号Ｘ＜ｎ：０＞の入力又は出力に１対１に対応する構成要素Ｙ＜０＞、Ｙ＜１＞、…、及びＹ＜ｎ＞の集合を意味する。
また、以下の説明では、信号／Ｚは、信号Ｚの反転信号であることを示す。また、「信号Ｚ及び／Ｚのデューティ」とは、信号Ｚにおけるパルスの１周期に対する、パルスが立ち上がってから立ち下がるまでの時間の割合（すなわち、信号／Ｚにおけるパルスの１周期に対する、パルスが立ち下がってから立ち上がるまでの時間の割合）を示す。なお、デューティは、「デューティ比」又は「デューティサイクル」と読み替えてもよい。
１．第１実施形態
第１実施形態に係るメモリシステムについて説明する。第１実施形態に係るメモリシステムは、例えば、半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、当該ＮＡＮＤ型フラッシュメモリを制御するメモリコントローラと、を含む。
１．１ 構成
１．１．１ メモリシステムの全体構成
第１実施形態に係るメモリシステムの全体構成について、図１及び図２を用いて説明する。メモリシステム１は、例えば、外部の図示しないホスト機器と通信する。メモリシステム１は、ホスト機器からのデータを保持し、また、データをホスト機器に読出す。
図１は、第１実施形態に係るメモリシステム及びテスタを含む構成を説明するためのブロック図である。図１に示すように、メモリシステム１は、メモリコントローラ２と、ＮＡＮＤパッケージ３と、を備えている。ＮＡＮＤパッケージ３は、例えば、複数の半導体記憶装置４Ａ〜４Ｄを含む。図１の例では、ＮＡＮＤパッケージ３内に４つのチップが含まれる場合が示されている。なお、以下の説明では、半導体記憶装置４Ａ〜４Ｄはそれぞれ、チップＡ〜Ｄと読み替えてもよい。また、ＮＡＮＤパッケージ３は、半導体記憶装置と読み替えてもよい。
テスタ５は、メモリシステム１の出荷前において、ＮＡＮＤパッケージ３のメモリコントローラ２とのインタフェース機能をテスト可能に構成される。テスタ５は、例えば、メモリコントローラ２と接続される前の状態のＮＡＮＤパッケージ３に接続され、疑似的なメモリコントローラ２としてＮＡＮＤパッケージ３と信号を送受信する。これにより、テスタ５は、ＮＡＮＤパッケージ３がメモリコントローラ２の指示に対して正常に動作可能に構成されているか否かを判定することができる。テスタ５は、メモリシステム１が出荷される際には、メモリシステム１から取り外される。
なお、図１の例では、メモリシステム１は、テスタ５を含まない構成として図示されているが、これに限られない。例えば、メモリシステム１は、テスタ５を含んでいてもよい。
図２は、第１実施形態に係るメモリシステムの構成を説明するためのブロック図である。図２に示すように、メモリコントローラ２は、半導体記憶装置４Ａ〜４Ｄを制御する。具体的には、メモリコントローラ２は、データを半導体記憶装置４Ａ〜４Ｄに書込み、データを半導体記憶装置４Ａ〜４Ｄから読出す。メモリコントローラ２は、ＮＡＮＤバスによって半導体記憶装置４Ａ〜４Ｄに接続される。
半導体記憶装置４Ａ〜４Ｄの各々は、複数のメモリセルを備え、データを不揮発に記憶する。半導体記憶装置４Ａ〜４Ｄの各々は、例えば、予め割り当てられたチップアドレスによって一意に識別可能な半導体チップであり、メモリコントローラ２の指示によって独立に、又は互いに同期して、動作可能に構成される。
半導体記憶装置４Ａ〜４Ｄの各々と接続されたＮＡＮＤバス上では、同種の信号が送受信される。ＮＡＮＤバスは、複数の信号線を含み、ＮＡＮＤインタフェースに従った信号／ＣＥ０〜／ＣＥ３、ＣＬＥ、ＡＬＥ、／ＷＥ、ＲＥ、／ＲＥ、／ＷＰ、／ＲＢ０〜／ＲＢ３、ＤＱ＜７：０＞、ＤＱＳ、及び／ＤＱＳの送受信を行う。信号ＣＬＥ、ＡＬＥ、／ＷＥ、ＲＥ、／ＲＥ、及び／ＷＰは、半導体記憶装置４Ａ〜４Ｄによって受け取られ、信号／ＲＢ０〜／ＲＢ３は、メモリコントローラ２によって受け取られる。また、信号／ＣＥ０〜／ＣＥ３はそれぞれ、半導体記憶装置４Ａ〜４Ｄによって受け取られる。
信号／ＣＥ０〜／ＣＥ３はそれぞれ、半導体記憶装置４Ａ〜４Ｄをイネーブルにするための信号である。信号ＣＬＥは、信号ＣＬＥが“Ｈ（High）”レベルである間に半導体記憶装置４Ａ〜４Ｄに流れる信号ＤＱ＜７：０＞がコマンドであることを半導体記憶装置４Ａ〜４Ｄに通知する。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間に半導体記憶装置４Ａ〜４Ｄに流れる信号ＤＱ＜７：０＞がアドレスであることを半導体記憶装置４Ａ〜４Ｄに通知する。信号／ＷＥは、信号／ＷＥが“Ｌ（Low）”レベルである間に半導体記憶装置４Ａ〜４Ｄに流れる信号ＤＱ＜７：０＞を半導体記憶装置４Ａ〜４Ｄに取り込むことを指示する。信号ＲＥ及び／ＲＥは、半導体記憶装置４Ａ〜４Ｄに信号ＤＱ＜７：０＞を出力することを指示し、例えば、信号ＤＱ＜７：０＞を出力する際の半導体記憶装置４Ａ〜４Ｄの動作タイミングを制御するために使用される。信号／ＷＰは、データ書込み及び消去の禁止を半導体記憶装置４Ａ〜４Ｄに指示する。信号／ＲＢ０〜／ＲＢ３はそれぞれ、半導体記憶装置４Ａ〜４Ｄがレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。信号ＤＱ＜７：０＞は、例えば８ビットの信号である。信号ＤＱ＜７：０＞は、半導体記憶装置４Ａ〜４Ｄとメモリコントローラ２との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。信号ＤＱＳ及び／ＤＱＳは、例えば、信号ＲＥ及び／ＲＥに基づいて生成されることができ、信号ＤＱ＜７：０＞に係る半導体記憶装置４Ａ〜４Ｄの動作タイミングを制御するために使用される。
１．１．２ メモリコントローラの構成
引き続き図２を用いて、第１実施形態に係るメモリシステムのメモリコントローラについて説明する。メモリコントローラ２は、プロセッサ（ＣＰＵ：Central Processing Unit）１１、内蔵メモリ（ＲＡＭ：Random Access Memory）１２、ＮＡＮＤインタフェース回路１３（図２では、ＮＡＮＤＩ／Ｆ回路と表記）、バッファメモリ１４、及びホストインタフェース回路１５（図２では、ホストＩ／Ｆ回路と表記）を備えている。
プロセッサ１１は、メモリコントローラ２全体の動作を制御する。プロセッサ１１は、例えば、外部から受信したデータの書込み命令に応答して、ＮＡＮＤインタフェースに基づく書込み命令を半導体記憶装置４Ａ〜４Ｄに対して発行する。この動作は、読出し処理及び消去処理、並びに半導体記憶装置４Ａ〜４Ｄの出力信号のデューティを補正する処理（デューティ補正処理）等のその他の処理の場合についても同様である。
内蔵メモリ１２は、例えば、ＤＲＡＭ（Dynamic RAM）等の半導体メモリであり、プロセッサ１１の作業領域として使用される。内蔵メモリ１２は、半導体記憶装置４Ａ〜４Ｄを管理するためのファームウェア、及び各種の管理テーブル等を保持する。
ＮＡＮＤインタフェース回路１３は、上述のＮＡＮＤバスを介して半導体記憶装置４Ａ〜４Ｄと接続され、半導体記憶装置４Ａ〜４Ｄとの通信を司る。ＮＡＮＤインタフェース回路１３は、プロセッサ１１の指示により、コマンド、アドレス、及び書込みデータを半導体記憶装置４Ａ〜４Ｄに送信する。また、ＮＡＮＤインタフェース回路１３は、半導体記憶装置４Ａ〜４Ｄからステータス、及び読出しデータを受信する。
バッファメモリ１４は、メモリコントローラ１０が半導体記憶装置４Ａ〜４Ｄ及び外部から受信したデータ等を一時的に保持する。
ホストインタフェース回路１５は、外部の図示しないホスト機器と接続され、ホスト機器との通信を司る。ホストインタフェース回路１５は、例えば、ホスト機器から受信した命令及びデータを、それぞれプロセッサ１１及びバッファメモリ１４に転送する。
１．１．３ 半導体記憶装置の構成
次に、第１実施形態に係る半導体記憶装置の構成例について、図３を用いて説明する。なお、半導体記憶装置４Ａ〜４Ｄは、例えば、同等の構成を有する。このため、以下の説明では、半導体記憶装置４Ａ〜４Ｄのうち、半導体記憶装置４Ａの構成について説明し、半導体記憶装置４Ｂ〜４Ｄの構成については、その説明を省略する。
図３に示すように、半導体記憶装置４Ａは、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２３、ＲＯＭ（Read only memory）領域２４、レジスタ２５、シーケンサ２６、電圧生成回路２７、ドライバセット２８、ロウデコーダ２９、センスアンプ３０、入出力用パッド群３１、及びロジック制御用パッド群３２を備えている。
メモリセルアレイ２１は、ワード線及びビット線に関連付けられた複数の不揮発性メモリセル（図示せず）を含む。
入出力回路２２は、メモリコントローラ２と信号ＤＱ＜７：０＞を送受信する。入出力回路２２は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２５に転送する。入出力回路２２は、書込みデータ及び読出しデータをセンスアンプ３０と送受信する。
ロジック制御回路２３は、メモリコントローラ２から信号／ＣＥ０、ＣＬＥ、ＡＬＥ、／ＷＥ、ＲＥ、／ＲＥ、及び／ＷＰを受信する。また、ロジック制御回路２３は、信号／ＲＢ０をメモリコントローラ２に転送して半導体記憶装置４Ａの状態を外部に通知する。
ＲＯＭ領域２４は、例えば、ＲＯＭフューズを含み、半導体記憶装置４Ａのデューティ補正処理を含む各種処理に適用される設定値の初期値等を不揮発に保持する。ＲＯＭ領域２４に保持された初期値は、例えば、電源オン時に読み出されてレジスタ２５に格納された後、各種処理に適用される。
レジスタ２５は、コマンド及びアドレスを保持する。レジスタ２５は、アドレスをロウデコーダ２９及びセンスアンプ３０に転送すると共に、コマンドをシーケンサ２６に転送する。また、レジスタ２５は、半導体記憶装置４Ａの各種処理に適用される設定値の更新値を一時的に保持する。レジスタ２５に保持された更新値は、例えば、更新処理によって取得された後に、各種処理に適用される。なお、レジスタ２５に保持される更新値は、電源オフされることによって失われる。
シーケンサ２６は、コマンドを受け取り、受け取ったコマンドに基づくシーケンスに従って半導体記憶装置４Ａの全体を制御する。
電圧生成回路２７は、シーケンサ２６からの指示に基づき、データの書込み処理、読出し処理、及び消去処理等に必要な電圧を生成する。電圧生成回路２７は、生成した電圧をドライバセット２８に供給する。
ドライバセット２８は、複数のドライバを含み、レジスタ２５からのアドレスに基づいて、電圧生成回路２７からの種々の電圧をロウデコーダ２９及びセンスアンプ３０に供給する。ドライバセット２８は、例えば、アドレス中のロウアドレスに基づき、ロウデコーダ２９に種々の電圧を供給する。
ロウデコーダ２９は、レジスタ２５からアドレス中のロウアドレスを受取り、当該ロウアドレスに基づく行のメモリセルを選択する。そして、選択された行のメモリセルには、ロウデコーダ２９を介してドライバセット２８からの電圧が転送される。
センスアンプ３０は、データの読出し時には、メモリセルアレイ２１内のメモリセルの閾値電圧をセンスし、データを読み出す。そして、このデータを入出力回路２２に転送する。センスアンプ３０は、データの書込み時には、メモリコントローラ２から受信した書込みデータをメモリセルアレイ２１に転送する。
入出力用パッド群３１は、メモリコントローラ２から受信した信号ＤＱ＜７：０＞、ＤＱＳ、及び／ＤＱＳを入出力回路２２に転送する。また、入出力用パッド群３１は、入出力回路２２から送信された信号ＤＱ＜７：０＞を半導体記憶装置４Ａの外部に転送する。
ロジック制御用パッド群３２は、メモリコントローラ２から受信した信号／ＣＥ０、ＣＬＥ，ＡＬＥ、／ＷＥ、ＲＥ、／ＲＥ、及び／ＷＰをロジック制御回路２３に転送する。また、ロジック制御用パッド群３２は、ロジック制御回路２３から送信された信号／ＲＢ０を半導体記憶装置４Ａの外部に転送する。
１．１．５ 入出力回路及びロジック制御回路の構成
次に、第１実施形態に係る半導体記憶装置の入出力回路及びロジック制御回路の構成について説明する。
１．１．５．１ デューティ補正機能に係る構成
第１実施形態に係る半導体記憶装置の入出力回路及びロジック制御回路のうち、デューティ補正処理に用いられる機能（デューティ補正機能）に係る構成について、図４に示すブロック図を用いて説明する。
図４に示すように、入出力回路２２は、信号ＤＱ＜７：０＞に対応する入力回路２２１＜７：０＞及び出力回路２２２＜７：０＞の組を含む。１つの入力回路２２１＜ｉ＞及び出力回路２２２＜ｉ＞の組には、例えば、同種の信号ＤＱ＜ｉ＞が割当てられる（０≦ｉ≦７）。すなわち、入力回路２２１＜ｉ＞及び出力回路２２２＜ｉ＞の組は、外部のメモリコントローラ２と、入出力用パッド群３１内のパッド３１＿＜ｉ＞を介して信号ＤＱ＜ｉ＞を通信可能である。
また、入出力回路２２は、信号ＤＱＳに対応する入力回路２２１＿ｄｑｓ及び出力回路２２２＿ｄｑｓの組を含む。すなわち、入力回路２２１＿ｄｑｓ及び出力回路２２２＿ｄｑｓの組は、外部のメモリコントローラ２と、入出力用パッド群３１内のパッド３１＿ｄｑｓを介して信号ＤＱＳを通信可能である。また、入出力回路２２は、信号／ＤＱＳに対応する入力回路２２１＿ｂｄｑｓ及び出力回路２２２＿ｂｄｑｓの組を含む。すなわち、入力回路２２１＿ｂｄｑｓ及び出力回路２２２＿ｂｄｑｓの組は、外部のメモリコントローラ２と、入出力用パッド群３１内のパッド３１＿ｂｄｑｓを介して信号／ＤＱＳを通信可能である。
入出力回路２２は、出力制御回路２２３、Ｒｏｎ制御回路２２４、及び検出回路２２５を更に含む。
出力制御回路２２３は、信号ＤＱ＜７：０＞、ＤＱＳ、及び／ＤＱＳの基となる信号ＤＱ＜７：０＞＿ｉｎ、ＤＱＳ＿ｉｎ、及び／ＤＱＳ＿ｉｎを生成し、それぞれ出力回路２２２＜７：０＞、２２２＿ｄｑｓ、及び２２２＿ｂｄｑｓに送出する。
Ｒｏｎ制御回路２２４は、シーケンサ２６から送出される制御信号ＣＮＴ１に基づき、出力回路２２２＜７：０＞、２２２＿ｄｑｓ、及び２２２＿ｂｄｑｓ内の出力インピーダンスを制御する。
検出回路２２５は、シーケンサ２６から送出される制御信号ＣＮＴ２に基づいて、出力制御回路２２３から送出された信号ＤＱＳ＿ｉｎ、及び／ＤＱＳ＿ｉｎをモニタし、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティを検出する。検出回路２２５は、デューティの検出結果に基づいて、デューティ補正処理が必要か否かを示す信号ＦＬＧを生成し、シーケンサ２６に送出する。
シーケンサ２６は、検出回路２２５から信号ＦＬＧを受けると、当該信号ＦＬＧに基づいてデューティの補正結果を含む信号ＣＣを生成する。シーケンサ２６は、制御信号ＣＮＴ３と共に信号ＣＣをレジスタ２５に送出し、各種動作の際に適用されるデューティの補正値を制御する。
ＲＯＭ領域２４は、出荷前にデューティ補正処理の結果を初期値として保持するために、信号ＦＣをレジスタ２５から受信可能に構成されている。ＲＯＭ領域２４は、制御信号ＣＮＴ３に応じて当該初期値に対応する信号ＦＣをレジスタ２５に送出する。
レジスタ２５は、ＲＯＭ領域２４及びシーケンサ２６から信号ＦＣ、ＣＣ、及び制御信号ＣＮＴ３を受けると、当該制御信号ＣＮＴ３に基づいて信号ＦＣ又はＣＣのいずれの信号をロジック制御回路２３に送出するかを判定する。レジスタ２５は、送出すると判定された方の信号を、信号ＯＣとしてロジック制御回路２３に送出する。
ロジック制御回路２３は、補正回路２３１を含む。補正回路２３１は、ロジック制御用パッド群３２内のパッド３２＿ｒｅ及び３２＿ｂｒｅを介してそれぞれ入力される信号ＲＥ及び／ＲＥのデューティを補正する機能を有する。補正回路２３１は、シーケンサ２６からの信号ＯＣに基づいて信号ＲＥ及び／ＲＥのデューティを補正し、信号ＲＥ＿ｃ及び／ＲＥ＿ｃを生成する。信号ＲＥ＿ｃ及び／ＲＥ＿ｃは、例えば、出力制御回路２２３に送出され、当該出力制御回路２２３において生成される信号ＤＱＳ及び／ＤＱＳのトグルのタイミングの基として使用される。より具体的には、信号ＤＱＳ及び／ＤＱＳのデューティは、信号ＲＥ＿ｃ及び／ＲＥ＿ｃのデューティに応じて決定される。例えば、信号ＤＱＳ及び／ＤＱＳのデューティと、信号ＲＥ＿ｃ及び／ＲＥ＿ｃのデューティとは、同一であるか、又は互いに相関関係を有する。
なお、図４の例では、補正回路２３１から信号ＲＥ＿ｃ及び／ＲＥ＿ｃが出力制御回路２２３に直接送出される場合が示されているが、これに限られない。例えば、補正回路２３１は、信号ＲＥ＿ｃ及び／ＲＥ＿ｃを他の回路（例えば、シーケンサ２６）に送出した後、当該他の回路において信号ＲＥ＿ｃ及び／ＲＥ＿ｃのデューティに基づくタイミング信号が生成されてもよい。そして、出力制御回路２２３に当該タイミング信号が送出されることにより、信号ＲＥ＿ｃ及び／ＲＥ＿ｃのデューティと相関関係を有する信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎが生成されてもよい。
以上のように構成されることにより、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティが所望の値からずれていることを検出回路２２５によって検出し、当該検出結果に基づいて信号ＲＥ及び／ＲＥのデューティを補正回路２３１によって補正することができる。そして、当該補正結果が出力制御回路２２３にフィードバックされることにより、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティが補正され、ひいては、所望の値のデューティを有する信号ＤＱＳ及び／ＤＱＳを出力することができる。
１．１．５．２ 補正回路の構成
第１実施形態に係る入出力回路のうち、補正回路の構成について、図５を用いて説明する。図５は、第１実施形態に係る半導体記憶装置の補正回路の構成を説明するための回路図である。
図５に示すように、補正回路２３１は、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、及びＩＮＶ４、可変キャパシタＣ１、Ｃ２、Ｃ３、及びＣ４、並びに論理回路ＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３、ＮＡＮＤ４、ＮＡＮＤ５、ＮＡＮＤ６、ＮＡＮＤ７、ＮＡＮＤ８、ＮＡＮＤ９、及びＮＡＮＤ１０を含む。
インバータＩＮＶ１は、信号ＲＥが入力される入力端と、ノードＮ１に接続された出力端と、を含む。インバータＩＮＶ２は、ノードＮ１に接続された入力端と、ノードＲＥ＿ｄに接続された出力端と、を含む。
可変キャパシタＣ１は、ノードＮ１に接続された第１端と、電圧ＶＳＳが供給された第２端と、を含む。可変キャパシタＣ２は、ノードＲＥ＿ｄに接続された第１端と、電圧ＶＳＳが供給された第２端と、を含む。
インバータＩＮＶ３は、信号／ＲＥが入力される入力端と、ノードＮ２に接続された出力端と、を含む。インバータＩＮＶ４は、ノードＮ２に接続された入力端と、ノード／ＲＥ＿ｄに接続された出力端と、を含む。
可変キャパシタＣ３は、ノードＮ２に接続された第１端と、電圧ＶＳＳが供給された第２端と、を含む。可変キャパシタＣ４は、ノード／ＲＥ＿ｄに接続された第１端と、電圧ＶＳＳが供給された第２端と、を含む。
可変キャパシタＣ１〜Ｃ４は、レジスタ２５から送出される信号ＯＣに基づいて、その容量を変更可能に構成される。より具体的には、例えば、可変キャパシタＣ１〜Ｃ４の各々は、直列に接続されたキャパシタ及びスイッチの組（図示せず）を複数含み、当該複数の組が並列に接続された構成を有していてもよい。信号ＯＣは、例えば、複数ビットのＤＡＣ値を含み、可変キャパシタＣ１〜Ｃ４内の任意の数のスイッチをオン状態又はオフ状態に設定可能な信号である。以上のように構成することにより、可変キャパシタＣ１〜Ｃ４は、信号ＯＣに応じて、或る範囲内において段階的に容量の大きさを切替えることができる。すなわち、ノードＲＥ＿ｄ及び／ＲＥ＿ｄには、可変キャパシタＣ１〜Ｃ４に設定された容量に応じて、或る量だけ遅延した信号が供給される。
なお、ノードＲＥ＿ｄにおける信号ＲＥからの遅延量と、ノード／ＲＥ＿ｄにおける信号／ＲＥからの遅延量は、互いに独立に制御可能に構成される。したがって、ノードＲＥ＿ｄ及び／ＲＥ＿ｄには、信号ＯＣに応じて、一方に対して他方が任意の時間だけ遅延した信号を供給することができる。
論理回路ＮＡＮＤ１〜ＮＡＮＤ１０は、２つの入力信号のＮＡＮＤ演算結果を出力する。
論理回路ＮＡＮＤ１は、ノードＲＥ＿ｄに接続された第１入力端と、電圧ＶＳＳが供給された第２入力端と、論理回路ＮＡＮＤ２の第１入力端に接続された出力端と、を含む。論理回路ＮＡＮＤ２は、電圧ＶＳＳが供給された第２入力端と、論理回路ＮＡＮＤ３の第１入力端に接続された出力端と、を含む。論理回路ＮＡＮＤ３は、電圧ＶＳＳが供給された第２入力端と、論理回路ＮＡＮＤ４の第１入力端に接続された出力端と、を含む。論理回路ＮＡＮＤ４は、ノードＲＥ＿ｄに接続された第２入力端と、論理回路ＮＡＮＤ５の第１入力端に接続された出力端と、を含む。論理回路ＮＡＮＤ５は、ノード／ＲＥ＿ｃに接続された第２入力端と、ノードＲＥ＿ｃに接続された出力端と、を含む。
論理回路ＮＡＮＤ６は、ノード／ＲＥ＿ｄに接続された第１入力端と、電圧ＶＳＳが供給された第２入力端と、論理回路ＮＡＮＤ７の第１入力端に接続された出力端と、を含む。論理回路ＮＡＮＤ７は、電圧ＶＳＳが供給された第２入力端と、論理回路ＮＡＮＤ８の第１入力端に接続された出力端と、を含む。論理回路ＮＡＮＤ８は、電圧ＶＳＳが供給された第２入力端と、論理回路ＮＡＮＤ９の第１入力端に接続された出力端と、を含む。論理回路ＮＡＮＤ９は、ノード／ＲＥ＿ｄに接続された第２入力端と、論理回路ＮＡＮＤ１０の第１入力端に接続された出力端と、を含む。論理回路ＮＡＮＤ１０は、ノードＲＥ＿ｃに接続された第２入力端と、ノード／ＲＥ＿ｃに接続された出力端と、を含む。
論理回路ＮＡＮＤ５及びＮＡＮＤ１０は、ＲＳ（Reset / Set）フリップフロップ回路を構成する。これにより、ノードＲＥ＿ｃの電圧レベルは、ノードＲＥ＿ｄ及び／ＲＥ＿ｄの電圧レベルが“Ｌ”レベルから“Ｈ”レベルに変化するタイミングで、“Ｌ”レベルから“Ｈ”レベルに、又は“Ｈ”レベルから“Ｌ”レベルに変化する。すなわち、ノードＲＥ＿ｃは、ノードＲＥ＿ｄ及び／ＲＥ＿ｄのパルスの立ち上がり（Rising edge）に応じて電圧レベルが変化する信号を出力する。また、ノード／ＲＥ＿ｃの電圧レベルは、ノードＲＥ＿ｄの反転信号が出力される。
１．１．５．３ 出力回路の構成
次に、第１実施形態に係る入出力回路のうち、出力回路の構成について図６を用いて説明する。図６は、第１実施形態に係る半導体記憶装置の出力回路の構成を説明するための回路図である。図６では、出力回路２２２＿ｄｑｓ及び２２２＿ｂｄｑｓと、出力制御回路２２３、Ｒｏｎ制御回路２２４、及びパッド３１＿ｄｑｓ並びに３１＿ｂｄｑｓと、の接続関係の一例が示される。
図６に示すように、出力回路２２２＿ｄｑｓは、論理回路ＮＡＮＤａ＜ｍ：０＞及びＮＯＲａ＜ｍ：０＞、並びにトランジスタＴａ＿ｐ＜ｍ：０＞及びＴａ＿ｎ＜ｍ：０＞を含む。また、出力回路２２２＿ｂｄｑｓは、論理回路ＮＡＮＤｂ＜ｍ：０＞及びＮＯＲｂ＜ｍ：０＞、並びにトランジスタＴｂ＿ｐ＜ｍ：０＞及びＴｂ＿ｎ＜ｍ：０＞を含む。ここで、ｍは、任意の自然数である。
論理回路ＮＡＮＤａ＜ｍ：０＞及びＮＡＮＤｂ＜ｍ：０＞は、２つの入力信号のＮＡＮＤ演算結果を出力する。論理回路ＮＯＲａ＜ｍ：０＞及びＮＯＲｂ＜ｍ：０＞は、２つの入力信号のＮＯＲ演算結果を出力する。トランジスタＴａ＿ｐ＜ｍ：０＞及びＴｂ＿ｐ＜ｍ：０＞はｐ型の極性を有し、トランジスタＴａ＿ｎ＜ｍ：０＞及びＴｂ＿ｎ＜ｍ：０＞は、ｎ型の極性を有する。
上述の通り、出力制御回路２２３は、補正回路２３１のノードＲＥ＿ｃ及び／ＲＥ＿ｃから送出された信号のデューティに基づいて生成された信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎを送出する。また、Ｒｏｎ制御回路２２４は、信号ＳＥＬａ＿ｐ＜ｍ：０＞及びＳＥＬａ＿ｎ＜ｍ：０＞、並びに信号ＳＥＬｂ＿ｐ＜ｍ：０＞及びＳＥＬｂ＿ｎ＜ｍ：０＞を送出する。
まず、出力回路２２２＿ｄｑｓの構成について説明する。
論理回路ＮＡＮＤａ＜ｍ：０＞は、信号ＤＱＳ＿ｉｎが共通して供給される第１入力端を含み、信号ＳＥＬａ＿ｐ＜ｍ：０＞がそれぞれ供給される第２入力端を含む。また、論理回路ＮＡＮＤａ＜ｍ：０＞はそれぞれ、トランジスタＴａ＿ｐ＜ｍ：０＞のゲートに接続される。
トランジスタＴａ＿ｐ＜ｍ：０＞は、電圧ＶＣＣＱが共通して供給される第１端と、パッド３１＿ｄｑｓに共通して接続される第２端と、を含む。
論理回路ＮＯＲａ＜ｍ：０＞は、信号ＤＱＳ＿ｉｎが共通して供給される第１入力端を含み、信号ＳＥＬａ＿ｎ＜ｍ：０＞がそれぞれ供給される第２入力端を含む。また、論理回路ＮＯＲａ＜ｍ：０＞はそれぞれ、トランジスタＴａ＿ｎ＜ｍ：０＞のゲートに接続される。
トランジスタＴａ＿ｎ＜ｍ：０＞は、電圧ＶＳＳが共通して供給される第１端と、パッド３１＿ｄｑｓに共通して接続される第２端と、を含む。
以上のように構成することで、出力回路２２２＿ｄｑｓは、信号ＤＱＳ＿ｉｎが“Ｈ”レベルの場合、トランジスタＴａ＿ｐ＜ｍ：０＞のうち、信号ＳＥＬａ＿ｐ＜ｍ：０＞によってオン抵抗となるように選択されたトランジスタの合成抵抗を、信号ＤＱＳのプルアップ側の出力インピーダンスとして設定することができる。また、出力回路２２２＿ｄｑｓは、信号ＤＱＳ＿ｉｎが“Ｌ”レベルの場合、トランジスタＴａ＿ｎ＜ｍ：０＞のうち、信号ＳＥＬａ＿ｎ＜ｍ：０＞によってオン抵抗となるように選択されたトランジスタの合成抵抗を、信号ＤＱＳのプルダウン側の出力インピーダンスとして設定することができる。
次に、出力回路２２２＿ｂｄｑｓの構成について説明する。
論理回路ＮＡＮＤｂ＜ｍ：０＞は、信号／ＤＱＳ＿ｉｎが共通して供給される第１入力端を含み、信号ＳＥＬｂ＿ｐ＜ｍ：０＞がそれぞれ供給される第２入力端を含む。また、論理回路ＮＡＮＤｂ＜ｍ：０＞はそれぞれ、トランジスタＴｂ＿ｐ＜ｍ：０＞のゲートに接続される。
トランジスタＴｂ＿ｐ＜ｍ：０＞は、電圧ＶＣＣＱが共通して供給される第１端と、パッド３２＿ｂｄｑｓに共通して接続される第２端と、を含む。
論理回路ＮＯＲｂ＜ｍ：０＞は、信号／ＤＱＳ＿ｉｎが共通して供給される第１入力端を含み、信号ＳＥＬｂ＿ｎ＜ｍ：０＞がそれぞれ供給される第２入力端を含む。また、論理回路ＮＯＲｂ＜ｍ：０＞はそれぞれ、トランジスタＴｂ＿ｎ＜ｍ：０＞のゲートに接続される。
トランジスタＴｂ＿ｎ＜ｍ：０＞は、電圧ＶＳＳが共通して供給される第１端と、パッド３１＿ｂｄｑｓに共通して接続される第２端と、を含む。
以上のように構成することで、出力回路２２２＿ｂｄｑｓは、信号／ＤＱＳ＿ｉｎが“Ｈ”レベルの場合、トランジスタＴｂ＿ｐ＜ｍ：０＞のうち、信号ＳＥＬｂ＿ｐ＜ｍ：０＞によってオン抵抗となるように選択されたトランジスタの合成抵抗を、信号／ＤＱＳのプルアップ側の出力インピーダンスとして設定することができる。また、出力回路２２２＿ｂｄｑｓは、信号／ＤＱＳ＿ｉｎが“Ｌ”レベルの場合、トランジスタＴｂ＿ｎ＜ｍ：０＞のうち、信号ＳＥＬｂ＿ｎ＜ｍ：０＞によってオン抵抗となるように選択されたトランジスタの合成抵抗を、信号／ＤＱＳのプルダウン側の出力インピーダンスとして設定することができる。
上述のように、出力回路２２２＿ｄｑｓ及び２２２＿ｂｄｑｓは、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎに基づいて信号ＤＱＳ及び／ＤＱＳを生成する。このため、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティが適切に設定されていない場合、信号ＤＱＳ及び／ＤＱＳのデューティも適切に設定されない可能性がある。したがって、検出回路２２５は、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティが適切に設定されているか否かを検出するために、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎをモニタする。
１．１．５．４ 検出回路の構成
次に、第１実施形態に係る入出力回路のうち、検出回路の構成について、図７を用いて説明する。図７は、第１実施形態に係る半導体記憶装置の検出回路の構成を説明するための回路図である。
図７に示すように、検出回路２２５は、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８、Ｔｒ９、Ｔｒ１０、及びＴｒ１１、抵抗Ｒ１、Ｒ２、Ｒ３、及びＲ４、キャパシタＣ５及びＣ６、並びにコンパレータＣＯＭＰを含む。トランジスタＴｒ１〜Ｔｒ４は、例えば、ｐ型の極性を有し、トランジスタＴｒ５〜Ｔｒ１１は、例えば、ｎ型の極性を有する。
トランジスタＴｒ１は、電圧ＶＤＤが供給された第１端と、ノードＮ３に接続された第２端及びゲートと、を含む。電圧ＶＤＤは、所定の値を有する電源であり、トランジスタＴｒ１〜Ｔｒ１１をオン状態にし得る（“Ｈ”レベルの）電圧レベルを有する。また、電圧ＶＤＤ／２は、トランジスタＴｒ１〜Ｔｒ１１をオフ状態にし得る（“Ｌ”レベルの）電圧レベルを有する。トランジスタＴｒ２は、電圧ＶＤＤが供給された第１端と、ノードＮ３に接続された第２端と、ノードＮ４に接続されたゲートと、を含む。トランジスタＴｒ３は、電圧ＶＤＤが供給された第１端と、ノードＮ４に接続された第２端と、ノードＮ３に接続されたゲートと、を含む。トランジスタＴｒ４は、電圧ＶＤＤが供給された第１端と、ノードＮ４に接続された第２端及びゲートと、を含む。
トランジスタＴｒ５は、ノードＮ３に接続された第１端と、ノードＮ５に接続された第２端と、信号ＤＱＳ＿ｉｎが供給されるゲートと、を含む。トランジスタＴｒ６は、ノードＮ４に接続された第１端と、ノードＮ５に接続された第２端と、信号／ＤＱＳ＿ｉｎが供給されるゲートと、を含む。トランジスタＴｒ７は、ノードＮ５に接続された第１端と、トランジスタＴｒ８の第１端に接続された第２端と、信号ＥＮＢが供給されるゲートと、を含む。トランジスタＴｒ８は、電圧ＶＳＳが供給される第２端と、信号ＢＩＡＳ１が供給されるゲートと、を含む。
抵抗Ｒ１は、ノードＮ３に接続された第１端とノードＤＱＳ＿ｐｒｅに接続された第２端と、を含む。キャパシタＣ５は、ノードＤＱＳ＿ｐｒｅに接続された第１端と、電圧ＶＳＳが供給される第２端と、を含む。
抵抗Ｒ２は、ノードＮ４に接続された第１端とノード／ＤＱＳ＿ｐｒｅに接続された第２端と、を含む。キャパシタＣ６は、ノード／ＤＱＳ＿ｐｒｅに接続された第１端と、電圧ＶＳＳが供給される第２端と、を含む。
以上のように構成されることにより、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティに応じて、ノードＤＱＳ＿ｐｒｅ及び／ＤＱＳ＿ｐｒｅの電圧を“Ｈ”レベル又は“Ｌ”レベルに設定することができる。具体的には、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティが５０％より大きい場合、ノードＤＱＳ＿ｐｒｅ及び／ＤＱＳ＿ｐｒｅはそれぞれ“Ｈ”レベル及び“Ｌ”レベルとなる。また、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティが５０％より小さい場合、ノードＤＱＳ＿ｐｒｅ及び／ＤＱＳ＿ｐｒｅはそれぞれ“Ｌ”レベル及び“Ｈ”レベルとなる。
抵抗Ｒ３は、電圧ＶＤＤが供給される第１端と、ノード／ＤＱＳ＿ｏに接続された第１端と、を含む。トランジスタＴｒ９は、ノード／ＤＱＳ＿ｏに接続された第１端と、ノードＮ６に接続された第２端と、ノードＤＱＳ＿ｐｒｅに接続されたゲートと、を含む。
抵抗Ｒ４は、電圧ＶＤＤが供給される第１端と、ノードＤＱＳ＿ｏに接続された第１端と、を含む。トランジスタＴｒ１０は、ノードＤＱＳ＿ｏに接続された第１端と、ノードＮ６に接続された第２端と、ノード／ＤＱＳ＿ｐｒｅに接続されたゲートと、を含む。
トランジスタＴｒ１１は、ノードＮ６に接続された第１端と、電圧ＶＳＳが供給される第２端と、信号ＢＩＡＳ２が供給されるゲートと、を含む。
以上のように構成されることにより、ノードＤＱＳ＿ｐｒｅ及び／ＤＱＳ＿ｐｒｅに供給された電圧レベルに応じて、ノードＤＱＳ＿ｏ及び／ＤＱＳ＿ｐｒｅの電圧レベルを設定することができる。すなわち、ノードＤＱＳ＿ｐｒｅ及び／ＤＱＳ＿ｐｒｅにそれぞれ“Ｈ”レベル及び“Ｌ”レベルが供給された場合、ノードＤＱＳ＿ｏ及び／ＤＱＳ＿ｏにはそれぞれ“Ｈ”レベル及び“Ｌ”レベルが供給される。また、ノードＤＱＳ＿ｐｒｅ及び／ＤＱＳ＿ｐｒｅにそれぞれ“Ｌ”レベル及び“Ｈ”レベルが供給された場合、ノードＤＱＳ＿ｏ及び／ＤＱＳ＿ｏにはそれぞれ“Ｌ”レベル及び“Ｈ”レベルが供給される。
コンパレータＣＯＭＰは、ノードＤＱＳ＿ｏが接続された第１入力端と、ノード／ＤＱＳ＿ｏが接続された第２入力端と、信号ＦＬＧを出力する出力端と、を含む。コンパレータＣＯＭＰは、制御信号ＣＮＴ２から供給される電圧によって駆動される。コンパレータＣＯＭＰは、ノードＤＱＳ＿ｏ及び／ＤＱＳ＿ｏの電圧レベルの大小関係に応じて、信号ＦＬＧの電圧レベルを“Ｈ”レベル又は“Ｌ”レベルに切替える。具体的には、コンパレータＣＯＭＰは、ノードＤＱＳ＿ｏ及び／ＤＱＳ＿ｏがそれぞれ“Ｈ”レベル及び“Ｌ”レベルの場合、“Ｈ”レベルの信号ＦＬＧを出力する。また、コンパレータＣＯＭＰは、ノードＤＱＳ＿ｏ及び／ＤＱＳ＿ｏがそれぞれ“Ｌ”レベル及び“Ｈ”レベルの場合、“Ｌ”レベルの信号ＦＬＧを出力する。
以上のように構成されることにより、検出回路２２５は、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティが５０％より大きい場合、“Ｈ”レベルの信号ＦＬＧを出力し、信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎのデューティが５０％より小さい場合、“Ｌ”レベルの信号ＦＬＧを出力することができる。
１．１．６ レジスタ及びＲＯＭ領域の構成
次に、第１実施形態に係る半導体記憶装置のレジスタ及びＲＯＭ領域の構成について説明する。なお、デューティの補正量は、例えば、複数ビット（例えば、８ビット）のＤＡＣ値により構成される。以降の説明では、当該複数ビットのＤＡＣ値を含む信号を総称して「コード」とも呼ぶ。
図８は、第１実施形態に係る半導体記憶装置のレジスタ及びＲＯＭ領域の構成を説明するためのブロック図である。図８では、デューティの補正結果について、ＲＯＭ領域２４、レジスタ２５、及びシーケンサ２６の間での送受信経路、及び補正回路２３１への出力経路が主に示される。
図８に示すように、ＲＯＭ領域２４は、ファクトリコード格納領域２４１を含む。ファクトリコード格納領域２４１は、例えば、ＲＯＭフューズであり、メモリシステム１の出荷前に実行されたデューティ補正処理の結果が「ファクトリコード」として書き換え不可の状態で不揮発に格納される領域である。
レジスタ２５は、補正コード格納領域２５１、ファクトリコード格納領域２５２、マルチプレクサ２５３、及び出力コード格納領域２５４を含む。
補正コード格納領域２５１は、デューティ補正処理において、シーケンサ２６が信号ＦＬＧに基づいて算出する信号ＣＣが「補正コード」として書き換え可能に揮発的に格納される領域である。補正コード格納領域２５１に格納される補正コードは、デューティ補正処理の途中に算出される途中経過の値と、最終的に算出される補正結果の値と、のいずれの場合も含み得る。
ファクトリコード格納領域２５２は、ファクトリコード格納領域２４１に格納されているファクトリコードを一時的に（揮発的に）保持するための領域である。
マルチプレクサ２５３は、補正コード格納領域２５１に格納された補正コードが入力される第１入力端子と、ファクトリコード格納領域２５２に格納されたファクトリコードが入力される第２入力端子と、シーケンサ２６から出力される制御信号ＣＮＴ３が入力される制御端子と、補正コード及びファクトリコードのいずれか一方を出力コード格納領域２５４に出力する出力端子と、を含む。第１入力端子及び第２入力端子はそれぞれ、例えば、制御値“０”及び“１”に対応付けられる。マルチプレクサ２５３は、制御信号ＣＮＴ３に基づいて、制御値“０”又は“１”のいずれか一方を選択し、当該選択された一方の制御値に対応する入力を出力端子から出力するように構成される。制御信号ＣＮＴ３は、例えば、制御信号ＤＣＣ＿ＥＮ、ＤＣＣ＿ＤＯＮＥ、及びＤＣＣ＿ＩＮＩＴを含む。制御信号ＣＮＴ３と制御値との対応関係の詳細については、後述する。
出力コード格納領域２５４は、マルチプレクサ２５３から出力された補正コード又はファクトリコードを「出力コード」として一時的に（揮発的に）保持するための領域である。出力コード格納領域２５４に格納された出力コードは、信号ＯＣとして補正回路２３１に出力される。
ＲＯＭ領域２４及びレジスタ２５は、バスＢＵＳを介してファクトリコードを示す信号ＦＣを送受信可能に構成される。より具体的には、バスＢＵＳは、スイッチＳＷ１を介してファクトリコード格納領域２４１と接続され、スイッチＳＷ２を介してファクトリコード格納領域２４２と接続され、スイッチＳＷ３を介して出力コード格納領域２５４と接続される。
スイッチＳＷ１は、双方向に信号ＦＣを通信可能に構成されたスイッチである。スイッチＳＷ２は、バスＢＵＳからファクトリコード格納領域２５２に向かう方向に信号ＦＣを通信可能に構成されたスイッチである。スイッチＳＷ３は、出力コード格納領域２５４からバスＢＵＳに向かう方向に信号ＦＣを通信可能に構成され他スイッチである。
以上のように構成されることにより、補正回路２３１は、補正コード及びファクトリコードのいずれか一方を選択的に受信することができる。また、ＲＯＭ領域２４及びレジスタ２５は、互いにファクトリコードを送受信することができる。
図９は、第１実施形態に係る半導体記憶装置のレジスタ内のマルチプレクサを制御する信号の詳細を説明するためのテーブルである。
図９に示すように、マルチプレクサ２５３は、各々が“Ｌ”レベル及び“Ｈ”レベルのいずれかの論理値を取り得る制御信号ＤＣＣ＿ＥＮ、ＤＣＣ＿ＤＯＮＥ、及びＤＣＣ＿ＩＮＩＴの組み合わせによって、制御値“１”又は“０”のいずれかを選択するように構成される。
制御信号ＤＣＣ＿ＥＮは、例えば、デューティ補正処理が実行中の場合に“Ｈ”レベルとなり、デューティ補正処理が実行されていない場合に“Ｌ”レベルとなる。制御信号ＤＣＣ＿ＤＯＮＥは、例えば、補正コード格納領域２５１に有効な値（信号ＣＣ）が格納されている場合に“Ｈ”レベルとなり、無効な値が格納されている場合（信号ＣＣが格納されていない場合）に“Ｌ”レベルとなる。制御信号ＤＣＣ＿ＩＮＩＴは、例えば、出力コード格納領域２５４にファクトリコードを強制的に格納させる特殊な処理を実行する場合に“Ｈ”レベルとなり、当該特殊な処理が実行されない場合には“Ｌ”レベルとなる。
制御信号ＤＣＣ＿ＥＮ、ＤＣＣ＿ＤＯＮＥ、及びＤＣＣ＿ＩＮＩＴがいずれも“Ｌ”レベルである場合、マルチプレクサ２５３は、制御値“１”を選択する。これにより、マルチプレクサ２５３は、ファクトリコード格納領域２５２から入力されたファクトリコードを出力コード格納領域２５４に出力する。当該ケースは、例えば、メモリシステム１への電源オンされた直後のように補正コードが無効である場合に選択される。
制御信号ＤＣＣ＿ＥＮ、ＤＣＣ＿ＤＯＮＥ、及びＤＣＣ＿ＩＮＩＴの組が“Ｌ”レベル、“Ｈ”レベル、及び“Ｌ”レベルである場合、マルチプレクサ２５３は、制御値“０”を選択する。これにより、マルチプレクサ２５３は、補正コード格納領域２５１から入力された補正コードを出力コード格納領域２５４に出力する。当該ケースは、例えば、デューティ補正処理の実行後のように補正コードが有効である場合に選択される。
制御信号ＤＣＣ＿ＥＮ、ＤＣＣ＿ＤＯＮＥ、及びＤＣＣ＿ＩＮＩＴの組が“Ｈ”レベル、“Ｌ”レベル、及び“Ｌ”レベルである場合、又は“Ｈ”レベル、“Ｈ”レベル、及び“Ｌ”レベルである場合、マルチプレクサ２５３は、制御値“０”を選択する。これにより、マルチプレクサ２５３は、補正コード格納領域２５１から入力された補正コードを出力コード格納領域２５４に出力する。当該ケースは、例えば、デューティ補正処理の実行中の場合に選択される。
制御信号ＤＣＣ＿ＩＮＩＴが“Ｈ”レベルの場合、マルチプレクサ２５３は、制御値“１”を選択する。これにより、マルチプレクサ２５３は、ファクトリコード格納領域２５２から入力されたファクトリコードを出力コード格納領域２５４に出力する。当該ケースは、例えば、上述のようなファクトリコードを強制的に格納させる特殊な処理を実行する場合に選択される。
以上のように構成されることにより、シーケンサ２６は、状況に応じた制御信号ＣＮＴ３をレジスタ２５に送出することにより、ファクトリコードか補正コードのいずれか一方を適宜選択し、補正回路２３１に送出させることができる。
１．２ 動作
次に、第１実施形態に係るメモリシステムの動作について説明する。
１．２．１ テストフェーズ
まず、メモリシステム１が出荷される前に対応するテストフェーズにおける動作について説明する。テストフェーズでは、半導体記憶装置４Ａ〜４Ｄは、パッケージ化される前の状態（例えば、ウェハの状態）であり、テスタ５によって、メモリコントローラ２との通信を正常に実行可能か否かが判定される。以降の説明では、テストフェーズにおいて、半導体記憶装置４Ａ〜４Ｄの各々は、ＮＡＮＤインタフェースを介してテスタ５と接続されているものとする。
１．２．１．１ 概要
図１０は、第１実施形態に係る半導体記憶装置のテストフェーズにおけるデューティ補正処理及び補正結果転送処理を説明するためのフローチャートである。
図１０に示すように、ステップＳＴ１において、テスタ５及び半導体記憶装置４Ａ〜４Ｄの電源がオンされる。これにより、テストフェーズが開始する。
ステップＳＴ２において、テスタ５は、デューティ補正処理を実行する旨のコマンド（デューティ補正処理実行コマンド）を発行し、半導体記憶装置４Ａ〜４Ｄに送出する。
ステップＳＴ３において、半導体記憶装置４Ａ〜４Ｄの各々は、デューティ補正処理実行コマンドを受けると、デューティ補正処理を実行する。これにより、半導体記憶装置４Ａ〜４Ｄの各々は、デューティ補正処理の結果を内部のレジスタ２５に格納することができる。
ステップＳＴ４において、テスタ５は、半導体記憶装置４Ａ〜４Ｄの各々に対して、ステップＳＴ３において実行されたデューティ補正処理の結果を、内部のレジスタ２５からＲＯＭ領域２４への転送する旨のコマンド（転送コマンド）を発行する。
ステップＳＴ５において、半導体記憶装置４Ａ〜４Ｄの各々は、転送コマンドを受けると、内部のレジスタ２５からＲＯＭ領域２４への補正結果の転送処理を実行する。これにより、レジスタ２５に格納されたデューティ補正処理の結果が、ＲＯＭ領域２４内に不揮発に保持される。
ステップＳＴ６において、テスタ５及び半導体記憶装置４Ａ〜４Ｄの電源がオフされる。これにより、テストフェーズが終了する。
図１１は、第１実施形態に係る半導体記憶装置のテストフェーズにおけるデューティ補正処理及び補正結果転送処理を説明するためのコマンドシーケンスである。
図１１に示すように、テスタ５は、信号／ＣＥ０〜／ＣＥ３を“Ｌ”レベルにして、半導体記憶装置４Ａ〜４Ｄを全てイネーブルにする。
テスタ５は、デューティ補正処理実行コマンド“Ｘ１ｈ”、及びアドレスＡＤＤを続けて発行する。
続いて、テスタ５は、信号ＲＥ及び／ＲＥをトグルさせる。コマンド“Ｘ１ｈ”及びアドレスＡＤＤの組が半導体記憶装置４Ａ〜４Ｄの各々のレジスタ２５に格納されると、半導体記憶装置４Ａ〜４Ｄの各々のシーケンサ２６は、信号ＲＥ及び／ＲＥに基づいて、入出力回路２２、ロジック制御回路２３、及びレジスタ２５等を制御して、デューティ補正処理を開始する。
なお、デューティ補正処理において、シーケンサ２６は、制御信号ＣＮＴ１に基づいてＲｏｎ制御回路２２４を制御し、パッド３１＿＜７：０＞、３１＿ｄｑｓ、及び３１＿ｂｄｑｓからの信号の出力を抑制する。このため、半導体記憶装置４Ａ〜４Ｄは、有意な信号ＤＱＳ、／ＤＱＳ、及びＤＱ＜７：０＞を出力しない。
続いて、テスタ５は、レジスタ２５からＲＯＭ領域２４への補正結果の転送コマンド“ＹＹｈ”、及びアドレスＡＤＤを続けて発行する。なお、テスタ５が転送コマンド“ＹＹｈ”を発行するタイミングは、例えば、トリガとなるタイミング（例えば、デューティ補正処理実行コマンド“Ｘ１ｈ”が発行された後等）から所定の時間が経過した後でもよいし、半導体記憶装置４Ａ〜４Ｄの各々からデューティ補正処理が終了した旨の通知を受けた後でもよい。
コマンド“ＹＹｈ”及びアドレスＡＤＤの組が半導体記憶装置４Ａ〜４Ｄの各々のレジスタ２５に格納されると、半導体記憶装置４Ａ〜４Ｄの各々のシーケンサ２６は、ＲＯＭ領域２４及びレジスタ２５を制御して、レジスタ２５内に格納されているデューティ補正処理の結果をＲＯＭ領域２４に転送する。
半導体記憶装置４Ａ〜４Ｄの各々における補正結果の転送処理が終了すると、テスタ５は、信号／ＣＥ０〜／ＣＥ３を“Ｈ”レベルにして半導体記憶装置４Ａ〜４Ｄをディセーブルにする。
以上により、デューティ補正処理及び補正結果の転送処理が、半導体記憶装置４Ａ〜４Ｄで並行して実行される。
１．２．１．２ デューティ補正処理
図１２は、第１実施形態に係る半導体記憶装置の出力回路におけるデューティ補正処理の際の動作を説明するための模式図である。図１２は、信号ＤＱＳ及び／ＤＱＳに関する部分が一例として示されるが、図１２に関する以降の説明は、信号ＤＱ＜７：０＞についても同様に適用される。
上述の通り、デューティ補正処理中は、信号ＲＥ及び／ＲＥに基づいて信号ＤＱ、ＤＱＳ及び／ＤＱＳのデューティを補正する。しかしながら、信号ＤＱ、ＤＱＳ、及び／ＤＱＳを出力すると、半導体記憶装置４Ａ〜４Ｄの１つから出力された信号ＤＱ、ＤＱＳ、及び／ＤＱＳが他の半導体記憶装置に回り込み、結果としてデューティ補正処理に影響を与える可能性がある。このため、複数の半導体記憶装置４Ａ〜４Ｄに対して同時にデューティ補正処理を実行させる場合、信号ＤＱ、ＤＱＳ、及び／ＤＱＳは、他の半導体記憶装置におけるデューティ補正処理に与える影響が無視できる程度に抑制されることが好ましい。
図１２に示すように、シーケンサ２６は、デューティ補正処理中において、オン抵抗制御用のトランジスタＴａ＿ｐ＜０＞〜Ｔａ＿ｐ＜ｍ＞、Ｔａ＿ｎ＜０＞〜Ｔａ＿ｎ＜ｍ＞、Ｔｂ＿ｐ＜０＞〜Ｔｂ＿ｐ＜ｍ＞、及びＴｂ＿ｎ＜０＞〜Ｔｂ＿ｎ＜ｍ＞を全てオフ状態にするような制御信号ＣＮＴ１をＲｏｎ制御回路２２４に送出する。これにより、パッド３１＿ｄｑｓ及び３１＿ｂｄｑｓは、電圧ＶＣＣＱ及びＶＳＳのいずれからも電気的に切断される。このため、パッド３１＿ｄｑｓ及び３１＿ｂｄｑｓは、ハイインピーダンス状態となり、出力制御回路２２３からの出力信号ＤＱＳ＿ｉｎ及び／ＤＱＳ＿ｉｎの半導体記憶装置４Ａ〜４Ｄの外部への出力が抑制される。
図１３は、第１実施形態に係る半導体記憶装置のレジスタ及びＲＯＭ領域の、テストフェーズにおけるデューティ補正処理の際の動作を説明するための模式図である。
図１３に示すように、テストフェーズでは、ファクトリコード格納領域２４１には、有効なデータが格納されていないため、レジスタ２５は、ＲＯＭ領域２４と通信しない。このため、スイッチＳＷ１〜ＳＷ３は、オフ状態となる。
シーケンサ２６は、デューティ補正処理中において、信号ＦＬＧに基づいて補正コードを示す信号ＣＣを生成し、補正コード格納領域２５１に送出すると共に、制御信号ＣＮＴ３を生成してマルチプレクサ２５３を制御する。
より具体的には、デューティ補正処理中では、シーケンサ２６は、“Ｈ”レベルの制御信号ＤＣＣ＿ＥＮ、“Ｌ”レベルの制御信号ＤＣＣ＿ＩＮＩＴを送出する。また、シーケンサ２６は、補正コードが確定するまでは“Ｌ”レベルの制御信号ＤＣＣ＿ＤＯＮＥを送出し、補正コードが確定した後は“Ｈ”レベルの制御信号ＤＣＣ＿ＤＯＮＥを送出する。いずれにしても、マルチプレクサ２５３は、制御信号ＣＮＴ３に基づいて制御値“０”を選択し、出力コード格納領域２５４に補正コードを送出する。これにより、出力コード格納領域２５４（及び補正コード格納領域２５１）には、最終的に、確定した補正コードが格納される。
１．２．１．３ デューティ補正結果の転送処理
図１４は、第１実施形態に係る半導体記憶装置のレジスタ及びＲＯＭ領域の、テストフェーズにおける補正結果転送処理の際の動作を説明するための模式図である。
図１４に示すように、デューティ補正処理の終了後、出力コード格納領域２５４には、確定した補正コードが格納されている。シーケンサ２６は、スイッチＳＷ２をオフ状態とし、かつスイッチＳＷ３及びＳＷ１をオン状態にすることにより、バスＢＵＳを介して出力コード格納領域２５４に格納された補正コードを信号ＦＣとしてＲＯＭ領域２４内のファクトリコード格納領域２４１に転送する。これにより、ファクトリコード格納領域２４１には、ファクトリコードが不揮発に格納され、メモリシステム１の出荷後においても当該ファクトリコードが使用可能となる。
１．２．２ 実運用フェーズ
次に、メモリシステム１が出荷された後に対応する実運用フェーズにおける動作について説明する。実運用フェーズでは、半導体記憶装置４Ａ〜４Ｄは、メモリコントローラ２と共にパッケージ化され、メモリシステム１として組みあがった状態でユーザに使用される。以降の説明では、実運用フェーズにおいて、半導体記憶装置４Ａ〜４Ｄの各々は、ＮＡＮＤインタフェースを介してメモリコントローラ２と接続されているものとする。
１．２．２．１ 概要
図１５は、第１実施形態に係る半導体記憶装置の実運用フェーズにおけるデューティ補正処理を説明するためのフローチャートである。
図１５に示すように、ステップＳＴ１１において、メモリコントローラ２及び半導体記憶装置４Ａ〜４Ｄの電源がオンされる。これにより、実運用フェーズが開始する。実運用フェーズ開始時には、テストフェーズにおけるデューティ補正処理の結果は、レジスタ２５内からは失われているが、ＲＯＭ領域２４内にはファクトリコードとして保持されている。
ステップＳＴ１２において、半導体記憶装置４Ａ〜４Ｄは、例えば、パワーオンリード処理を実行し、各種処理の初期設定を行う。これによって、以降の入出力処理に際して、ＲＯＭ領域２４内に格納されたファクトリコードが適用可能となる。
ステップＳＴ１３において、通常動作（例えば、書込み処理や読出し処理等）が実行される。通常動作に際しては、ステップＳＴ１２において設定されたファクトリコードを適用して、信号ＤＱ＜７：０＞、ＤＱＳ、及び／ＤＱＳのデューティが補正される。
ステップＳＴ１４において、メモリコントローラ２は、デューティ補正処理を実行する旨のコマンド（デューティ補正処理実行コマンド）を発行し、半導体記憶装置４Ａ〜４Ｄに送出する。
ステップＳＴ１５において、半導体記憶装置４Ａ〜４Ｄの各々は、デューティ補正処理実行コマンドを受けると、デューティ補正処理を実行する。これにより、半導体記憶装置４Ａ〜４Ｄの各々は、デューティ補正処理の結果を内部のレジスタ２５に格納することができる。
ステップＳＴ１６において、通常動作が実行される。通常動作に際しては、ステップＳＴ１５において実行されたデューティ補正処理によって得られた補正コードを適用して、信号ＤＱ＜７：０＞、ＤＱＳ、及び／ＤＱＳのデューティが補正される。
以上により、実運用フェーズにおける一連の処理が終了する。
１．２．２．２ デューティ補正処理実行前
図１６は、第１実施形態に係る半導体記憶装置のレジスタ及びＲＯＭ領域の実運用フェーズにおけるデューティ補正処理実行前の動作を説明するための模式図である。
図１６に示すように、実運用フェーズのうち、デューティ補正処理が実行されるまでは、補正コード格納領域２５１には、補正コードが格納されていない（補正コードは無効である）。一方、ＲＯＭ領域２４内のファクトリコード格納領域２４１には、テストフェーズにおいて格納されたファクトリコードが格納されている。シーケンサ２６は、スイッチＳＷ３をオフ状態とし、かつスイッチＳＷ１及びＳＷ２をオン状態にすることにより、バスＢＵＳを介してＲＯＭ領域２４内のファクトリコード格納領域２４１に格納されたファクトリコードを信号ＦＣとしてレジスタ２５内のファクトリコード格納領域２５２に転送する。これにより、ファクトリコード格納領域２５２には、ファクトリコードが一時的に格納される。
シーケンサ２６は、デューティ補正処理が実行されるまでには信号ＣＣを生成することはできないため、制御信号ＣＮＴ３のみを生成してマルチプレクサ２５３を制御する。
より具体的には、シーケンサ２６は、いずれも“Ｌ”レベルの制御信号ＤＣＣ＿ＥＮ、ＤＣＣ＿ＤＯＮＥ、及びＤＣＣ＿ＩＮＩＴを送出する。これにより、マルチプレクサ２５３は、制御信号ＣＮＴ３に基づいて制御値“１”を選択し、出力コード格納領域２５４にファクトリコードを送出する。
以上のように動作することにより、出力コード格納領域２５４（及びファクトリコード格納領域２５２）には、ファクトリコードが格納され、当該ファクトリコードを通常動作の際の信号ＤＱ＜７：０＞、ＤＱＳ、及び／ＤＱＳの補正に適用することができる。
１．２．２．３ デューティ補正処理の実行中及び実行後
図１７は、第１実施形態に係るメモリシステムの実運用フェーズにおけるデューティ補正処理を説明するためのコマンドシーケンスである。
図１７に示すように、実運用フェーズにおけるデューティ補正処理は、ＲＯＭ領域２４への補正結果の転送処理を伴わない。
具体的には、メモリコントローラ２は、信号／ＣＥ０〜／ＣＥ３を“Ｌ”レベルにして、半導体記憶装置４Ａ〜４Ｄを全てイネーブルにする。
メモリコントローラ２は、デューティ補正処理実行コマンド“Ｘ１ｈ”、及びアドレスＡＤＤを続けて発行する。
続いて、メモリコントローラ２は、信号ＲＥ及び／ＲＥをトグルさせる。コマンド“Ｘ１ｈ”及びアドレスＡＤＤの組が半導体記憶装置４Ａ〜４Ｄの各々のレジスタ２５に格納されると、半導体記憶装置４Ａ〜４Ｄの各々のシーケンサ２６は、信号ＲＥ及び／ＲＥに基づいて、入出力回路２２、ロジック制御回路２３、及びレジスタ２５等を制御して、デューティ補正処理を開始する。
なお、デューティ補正処理において、シーケンサ２６は、制御信号ＣＮＴ１に基づいてＲｏｎ制御回路２２４を制御し、パッド３１＿＜７：０＞、３１＿ｄｑｓ、及び３１＿ｂｄｑｓからの信号の出力を抑制する。
半導体記憶装置４Ａ〜４Ｄの各々におけるデューティ補正処理が終了すると、メモリコントローラ２は、信号／ＣＥ０〜／ＣＥ３を“Ｈ”レベルにして半導体記憶装置４Ａ〜４Ｄをディセーブルにする。
以上により、半導体記憶装置４Ａ〜４Ｄの全てに対するデューティ補正処理が終了する。
図１８は、第１実施形態に係る半導体記憶装置のレジスタ及びＲＯＭ領域の実運用フェーズにおけるデューティ補正処理実行後の動作を説明するための模式図である。
図１８に示すように、実運用フェーズでデューティ補正処理が実行された後では、補正コード格納領域２５１には、有効なデータが格納されている。このため、ファクトリコードを用いることなく、デューティを補正可能である。したがって、ＲＯＭ領域２４及びレジスタ２５間の通信は必要なく、スイッチＳＷ１〜ＳＷ３は、オフ状態となる。
シーケンサ２６は、デューティ補正処理中において、信号ＦＬＧに基づいて補正コードを示す情報ＣＣを生成し、補正コード格納領域２５１に送出すると共に、制御信号ＣＮＴ３を生成してマルチプレクサ２５３を制御する。
より具体的には、デューティ補正処理後では、シーケンサ２６は、“Ｌ”レベルの制御信号ＤＣＣ＿ＥＮを送出し、“Ｈ”レベルの制御信号ＤＣＣ＿ＤＯＮＥを送出し、“Ｌ”レベルの制御信号ＤＣＣ＿ＩＮＩＴを送出する。これにより、マルチプレクサ２５３は、制御信号ＣＮＴ３に基づいて制御値“０”を選択し、出力コード格納領域２５４に補正コードを送出する。したがって、出力コード格納領域２５４（及び補正コード格納領域２５１）には、補正コードが格納される。
以上のように動作することにより、出力コード格納領域２５４には、補正コードが格納され、当該補正コードを通常動作の際の信号ＤＱ＜７：０＞、ＤＱＳ、及び／ＤＱＳの補正に適用することができる。
１．３ 本実施形態に係る効果
第１実施形態によれば、デューティ補正に要する時間を短縮することができる。本効果について、以下に説明する。
メモリコントローラ２は、複数の半導体記憶装置（チップ）４Ａ〜４Ｄを制御可能に構成される。すなわち、半導体記憶装置４Ａ〜４Ｄは、共通の信号線を介して、同一のコマンドを含む信号ＤＱ＜７：０＞を受信可能に構成される。また、半導体記憶装置４Ａ〜４Ｄは、共通の信号線を介して、同一の信号ＲＥ及び／ＲＥを受信可能に構成される。半導体記憶装置４Ａ〜４Ｄの各々は、メモリコントローラ２から同一のコマンド“Ｘ１ｈ”及びアドレスＡＤＤを受けると、信号ＲＥ及び／ＲＥに基づき、デューティ補正処理を互いに並行して実行する。これにより、１つずつのチップに対してデューティ補正処理を直列に実行する場合よりもＮＡＮＤパッケージ３全体でデューティ補正処理を実行する時間を短縮することができる。
また、デューティ補正処理中において、半導体記憶装置４Ａ〜４Ｄの各々は、パッド３１＿＜７：０＞、３１＿ｄｑｓ、及び３１＿ｂｄｑｓをハイインピーダンス状態にするように構成される。これにより、パッド３１＿＜７：０＞、３１＿ｄｑｓ、及び３１＿ｂｄｑｓと、当該パッド群に接続された信号線とを電気的に切断することができる。このため、信号ＤＱ＜７：０＞、ＤＱＳ、及び／ＤＱＳが半導体記憶装置４Ａ〜４Ｄの各々の外部に出力されることを抑制することができる。したがって、或る半導体記憶装置からの出力信号が他の半導体記憶装置に回り込み、悪影響を与える可能性を抑制することができる。
また、半導体記憶装置４Ａ〜４Ｄの各々は、デューティ補正処理を実行した後、テスタ５から同一のコマンド“ＹＹｈ”及びアドレスＡＤＤを受けると、補正結果をレジスタ２５からＲＯＭ領域２４に転送する転送処理を実行するように構成される。これにより、１回のコマンドによって半導体記憶装置４Ａ〜４Ｄの各々が補正結果のＲＯＭ領域２４への転送処理を並行して実行することができる。このため、１つずつのチップに対して転送処理を直列に実行する場合よりもＮＡＮＤパッケージ３全体で転送処理を実行する時間を短縮することができる。
２． 第２実施形態
第１実施形態では、デューティ補正処理を実行するための専用の期間が設けられる場合について説明したが、これに限られない。例えば、デューティ補正処理は、他の処理と並行して（他の処理の裏で）実行されてもよい。第２実施形態は、デューティ補正処理が専用の期間を要さずに実行される点において、第１実施形態と異なる。以降の説明では、第１実施形態と同様の構成及び動作についてはその説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
２．１ 実運用フェーズにおけるデューティ補正処理
以降の説明では、或る１つのチップで実行される読出し処理と並行して、残りの３つのチップでデューティ補正処理が実行される場合について説明する。
図１９は、第２実施形態に係る半導体記憶装置の実運用フェーズにおけるデューティ補正処理を説明するためのフローチャートである。図１９に示されるステップＳＴ２１〜ＳＴ２５は、第１実施形態において説明された図１５のステップＳＴ１４〜ＳＴ１６に相当する。
図１９に示すように、ステップＳＴ２１において、メモリコントローラ２は、読出し処理と並行してデューティ補正処理を実行する旨のコマンド（第２デューティ補正処理実行コマンド）を発行し、半導体記憶装置４Ａ〜４Ｄに送出する。半導体記憶装置４Ａ〜４Ｄの各々は、第２デューティ補正処理実行コマンドを受けると、自身以外のチップで実行される後続の読出し処理と並行して、デューティ補正処理を実行することを認識する。
ステップＳＴ２２において、メモリコントローラ２は、ステップＳＴ２１に続けて読出し処理を実行する旨のコマンド（読出し処理実行コマンド）を発行し、半導体記憶装置４Ａ〜４Ｄに送出する。図１９の例では、当該読出し処理実行コマンドは、半導体記憶装置４Ａを読出し対象のチップとして指定する。
ステップＳＴ２３において、半導体記憶装置４Ａは、読出し処理実行コマンドを受けると、読出し処理を実行する。
ステップＳＴ２４において、半導体記憶装置４Ｂ〜４Ｄは、ステップＳＴ２３における半導体記憶装置４Ａの読出し処理と並行して、デューティ補正処理を実行する。これにより、半導体記憶装置４Ｂ〜４Ｄの各々は、半導体記憶装置４Ａからデータが読み出されている間にデューティ補正処理を実行し、その結果を内部のレジスタ２５に格納することができる。
ステップＳＴ２６において、通常動作が実行される。半導体記憶装置４Ｂ〜４Ｄでは、ステップＳＴ２４において実行されたデューティ補正処理によって得られた補正コードを適用して、信号ＤＱ＜７：０＞、ＤＱＳ、及び／ＤＱＳのデューティが補正される。
以上により、実運用フェーズにおける一連の処理が終了する。
図２０は、第２実施形態に係るメモリシステムの実運用フェーズにおけるデューティ補正処理を説明するためのコマンドシーケンスである。図２０の例は、図１９に示されたフローチャートに対応する。
具体的には、メモリコントローラ２は、信号／ＣＥ０〜／ＣＥ３を“Ｌ”レベルにして、半導体記憶装置４Ａ〜４Ｄを全てイネーブルにする。
メモリコントローラ２は、第２デューティ補正処理実行コマンド“Ｘ２ｈ”、及びアドレスＡＤＤを続けて発行する。コマンド“Ｘ２ｈ”及びアドレスＡＤＤの組が半導体記憶装置４Ａ〜４Ｄの各々のレジスタ２５に格納されると、半導体記憶装置４Ａ〜４Ｄの各々は、いずれかのチップからのデータの読出し処理命令が来るまで待機する。半導体記憶装置４Ａ〜４Ｄにコマンド“Ｘ２ｈ”及びアドレスＡＤＤが送出された後、メモリコントローラ２は、信号／ＣＥ１〜／ＣＥ３を“Ｈ”レベルにして、半導体記憶装置４Ｂ〜４Ｄをディセーブルにする。
続いて、メモリコントローラ２は、コマンド“００ｈ”を発行する。コマンド“００ｈ”は、データの読出しを命令するコマンドである。図２０の例では、メモリコントローラ２は、半導体記憶装置４Ａをイネーブルにしているため、半導体記憶装置４Ａは、データの読出し命令を受けたことを認識する。
メモリコントローラ２は、例えばｋサイクルにわたって、アドレスＡＤＤを発行し、続いて、コマンド“３０ｈ”を発行する（ｋは任意の自然数）。コマンド“３０ｈ”を発行した後、メモリコントローラ２は、信号ＲＥ及び／ＲＥをトグルさせる。これに伴い、半導体記憶装置４Ａのシーケンサ２６は、メモリセルアレイ２１からデータ読み出し、信号ＤＱ＜７：０＞としてデータをメモリコントローラ２に出力する。
また、コマンド“３０ｈ”を発行した後、信号ＲＥ及び／ＲＥをトグルさせる前に、メモリコントローラ２は、信号／ＣＥ１〜／ＣＥ３を“Ｌ”レベルにして、半導体記憶装置４Ｂ〜４Ｄを再度イネーブルにする。半導体記憶装置４Ｂ〜４Ｄは、コマンド“００ｈ”、アドレスＡＤＤ、及びコマンド“３０ｈ”の組を受けることなく信号ＲＥ及び／ＲＥを受けると、当該信号ＲＥ及び／ＲＥに基づいて、入出力回路２２、ロジック制御回路２３、及びレジスタ２５等を制御して、デューティ補正処理を開始する。これにより、半導体記憶装置４Ｂ〜４Ｄは、半導体記憶装置４Ａからデータを読み出している間にデューティ補正処理を実行することができる。
半導体記憶装置４Ａからのデータ読出しが終了すると共に、半導体記憶装置４Ｂ〜４Ｄの各々におけるデューティ補正処理が終了すると、メモリコントローラ２は、信号／ＣＥ０〜／ＣＥ３を“Ｈ”レベルにして半導体記憶装置４Ａ〜４Ｄをディセーブルにする。
以上により、半導体記憶装置４Ａからのデータ読出し処理と並行して半導体記憶装置４Ｂ〜４Ｄで実行されるデューティ補正処理が終了する。
２．３ 本実施形態に係る効果
第２実施形態によれば、半導体記憶装置４Ａ〜４Ｄの各々は、メモリコントローラ２から同一のコマンド“Ｘ２ｈ”及びアドレスＡＤＤを受けると、後続する或るチップからの読出し処理の際に、当該読出し処理と並行してデューティ補正処理を実行する旨を認識する。すなわち、半導体記憶装置４Ａ〜４Ｄのうち、コマンド“Ｘ２ｈ”及びアドレスＡＤＤの後に読出し対象チップとして読出しコマンドを受けた１つのチップは、通常通り読出し処理を実行する。一方、半導体記憶装置４Ａ〜４Ｄのうち、コマンド“Ｘ２ｈ”及びアドレスＡＤＤの後に読出し対象チップとして読出しコマンドを受けなかった残りの複数のチップは、読出し処理に伴ってメモリコントローラ２から送出される信号ＲＥ及び／ＲＥを利用して、当該読出し処理と並行してデューティ補正処理を実行する。これにより、デューティ補正処理を読出し処理のような通常動作の裏で実行することができるため、デューティ補正処理に要する時間を更に短縮することができる。また、複数の非読出し対象チップのデューティ補正処理を並行して実行できるため、チップ１つずつ（直列に）実行する場合よりもＮＡＮＤパッケージ３全体でデューティ補正処理を実行する時間を短縮することができる。
また、読出し処理と並行して実行されるデューティ補正処理中において、半導体記憶装置４Ａ〜４Ｄのうちの非読出し対象チップの各々は、パッド３１＿＜７：０＞、３１＿ｄｑｓ、及び３１＿ｂｄｑｓをハイインピーダンス状態にするように構成される。これにより、非読出し対象チップのパッド３１＿＜７：０＞、３１＿ｄｑｓ、及び３１＿ｂｄｑｓと、当該パッド群に接続された信号線とを電気的に切断することができる。このため、信号ＤＱ＜７：０＞、ＤＱＳ、及び／ＤＱＳが読出し対象チップから出力される読出しデータに与える影響を抑制することができる。
３． その他
その他、実施形態は、以下のような変形が適宜適用可能である。
例えば、上述の第１実施形態では、転送処理を実行するためのコマンド“ＹＹｈ”は、テスタ５が発行する場合について説明したが、コマンドを発行する主体は、テスタ５に限らず、メモリコントローラ２であってもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…メモリシステム、２…メモリコントローラ、３…ＮＡＮＤパッケージ、４Ａ〜４Ｄ…半導体記憶装置、５…テスタ、１１…プロセッサ、１２…内蔵メモリ、１３…ＮＡＮＤインタフェース回路、１４…バッファメモリ、１５…ホストインタフェース回路、２１…メモリセルアレイ、２２…入出力回路、２３…ロジック制御回路、２４…ＲＯＭ領域、２５…レジスタ、２６…シーケンサ、２７…電圧生成回路、２８…ドライバセット、２９…ロウデコーダ、３０…センスアンプ、３１…入出力用パッド群、３２…ロジック制御用パッド群、２２１…入力回路、２２２…出力回路、２２３…出力制御回路、２２４…Ｒｏｎ制御回路、２２５…検出回路、２３１…補正回路。

Claims (10)

  1. 第１チップ及び第２チップを備え、
    前記第１チップ及び前記第２チップは、第１コマンドを受けると、トグル信号に応じて、前記第１チップで生成される第１出力信号のデューティを補正すると共に、前記第２チップで生成される第２出力信号のデューティを補正する第１補正処理を実行するように構成された、
    半導体記憶装置。
  2. 前記第１チップは、前記第１出力信号を出力する第１端子を含み、
    前記第２チップは、前記第２出力信号を出力し、同一の信号線に前記第１端子と共通接続された第２端子を含み、
    前記第１補正処理において、
    前記第１チップは、前記第１端子をハイインピーダンス状態にするように構成され、
    前記第２チップは、前記第２端子をハイインピーダンス状態にするように構成された、
    請求項１記載の半導体記憶装置。
  3. 前記第１チップは、不揮発性の第１記憶部を含み、
    前記第２チップは、不揮発性の第２記憶部を含み、
    前記第１チップ及び前記第２チップは、前記第１コマンドを受けた後に第２コマンドを受けると、前記第１出力信号のデューティの補正結果を示す第１情報を前記第１記憶部に格納すると共に、前記第２出力信号のデューティの補正結果を示す第２情報を前記第２記憶部に格納する格納処理を実行するように構成された、
    請求項１記載の半導体記憶装置。
  4. 前記半導体記憶装置は、メモリセルアレイと、前記メモリセルアレイのデータを出力可能な第３端子と、を含む第３チップを更に備え、
    前記第１チップ、前記第２チップ、及び前記第３チップは、第３コマンドを受けると、前記トグル信号に応じて、前記メモリセルアレイから読み出されたデータを前記第３端子から前記半導体記憶装置の外部に出力すると共に、前記第１出力信号のデューティを補正しつつ前記第２出力信号のデューティを補正する第２補正処理を実行するように構成された、
    請求項１記載の半導体記憶装置。
  5. 前記第１チップは、前記第１出力信号を出力する第１端子を含み、
    前記第２チップは、前記第２出力信号を出力する第２端子を含み、
    前記第１端子、前記第２端子、及び前記第３端子は、同一の信号線で共通接続され、
    前記第２補正処理において、
    前記第１チップは、前記第１端子をハイインピーダンス状態にするように構成され、
    前記第２チップは、前記第２端子をハイインピーダンス状態にするように構成された、
    請求項４記載の半導体記憶装置。
  6. 前記第１チップ及び前記第２チップの各々は、
    前記デューティを検出するように構成された検出回路と、
    前記検出回路により検出されたデューティに基づく制御信号を生成するように構成されたシーケンサと、
    前記制御信号に基づいて、前記トグル信号のデューティを補正した信号を生成するように構成された補正回路と、
    を更に備える、請求項１記載の半導体記憶装置。
  7. 第１チップ及び第２チップを備えた半導体記憶装置と、
    メモリコントローラと、
    を備え、
    前記第１チップ及び前記第２チップは、前記メモリコントローラから第１コマンドを受けると、トグル信号に応じて、前記第１チップで生成される第１出力信号のデューティを補正すると共に、前記第２チップで生成される第２出力信号のデューティを補正する第１補正処理を実行するように構成された、
    メモリシステム。
  8. 前記第１チップは、前記第１出力信号を出力する第１端子を含み、
    前記第２チップは、前記第２出力信号を出力する第２端子を含み、
    前記メモリコントローラは、同一の信号線により前記第１端子及び前記第２端子に共通接続され、
    前記第１補正処理において、
    前記第１チップは、前記第１端子をハイインピーダンス状態にするように構成され、
    前記第２チップは、前記第２端子をハイインピーダンス状態にするように構成された、
    請求項７記載のメモリシステム。
  9. 前記半導体記憶装置は、メモリセルアレイと、前記メモリセルアレイのデータを出力可能な第３端子と、を含む第３チップを更に備え、
    前記第１チップ、前記第２チップ、及び前記第３チップは、第３コマンドを受けると、前記トグル信号に応じて、前記第３チップ内の前記メモリセルアレイから読み出されたデータを前記第３端子から前記メモリコントローラに出力すると共に、前記第１出力信号のデューティを補正しつつ前記第２出力信号のデューティを補正する第２補正処理を実行するように構成された、
    請求項７記載のメモリシステム。
  10. 前記第１チップは、前記第１出力信号を出力する第１端子を含み、
    前記第２チップは、前記第２出力信号を出力する第２端子を含み、
    前記メモリコントローラは、同一の信号線により前記第１端子、前記第２端子、及び前記第３端子に共通接続され、
    前記第２補正処理において、
    前記第１チップは、前記第１端子をハイインピーダンス状態にするように構成され、
    前記第２チップは、前記第２端子をハイインピーダンス状態にするように構成された、
    請求項９記載のメモリシステム。
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