CN101977058B - 带数字校正的逐次逼近模数转换器及其处理方法 - Google Patents

Abstract

本发明针对现有的逐次逼近模数转换器中耦合电容排版制作困难的缺点，公开了一种带数字校正的逐次逼近模数转换器及其处理方法。模数转换器包括主DAC、校准DAC、比较器、控制电路、存储器，特征在于主DAC包括通过单位电容耦合的电容阵列构成的高K位CDAC和低N位CDAC。引入的***误差和电容匹配误差通过数字校正消除，在自校准阶段将高K位CDAC各个电容所对应的误差电压予以量化，存储在存储器中，在量化出来的残差电压数字码末位后面增加两位0参与误差电压的运算。进行正常转换时，误差电压数字码被累加起来再舍掉最后两位，剩下的数字码作为校准DAC的输入，进而提高模数转换器的精度。

Description

带数字校正的逐次逼近模数转换器及其处理方法

技术领域

本发明属于模拟数字转换技术领域，特别涉及一种模数转换器及其处理方法。

背景技术

逐次逼近模数(A/D，Analog/Digital)转换器的精度较高，功耗很低，尽管转换速度偏慢，但在很多不需要高速转换的场合，如触摸屏控制电路中，逐次逼近模数转换器已经成为一种常用的选择。

传统的逐次逼近A/D转换器通常采用分段的方式实现，一般有这样几种：(1)高K位采用开关电容阵列，低N位采用电阻串；(2)高K位采用电阻串，低N位采用开关电容阵列；(3)高K位和低N位均采用开关电容阵列。

如果采用单一的电阻串结构，会使得电阻的数目过多，如果采用单一的开关电容阵列结构，则会出现电容值非常大的电容，这些后果不仅会使得芯片面积变得很大，同时也会恶化电阻或者电容之间的匹配度。电阻串构成的子DAC可以保证电路的单调性，但是电阻的匹配度不如电容，因此精度相对较差；开关电容阵列构成的子DAC的精度比电阻串构成的子DAC高，但这种结构却可能使电路出现非单调性或者缺码。另外，对于精度为12位或者更高的逐次逼近A/D转换器来说，即使分两段也会使得电阻的数目过多或电容的取值过大，难以实现低成本高精度的电路。

如果在逐次逼近A/D转换器中出现了上述第(3)种情况所述的两个由开关电容阵列构成的高K位子DAC和低N位子DAC，那么在这两个子DAC之间需要一个电容进行耦合。理想情况下，这个耦合电容C_s不是单位电容C的整数倍，而是一个分数值电容，例如

但是在版图设计时，在保证电容之间的匹配度的前提下，分数值电容是难以实现的。这里需要对单位电容和分数值电容作一说明：绝大多数电容的值都是某个电容C的整数倍，如C，2C，4C，8C，16C，这里的“C”就称为一个单位电容，单位电容的值可以由设计者来决定，通常在100fF～1pF以内；对于分数值电容，它的值就不是单位电容的整数倍，而是分数倍。

发明内容

本发明的目的是为了克服现有的逐次逼近模数转换器中耦合电容排版制作困难的缺点，提出了一种带数字校正的逐次逼近模数转换器。

为了实现上述目的，本发明的技术方案是：

一种带数字校正的逐次逼近模数转换器，包括主DAC、校准DAC、比较器、控制电路、存储器，比较器的正输入端接共模电压，负输入端接主DAC的输出，其特征在于，所述主DAC包括开关电容阵列构成的高K位CDAC和开关电容阵列构成的低N位CDAC，并且高K位CDAC和低N位CDAC之间通过一个单位电容进行耦合，校准DAC的输出端与主DAC的输出端之间通过一个耦合电容进行耦合。

作为上述方案的进一步的改进，为了提高模数转换器的精度并保证一定的单调性，主DAC还包括由电阻串构成的中间M位RDAC。

本发明的另一方面是为了适应上述逐次逼近模数转换器结构的改进，提出了一种与之配套的带数字校正的逐次逼近模数转换器的处理方法，该方法具体包括如下步骤：

步骤1：电路上电后，先对高K位CDAC各个电容的残差电压由从高位到低位的顺序依次进行量化，对应的电容在时钟的控制下先接地再接参考电压，比该电容位数低的所有电容，包括低N位CDAC的所有电容，则先接参考电压再接地，而比该电容位数高的所有电容一直接地，比较器的输出对控制电路中的SAR进行控制，而SAR的输出接校准DAC的输入，量化结束时，校准DAC的输出电压与共模电压之差就是对应电容的残差电压；

步骤2：最高位对应的误差电压等于最高位对应的残差电压除以2；

高K位中除了最高位以外的各位所对应的误差电压等于该位的残差电压减去比该位高的各位的误差电压之和再除以2；

第N位(或上述改进方案中的第M+N位)对应的误差电压等于第N+1位(或上述改进方案中的第M+N+1位)对应的误差电压减去第N+1位(或上述改进方案中的第M+N+1位)对应的残差电压再除以2；

从第1位到第N-1位(或上述改进方案中的第M+N-1位)各位的误差电压等于比该位高一位的误差电压除以2。

从残差电压到误差电压的转换是以数字的方式进行的，并且在校准DAC输出的残差电压数字码末位后面增加两位一起参与运算，这两位均预设为0；

步骤3：进行正常转换时，由SAR确定为1的各位所对应的误差电压数字码被累加起来再舍掉最后两位，以作为校准DAC的输入。

本发明的有益效果：本发明所设计的主DAC分为两段或者三段实现，使得在逐次逼近A/D转换器精度较高时也可以避免使用过多的电阻或者过大的电容；两个开关电容阵列构成的高位CDAC和低位CDAC之间的耦合电容由理想的分数电容改为一个单位电容，避免了分数值电容的制作，提高了整个电容阵列版图的匹配度；使用单位电容进行耦合所引入的***误差和高位CDAC电容之间的匹配误差均可以通过数字校正技术予以消除；在校准DAC输出的残差电压数字码末位后面增加两位零再参与误差电压的计算，减小了二进制数在运算过程中所带来的误差。

附图说明

图1为本发明的逐次逼近模数转换器***框图。

图2为分两段实现的主DAC，校准DAC与比较器的结构示意图。

图3为量化电容C₈对应的残差电压V_s8的过程示意图。

图4为电路实施例一中对输入模拟信号进行采样时的结构示意图。

图5为电路实施例一中进行正常转换时的结构示意图。

图6为分三段实现的主DAC，校准DAC与比较器的结构示意图。

图7为电路实施例二中对输入模拟信号进行采样时的结构示意图。

图8为电路实施例二中进行正常转换时的结构示意图。

图9为带自校准时DNL和INL的仿真结果。

图10为不带自校准时DNL和INL的仿真结果。

图11为带自校准与不带自校准时SNR和ENOB的仿真结果。

具体实施方式

下面结合附图，给出本发明的具体实施例。需要说明的是：实施例中的参数并不影响本发明的一般性。

本发明的一种带数字校正的逐次逼近模数转换器***框图如图1所示，包括主DAC、校准DAC、比较器、控制电路、存储器以及数据输出级，比较器的正输入端接共模电压，负输入端接主DAC的输出，主DAC包括开关电容阵列构成的高K位CDAC和开关电容阵列构成的低N位CDAC，并且高K位CDAC和低N位CDAC之间通过一个单位电容进行耦合，校准DAC的输出端与主DAC的输出端之间通过一个耦合电容进行耦合。

下面结合两个实施例进行具体说明。

实施例一：假设主DAC由电容阵列构成的高5位CDAC和电容阵列构成的低4位CDAC两段组成。

图2为分两段实现的主DAC，校准DAC与比较器的结构示意图，包括主DAC中高5位的CDAC 101，低4位的CDAC 103，以及9位的校准DAC 104和比较器105。高位CDAC 101与低位CDAC 103之间通过单位电容Cs进行耦合，校准DAC 104的输出与主DAC的输出之间通过电容Cc进行耦合。

假设高位CDAC 101的各个电容分别为：

C₈＝(2⁴+ΔC₈)C，C₇＝(2³+ΔC₇)C，C₆＝(2²+ΔC₆)C，C₅＝(2+ΔC₅)C，C₄＝(1+ΔC₄)C，其中ΔC_i是各个电容的误差，C是单位电容。

假设低位CDAC 103的各个电容分别为：C₃＝2³C，C₂＝2²C，C₁＝2C，C₀＝C′₀＝C。

假设校准DAC 104与主DAC之间的耦合电容为：C_C＝KC，其中K是一个正整数。

在以上的假设中，低位CDAC 103的各个电容都是理想的，没有误差。这是因为高位CDAC 101中电容的匹配误差才是影响整个逐次逼近A/D转换器精度的主要因素，因此只需要校正高位CDAC 101中电容的匹配误差。

除了以上的假设之外，定义C′₄＝C_S||C_LSB＝C_S||16C＝(1+ΔC′₄)C，其中C_LSB是低位CDAC 103电容的总和，“||”表示并联。理想情况下，C_S||C_LSB的值应该等于一个单位电容C，但由于C_S本身就是一个单位电容，因此C_S||C_LSB的值会偏离一个单位电容，该误差用ΔC′₄表示。另外，再定义ΔC_tol＝ΔC′₄+ΔC₄+ΔC₅+ΔC₆+ΔC₇+ΔC₈。

电路上电后，首先进行自校准，这一步是为了把高位CDAC 101的各个电容所对应的残差电压都量化出来，再通过一定的运算得到各位的误差电压并存储在存储器中，这里的存储器可以是随机存储器(RAM，Random AccessMemory)。

自校正从高位CDAC 101中的最高位C₈开始，图3为量化C₈的残差电压V_r8的过程示意图，其中V_ref是参考电压，V_cm是共模电压，在前一个状态下，C₈接地，其余所有电容接V_ref，比较器105的同相输入端和反相输入端均接V_cm，同时校准DAC 104的输出也为V_cm，此时比较器105反相输入端上的电荷为

Q＝V_cmC₈+(V_cm-V_ref)(C′₄+C₄+…+C₇)

；

＝V_cm(2⁴+ΔC₈)C+(V_cm-V_ref)(2⁴+ΔC′₄+ΔC₄+…+ΔC₇)C

在下一个状态，C₈接V_ref，其余所有电容接地，校准DAC 104的输出为V_cal8，

比较器105反相输入端的电压为V_X，此时比较器105反相输入端上的电荷为

Q′＝(V_X-V_ref)C₈+V_X(C′₄+C₄+…+C₇)+(V_X-V_cal)C_C

；

＝(V_X-V_ref)(2⁴+ΔC₈)C+V_X(2⁴+ΔC′₄+ΔC₄+…+ΔC₇)C+(V_X-V_cal8)KC

由于电荷守恒，Q＝Q′，由此可以得到

$(2^5+K+{\mathrm{\ΔC}}_{\mathrm{tol}})(V_{\mathrm{cm}}-V_X)=K[V_{\mathrm{cm}}+\frac{V_{\mathrm{ref}}}{K}({\mathrm{\ΔC}}_4^{\′}+{\mathrm{\ΔC}}_4+...+{\mathrm{\ΔC}}_7-{\mathrm{\ΔC}}_8)-V_{\mathrm{cal}8}]$

利用控制电路中的一个在校准周期内工作的9位的逐次逼近寄存器(SAR，Successive Approximation)，采用逐次逼近的方式，可以将C₈对应的残差电压进行量化。量化结束时，V_cm≈V_X，那么

$V_{\mathrm{cal}8}=V_{\mathrm{cm}}+\frac{V_{\mathrm{ref}}}{K}({\mathrm{\ΔC}}_4^{\′}+...+{\mathrm{\ΔC}}_7-{\mathrm{\ΔC}}_8)$

C₈的残差电压就是V_cal8与V_cm的差，即再将它除以2就得到最高位的误差电压为

以上两步操作都是用数字的方式完成的。但是在上面的运算中涉及到除以2的运算，对一个二进制数除以2相当于将其右移一位，这会带来一定的误差。比如，将十进制数3对应的二进制数011除以2后得到001，而001对应的十进制数为1。也就是说，用数字的方式进行3除以2的运算后，得到的结果是1，于是就产生了误差。为了减小数字码运算时带来的误差，在校准DAC 104输出的残差电压数字码末位后面补两位一起参与运算，这两位均预设为0。这样，将某个二进制数除以2时所可能丢掉的信息从一定程度上被保留下来，从而提高了运算的精度。残差电压与误差电压都是用补码来进行表达和运算的。

利用相同的方法，可以依次得到C₇、C₆、C₅、C₄所对应的残差电压和误差电压。当需要量化某个电容的残差电压时，该电容在前后两个状态下先接地，再接V_ref；位数比该电容低的所有电容(包括C′₄)则先接V_ref，再接地；而位数比该电容高的所有电容在前后两个状态下一直接地。以下是C₇、C₆、C₅、C₄等四个电容所对应的误差电压的表达式：

$V_{e7}=\frac{V_{r7}-V_{e8}}{2}=\frac{V_{\mathrm{ref}}}{4K}({\mathrm{\ΔC}}_4^{\′}+...+{\mathrm{\ΔC}}_6-{3\mathrm{\ΔC}}_7+{\mathrm{\ΔC}}_8);$

$V_{e6}=\frac{V_{r6}-V_{e7}-V_{e8}}{2}=\frac{V_{\mathrm{ref}}}{8K}({\mathrm{\ΔC}}_4^{\′}+...+{\mathrm{\ΔC}}_5-7{\mathrm{\ΔC}}_6+{\mathrm{\ΔC}}_7+{\mathrm{\ΔC}}_8);$

$V_{e5}=\frac{V_{r5}-V_{e6}-V_{e7}-V_{e8}}{2}=\frac{V_{\mathrm{ref}}}{16K}({\mathrm{\ΔC}}_4^{\′}+{\mathrm{\ΔC}}_4-15{\mathrm{\ΔC}}_5+{\mathrm{\ΔC}}_6+...+{\mathrm{\ΔC}}_8);$

$V_{e4}=\frac{V_{r4}-V_{e5}-V_{e6}-V_{e7}-V_{e8}}{2}=\frac{V_{\mathrm{ref}}}{32K}({\mathrm{\ΔC}}_4^{\′}-31{\mathrm{\ΔC}}_4+{\mathrm{\ΔC}}_5+...+{\mathrm{\ΔC}}_8).$

从上面的表达式可以看出，高5位CDAC所对应的5个误差电压既包括了高位CDAC 101中各个电容之间的匹配误差，即ΔC₄～ΔC₈，又包括了用单位电容对高位CDAC 101和低位CDAC 103进行耦合所引入的***误差，即ΔC′₄。匹配误差和***误差除了会对高位产生影响外，也会对低位产生影响。在本发明所提出的校正方法中，还提供了低位的误差电压的计算方法，公式如下：

$V_{e3}=\frac{V_{e4}-V_{r4}}{2},$ $V_{\mathrm{ei}}=\frac{1}{2}{V}_{e(i+1)},i=\mathrm{0,1,2}$

这样，得到了所有9位所对应的误差电压。不过，只有前6位的误差电压需要存储在RAM中，因为后3位的误差电压都等于前一位的误差电压除以2，因此只要知道了V_c3，后面几位的误差电压就都能得到。

当校正周期结束后，电路进入休眠等待状态。当启动信号到达之后，电路开始进入正常的转换周期。首先，需要对输入模拟信号进行采样，采样时，主DAC的所有电容均接输入信号V_in，比较器105的同相输入端接V_cm，反相输入端与输出短接，校准DAC 104的输出为V_cm，主DAC中低位CDAC 103所有电容的上极板也接到V_cm，如图4所示。此时，图中X点和Y点上的电荷分别为：

Q_X＝(V_cm-V_in)(C₄+…+C₈)＝(V_cm-V_in)(2⁵-1+ΔC₄+…+ΔC₈)C；

Q_Y＝(V_cm-V_in)(C′₀+…+C₃)＝(V_cm-V_in)2⁴C。

接下来，控制电路中的一个在正常转换周期内使能的9位的SAR开始工作，根据这个SAR的输出，将主DAC中的各个电容连接到不同的电位上。对于低位CDAC 103的各个电容，如果对应位为1，则将该电容接到V_ref，否则将其接到地；对于高位CDAC 101的各个电容，如果对应位为1，则将该电容接到V_ref，否则将其接到地。同时，校准DAC 104输出对应的误差电压V_e与V_cm的和，比较器105的同相输入端接V_cm。如图5所示，该图只是一个示例，表示电路在正常转换时可能出现的一种情况。

此时，Y点上的电荷变为：(下式V_Y和V_X分别是Y点和X点的电压)

Q′_Y＝(V_Y-V_ref)(D₀C+…+D₃2³C)+V_Y[(1-D₀)C+…+(1-D₃)2³C]

；

+V_YC+(V_Y-V_X)C_S

由于电荷守恒，Q_Y＝Q′_Y，由此可以得到：

$V_Y=\frac{15-{\mathrm{\ΔC}}_4^{\′}}{16}[V_{\mathrm{cm}}-V_{\mathrm{in}}+V_{\mathrm{ref}}(\frac{D_3}{2}+...+\frac{D_0}{2^4})]+\frac{1+{\mathrm{\ΔC}}_4^{\′}}{16}{V}_X$

而X点上的电荷则变为：

Q′_X＝(V_X-V_ref)(D₄C₄+…+D₈C₈)+V_X[(1-D₄)C₄+…+(1-D₈)C₈]

；

+(V_X-V_Y)C_S+(V_X-V_cm-V_e)C_C

由于电荷守恒，Q_X＝Q′_X，再将V_Y的表达式代入后可以得到：

$\begin{array}{c}{V}_{\mathrm{in}}-\frac{V_{\mathrm{ref}}[D_4(1+{\mathrm{\ΔC}}_4)+...+D_8(2^4+{\mathrm{\ΔC}}_8)+(1+{\mathrm{\ΔC}}_4^{\′})(\frac{D_3}{2}+...+\frac{D_0}{2^4})]+{\mathrm{KV}}_e}{2^5+{\mathrm{\ΔC}}_{\mathrm{tol}}}\\ =\frac{2^5+K+{\mathrm{\ΔC}}_{\mathrm{tol}}}{2^5+{\mathrm{\ΔC}}_{\mathrm{tol}}}(V_{\mathrm{cm}}-V_X)\end{array}$

而上式中

D_i是9位的SAR输出的某一位的值，即是哪些位为1，就将哪些位对应的误差电压累加起来。在电路的实际工作过程中，误差电压数字码被累加起来后需要再舍掉最后两位。将V_ei的表达式代进去，就可以得到：

由此可见，经过自校正后，最终使得输入电压与一个理想9位DAC的输出电压进行比较，如果输入电压大于理想DAC的输出电压，那么比较器105输出高电平，反之比较器105输出低电平。而高位CDAC 101电容之间的匹配误差和单位耦合电容C_S所引入的***误差均被消除了。

另外，从以上的推导还可以看出，校准DAC 104与主DAC之间的耦合电容C_C的大小不影响算法的实现。C_C越大，即K越大，可以使得电路能够处理的匹配误差的范围增大，但同时会降低校准DAC的等效精度。可以取C_C等于一个单位电容的大小，即K＝1。

实施例二：为了提高模数转换器的精度并保证一定的单调性，主DAC还可以包括由电阻串构成的中间M位RDAC，其结构示意图如图6所示，包括主DAC中高5位的CDAC 101，中间3位的RDAC 102，低4位的CDAC 103，以及9位校准DAC 104和比较器105。

在RDAC 102中，V_Ri是电阻串中某个电阻(由3-8Decoder A决定，3-8DecoderA的输入信号是D4、D5、D6)靠近地电位一端的电压，V_Ri+1是电阻串中某个电阻(由3-8Decoder B决定，3-8Decoder B的输入信号是D4、D5、D6)靠近V_ref一端的电压。因此，V_Ri和V_Ri+1分别为：

$V_{\mathrm{Ri}}=V_{\mathrm{ref}}(\frac{D_6}{2}+\frac{D_5}{4}+\frac{D_4}{8}),V_{\mathrm{Ri}+1}=V_{\mathrm{Ri}}+\frac{V_{\mathrm{ref}}}{2^3}.$

对于主DAC分三段实现的方案，电路的工作原理和过程与主DAC分两段实现时相同。假设高位CDAC 101的各个电容分别为：

C₁₁＝(2⁴+ΔC₁₁)C，C₁₀＝(2³+ΔC₁₀)C，C₉＝(2²+ΔC₉)C，C₈＝(2+ΔC₈)C，C₇＝(1+ΔC₇)C，其中ΔC_i是各个电容的误差，C是单位电容。

假设低位CDAC 103的各个电容分别为：C₃＝2³C，C₂＝2²C，C₁＝2C，C₀＝C′₀＝C。

假设校准DAC 104与主DAC之间的耦合电容为：C_C＝KC，其中K是一个常数。

除了以上的假设之外，定义C′₇＝C_S||C_LSB＝C_S||16C＝(1+ΔC′₇)C，其中C_LSB是低位CDAC 103电容的总和。理想情况下，C_S||C_LSB的值应该等于一个单位电容C，但由于C_S本身就是一个单位电容，因此C_S||C_LSB的值会偏离一个单位电容，该误差用ΔC′₇表示。另外，再定义ΔC_tol＝ΔC′₇+ΔC₇+ΔC₈+ΔC₉+ΔC₁₀+ΔC₁₁。

自校准阶段结束后，得到各位所对应的误差电压分别为：

$V_{e11}=\frac{V_{r11}}{2}=\frac{V_{\mathrm{ref}}}{2K}({\mathrm{\ΔC}}_7^{\′}+...+{\mathrm{\ΔC}}_{10}-{\mathrm{\ΔC}}_{11});$

$V_{e10}=\frac{V_{r10}-V_{e11}}{2}=\frac{V_{\mathrm{ref}}}{4K}({\mathrm{\ΔC}}_7^{\′}+...+{\mathrm{\ΔC}}_9-3{\mathrm{\ΔC}}_{10}+{\mathrm{\ΔC}}_{11});$

$V_{e9}=\frac{V_{r9}-V_{e10}-V_{e11}}{2}=\frac{V_{\mathrm{ref}}}{8K}({\mathrm{\ΔC}}_7^{\′}+...+{\mathrm{\ΔC}}_8-7{\mathrm{\ΔC}}_9+{\mathrm{\ΔC}}_{10}+{\mathrm{\ΔC}}_{11});$

$V_{e8}=\frac{V_{r8}-V_{e9}-V_{e10}-V_{e11}}{2}=\frac{V_{\mathrm{ref}}}{16K}({\mathrm{\ΔC}}_7^{\′}+{\mathrm{\ΔC}}_7-15{\mathrm{\ΔC}}_8+{\mathrm{\ΔC}}_9+...+{\mathrm{\ΔC}}_{11});$

$V_{e7}=\frac{V_{r7}-V_{e8}-V_{e9}-V_{e10}-V_{e11}}{2}=\frac{V_{\mathrm{ref}}}{32K}({\mathrm{\ΔC}}_7^{\′}-31{\mathrm{\ΔC}}_7+{\mathrm{\ΔC}}_8+...+{\mathrm{\ΔC}}_{11});$

$V_{e6}=\frac{V_{e7}-V_{r7}}{2};$

$V_{\mathrm{ei}}=\frac{1}{2}{V}_{e(i+1)},$ i＝0，1，2，3，4，5。

进入正常转换阶段后，首先对输入信号进行采样，采样时，主DAC的所有电容均接输入信号V_in，比较器105的同相输入端接V_cm，反相输入端与输出短接，校准DAC 104的输出为V_cm，主DAC中低位CDAC 103所有电容的上极板也接到V_cm，如图7所示。此时，图中X点和Y点上的电荷分别为：

Q_X＝(V_cm-V_in)(C₇+…+C₁₁)＝(V_cm-V_in)(2⁵-1+ΔC₇+…+ΔC₁₁)C；

Q_Y＝(V_cm-V_in)(C′₀+…+C₃)＝(V_cm-V_in)2⁴C。

接下来，一个在正常转换周期内使能的12位的逐次逼近寄存器开始工作，根据这个SAR的输出，将主DAC中的各个电容连接到不同的电位上。对于低位CDAC 103的各个电容，如果对应位为1，则将该电容接到V_Ri+1，否则将其接到V_Ri；对于高位CDAC 101的各个电容，如果对应位为1，则将该电容接到V_ref，否则将其接到地。同时，校准DAC 104输出对应的误差电压V_e与V_cm的和，比较器105的同相输入端接V_cm，如图8所示。

此时，Y点上的电荷变为：(下式V_Y和V_X分别是Y点和X点的电压)

Q′_Y＝(V_Y-V_Ri+1)(D₀C+…+D₃2³C)+(V_Y-V_Ri)[(1-D₀)C+…+(1-D₃)2³C]

；

+(V_Y-V_Ri)C+(V_Y-V_X)C_S

由于电荷守恒，Q_Y＝Q′_Y，由此可以得到：

$V_Y=\frac{15-{\mathrm{\ΔC}}_7^{\′}}{16}[V_{\mathrm{cm}}-V_{\mathrm{in}}+V_{\mathrm{ref}}(\frac{D_6}{2}+...+\frac{D_0}{2^7})]+\frac{1+{\mathrm{\ΔC}}_7^{\′}}{16}{V}_X$

而X点上的电荷则变为：

Q′_X＝(V_X-V_ref)(D₇C₇+…+D₁₁C₁₁)+V_X[(1-D₇)C₇+…+(1-D₁₁)C₁₁]

；

+(V_X-V_Y)C_S+(V_X-V_cm-V_e)C_C

由于电荷守恒，Q_X＝Q′_X，再将V_Y的表达式代入后可以得到：

$V_{\mathrm{in}}-\frac{V_{\mathrm{ref}}[D_7(1+{\mathrm{\ΔC}}_7)+...+D_{11}(2^4+{\mathrm{\ΔC}}_{11})+(1+{\mathrm{\ΔC}}_7^{\′})(\frac{D_6}{2}+...+\frac{D_0}{2^7})]-{\mathrm{KV}}_e}{2^5+{\mathrm{\ΔC}}_{\mathrm{tol}}}$

$=\frac{2^5+K+{\mathrm{\ΔC}}_{\mathrm{tol}}}{2^5+{\mathrm{\ΔC}}_{\mathrm{tol}}}(V_{\mathrm{cm}}-V_X)$

上式中

D_i是12位的SAR输出的某一位的值，即是哪些位为1，就将哪些位对应的误差电压累加起来。在电路的实际工作过程中，误差电压数字码被累加起来后需要再舍掉最后两位。将V_ei的表达式代进去，就可以得到：

$V_{\mathrm{in}}-V_{\mathrm{ref}}(\frac{D_{11}}{2}+...+\frac{D_0}{2^{12}})=\frac{2^5+K+{\mathrm{\ΔC}}_{\mathrm{tol}}}{2^5+{\mathrm{\ΔC}}_{\mathrm{tol}}}(V_{\mathrm{cm}}-V_X).$

由此可见，经过自校正后，最终使得输入电压与一个理想12位DAC的输出电压进行比较，如果输入电压大于理想DAC的输出电压，那么比较器105输出高电平，反之比较器105输出低电平。而高位CDAC 101电容之间的匹配误差和单位耦合电容C_S所引入的***误差均被消除了。

针对包括由电阻串构成的中间M位RDAC的主DAC的电路进行仿真，得到带自校准与不带校准时电路的微分非线性DNL(Differential Nonlinearity)和积分非线性INL(Integral Nonlinearity)以及信噪比SNR(Signal to NoiseRatio)和有效位数ENOB(Effective Number of Bits)的仿真结果，如图9、图10、图11所示。

在仿真中，主DAC高位CDAC 101的各个电容分别为：C₁₁＝2⁴(1+mis)，C₁₀＝2³(1-mis)，C₉＝2²(1-mis)，C₈＝2(1-mis)，C₇＝1-mis。这里的mis代表电容的误差。

低位CDAC 103的各个电容分别为：C₃＝2³(1+mis)，C₂＝2²(1-mis)，C₁＝2(1-mis)，C₀＝C‘₀＝1-mis。

高位CDAC 101和低位CDAC 103之间的耦合电容为：C_S＝1-mis。

在对DNL和INL进行仿真时，mis＝13‰，带自校准时，DNL和INL均在±0.5LSB以内，说明电路的精度足以满足要求；若不进行自校准，则DNL和INL分别高达60LSB和±30LSB，这时电路已经完全失效了。在对SNR和ENOB进行仿真时，mis由0变化到13‰，带自校准时，SNR均在73.4dB以上，对应的ENOB均在11.9bit以上；若不进行自校准，则SNR和ENOB会随着失配的增加而急剧减小，当mis＝13‰时，SNR和ENOB分别只有41.6dB和6.6bit。

以上实例仅为本发明的优选例子而已，本发明的使用并不局限于该实例，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (2)

1.一种带数字校正的逐次逼近模数转换器的处理方法，其特征在于，包括如下步骤：

步骤1：电路上电后，先对高K位CDAC各个电容的残差电压由从高位到低位的顺序依次进行量化，对应的电容在时钟的控制下先接地再接参考电压，比该电容位数低的所有电容，包括低N位CDAC的所有电容，则先接参考电压再接地，而比该电容位数高的所有电容一直接地，比较器的输出对控制电路中的SAR进行控制，而SAR的输出接校准DAC的输入，量化结束时，校准DAC的输出电压与共模电压之差就是对应电容的残差电压；

步骤2：最高位的误差电压等于最高位的残差电压除以2；

高K位中除了最高位以外的各位所对应的误差电压等于该位的残差电压减去比该位高的各位的误差电压之和再除以2；

第N位的误差电压等于第N+1位的误差电压减去第N+1位的残差电压再除以2；

从第1位到第N-1位各位的误差电压等于比该位高一位的误差电压除以2；

从残差电压到误差电压的转换是以数字的方式进行的，并且在校准DAC输出的残差电压数字码末位后面增加两位一起参与运算，这两位均预设为0；

步骤3：进行正常转换时，等于1的各位所对应的误差电压数字码被累加起来再舍掉最后两位，作为校准DAC的输入；

所述逐次逼近模数转换器包括主DAC、校准DAC、比较器、控制电路和存储器，比较器的正输入端接共模电压，负输入端接主DAC的输出，其特征在于，所述主DAC包括电容阵列构成的高K位CDAC和电容阵列构成的低N位CDAC，并且高K位CDAC和低N位CDAC之间通过一个单位电容进行耦合，校准DAC的输出端与主DAC的输出端之间通过一个耦合电容进行耦合。

2.一种带数字校正的逐次逼近模数转换器的处理方法，其特征在于，包括如下步骤：

步骤1：电路上电后，先对高K位CDAC各个电容的残差电压由从高位到低位的顺序依次进行量化，对应的电容在时钟的控制下先接地再接参考电压，比该电容位数低的所有电容，包括低N位CDAC的所有电容，则先接参考电压再接地，而比该电容位数高的所有电容一直接地，比较器的输出对控制电路中的SAR进行控制，而SAR的输出接校准DAC的输入，量化结束时，校准DAC的输出电压与共模电压之差就是对应电容的残差电压；

步骤2：最高位的误差电压等于最高位的残差电压除以2；

高K位中除了最高位以外的各位所对应的误差电压等于该位的残差电压减去比该位高的各位的误差电压之和再除以2；

第M+N位的误差电压等于第M+N+1位的误差电压减去第M+N+1位的残差电压再除以2；

从第1位到第M+N-1位各位的误差电压等于比该位高一位的误差电压除以2；

从残差电压到误差电压的转换是以数字的方式进行的，并且在校准DAC输出的残差电压数字码末位后面增加两位一起参与运算，这两位均预设为0；

步骤3：进行正常转换时，等于1的各位所对应的误差电压数字码被累加起来再舍掉最后两位，作为校准DAC的输入；

所述逐次逼近模数转换器包括主DAC、校准DAC、比较器、控制电路和存储器，比较器的正输入端接共模电压，负输入端接主DAC的输出，其特征在于，所述主DAC包括电容阵列构成的高K位CDAC和电容阵列构成的低N位CDAC，并且高K位CDAC和低N位CDAC之间通过一个单位电容进行耦合，校准DAC的输出端与主DAC的输出端之间通过一个耦合电容进行耦合；

所述的主DAC还包括由电阻串构成的中间M位RDAC。

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