TWI717900B

TWI717900B - 循續漸近式類比至數位轉換器及其參考漣波抑制電路

Info

Publication number: TWI717900B
Application number: TW108141419A
Authority: TW
Inventors: 張順志; 吳皓昇
Original assignee: 財團法人成大研究發展基金會; 奇景光電股份有限公司
Priority date: 2019-11-14
Filing date: 2019-11-14
Publication date: 2021-02-01
Also published as: TW202119764A

Abstract

一種適用於循續漸近式類比至數位轉換器的參考漣波抑制電路，包含複數碼相依補償單元，每一個碼相依補償單元包含邏輯電路與補償電容器。補償電容器的第一板接收待補償的參考電壓，且補償電容器的第二板接收邏輯電路的輸出，其中邏輯電路執行邏輯運算於循續漸近式類比至數位轉換器的輸出碼及代表切換數位至類比轉換器的底板電壓的至少一邏輯值。循續漸近式類比至數位轉換器的第k次切換最多使用(k-1)個碼相依補償單元。

Description

循續漸近式類比至數位轉換器及其參考漣波抑制電路

本發明係有關一種類比至數位轉換器(ADC)，特別是關於一種具低複雜度碼相依(low-complexity code-dependent)參考漣波抑制(reference ripple suppression)的循續漸近式類比至數位轉換器(SAR ADC)。

循續漸近式類比至數位轉換器(successive approximation register analog-to-digital converter, SAR ADC)為類比至數位轉換器(ADC)的一種，用以等效轉換類比信號為數位信號。循續漸近式類比至數位轉換器藉由比較與搜尋所有可能的量化階層以執行轉換，用以得到數位輸出。相較於一般的類比至數位轉換器，循續漸近式類比至數位轉換器使用較少的電路面積與相應成本。

考量參考電壓產生電路，其功率消耗通常大於循續漸近式類比至數位轉換器的主要電路。循續漸近式類比至數位轉換器需重複切換電容數位至類比轉換器(capacitive digital-to-analog converter)，因而從參考電壓產生電路重複汲取電流，造成參考電壓產生電路的驅動更為困難。此外，傳統循續漸近式類比至數位轉換器具非線性，特別是差動非線性度(differential nonlinearity, DNL)。

因此亟需提出一種新穎的循續漸近式類比至數位轉換器，以改善線性度、功率消耗及電路面積。

鑑於上述，本發明實施例的目的之一在於提出一種具低複雜度碼相依(code-dependent)參考漣波抑制的循續漸近式類比至數位轉換器(SAR ADC)，用以抑制差動非線性度(DNL)，更節省參考電壓產生電路的功率與電路面積。

根據本發明實施例，適用於循續漸近式類比至數位轉換器的參考漣波抑制電路包含複數碼相依補償單元，每一個碼相依補償單元包含邏輯電路與補償電容器。補償電容器的第一板接收待補償的參考電壓，且補償電容器的第二板接收邏輯電路的輸出，其中邏輯電路執行邏輯運算於循續漸近式類比至數位轉換器的輸出碼及代表切換數位至類比轉換器的底板電壓的至少一邏輯值。n位元循續漸近式類比至數位轉換器的第k次切換最多使用(k-1)個碼相依補償單元，k為1至(n-1)的正整數，n為大於1的正整數。

第一圖顯示本發明實施例之具低複雜度碼相依(low-complexity code-dependent)參考漣波抑制(reference ripple suppression)的循續漸近式類比至數位轉換器(SAR ADC)100的方塊圖。

在本實施例中，循續漸近式類比至數位轉換器100(以下簡稱類比至數位轉換器)可包含至少一切換數位至類比轉換器(switched digital-to-analog converter, switched DAC)，例如第一數位至類比轉換器(DAC)11A(例如電容陣列)與第二數位至類比轉換器(DAC)11B(例如電容陣列)，經由啟動開關(bootstrapped switch)12以分別接收第一輸入信號Vip與第二輸入信號Vin，藉以分別產生第一輸出信號Vop與第二輸出信號Von。

本實施例之類比至數位轉換器100可包含比較器13，分別於第一輸入節點(例如正(+)輸入節點)與第二輸入節點(例如負(-)輸入節點)接收第一輸出信號Vop與第二輸出信號Von。類比至數位轉換器100可包含循續漸近式(SAR)控制器14，根據比較器13的比較輸出，從最高有效位元(MSB)至最低有效位元(LSB)依序以產生輸出碼。類比至數位轉換器100可根據比較器13的比較輸出以控制切換第一數位至類比轉換器11A與第二數位至類比轉換器11B。本實施例使用差動信號(differential signaling)機制，因此輸出碼可包含差動信號對，例如輸出碼對(code pair)，其包含B _p與B _n，其中B _n為B _p的反相(或互補)邏輯值。在另一實施例中，使用單端信號(single-ended)機制，因此輸出碼可包含單一輸出值。

在本實施例中，類比至數位轉換器100可包含參考緩衝器(reference buffer)15，用以產生參考電壓Vref，提供給第一數位至類比轉換器11A與第二數位至類比轉換器11B。根據本實施例的特徵之一，類比至數位轉換器100可包含參考漣波抑制(reference ripple suppression)電路16，用以抑制參考電壓Vref的參考漣波，其可包含複數碼獨立(code-independent)補償單元16A與碼相依(code-dependent)補償單元16B。

第二圖顯示本發明實施例之參考漣波抑制電路16(第一圖)的碼獨立(code-independent)補償單元16A的電路圖。在本實施例中，對於(第一數位至類比轉換器11A與第二數位至類比轉換器11B的)每一次切換，使用一個碼獨立補償單元16A。碼獨立補償單元16A可包含第一邏輯電路161與第一補償電容器C _C0,k，相應於第k次切換。第一補償電容器C _C0,k的第一板接收待補償的參考電壓Vref，第一補償電容器C _C0,k的第二板接收碼獨立補償單元16A的第一邏輯電路161的輸出。對於n位元的類比至數位轉換器100(n為大於1的正整數)，其執行(n-1)次切換，因此最多使用(n-1)個碼獨立補償單元16A (及相應第一補償電容器C _C0,k)，其中k為1至(n-1)的正整數。舉例而言，4位元類比至數位轉換器100總共使用三個第一補償電容器C _C0,1、C _C0,2、C _C0,3。在一實施例中，第一補償電容器C _C0,k的電容C _C0(k)可表示如下：

其中C _S(k)為第k次切換的切換電容，N為類比至數位轉換器100的解析度，C(j)為切換數位至類比轉換器(例如第一數位至類比轉換器11A)的第j個電容器，Vref為待補償的參考電壓，C _DAC為切換數位至類比轉換器(例如第一數位至類比轉換器11A)的總電容，且V _DD為電源電壓。

碼獨立補償單元16A接收輸出碼對，其包含B _p[k](第一元素)與B _n[k](第二元素)，其中k代表第k次切換。碼獨立補償單元16A的第一邏輯電路161執行或(OR)邏輯運算於輸出碼對B _p與B _n。

第三A圖顯示本發明實施例之碼相依(code-dependent)補償單元16B的電路圖。在本實施例中，對於(第一數位至類比轉換器11A與第二數位至類比轉換器11B的)第k次切換，最多使用(k-1)個碼相依補償單元16B。第k次切換的第i個碼相依補償單元16B可包含第二邏輯電路162與第二補償電容器C _Ck,i，其中i為1至(k-1)的正整數，且對於n位元類比至數位轉換器100，k從1至(n-1)。舉例而言，4位元類比至數位轉換器100於第2次切換使用一個第二補償電容器C _C2,1，於第3次切換使用二個第二補償電容器C _C3,1、C _C3,2。第二補償電容器C _Ck,i的第一板接收待補償的參考電壓Vref，第二補償電容器C _Ck,i的第二板接收碼相依補償單元16B的第二邏輯電路162的輸出。在一實施例中，第二補償電容器C _Ck,i的電容C _C(k,i)可表示如下：

碼相依補償單元16B接收輸出碼對，其包含B _p[k](第一元素)與B _n[k](第二元素)，且接收板信號對(plate signal pair)，其包含bot _p*[i](第一元素)與bot _n*[i](第二元素)，其中bot _p*為代表切換數位至類比轉換器之底板電壓的反相邏輯值，bot _n*為bot _p*的反相邏輯值，k代表第k次切換，i代表第i個碼相依補償單元16B。碼相依補償單元16B的第二邏輯電路162根據第三B圖之真值表(truth table)，於取樣(sampling)期間與轉換(conversion)期間執行邏輯運算於輸出碼對B _p[k]/B _n[k]及板信號對bot _p*[i]/bot _n*[i]。藉此，碼相依補償單元16B的第二邏輯電路162可根據目前輸出碼B _p/B _n與先前輸出碼bot _p/bot _n(其代表切換數位至類比轉換器的底板電壓)以執行邏輯運算。在本說明書中，底板係指第一/第二數位至類比轉換器11A/11B的電容器當中切換至參考電壓Vref或地的一個板。

第四A圖至第四D圖例示4位元類比至數位轉換器100於取樣期間與轉換期間的補償機制，其顯示(碼獨立補償單元16A的)第k次切換的第一補償電容器C _C0,k及(第i個碼相依補償單元16B的)第k次切換的第二補償電容器C _Ck,i。在這個例子中，循續漸近式(SAR)控制器14產生輸出碼的前三個位元B ₁B ₂B ₃為“101”。如前所述，4位元類比至數位轉換器100使用最多三個第一補償電容器C _C0,1、C _C0,2、C _C0,3；於第2次切換使用一個第二補償電容器C _C2,1；於第3次切換使用二個第二補償電容器C _C3,1、C _C3,2。

於取樣期間(第四A圖)，碼獨立補償單元16A與碼相依補償單元16B的輸出為“0”，因此所有第一、第二補償電容器接地。接著，如第四B圖所示，於轉換期間的第1次切換，所產生輸出碼的第一位元B ₁為“1”，相應於第一補償電容器C _C0,1的碼獨立補償單元16A的輸出為“1”，因此電性連接第一補償電容器C _C0,1至電源電壓V _DD。類似的情形，如第四C圖所示，於轉換期間的第2次切換，所產生輸出碼的前二位元B ₁B ₂為“10”，(由於相應碼獨立補償單元16A的輸出為“1”)因此電性連接第一補償電容器C _C0,2至電源電壓V _DD，且(由於相應碼相依補償單元16B的輸出為“1”)因此電性連接第二補償電容器C _C2,1至電源電壓V _DD。最後，如第四D圖所示，於轉換期間的第3次切換，所產生輸出碼的前三位元B ₁B ₂B ₃為“101”，(由於相應碼獨立補償單元16A的輸出為“1”)因此電性連接第一補償電容器C _C0,3至電源電壓V _DD，且(由於相應碼相依補償單元16B的輸出為“1”)因此電性連接第二補償電容器C _C3,2至電源電壓V _DD。

值得注意的是，並非需要使用所有的碼獨立補償單元16A與碼相依補償單元16B。在一實施例中，僅使用第m次及其之後的碼獨立補償單元16A與碼相依補償單元16B，但是藉由加入冗餘(redundancy)以容忍未受補償所造成錯誤(其中m為大於2的正整數，例如m=3)。

在另一實施例中，僅使用具大電容值之第一及第二補償電容器的碼獨立補償單元16A與碼相依補償單元16B。在本說明書中，大電容一詞係指大於預設臨界值之電容。

根據上述實施例，碼獨立補償單元16A與碼相依補償單元16B的最大數目與類比至數位轉換器100的切換數(或位元數)僅呈線性增加。反觀傳統循續漸近式類比至數位轉換器，例如美國專利第10,236,903號，題為“電荷補償電路及其類比至數位轉換器(CHARGE COMPENSATION CIRCUIT AND ANALOG-TO-DIGITAL CONVERTER WITH THE SAME)”，其補償單元的數目與循續漸近式類比至數位轉換器的切換數(或位元數)則呈指數(exponentially)增加。

以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。

100:循續漸近式類比至數位轉換器 11A:第一數位至類比轉換器 11B:第二數位至類比轉換器 12:啟動開關 13:比較器 14:循續漸近式控制器 15:參考緩衝器 16:參考漣波抑制電路 16A:碼獨立補償單元 16B:碼相依補償單元 161:第一邏輯電路 162:第二邏輯電路 V _DD:電源電壓 Vref:參考電壓 Vip:第一輸入信號 Vin:第二輸入信號 Vop:第一輸出信號 Von:第二輸出信號 B _p:第一元素 B _n:第二元素 B _p[k]:第一元素 B _n[k]:第二元素 bot _p*[i]:第一元素 bot _n*[i]:第二元素 C _C0,k:第一補償電容器 C _Ck,i:第二補償電容器 C _C0,1、C _C0,2、C _C0,3:第一補償電容器 C _C2,1、C _C3,1、C _C3,2:第二補償電容器

第一圖顯示本發明實施例之具低複雜度碼相依參考漣波抑制的循續漸近式類比至數位轉換器(SAR ADC)的方塊圖。第二圖顯示本發明實施例之參考漣波抑制電路(第一圖)的碼獨立補償單元的電路圖。第三A圖顯示本發明實施例之碼相依補償單元的電路圖。第三B圖顯示真值表，據以讓第三A圖之碼相依補償單元的第二邏輯電路執行邏輯運算。第四A圖至第四D圖例示4位元類比至數位轉換器的補償機制。

16B:碼相依補償單元

162:第二邏輯電路

V_DD:電源電壓

Vref:參考電壓

B_p[k]:第一元素

B_n[k]:第二元素

bot_p*[i]:第一元素

bot_n*[i]:第二元素

C_Ck,i:第二補償電容器

Claims

一種適用於循續漸近式類比至數位轉換器的參考漣波抑制電路，包含：複數碼相依補償單元，每一個該碼相依補償單元包含一邏輯電路與一補償電容器，該補償電容器的第一板接收待補償的一參考電壓，且該補償電容器的第二板接收該邏輯電路的輸出，其中該邏輯電路執行邏輯運算於該循續漸近式類比至數位轉換器的輸出碼及代表一切換數位至類比轉換器的底板電壓的至少一邏輯值；其中n位元循續漸近式類比至數位轉換器的第k次切換最多使用(k-1)個該碼相依補償單元，k為1至(n-1)的正整數，n為大於1的正整數。
根據申請專利範圍第1項所述適用於循續漸近式類比至數位轉換器的參考漣波抑制電路，其中該輸出碼包含一輸出碼對，其包含B _p[k]與B _n[k]，且該底板電壓的至少一邏輯值包含一板信號對，其包含bot _p*[i]與bot _n*[i]，其中i為1至(k-1)的正整數，B _n[k]為B _p[k]的反相邏輯值，bot _p*[i]為代表該切換數位至類比轉換器之底板電壓的反相邏輯值，bot _n*[i]為bot _p*[i]的反相邏輯值。
根據申請專利範圍第2項所述適用於循續漸近式類比至數位轉換器的參考漣波抑制電路，其中該邏輯電路根據以下真值表，於取樣期間與轉換期間執行邏輯運算： B _p[k] B _n[k] bot _p[i] bot _n[i] 輸出取樣 0 0 0 0 0 轉換 0 1 1 0 0 0 1 0 1 1 1 0 1 0 1 1 0 0 1 0

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根據申請專利範圍第1項所述適用於循續漸近式類比至數位轉換器的參考漣波抑制電路，其中僅使用第m次及其之後的該碼相依補償單元，但是藉由加入冗餘以容忍未受補償所造成錯誤，其中m為大於2的正整數。
根據申請專利範圍第1項所述適用於循續漸近式類比至數位轉換器的參考漣波抑制電路，其中僅使用該補償電容器之電容值大於預設臨界值的該碼相依補償單元。
根據申請專利範圍第1項所述適用於循續漸近式類比至數位轉換器的參考漣波抑制電路，其中該碼相依補償單元的最大數目與該循續漸近式類比至數位轉換器的切換數呈線性增加。
一種適用於循續漸近式類比至數位轉換器的參考漣波抑制電路，包含：複數碼獨立補償單元，每一個該碼獨立補償單元包含一第一邏輯電路與一第一補償電容器，該第一補償電容器的第一板接收待補償的一參考電壓，且該第一補償電容器的第二板接收該第一邏輯電路的輸出，其中該第一邏輯電路執行邏輯運算於該循續漸近式類比至數位轉換器的輸出碼；及複數碼相依補償單元，每一個該碼相依補償單元包含一第二邏輯電路與一第二補償電容器，該第二補償電容器的第一板接收待補償的該參考電壓，且該第二補償電容器的第二板接收該第二邏輯電路的輸出，其中該第二邏輯電路執行邏輯運算於該循續漸近式類比至數位轉換器的輸出碼及代表一切換數位至類比轉換器的底板電壓的至少一邏輯值；其中n位元循續漸近式類比至數位轉換器最多使用(n-1)個該碼獨立補償單元，該循續漸近式類比至數位轉換器的第k次切換最多使用(k-1)個該碼相依補償單元，其中n為大於1的正整數且k為1至(n-1)的正整數。
根據申請專利範圍第7項所述適用於循續漸近式類比至數位轉換器的參考漣波抑制電路，其中該輸出碼包含差動信號對，用以讓該第一邏輯電路執行邏輯運算。
根據申請專利範圍第8項所述適用於循續漸近式類比至數位轉換器的參考漣波抑制電路，其中該第一邏輯電路所執行的邏輯運算包含或(OR)邏輯運算。
根據申請專利範圍第7項所述適用於循續漸近式類比至數位轉換器的參考漣波抑制電路，其中該輸出碼包含一輸出碼對，其包含B _p[k]與B _n[k]，且該底板電壓的至少一邏輯值包含一板信號對，其包含bot _p*[i]與bot _n*[i]，其中i為1至(k-1)的正整數，B _n[k]為B _p[k]的反相邏輯值，bot _p*[i]為代表該切換數位至類比轉換器之底板電壓的反相邏輯值，bot _n*[i]為bot _p*[i]的反相邏輯值。
根據申請專利範圍第10項所述適用於循續漸近式類比至數位轉換器的參考漣波抑制電路，其中該第二邏輯電路根據以下真值表，於取樣期間與轉換期間執行邏輯運算： B _p[k] B _n[k] bot _p[i] bot _n[i] 輸出取樣 0 0 0 0 0 轉換 0 1 1 0 0 0 1 0 1 1 1 0 1 0 1 1 0 0 1 0

。
根據申請專利範圍第7項所述適用於循續漸近式類比至數位轉換器的參考漣波抑制電路，其中僅使用第m次及其之後的該碼獨立補償單元與該碼相依補償單元，但是藉由加入冗餘以容忍未受補償所造成錯誤，其中m為大於2的正整數。
根據申請專利範圍第7項所述適用於循續漸近式類比至數位轉換器的參考漣波抑制電路，其中僅使用該第一及第二補償電容器之電容值大於預設臨界值的該碼獨立補償單元與該碼相依補償單元。
根據申請專利範圍第7項所述適用於循續漸近式類比至數位轉換器的參考漣波抑制電路，其中該碼獨立補償單元與該碼相依補償單元的最大數目與該循續漸近式類比至數位轉換器的切換數呈線性增加。
一種循續漸近式類比至數位轉換器，包含：至少一切換數位至類比轉換器，接收一輸入信號以產生一輸出信號；一比較器，接收該輸出信號；一循續漸近式控制器，根據該比較器的比較輸出以產生一輸出碼；一參考緩衝器，產生一參考電壓給該切換數位至類比轉換器；及一參考漣波抑制電路，用以抑制該參考電壓的參考漣波，該參考漣波抑制電路包含：複數碼獨立補償單元，每一個該碼獨立補償單元包含一第一邏輯電路與一第一補償電容器，該第一補償電容器的第一板接收該參考電壓，且該第一補償電容器的第二板接收該第一邏輯電路的輸出，其中該第一邏輯電路執行邏輯運算於該循續漸近式類比至數位轉換器的輸出碼；及複數碼相依補償單元，每一個該碼相依補償單元包含一第二邏輯電路與一第二補償電容器，該第二補償電容器的第一板接收該參考電壓，且該第二補償電容器的第二板接收該第二邏輯電路的輸出，其中該第二邏輯電路執行邏輯運算於該循續漸近式類比至數位轉換器的輸出碼及代表該切換數位至類比轉換器的底板電壓的至少一邏輯值；其中n位元循續漸近式類比至數位轉換器最多使用(n-1)個該碼獨立補償單元，該循續漸近式類比至數位轉換器的第k次切換最多使用(k-1)個該碼相依補償單元，其中n為大於1的正整數且k為1至(n-1)的正整數。
根據申請專利範圍第15項所述的循續漸近式類比至數位轉換器，其中該輸出碼包含差動信號對，用以讓該第一邏輯電路執行邏輯運算。
根據申請專利範圍第16項所述的循續漸近式類比至數位轉換器，其中該第一邏輯電路所執行的邏輯運算包含或(OR)邏輯運算。
根據申請專利範圍第15項所述的循續漸近式類比至數位轉換器，其中該輸出碼包含一輸出碼對，其包含B _p[k]與B _n[k]，且該底板電壓的至少一邏輯值包含一板信號對，其包含bot _p*[i]與bot _n*[i]，其中i為1至(k-1)的正整數，B _n[k]為B _p[k]的反相邏輯值，bot _p*[i]為代表該切換數位至類比轉換器之底板電壓的反相邏輯值，bot _n*[i]為bot _p*[i]的反相邏輯值。
根據申請專利範圍第18項所述的循續漸近式類比至數位轉換器，其中該第二邏輯電路根據以下真值表，於取樣期間與轉換期間執行邏輯運算： B _p[k] B _n[k] bot _p[i] bot _n[i] 輸出取樣 0 0 0 0 0 轉換 0 1 1 0 0 0 1 0 1 1 1 0 1 0 1 1 0 0 1 0

。
根據申請專利範圍第15項所述的循續漸近式類比至數位轉換器，其中僅使用第m次及其之後的該碼獨立補償單元與該碼相依補償單元，但是藉由加入冗餘以容忍未受補償所造成錯誤，其中m為大於2的正整數。