JP6881726B2 - 実装基板 - Google Patents

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Description

本開示は、実装基板に関し、特に、複数の半田ボールを有する電子部品が実装された実装基板に関する。
近年、基板に半導体集積回路などを含む電子部品が実装された実装基板が様々な電子機器において使用されている。例えば、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップなどの電子部品は、機能が集約されていることから、多数の入出力端子を備える。このように多数の入出力端子を備える電子部品においては、実装面積を低減するために、多数の半田ボール（半田バンプ）が配列された、いわゆるＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型の端子構成が採用される。このような電子部品の一例として、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのメモリが含まれる電子部品が挙げられる。このような電子部品においては、データの入出力信号の他に、ＤＲＡＭで使用される基準電圧が入力される。基準電圧は、ＤＲＡＭにおいて閾値として使用される直流電圧であるため、基準電圧がノイズなどに起因して変動する場合には、ＤＲＡＭの動作に支障を来す。そこで、基準電圧に含まれるノイズを抑制するために、電子部品の基準電圧が入力される端子とグランド端子との間に、コンデンサを接続する技術が採用されている。ここで、電子部品の半田ボールのうち、グランドに接続されるものが内側に配置されている場合が多い。この場合、コンデンサを電子部品が実装された基板の主面に実装すると、コンデンサの各端子と、電子部品のグランドに接続される半田ボールとの間の距離が長くなる。これに伴い、コンデンサと電子部品との間の配線インピーダンス増大に起因して、コンデンサによるノイズ抑制効果が低下する。
そこで、コンデンサを電子部品が実装された基板の裏側に実装し、ビア配線を介して、コンデンサと電子部品とを接続する技術が提案されている（例えば、特許文献１など参照）。これにより、コンデンサと電子部品との間の距離を低減することで、コンデンサと電子部品との間の配線インピーダンスを低減しようとしている。
特開２００８−１３５７７２号公報
しかしながら、基板の裏面にコンデンサを実装することにより、実装基板を配置するために必要なスペースが増大する。これは、小型化及び薄型化が要求される電子機器への実装基板の適用の妨げとなり得る。
他方、基板の電子部品が実装された主面にコンデンサを配置する場合には、コンデンサと電子部品との間の配線インピーダンスが増大するため、ノイズ抑制効果が低下する。もっとも、コンデンサを複数用いることによって、ノイズ抑制効果を高めることは、可能であるが、複数のコンデンサを実装することによって実装スペースが増大するため、実装基板の小型化の妨げとなる。さらに、コンデンサを複数用いることによって、実装基板のコストが増大する。
本開示は、上記の課題に鑑みてなされたものであり、電子部品とコンデンサとの間の配線インピーダンスを抑制し、かつ、片面実装を実現できる実装基板を提供する。
上記目的を達成するために、本開示の一態様に係る実装基板は、基板と、複数の第一半田ボールを有し、前記基板の一方の主面に前記複数の第一半田ボールにおいて実装される第一電子部品であって、前記複数の第一半田ボールのうちの一つの第一半田ボールは、三つの第一半田ボールに囲まれる位置に配置される第一電子部品と、第一電源から第一直流電圧が入力される第一電源端子、及び、接地される第一グランド端子を有し、前記基板の前記一方の主面における前記第一電子部品に隣り合う位置に実装される第一コンデンサと、複数の第二半田ボールを有し、前記基板の前記一方の主面に前記複数の第二半田ボールにおいて実装される第二電子部品であって、前記複数の第二半田ボールの各々は、前記複数の第二半田ボールのうち三つの第二半田ボールに囲まれない位置に配置される第二電子部品と、第二電源から第二直流電圧が入力される第二電源端子、及び、接地される第二グランド端子を有し、前記基板の前記一方の主面における前記第二電子部品に隣り合う位置に実装される第二コンデンサとを備え、前記複数の第一半田ボールは、前記第一グランド端子に接続される第一グランドボールと、前記第一電源端子に接続される第一電源ボールとを含み、前記複数の第二半田ボールは、前記第二グランド端子に接続される第二グランドボールと、前記第二電源端子に接続される第二電源ボールとを含み、前記第一グランド端子から前記第一電子部品までの距離は、前記第一電源端子から前記第一電子部品までの距離以下であり、前記第二電源端子から前記第二電子部品までの距離は、前記第二グランド端子から前記第二電子部品までの距離以下である。
本開示によれば、電子部品とコンデンサとの間の配線インピーダンスを抑制し、かつ、片面実装を実現できる実装基板を提供できる。
図１は、実施の形態に係る実装基板の全体構成を示す上面図である。 図２は、実施の形態に係る第一電子部品と第一コンデンサとの接続態様を示す拡大上面図である。 図３は、実施の形態に係る第一電子部品と第一コンデンサとの接続態様を示す断面図である。 図４は、実施の形態に係る第二電子部品と第一コンデンサとの接続態様を示す拡大上面図である。 図５は、実施の形態に係る第二電子部品と第一コンデンサとの接続態様を示す断面図である。 図６は、変形例に係る実装基板の第一電子部品周辺の構成を示す上面図である。
以下、本開示の実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示における一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程、並びに、工程の順序などは、一例であって本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明における最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
（実施の形態）
［実装基板の全体構成］
まず、本実施の形態に係る実装基板の全体構成について図面を用いて説明する。
図１は、本実施の形態に係る実装基板１０の全体構成を示す上面図である。
図１に示されるように、本実施の形態に係る実装基板１０は、基板２０と、第一電子部品３０と、第一コンデンサ４０と、第二電子部品５０と、第二コンデンサ６０とを備える。さらに、本実施の形態では、実装基板１０は、第一電源７１と、第二電源７２と、第三電源７３と、第三コンデンサ８０とを備える。
実装基板１０は、所定の処理機能を有する電子モジュールである。実装基板１０が有する処理機能は特に限定されない。実装基板１０は、例えば、画像処理機能などを備えてもよい。
基板２０は、第一電子部品３０と、第一コンデンサ４０と、第二電子部品５０と、第二コンデンサ６０とが実装される板状部材である。なお、本実施の形態では、基板２０には、第一電源７１、第二電源７２及び第三電源７３がさらに実装される。本実施の形態では、基板２０として多層構造のプリント基板が用いられるが、基板２０の構造及び材質などは、上記電子部品などを実装できれば特に限定されない。基板２０は、例えば、ガラスエポキシなどの絶縁部材からなる複数の絶縁層を有する。複数の絶縁層の各々に例えば、銅などの導電部材からなる配線パターンが形成されている。また、本実施の形態では、基板２０には、絶縁層を貫通するビア配線が形成されている。
第一電子部品３０は、複数の第一半田ボール３１を有し、基板２０の一方の主面に複数の第一半田ボール３１において実装される電子部品である。第一電子部品３０は、基板２０に対向する面に複数の第一半田ボール３１を有する。第一電子部品３０の複数の第一半田ボール３１のうちの一つの第一半田ボール３１は、三つの第一半田ボール３１に囲まれる位置に配置される。つまり、複数の第一半田ボール３１は、外周に配置される三つ以上の第一半田ボール３１と、それらの第一半田ボール３１に囲まれる少なくとも一つの第一半田ボール３１とからなる。本実施の形態では、複数の第一半田ボール３１は、マトリックス状に配置される。
本実施の形態では、第一電子部品３０は、ＤＲＡＭを有するＡＳＩＣである。複数の第一半田ボール３１の一つには、ＤＲＡＭにおいて閾値として用いられる第一直流電圧が第一電源７１から入力される。なお、第一電子部品３０の回路構成は、これに限定されない。第一電子部品３０は、例えば、ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＤＲＡＭなどであってもよい。
第一コンデンサ４０は、第一電源７１から第一直流電圧が入力される第一電源端子４２、及び、接地される第一グランド端子４１を有し、基板２０の第一電子部品３０が実装される主面における第一電子部品３０に隣り合う位置に実装されるコンデンサである。第一電源端子４２は、第一電子部品３０の第一半田ボール３１のうち、第一電源７１から第一直流電圧が入力される第一半田ボール３１に接続される。また、第一グランド端子４１は、第一電子部品３０の第一半田ボール３１のうち、接地される第一半田ボール３１に接続される。これにより、第一コンデンサ４０は、第一電子部品３０に第一電源７１から入力される第一直流電圧に含まれるノイズを抑制する。つまり、第一コンデンサ４０は、いわゆるバイパスコンデンサとして機能する。
第一コンデンサ４０は、バイパスコンデンサとして機能する特性を有するコンデンサであれば、特に限定されない。本実施の形態では、第一コンデンサ４０は、一つの第一電源端子４２及び一つの第一グランド端子４１を備え、基板２０に表面実装されるチップコンデンサである。
第二電子部品５０は、複数の第二半田ボール５１を有し、基板２０の第一電子部品３０が実装される主面に複数の第二半田ボール５１において実装される電子部品である。第二電子部品５０は、基板２０に対向する面に複数の第二半田ボール５１を有する。第二電子部品５０の複数の第二半田ボール５１の各々は、複数の第二半田ボール５１のうち三つの第二半田ボール５１に囲まれない位置に配置される。つまり、複数の第二半田ボール５１は、環状に配置されている。本実施の形態では、四つの第二半田ボール５１はそれぞれ四角形の四つの頂点に対応する配置される。
本実施の形態では、第二電子部品５０は、温度センサである。複数の第一半田ボール３１の一つには、温度センサにおいて使用される第二直流電圧が、第二電源７２から入力される。なお、第二電子部品５０の回路構成は、これに限定されない。第二電子部品５０は、例えば、ジャイロセンサなどの他のセンサ類であってもよい。
第二コンデンサ６０は、第二電源７２から第二直流電圧が入力される第二電源端子６２、及び、接地される第二グランド端子６１を有し、基板２０の第一電子部品３０が実装される主面における第二電子部品５０に隣り合う位置に実装されるコンデンサである。第二電源端子６２は、第二電子部品５０の第二半田ボール５１のうち、第二電源７２から第二直流電圧が入力される第二半田ボール５１に接続される。また、第二グランド端子６１は、第二電子部品５０の第二半田ボール５１のうち、接地される第二半田ボール５１に接続される。これにより、第二コンデンサ６０は、第二電子部品５０に第二電源７２から入力される第二直流電圧に含まれるノイズを抑制する。つまり、第二コンデンサ６０は、第一コンデンサ４０と同様にバイパスコンデンサとして機能する。
第二コンデンサ６０は、バイパスコンデンサとして機能する特性を有するコンデンサであれば、特に限定されない。本実施の形態では、第二コンデンサ６０は、一つの第二電源端子６２及び一つの第二グランド端子６１を備え、基板２０に表面実装されるチップコンデンサである。
第三コンデンサ８０は、第三電源７３から第三直流電圧が入力される第三電源端子８２、及び、接地される第三グランド端子８１を有し、基板２０の第一電子部品３０が実装される主面における第一電子部品３０に隣り合う位置に実装されるコンデンサである。第三電源端子８２は、第一電子部品３０の第一半田ボール３１のうち、第三電源７３から第三直流電圧が入力される第一半田ボール３１に接続される。また、第三グランド端子８１は、第一電子部品３０の第一半田ボール３１のうち、接地される第一半田ボール３１に接続される。これにより、第三コンデンサ８０は、第一電子部品３０に第三電源７３から入力される第三直流電圧に含まれるノイズを抑制する。つまり、第三コンデンサ８０は、第一コンデンサ４０と同様にバイパスコンデンサとして機能する。
第三コンデンサ８０は、バイパスコンデンサとして機能する特性を有するコンデンサであれば、特に限定されない。本実施の形態では、第三コンデンサ８０は、一つの第三電源端子８２及び一つの第三グランド端子８１を備え、基板２０に表面実装されるチップコンデンサである。
第一電源７１は、第一電子部品３０に第一直流電圧を出力する基準電源回路である。第一電源７１は、外部から入力された電圧を第一直流電圧に変換して出力する。第一電源７１は、第一コンデンサ４０にも第一直流電圧を出力する。
第二電源７２は、第二電子部品５０に第二直流電圧を出力する基準電源回路である。第二電源７２は、外部から入力された電圧を第二直流電圧に変換して出力する。第二電源７２は、第二コンデンサ６０にも第一直流電圧を出力する。
第三電源７３は、第一電子部品３０に第三直流電圧を出力する基準電源回路である。第三電源７３は、外部から入力された電圧を第三直流電圧に変換して出力する。第三電源７３は、第一コンデンサ４０にも第三直流電圧を出力する。
本実施の形態では、実装基板１０は、複数の第一コンデンサ４０、一つの第二コンデンサ６０、及び、複数の第三コンデンサ８０を備えるが、これらの各コンデンサの個数は特に限定されない。例えば、実装基板１０は、第一コンデンサ４０及び第三コンデンサ８０をそれぞれ一つずつ備えてもよいし、複数の第二コンデンサ６０を備えてもよい。また、実装基板１０は、三つの第一電源７１、第二電源７２及び第三電源７３を備えるが、各電源の個数は特に限定されない。例えば、実装基板１０は、電源を備えなくてもよい。この場合、実装基板１０は、外部から電力を供給されてもよい。また、各電子部品及び各コンデンサに各電源から入力される直流電圧は同一であってもよい。この場合、一つの電源だけを用いて各電子部品及び各コンデンサに直流電圧が入力されてもよい。
以上のように、本実施の形態に係る実装基板１０においては、片面実装が実現されている。
［第一電子部品と第一コンデンサとの接続態様］
第一電子部品３０と第一コンデンサ４０との接続態様について図面を用いて説明する。
図２及び図３は、それぞれ、本実施の形態に係る第一電子部品３０と第一コンデンサ４０との接続態様を示す拡大上面図及び断面図である。図２には、図１の破線枠２内部が拡大されて示されている。図３には、図２のＩＩＩ−ＩＩＩ断面が示されている。
図２及び図３に示されるように、第一電子部品３０の複数の第一半田ボール３１は、第一コンデンサ４０の第一グランド端子４１に接続される第一グランドボール３１ｇと、第一コンデンサ４０の第一電源端子４２に接続される第一電源ボール３１ｐとを含む。
具体的には、第一グランド端子４１は、図２及び図３に示されるように、基板２０の一方の主面（第一電子部品３０などが配置された主面）に配置された配線パターン２４ｇを介して、第一電子部品３０の第一グランドボール３１ｇに接続される。
また、第一電源端子４２は、図３に示されるように、配線パターン２４ｐと、ビア配線２４ｖと、配線パターン２７ｐと、ビア配線２３ｖとを介して、第一電子部品３０の第一電源ボール３１ｐに接続される。
なお、配線パターン２４ｇは図示しない配線を介して接地される。また、配線パターン２７ｐは、第一電源７１が配置されている位置まで延びており、第一電源７１から第一直流電圧が入力される。
配線パターン２４ｇ及び２４ｐは、基板２０の一方の主面（第一電子部品３０などが配置された主面）に配置された導電膜である。ビア配線２４ｖは、配線パターン２４ｐから基板２０の主面に交差する方向に延び、配線パターン２７ｐに接続される導電部材である。本実施の形態では、ビア配線２４ｖは、基板２０の主面に垂直な方向に延びる。配線パターン２７ｐは、基板２０の内部の一つの平面内に配置された導電膜である。本実施の形態では、配線パターン２７ｐは、基板２０を構成する複数の積層された絶縁層の一つに形成されている。ビア配線２３ｖは、配線パターン２７ｐから基板２０の主面に交差する方向に延び、第一電源ボール３１ｐに接続される導電部材である。本実施の形態では、ビア配線２３ｖは、基板２０の主面に垂直な方向に延びる。なお、基板２０の一方の主面に、第一電源ボール３１ｐとビア配線２３ｖとを接続する配線パターンがさらに配置されてもよい。また、基板２０は、配線パターン２４ｇなどを覆う電気絶縁性の膜（レジスト膜）を備えてもよい。
図２及び図３に示されるように、第一グランド端子４１から第一電子部品３０までの距離は、第一電源端子４２から第一電子部品３０までの距離以下である。本実施の形態では、第一グランド端子４１が第一電子部品３０に対向するように、第一コンデンサ４０が配置されている。
以下、上述の本実施の形態の接続態様の効果について説明する。
一般に、従来の複数の半田ボールを備える電子部品においては、第一電源ボール３１ｐのような直流電圧が入力される半田ボールは、複数の半田ボールが配置される領域の外周部に配置される。さらに、当該直流電圧が供給される他の部品（バイパスコンデンサなど）が、当該直流電圧が入力される半田ボールの近傍に配置される。これにより、二つの電子部品間の配線長を低減し、配線インピーダンスを低減することによって、当該直流電圧に含まれるノイズを低減しようとしている。一方、従来の複数の半田ボールを備える電子部品において、接地される半田ボールは、複数の半田ボールが配置される領域の内部（外周部以外の領域）に配置されることが多い。これは、一般に、接地される配線パターンであるグランドパターンが基板の全面に形成され、当該接地される半田ボールは当該グランドパターンに接続され、当該グランドパターンを介して、外部の電子部品に接続されることが多いことに起因する。
しかしながら、このような接続態様によれば、十分に配線インピーダンスを低減できないことを発明者は見出した。つまり、従来の接続態様では、直流電圧が印加される半田ボールと外部の電子部品との間の配線インピーダンスは低減されても、接地される半田ボールと外部の電子部品との間の配線インピーダンスが十分に低減されない。このため、従来の接続態様では、直流電圧に含まれるノイズを十分に抑制できない。
そこで、本実施の形態では、上述のとおり第一グランド端子４１から第一電子部品３０までの距離が、第一電源端子４２から第一電子部品３０までの距離以下となるように、第一コンデンサ４０が配置されている。これにより、第一グランド端子４１から第一電子部品３０の第一グランドボール３１ｇまでの距離を低減することができるため、第一グランド端子４１と第一グランドボール３１ｇとの間の配線インピーダンスを低減することができる。また、第一電源ボール３１ｐは、複数の第一半田ボール３１が配置される領域の外周部に配置されることが多いため、第一電源ボール３１ｐと第一電源端子４２との間の距離は比較的短い。したがって、第一電源ボール３１ｐと第一電源端子４２との間の配線インピーダンスも比較的小さい。
以上のように、本実施の形態では、第一電子部品３０と第一コンデンサ４０との間の配線インピーダンスを低減することができるため、第一電子部品３０に入力される第一直流電圧に含まれるノイズを抑制することができる。
さらに、本実施の形態では、第一グランド端子４１と第一グランドボール３１ｇとを接続する配線のうち、基板２０の一方の主面に平行な部分は、一つの平面内において最短距離で接続される。具体的には、第一グランド端子４１と第一グランドボール３１ｇとを接続する配線のうち、基板２０の一方の主面に平行な部分である配線パターン２４ｇは、一つの平面を形成する基板２０の一方の主面に配置されている。さらに、配線パターン２４ｇは、第一グランド端子４１と第一グランドボール３１ｇとを最短距離で接続する。
これにより、本実施の形態では、例えば、第一グランド端子４１と第一グランドボール３１ｇとを接続する配線が複数の平面内に形成された複数の配線パターンとビア配線とを含む場合より、配線長を低減できる。また、配線パターン２４ｇが、第一グランド端子４１と第一グランドボール３１ｇとを一つの平面内（基板２０の一方の主面内）において最短距離で接続するため、さらに、配線長を低減できる。なお、ここで、最短距離で接続する構成とは、必ずしも、特定の二点間を直線的に接続する構成だけに限定されない。例えば、特定の二点の間に他の配線などの回避すべき障害物が配置されている場合には、それらを避けた経路のうち最短距離で接続される構成も、最短距離で接続する構成に含まれる。
本実施の形態では、第一電源端子４２と第一電源ボール３１ｐとを接続する配線のうち、基板２０の一方の主面に平行な部分も、一つの平面内において最短距離で接続される。これにより、第一電源端子４２と第一電源ボール３１ｐとを接続する配線長を低減できる。
また、本実施の形態では、第一グランド端子４１と第一グランドボール３１ｇとは、基板２０の一方の主面（第一電子部品３０などが配置された主面）に配置された配線パターン２４ｇによって接続される。
これにより、配線パターンが基板２０の内部に配置される場合より、配線パターンの配線長及び配線インピーダンスを低減できる。したがって、第一電子部品３０に入力される第一直流電圧に含まれるノイズをより一層抑制できる。
なお、本実施の形態では、第一電子部品３０と第三コンデンサ８０との間の接続態様も、第一電子部品３０と第一コンデンサ４０との間の接続態様と同様に構成される。これにより、第一電子部品３０と第三コンデンサ８０との間の配線インピーダンスを低減することができるため、第一電子部品３０に入力される第三直流電圧に含まれるノイズを抑制することができる。
［第二電子部品と第二コンデンサとの接続態様］
第二電子部品５０と第二コンデンサ６０との接続態様について図面を用いて説明する。
図４及び図５は、それぞれ、本実施の形態に係る第二電子部品５０と第二コンデンサ６０との接続態様を示す拡大上面図及び断面図である。図４には、図１の破線枠４内部が拡大されて示されている。図５には、図４のＶ−Ｖ断面が示されている。
図４及び図５に示されるように、第二電子部品５０の複数の第二半田ボール５１は、第二コンデンサ６０の第二グランド端子６１に接続される第二グランドボール５１ｇと、第二コンデンサ６０の第二電源端子６２に接続される第二電源ボール５１ｐとを含む。
具体的には、第二グランド端子６１は、図４に示されるように、基板２０の一方の主面（第二電子部品５０などが配置された主面）に配置された配線パターン２６ｇを介して第二電子部品５０の第二グランドボール５１ｇに接続される。
また、第二電源端子６２は、図４及び図５に示されるように、配線パターン２６ｐを介して第二電子部品５０の第二電源ボール５１ｐに接続される。
なお、配線パターン２６ｇは図示しない配線を介して接地される。また、配線パターン２６ｐは、ビア配線２５ｖ及び配線パターン２９ｐを介して第二電源７２が配置されている位置まで延びており、第二電源７２から第二直流電圧が入力される。
配線パターン２６ｇ及び２６ｐは、基板２０の一方の主面（第二電子部品５０などが配置された主面）に配置された導電膜である。ビア配線２５ｖは、配線パターン２６ｐから基板２０の主面に交差する方向に延び、配線パターン２９ｐに接続される導電部材である。本実施の形態では、ビア配線２５ｖは、基板２０の主面に垂直な方向に延びる。配線パターン２９ｐは、基板２０の内部の一つの平面内に配置された導電膜である。本実施の形態では、配線パターン２９ｐは、基板２０を構成する複数の積層された絶縁層の一つに形成されている。
図４及び図５に示されるように、第二電源端子６２から第二電子部品５０までの距離は、第二グランド端子６１から第二電子部品５０までの距離以下である。本実施の形態では、第二電源端子６２が第二電子部品５０に対向するように、第二コンデンサ６０が配置されている。
以下、上述の本実施の形態の接続態様の効果について説明する。
本実施の形態に係る第二電子部品５０の複数の第二半田ボール５１の各々は、複数の第二半田ボール５１のうち三つの第二半田ボール５１に囲まれない位置に配置される。つまり、すべての第二半田ボール５１は、複数の第二半田ボール５１が配置される領域の外周部に配置される。つまり、複数の第二半田ボール５１に含まれる第二グランドボール５１ｇ及び第二電源ボール５１ｐも外周部に配置される。したがって、第二電子部品５０の第二グランドボール５１ｇ及び第二電源ボール５１ｐと、第二電子部品５０に隣り合う位置に配置される第二コンデンサ６０の第二グランド端子６１及び第二電源端子６２との間の距離を比較的短くすることができる。そこで、第二電子部品５０と第二コンデンサ６０との接続態様においては、上述した第一電子部品３０と第一コンデンサ４０との接続態様と異なり、第二電源端子６２から第二電子部品５０までの距離が、第二グランド端子６１から第二電子部品５０までの距離以下となるように第二コンデンサ６０が配置されている。
これにより、第二直流電圧が入力される第二電源ボール５１ｐと第二電源端子６２との間の距離を低減できるため、第二電源ボール５１ｐと第二電源端子６２との間の配線インピーダンスを低減できる。したがって、第二電子部品５０に入力される第二直流電圧に含まれるノイズをより効果的に抑制することができる。また、第二グランドボール５１ｇが、第二半田ボール５１が配置される領域の外周部に配置されることから、第二グランドボール５１ｇと第二グランド端子６１との間の距離も比較的短い。このため、本実施の形態では、第二グランドボール５１ｇと第二グランド端子６１との間の配線インピーダンスも比較的低く抑えられる。したがって、第二電子部品５０に入力される第二直流電圧に含まれるノイズの増大を抑制できる。
以上のように、本実施の形態では、第二電子部品５０と第二コンデンサ６０との間の配線インピーダンスを低減することができるため、第二電子部品５０に入力される第二直流電圧に含まれるノイズを抑制することができる。
［まとめ］
以上のように、本実施の形態に係る実装基板１０は、基板２０と、複数の第一半田ボール３１を有し、基板２０の一方の主面に複数の第一半田ボール３１において実装される第一電子部品３０であって、複数の第一半田ボール３１のうちの一つの第一半田ボール３１は、三つの第一半田ボール３１に囲まれる位置に配置される第一電子部品３０と、第一電源７１から第一直流電圧が入力される第一電源端子４２、及び、接地される第一グランド端子４１を有し、基板２０の一方の主面における第一電子部品３０に隣り合う位置に実装される第一コンデンサ４０とを備える。実装基板１０は、さらに、複数の第二半田ボール５１を有し、基板２０の一方の主面に複数の第二半田ボール５１において実装される第二電子部品５０であって、複数の第二半田ボール５１の各々は、複数の第二半田ボール５１のうち三つの第二半田ボール５１に囲まれない位置に配置される第二電子部品５０と、第二電源７２から第二直流電圧が入力される第二電源端子６２、及び、接地される第二グランド端子６１を有し、基板２０の一方の主面における第二電子部品５０に隣り合う位置に実装される第二コンデンサ６０とを備える。複数の第一半田ボール３１は、第一グランド端子４１に接続される第一グランドボール３１ｇと、第一電源端子４２に接続される第一電源ボール３１ｐとを含む。複数の第二半田ボール５１は、第二グランド端子６１に接続される第二グランドボール５１ｇと、第二電源端子６２に接続される第二電源ボール５１ｐとを含む。第一グランド端子４１から第一電子部品３０までの距離は、第一電源端子４２から第一電子部品３０までの距離以下であり、第二電源端子６２から第二電子部品５０までの距離は、第二グランド端子６１から第二電子部品５０までの距離以下である。
これにより、第一グランド端子４１から第一電子部品３０の第一グランドボール３１ｇまでの距離を低減することができるため、第一グランド端子４１と第一グランドボール３１ｇとの間の配線インピーダンスを低減することができる。また、第一電源ボール３１ｐは、複数の第一半田ボール３１が配置される領域の外周部に配置されることが多いため、第一電源ボール３１ｐと第一電源端子４２との間の距離は比較的短い。したがって、第一電源ボール３１ｐと第一電源端子４２との間の配線インピーダンスも比較的小さい。よって、第一電子部品３０に入力される第一直流電圧に含まれるノイズを抑制することができる。また、第二直流電圧が入力される第二電源ボール５１ｐと第二電源端子６２との間の距離を低減できるため、第二電源ボール５１ｐと第二電源端子６２との間の配線インピーダンスを低減できる。したがって、第二電子部品５０に入力される第二直流電圧に含まれるノイズをより効果的に抑制することができる。また、第二グランドボール５１ｇが、第二半田ボール５１が配置される領域の外周部に配置されることから、第二グランドボール５１ｇと第二グランド端子６１との間の距離も比較的短い。このため、本実施の形態では、第二グランドボール５１ｇと第二グランド端子６１との間の配線インピーダンスも比較的低く抑えられる。したがって、第二電子部品５０に入力される第二直流電圧に含まれるノイズの増大を抑制できる。
しかも実装基板１０においては、以上の効果を、基板２０に対する片面実装において実現できる。そのため、実装基板の小型化及び薄型化を実現できる。
また、実装基板１０において、第一グランド端子４１と第一グランドボール３１ｇとを接続する配線のうち、基板２０の一方の主面に平行な部分は、一つの平面内において最短距離で接続されてもよい。
これにより、第一グランド端子４１と第一グランドボール３１ｇとの間の配線長をより一層低減できる。これに伴い、第一グランド端子４１と第一グランドボール３１ｇとの間の配線インピーダンスを低減できるため、第一電子部品３０に入力される第一直流電圧に含まれるノイズをより一層抑制できる。
また、実装基板１０において、第一グランド端子４１と第一グランドボール３１ｇとは、基板２０の一方の主面に配置された配線パターン２４ｇによって接続される。
これにより、配線パターンが基板２０の内部に配置される場合より、配線パターンの配線長及び配線インピーダンスを低減できる。したがって、第一電子部品３０に入力される第一直流電圧に含まれるノイズをより一層抑制できる。
（他の実施の形態）
以上、本開示に係る実装基板について、実施の形態に基づいて説明してきたが、本開示に係る実装基板は、上記実施の形態に限定されるものではない。実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本開示の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本実施の形態に係る実装基板を内蔵した各種機器も本開示に含まれる。
例えば、上記実施の形態においては、第一コンデンサ４０、第二コンデンサ６０及び第三コンデンサ８０として、二端子型のチップコンデンサを用いたが、各コンデンサは、これに限定されない。例えば、多端子型のチップコンデンサなどを用いてもよい。以下、多端子型のチップコンデンサを用いる例について、図面を用いて説明する。
図６は、変形例に係る実装基板１０ａの第一電子部品３０周辺の構成を示す上面図である。
図６に示されるように、本変形例に係る実装基板１０ａは、第一電子部品３０に隣り合う位置に、四端子型のチップコンデンサである第一コンデンサ１４０及び八端子型のチップコンデンサである第一コンデンサ２４０を備える。
第一コンデンサ１４０は、第一電源７１から第一直流電圧が入力される二つの第一電源端子１４２、及び、接地される二つの第一グランド端子１４１を有する。第一コンデンサ２４０は、第一電源７１から第一直流電圧が入力される四つの第一電源端子２４２、及び、接地される四つの第一グランド端子２４１を有する。
本変形例においても、第一グランド端子１４１及び２４１から第一電子部品３０までの距離は、第一電源端子１４２及び２４２から第一電子部品３０までの距離以下である。本変形例のように、第一コンデンサ１４０及び２４０がそれぞれ複数の第一グランド端子１４１及び２４１を有する場合には、複数の第一グランド端子１４１及び２４１のそれぞれ半数以上から第一電子部品３０までの距離が、第一電源端子１４２及び２４２から第一電子部品３０までの距離以下であればよい。
本発明は、半導体集積回路などを含む電子部品が実装された実装基板を用いる電子機器に有用である。特に、小型化及び薄型化が要求される表示装置などの電子機器において用いられるのに最適である。
２、４ 破線枠
１０、１０ａ 実装基板
２０ 基板
２３ｖ、２４ｖ、２５ｖ ビア配線
２４ｇ、２４ｐ、２６ｇ、２６ｐ、２７ｐ、２９ｐ 配線パターン
３０ 第一電子部品
３１ 第一半田ボール
３１ｇ 第一グランドボール
３１ｐ 第一電源ボール
４０、１４０、２４０ 第一コンデンサ
４１、１４１、２４１ 第一グランド端子
４２、１４２、２４２ 第一電源端子
５０ 第二電子部品
５１ 第二半田ボール
５１ｇ 第二グランドボール
５１ｐ 第二電源ボール
６０ 第二コンデンサ
６１ 第二グランド端子
６２ 第二電源端子
７１ 第一電源
７２ 第二電源
７３ 第三電源
８０ 第三コンデンサ
８１ 第三グランド端子
８２ 第三電源端子

Claims (4)

  1. 基板と、
    複数の第一半田ボールを有し、前記基板の一方の主面に前記複数の第一半田ボールにおいて実装される第一電子部品であって、前記複数の第一半田ボールのうちの一つの第一半田ボールは、三つの第一半田ボールに囲まれる位置に配置される第一電子部品と、
    第一電源から第一直流電圧が入力される第一電源端子、及び、接地される第一グランド端子を有し、前記基板の前記一方の主面における前記第一電子部品に隣り合う位置に実装される第一コンデンサと、
    複数の第二半田ボールを有し、前記基板の前記一方の主面に前記複数の第二半田ボールにおいて実装される第二電子部品であって、前記複数の第二半田ボールの各々は、前記複数の第二半田ボールのうち三つの第二半田ボールに囲まれない位置に配置される第二電子部品と、
    第二電源から第二直流電圧が入力される第二電源端子、及び、接地される第二グランド端子を有し、前記基板の前記一方の主面における前記第二電子部品に隣り合う位置に実装される第二コンデンサとを備え、
    前記複数の第一半田ボールは、前記第一グランド端子に接続される第一グランドボールと、前記第一電源端子に接続される第一電源ボールとを含み、
    前記複数の第二半田ボールは、前記第二グランド端子に接続される第二グランドボールと、前記第二電源端子に接続される第二電源ボールとを含み、
    前記第一グランド端子から前記第一電子部品までの距離は、前記第一電源端子から前記第一電子部品までの距離より小さく、
    前記第二電源端子から前記第二電子部品までの距離は、前記第二グランド端子から前記第二電子部品までの距離より小さい
    実装基板。
  2. 基板と、
    複数の第一半田ボールを有し、前記基板の一方の主面に前記複数の第一半田ボールにおいて実装される第一電子部品であって、前記複数の第一半田ボールのうちの一つの第一半
    田ボールは、三つの第一半田ボールに囲まれる位置に配置される第一電子部品と、
    第一電源から第一直流電圧が入力される第一電源端子、及び、接地される第一グランド端子を有し、前記基板の前記一方の主面における前記第一電子部品に隣り合う位置に実装される第一コンデンサと、
    複数の第二半田ボールを有し、前記基板の前記一方の主面に前記複数の第二半田ボールにおいて実装される第二電子部品であって、前記複数の第二半田ボールの各々は、前記複数の第二半田ボールのうち三つの第二半田ボールに囲まれない位置に配置される第二電子部品と、
    第二電源から第二直流電圧が入力される第二電源端子、及び、接地される第二グランド端子を有し、前記基板の前記一方の主面における前記第二電子部品に隣り合う位置に実装される第二コンデンサとを備え、
    前記複数の第一半田ボールは、前記第一グランド端子に接続される第一グランドボールと、前記第一電源端子に接続される第一電源ボールとを含み、
    前記第一グランドボールは、前記複数の第一半田ボールのうちの三つの第一半田ボールに囲まれる位置に配置され、
    前記複数の第二半田ボールは、前記第二グランド端子に接続される第二グランドボールと、前記第二電源端子に接続される第二電源ボールとを含み、
    前記第一グランド端子から前記第一電子部品までの距離は、前記第一電源端子から前記第一電子部品までの距離より小さく、
    前記第二電源端子から前記第二電子部品までの距離は、前記第二グランド端子から前記第二電子部品までの距離より小さい
    実装基板。
  3. 前記第一グランド端子と前記第一グランドボールとを接続する配線のうち、前記基板の前記一方の主面に平行な部分は、一つの平面内において最短距離で接続される
    請求項１又は２に記載の実装基板。
  4. 前記第一グランド端子と前記第一グランドボールとは、前記基板の前記一方の主面に配置された配線パターンによって接続される
    請求項１〜３のいずれか１項に記載の実装基板。
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