JP2005302942A - 多層配線基板及びその製造方法 - Google Patents
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Abstract
【解決手段】 セラミックシートを積層すると共に内部導体11〜18を内蔵した基板本体2に被保護素子(IC)30を実装し、該被保護素子30と電気的に接続されて該被保護素子30が静電気により破壊されるのを防止するための静電気対策部(静電気対策素子35と静電気対策回路36)を備えた多層配線基板。この静電気対策部は、基板本体2に実装されて容量成分、インダクタンス成分及び/又は抵抗成分を生じさせる静電気対策素子35と、基板本体2の内部に設けられて容量成分、インダクタンス成分及び/又は抵抗成分を生じさせる静電気対策回路36(内部導体11,12)とからなる。
【選択図】 図1
Description
(a)セラミックシートを積層すると共に内部導体を内蔵した基板本体に被保護素子を実装し、該被保護素子と電気的に接続されて該被保護素子が静電気により破壊されるのを防止するための静電気対策部を備えた多層配線基板であって、
(b)前記静電気対策部は、前記基板本体に実装されて容量成分、インダクタンス成分及び/又は抵抗成分を生じさせる静電気対策素子と、前記基板本体の内部に設けられて容量成分、インダクタンス成分及び/又は抵抗成分を生じさせる静電気対策回路とを備えたこと、
を特徴とする。
(c)セラミックシートを積層すると共に内部導体を内蔵した基板本体に被保護素子を実装し、該被保護素子と電気的に接続されて該被保護素子が静電気により破壊されるのを防止するための静電気対策部を備えた多層配線基板の製造方法であって、
(d)被保護素子を実装するための第1ランド及び容量成分、インダクタンス成分及び/又は抵抗成分を生じさせる静電気対策素子を実装するための第2ランドが積層体の表面に形成されると共に、容量成分、インダクタンス成分及び/又は抵抗成分を生じさせる静電気対策回路が積層体の内部に形成されるように、導体パターンが形成されたセラミックグリーンシートを積層して積層体を得る第1工程と、
(e)前記積層体を焼成して基板本体を得る第2工程と、
(f)前記基板本体の所定位置に前記被保護素子を設けて前記第1ランドに電気的に接続する第3工程と、
(g)前記基板本体の所定位置に前記静電気対策素子を設けて前記第2ランドにリフローはんだ実装する第4工程と、
を備えたことを特徴とする。
図1に、本発明に係る多層配線基板の一例を示す。この多層配線基板1は、複数枚のセラミックシートを積層すると共に内部導体11,12,13,14,15,16,17,18を内蔵した基板本体2のキャビティ3に被保護素子(IC)30を実装して樹脂4で封止し、該被保護素子30と電気的に接続されて該被保護素子30が静電気により破壊されるのを防止するための静電気対策部(静電気対策素子35と静電気対策回路36とからなる)を備えている。さらに、基板本体2の両端下部には外部電極37,37が形成されている。
図2に示す第1例は、静電気対策素子35及び静電気対策回路36が、それぞれ、容量成分を備えたコンデンサとして構成され、互いに並列に接続されている。そして、静電気対策素子35及び静電気対策回路36の一端が被保護素子30のドレインに接続されている。静電気対策素子35はランド21,22上に実装されている。
なお、本発明に係る多層配線基板及びその製造方法は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができる。
2…基板本体
3…キャビティ
11〜18…内部導体
21〜25…ランド
30…被保護素子(IC)
31,32…ワイヤ
35,35a,35b…静電気対策素子
36,36a,36b…静電気対策回路
Claims (6)
- セラミックシートを積層すると共に内部導体を内蔵した基板本体に被保護素子を実装し、該被保護素子と電気的に接続されて該被保護素子が静電気により破壊されるのを防止するための静電気対策部を備えた多層配線基板であって、
前記静電気対策部は、前記基板本体に実装されて容量成分、インダクタンス成分及び/又は抵抗成分を生じさせる静電気対策素子と、前記基板本体の内部に設けられて容量成分、インダクタンス成分及び/又は抵抗成分を生じさせる静電気対策回路とを備えたこと、
を特徴とする多層配線基板。 - 前記基板本体の表面にはランドが形成されており、前記静電気対策部は前記被保護素子と該ランドとの回路上に形成されていることを特徴とする請求項1に記載の多層配線基板。
- 前記静電気対策回路は容量成分又はインダクタンス成分を生じさせるものであり、前記静電気対策素子に対して前記静電気対策回路のうち容量成分を生じさせる回路は並列に接続され、インダクタンス成分を生じさせる回路は直列に接続されていることを特徴とする請求項1又は請求項2に記載の多層配線基板。
- 前記静電気対策回路は容量成分又はインダクタンス成分を生じさせるものであり、前記静電気対策素子に対して前記静電気対策回路のうち容量成分を生じさせる回路は直列に接続され、インダクタンス成分を生じさせる回路は並列に接続されていることを特徴とする請求項1又は請求項2に記載の多層配線基板。
- 前記静電気対策回路は、前記静電気対策部の容量成分、インダクタンス成分及び/又は抵抗成分の一部を構成する成分を生じさせるものであることを特徴とする請求項1、請求項2、請求項3又は請求項4に記載の多層配線基板。
- セラミックシートを積層すると共に内部導体を内蔵した基板本体に被保護素子を実装し、該被保護素子と電気的に接続されて該被保護素子が静電気により破壊されるのを防止するための静電気対策部を備えた多層配線基板の製造方法であって、
被保護素子を実装するための第1ランド及び容量成分、インダクタンス成分及び/又は抵抗成分を生じさせる静電気対策素子を実装するための第2ランドが積層体の表面に形成されると共に、容量成分、インダクタンス成分及び/又は抵抗成分を生じさせる静電気対策回路が積層体の内部に形成されるように、導体パターンが形成されたセラミックグリーンシートを積層して積層体を得る第1工程と、
前記積層体を焼成して基板本体を得る第2工程と、
前記基板本体の所定位置に前記被保護素子を設けて前記第1ランドとワイヤボンディングによって電気的に接続する第3工程と、
前記基板本体の所定位置に前記静電気対策素子を設けて前記第2ランドにリフローはんだ実装する第4工程と、
を備えたことを特徴とする多層配線基板の製造方法。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010177646A (ja) * | 2009-02-02 | 2010-08-12 | Denso Corp | センサ信号処理回路基板 |
WO2011083753A1 (ja) * | 2010-01-08 | 2011-07-14 | 大日本印刷株式会社 | 電子部品 |
WO2013084437A1 (ja) * | 2011-12-09 | 2013-06-13 | 日本特殊陶業株式会社 | 発光素子搭載用配線基板 |
US8693157B2 (en) | 2008-05-08 | 2014-04-08 | Murata Manufacturing Co., Ltd. | Substrate including an ESD protection function |
US10712215B2 (en) | 2015-12-24 | 2020-07-14 | Denso Corporation | Detection device and torque sensor |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05267497A (ja) * | 1992-03-23 | 1993-10-15 | Japan Radio Co Ltd | 電子部品パッケージ |
JPH1117483A (ja) * | 1997-06-26 | 1999-01-22 | Sumitomo Metal Ind Ltd | 積層lc型ノイズフィルタとその製造方法 |
JP2000058381A (ja) * | 1998-08-13 | 2000-02-25 | Murata Mfg Co Ltd | コンデンサ内蔵多層基板 |
JP2000349558A (ja) * | 1999-06-04 | 2000-12-15 | Murata Mfg Co Ltd | 周波数逓倍器 |
JP2001035960A (ja) * | 1999-07-21 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置および製造方法 |
JP2003101239A (ja) * | 2001-09-27 | 2003-04-04 | Kyocera Corp | 多層配線基板 |
JP2003234595A (ja) * | 2003-02-07 | 2003-08-22 | Denso Corp | 電磁波シールド型半導体装置 |
JP2004023074A (ja) * | 2002-06-20 | 2004-01-22 | Murata Mfg Co Ltd | 回路基板装置及びその製造方法 |
-
2004
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Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05267497A (ja) * | 1992-03-23 | 1993-10-15 | Japan Radio Co Ltd | 電子部品パッケージ |
JPH1117483A (ja) * | 1997-06-26 | 1999-01-22 | Sumitomo Metal Ind Ltd | 積層lc型ノイズフィルタとその製造方法 |
JP2000058381A (ja) * | 1998-08-13 | 2000-02-25 | Murata Mfg Co Ltd | コンデンサ内蔵多層基板 |
JP2000349558A (ja) * | 1999-06-04 | 2000-12-15 | Murata Mfg Co Ltd | 周波数逓倍器 |
JP2001035960A (ja) * | 1999-07-21 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置および製造方法 |
JP2003101239A (ja) * | 2001-09-27 | 2003-04-04 | Kyocera Corp | 多層配線基板 |
JP2004023074A (ja) * | 2002-06-20 | 2004-01-22 | Murata Mfg Co Ltd | 回路基板装置及びその製造方法 |
JP2003234595A (ja) * | 2003-02-07 | 2003-08-22 | Denso Corp | 電磁波シールド型半導体装置 |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8693157B2 (en) | 2008-05-08 | 2014-04-08 | Murata Manufacturing Co., Ltd. | Substrate including an ESD protection function |
JP2010177646A (ja) * | 2009-02-02 | 2010-08-12 | Denso Corp | センサ信号処理回路基板 |
WO2011083753A1 (ja) * | 2010-01-08 | 2011-07-14 | 大日本印刷株式会社 | 電子部品 |
JP2011159961A (ja) * | 2010-01-08 | 2011-08-18 | Dainippon Printing Co Ltd | 電子部品 |
CN102726129A (zh) * | 2010-01-08 | 2012-10-10 | 大日本印刷株式会社 | 电子器件 |
US9066422B2 (en) | 2010-01-08 | 2015-06-23 | Dai Nippon Printing Co., Ltd. | Electronic component |
WO2013084437A1 (ja) * | 2011-12-09 | 2013-06-13 | 日本特殊陶業株式会社 | 発光素子搭載用配線基板 |
US10712215B2 (en) | 2015-12-24 | 2020-07-14 | Denso Corporation | Detection device and torque sensor |
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