JP2004172184A - クロック信号伝達回路 - Google Patents
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Abstract
【課題】与えられるクロック信号の周波数に応じて、動作速度と消費電力とを適切にしつつクロック信号を伝達する。
【解決手段】クロックジェネレータ１０ａは第１クロック信号及び第２クロック信号のいずれか一方を出力する。第２クロック信号は第１クロック信号よりも周波数が高い。セレクタ８１ａは制御信号ＣＮＴＬ１の制御のもと、クロックジェネレータ１０ａから第１クロック信号が出力された場合にはこれをクロック伝達配線４２に与え、第２クロック信号が出力された場合にはこれをクロック伝達配線４１に与える。クロック伝達配線４１はクロック伝達配線４２よりも幅が広い。セレクタ８２ａは制御信号ＣＮＴＬ１の制御のもと、クロック伝達配線４１，４２のいずれか一方を外部に接続する。
【選択図】 図１
【解決手段】クロックジェネレータ１０ａは第１クロック信号及び第２クロック信号のいずれか一方を出力する。第２クロック信号は第１クロック信号よりも周波数が高い。セレクタ８１ａは制御信号ＣＮＴＬ１の制御のもと、クロックジェネレータ１０ａから第１クロック信号が出力された場合にはこれをクロック伝達配線４２に与え、第２クロック信号が出力された場合にはこれをクロック伝達配線４１に与える。クロック伝達配線４１はクロック伝達配線４２よりも幅が広い。セレクタ８２ａは制御信号ＣＮＴＬ１の制御のもと、クロック伝達配線４１，４２のいずれか一方を外部に接続する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明はクロック信号を伝達する技術に関する。
【０００２】
【従来の技術】
複数の動作周波数モードを有する集積回路は、想定される最大の動作周波数でも動作が可能となるように設計される。集積回路に対しては、その動作が依拠するクロック信号の周波数が高い程、高速動作が要求され、消費電力は高くなる傾向にある。よって当該集積回路としては高速動作に応える構成を備えているものの、これに与えられるクロック信号の周波数が低い場合には、不要に大きな電力が消費されてしまう。
【０００３】
そこで、与えられたクロック信号の周波数に応じて選択的に動作する複数のバッファを用いて、クロック信号を伝達する技術が提案されている。例えば特許文献１においてかかる技術が例示されている。
【０００４】
【特許文献１】
特開平１０−２０９２８４号公報
【０００５】
【発明が解決しようとする課題】
一方、クロック信号を伝達するための配線（以下「クロック伝達配線」と称す）は、周波数が高いクロック信号を伝達する場合に対応できるように、配線抵抗を低下させるべく広い幅を有している。更に、他の配線からのクロストークノイズの影響を伝達配線に与えにくくするためには、伝達配線の周囲にシールド配線を別途に設け、これに固定電位を与えることが望まれる。
【０００６】
しかしながら、周波数が低いクロック信号に対応して動作するバッファの駆動能力は、消費電力を低減するために低く押さえられている。よって当該バッファが周波数の低いクロック信号を伝達配線に与える場合、配線容量が不要に大きく無駄な電力を消費してしまう。
【０００７】
本発明はかかる問題点に鑑みてなされたもので、与えられるクロック信号の周波数に応じて、動作速度と消費電力とを適切にしつつクロック信号を伝達する技術を提供するものである。
【０００８】
【課題を解決するための手段】
この発明にかかるクロック信号伝達回路は、第１周波数を有する第１クロック信号と、前記第１周波数よりも高い第２周波数を有する第２クロック信号とが選択的に与えられる。そして、第１クロック伝達配線と、前記第１クロック伝達配線よりも幅が広い第２クロック伝達配線とを備える。第１クロック伝達配線には、前記第１クロック信号が伝達して前記第２クロック信号が伝達しない。第２クロック伝達配線とには、前記第２クロック信号が伝達して前記第１クロック信号が伝達しない。
【０００９】
【発明の実施の形態】
クロック信号の伝達には、一般的にクロック伝達配線及びこれに介在してクロック信号を中継するインバータが用いられる。よって本発明ではクロック信号が反転されて得られる信号の伝達や、クロック信号において方向が異なる２つの遷移（即ち立ち上がり及び立ち下がり）の伝達をもクロック信号の伝達として取り扱う。
【００１０】
実施の形態１．
図１は本発明の実施の形態１の構成を示す回路図である。クロックジェネレータ１０ａは、第１周波数を有する第１クロック信号と、第２周波数を有する第２クロック信号とを選択的に出力する。但し第２周波数の方が第１周波数よりも高く設定される。第１クロック信号及び第２クロック信号のいずれか出力された方が、クロック出力配線４９に出力クロックとして与えられる。
【００１１】
クロック出力配線４９に与えられたクロック信号は、書き込み許可信号ＷＥと共にＮＡＮＤゲート５３に与えられる。ＮＡＮＤゲート５３の出力は論理素子２０のクロック入力端に与えられ、論理素子２０の書き込み動作を制御する。
【００１２】
クロック信号伝達回路はクロック伝達配線４１，４２を備えている。後述するセレクタ８１ａの機能により、クロック伝達配線４２には第１クロック信号が伝達するが、第２クロック信号が伝達しない。逆にクロック伝達配線４１には第２クロック信号が伝達するが、第１クロック信号が伝達しない。そしてクロック伝達配線４２よりもクロック伝達配線４１の方が幅が広い。かかる幅の相違は、図１において、クロック伝達配線４１を描く線がクロック伝達配線４２を描く線よりも太いことで表されている。
【００１３】
周波数の低い第１クロック信号を伝達する場合には、幅が広くて配線容量が不要に大きなクロック伝達配線４１ではなく、クロック伝達配線４１よりも幅が狭く配線容量が小さなクロック伝達配線４２を採用する。これにより、無駄な電力を消費することなく第１クロック信号を伝達することができる。逆に周波数の高い第２クロック信号を伝達する場合には、幅が狭くて配線抵抗が高いクロック伝達配線４２ではなく、クロック伝達配線４２よりも幅が広いクロック伝達配線４１を採用する。これにより、波形の歪みを大きくすることなく第２クロック信号を伝達することができる。
【００１４】
クロック信号伝達回路は、クロック伝達配線４２中に介在して第１クロック信号の伝達を中継する中継インバータ６２と、クロック伝達配線４１中に介在して第２クロック信号の伝達を中継する中継インバータ６１を更に備える。これらはそれぞれ第１クロック信号及び第２クロック信号に対するバッファとして機能する。第２クロック信号の方が第１クロック信号よりも周波数が高いので、中継インバータ６１の方が、中継インバータ６２よりも電流駆動能力が高いことが望ましい。かかる電流駆動能力の差は、図１において、中継インバータ６１を描く線が中継インバータ６２を描く線よりも太いことで表されている。
【００１５】
クロック信号伝達回路はセレクタ８１ａを更に備える。セレクタ８１ａはクロックジェネレータ１０ａの出力と制御信号ＣＮＴＬ１とを入力し、クロック伝達配線４２，４１にそれぞれ第１クロック信号及び第２クロック信号を出力する。制御信号ＣＮＴＬ１はクロックジェネレータ１０ａから第１クロック信号及び第２クロック信号が出力される場合に、それぞれ二値論理“Ｌ”，“Ｈ”を採る。例えば制御信号ＣＮＴＬ１は外部からクロックジェネレータ１０ａに入力して、クロックジェネレータ１０ａが第１クロック信号及び第２クロック信号のいずれを出力するかを設定する。あるいは例えば制御信号ＣＮＴＬ１はクロックジェネレータ１０ａによって、クロックジェネレータ１０ａが第１クロック信号及び第２クロック信号のいずれを出力するかに基づいて生成される。
【００１６】
セレクタ８１ａは例えば論理ゲート５１ａ，５２ａを有している。論理ゲート５１ａはクロックジェネレータ１０ａの出力と制御信号ＣＮＴＬ１との論理積の反転をクロック伝達配線４１の一端に与える。論理ゲート５２ａはクロックジェネレータ１０ａの出力と制御信号ＣＮＴＬ１の反転との論理積の反転をクロック伝達配線４２の一端に与える。例えばセレクタ８１ａは、制御信号ＣＮＴＬ１の反転を出力するインバータ６３ａを更に有する。
【００１７】
制御信号ＣＮＴＬ１が論理“Ｌ”を採る場合には、クロックジェネレータ１０ａが第１クロック信号を出力している。よって論理ゲート５２ａはクロック伝達配線４２へ第１クロック信号の反転を出力する。一方、論理ゲート５１ａは論理“Ｈ”に対応した電位を出力する。これにより、クロック伝達配線４１の電位は固定される。
【００１８】
制御信号ＣＮＴＬ１が論理“Ｈ”を採る場合には、クロックジェネレータ１０ａが第２クロック信号を出力している。よって論理ゲート５１ａはクロック伝達配線４１へ第２クロック信号の反転を出力する。一方、論理ゲート５２ａは論理“Ｈ”に対応した電位を出力する。これにより、クロック伝達配線４２の電位は固定される。
【００１９】
以上のようにしてクロックジェネレータ１０ａから第１クロック信号が出力された場合には第１クロック信号はクロック伝達配線４１には伝達せず、クロック伝達配線４２に伝達する。逆に、クロックジェネレータ１０ａから第２クロック信号が出力された場合には第２クロック信号はクロック伝達配線４２には伝達せず、クロック伝達配線４１に伝達する。
【００２０】
セレクタ８１ａが上述の機能を果たすべく、論理ゲート５１ａは論理ゲート５２ａよりも電流駆動能力が高いことが望ましい。かかる電流駆動能力の差は、図１において、論理ゲート５１ａを描く線が論理ゲート５２ａを描く線よりも太いことで表されている。
【００２１】
クロック信号伝達回路はセレクタ８２ａを更に備える。セレクタ８２ａに制御信号ＣＮＴＬ１を与えるため、セレクタ８１ａ，８２ａを結ぶ制御配線９１が設けられる。セレクタ８２ａは制御信号ＣＮＴＬ１の値に基づいて、クロック伝達配線４１，４２のいずれか一方に与えられたクロック信号を出力クロックとしてクロック出力配線４９に与える。
【００２２】
例えばセレクタ８２ａはトランスミッションゲート７１，７２とインバータ６４とを備える。インバータ６４は制御信号ＣＮＴＬ１の反転を出力する。トランスミッションゲート７１，７２のいずれもがＮＭＯＳトランジスタとＰＭＯＳトランジスタの並列接続を有している。制御信号ＣＮＴＬ１は、トランスミッションゲート７１のＮＭＯＳトランジスタのゲート及びトランスミッションゲート７２のＰＭＯＳトランジスタのゲートに与えられる。また制御信号ＣＮＴＬ１の反転は、トランスミッションゲート７１のＰＭＯＳトランジスタのゲート及びトランスミッションゲート７２のＮＭＯＳトランジスタのゲートに与えられる。
【００２３】
トランスミッションゲート７１，７２の一端にはそれぞれクロック伝達配線４１，４２が接続される。またトランスミッションゲート７１，７２の他端には共通してクロック出力配線４９が接続される。従って制御信号ＣＮＴＬ１に“Ｈ”が与えられた場合にはクロック伝達配線４１とクロック出力配線４９とが導通し、制御信号ＣＮＴＬ１に“Ｌ”が与えられた場合にはクロック伝達配線４２とクロック出力配線４９とが導通する。よってクロックジェネレータ１０ａが第１クロック信号と第２クロック信号のいずれを出力しても、これがＮＡＮＤゲート５３に与えられる。
【００２４】
クロック伝達配線４２には第１クロック信号が伝達するが、第２クロック信号が伝達しない。逆にクロック伝達配線４１には第２クロック信号が伝達するが、第１クロック信号が伝達しない。第１クロック信号がクロック伝達配線４２を伝達する場合にはクロック伝達配線４１の電位が固定され、第２クロック信号がクロック伝達配線４１を伝達する場合にはクロック伝達配線４２の電位が固定される。よって電位が固定されたクロック伝達配線４１は第１クロック信号を伝達するクロック伝達配線４２に対して、また電位が固定されたクロック伝達配線４２は第２クロック信号を伝達するクロック伝達配線４１に対して、それぞれシールド配線として機能させることができる。
【００２５】
更に、クロックジェネレータ１０ａが第１クロック信号と第２クロック信号のいずれを出力する場合であっても、制御信号ＣＮＴＬ１の論理はそれぞれ“Ｌ”、“Ｈ”に固定されており、従って制御配線９１の電位も固定されるので、これもシールド配線として機能させることができる。
【００２６】
図２は中継インバータ６１，６２の近傍における配線構造を模式的に示す平面図である。ここでは半導体基板の表層がｐ型である場合を例示している。中継インバータ６１，６２のいずれもがそれぞれ、１個のＰＭＯＳトランジスタと１個のＮＭＯＳトランジスタの直列接続を有している。中継インバータ６１を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの両方のゲートとして機能するポリシリコンゲート６１ｇ、及び中継インバータ６２を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの両方のゲートとして機能するポリシリコンゲート６２ｇは、いずれも図中の上下方向に延びて設けられている。
【００２７】
一対のｎ型不純物層６１ｎｄ，６１ｎｓは、中継インバータ６１を構成するＮＭＯＳトランジスタのそれぞれドレイン、ソースに相当し、ポリシリコンゲート６１ｇの一部を平面視上で挟みつつ図中の上下方向に延在している。
【００２８】
一対のｎ型不純物層６２ｎｄ，６２ｎｓは、中継インバータ６２を構成するＮＭＯＳトランジスタのそれぞれドレイン、ソースに相当し、ポリシリコンゲート６２ｇの一部を平面視上で挟みつつ図中の上下方向に延在している。但しｎ型不純物層６２ｎｓは、ｎ型不純物層６１ｎｓとしても機能している。
【００２９】
一対のｐ型不純物層６１ｐｄ，６１ｐｓは、中継インバータ６１を構成するＰＭＯＳトランジスタのそれぞれドレイン、ソースに相当し、ポリシリコンゲート６１ｇの一部を平面視上で挟みつつ図中の上下方向に延在している。
【００３０】
一対のｐ型不純物層６２ｐｄ，６２ｐｓは、中継インバータ６２を構成するＰＭＯＳトランジスタのそれぞれドレイン、ソースに相当し、ポリシリコンゲート６２ｇの一部を平面視上で挟みつつ図中の上下方向に延在している。但しｐ型不純物層６２ｐｓは、ｎ型不純物層６１ｐｓとしても機能している。
【００３１】
中継インバータ６１，６２を構成する２つのＰＭＯＳトランジスタはｎウェル領域において形成され、当該ｎウェル領域は平面視上、絶縁領域１０１に囲まれる。
【００３２】
中継インバータ６１の電流駆動能力を中継インバータ６２の電流動能力よりも高めるため、ｎ型不純物層６１ｎｄはｎ型不純物層６２ｎｄよりも、ｐ型不純物層６１ｐｄはｐ型不純物層６２ｐｄよりも、それぞれ長く設けられている。
【００３３】
上層配線として、図中の左右方向に沿って制御配線９１、クロック伝達配線４１，４２が、この順に並んで敷設されている。上層配線は例えば金属配線である。
【００３４】
上層配線と、ｎ型不純物層６１ｎｄ，６１ｎｓ（６２ｎｓ），６２ｎｄ、ｐ型不純物層６１ｐｄ，６１ｐｓ（６２ｐｓ），６２ｐｄ及びポリシリコンゲート６１ｇ，６２ｇとの間には、下層配線が敷設されている。下層配線は例えば金属配線である。
【００３５】
下層配線として図中の左右方向に沿って電源配線９０，９９が敷設されている。電源配線９９は論理“Ｌ”に対応する電位、例えば接地電位ＧＮＤを中継インバータ６１，６２に与える。電源配線９０は論理“Ｈ”に対応する電位、例えば正の電位ＶＤＤを中継インバータ６１，６２に与える。
【００３６】
また他の下層配線として、配線１０２〜１０５が敷設されている。配線１０２は中継インバータ６１から出力する側のクロック伝達配線４１をｎ型不純物層６１ｎｄとｐ型不純物層６１ｐｄとに接続し、配線１０３は中継インバータ６１に入力する側のクロック伝達配線４１をポリシリコンゲート６１ｇに接続し、配線１０４は中継インバータ６２から出力する側のクロック伝達配線４２をｎ型不純物層６２ｎｄとｐ型不純物層６２ｐｄとに接続し、配線１０５は中継インバータ６２に入力する側のクロック伝達配線４２をポリシリコンゲート６２ｇに接続する。
【００３７】
なお、図では繁雑を避けるため、上層配線、下層配線、ポリシリコンゲートが相互に重なる場合であっても隠れ線は採用していない。但しポリシリコンゲートが半導体基板や不純物層において生じている境界線を隠している場合には、当該境界線の図示を行っていない。また、層の高さ（即ち半導体基板からの距離）が異なる各部位間での接続は、×印を□で囲んで示している。
【００３８】
クロック伝達配線４１，４２はそれぞれ中継インバータ６１，６２によって途中で中継されている。これに対して制御配線９１は、図中においてはいずれの部位とも接続されていない。
【００３９】
このようにして、制御配線９１は、クロック伝達配線４２と共にクロック伝達配線４１を挟んで敷設されている。よって第２クロック信号がクロック伝達配線４１を伝達する場合には、クロック伝達配線４２の電位も制御配線９１の電位も固定されているので、クロック伝達配線４１は両側からシールドされることになる。よって別途にシールド配線を敷設する必要がない。
【００４０】
あるいは制御配線９１は、クロック伝達配線４１と共にクロック伝達配線４２を挟んで敷設されてもよい。その場合には第１クロック信号がクロック伝達配線４２を伝達する場合にクロック伝達配線４２は両側からシールドされることになる。
【００４１】
図３は本実施の形態の第１の変形の構造を模式的に示す平面図である。図２に示された構造に対して、上層配線としてシールド配線９３を追加して敷設した構造が示されている。ここではシールド配線９３は電源配線９９と接続されており、固定電位として接地電位ＧＮＤが供給されている場合が例示されている。あるいはシールド配線９３は電源配線９０と接続されて、固定電位として正の電位ＶＤＤが供給されてもよい。
【００４２】
シールド配線９３はクロック伝達配線４１，４２に関して制御配線９１と反対側に設けることが望ましい。つまり制御配線９１と共にクロック伝達配線４１，４２を挟む位置にシールド配線を敷設することが望ましい。かかる構造を採用することにより、クロック伝達配線４１，４２のいずれもが両側からシールドされることになる。
【００４３】
図４は本実施の形態の第２の変形を示す回路図である。図１に示された構造に対して、クロックジェネレータ１０ａをクロックジェネレータ１０ｂに、セレクタ８１ａ，８２ａをセレクタ８１ｂ，８２ｂに、それぞれ置換した構成となっている。更にクロック伝達配線４０と、クロック伝達配線４０に介在してクロック信号を中継するインバータ６０とが付加されている。また制御信号ＣＮＴＬ１の他にも制御信号ＣＮＴＬ２がセレクタ８１ｂ，８２ｂに与えられ、これを伝達する制御配線９２も付加されている。
【００４４】
クロックジェネレータ１０ｂは第１クロック信号及び第２クロック信号のみならず、第２クロック信号よりも更に周波数が高い第３クロック信号をも択一的に出力する。クロックジェネレータ１０ｂが第１クロック信号乃至第３クロック信号のいずれを出力するかは、制御信号ＣＮＴＬ１，ＣＮＴＬ２が相まって構成する論理と対応している。即ち、制御信号ＣＮＴＬ１，ＣＮＴＬ２が“ＬＨ”，“ＨＨ”を採る場合にはクロックジェネレータ１０ｂはそれぞれ第１クロック信号及び第２クロック信号を出力し、制御信号ＣＮＴＬ１，ＣＮＴＬ２が“ＨＬ”を採る場合にはクロックジェネレータ１０ｂは第３クロック信号を出力する。
【００４５】
セレクタ８１ｂは例えば論理ゲート５０，５１ｂ，５２ｂを有している。論理ゲート５０はクロックジェネレータ１０ｂの出力と、制御信号ＣＮＴＬ１と、制御信号ＣＮＴＬ２の反転との論理積の反転をクロック伝達配線４０に与える。論理ゲート５１ｂはクロックジェネレータ１０ｂの出力と、制御信号ＣＮＴＬ１と、制御信号ＣＮＴＬ２との論理積の反転をクロック伝達配線４１に与える。論理ゲート５２ｂはクロックジェネレータ１０ｂの出力と、制御信号ＣＮＴＬ２と、制御信号ＣＮＴＬ１の反転との論理積の反転をクロック伝達配線４２に与える。例えばセレクタ８１ａは、制御信号ＣＮＴＬ１の反転を出力するインバータ６３ｂ、制御信号ＣＮＴＬ２の反転を出力するインバータ６３ｃを更に有する。
【００４６】
クロックジェネレータ１０ｂから第１クロック信号が出力された場合には第１クロック信号はクロック伝達配線４０，４１には伝達せず、クロック伝達配線４２に伝達する。クロックジェネレータ１０ｂから第２クロック信号が出力された場合には第２クロック信号はクロック伝達配線４０，４２には伝達せず、クロック伝達配線４１に伝達する。クロックジェネレータ１０ｂから第３クロック信号が出力された場合には第３クロック信号はクロック伝達配線４１，４２には伝達せず、クロック伝達配線４０に伝達する。
【００４７】
セレクタ８１ｂが上述の機能を果たすべく、論理ゲート５１ｂは論理ゲート５２ｂよりも、更に論理ゲート５０は論理ゲート５１ａよりも、それぞれ電流駆動能力が高いことが望ましい。かかる電流駆動能力の差は、図４において、論理ゲート５１ｂを描く線が論理ゲート５２ｂを描く線よりも、論理ゲート５０を描く線が論理ゲート５１ｂを描く線よりも、それぞれ太いことで表されている。
【００４８】
セレクタ８２ｂには、制御信号ＣＮＴＬ１が伝達される制御配線９１の他、制御信号ＣＮＴＬ２を与えるためにセレクタ８１ｂ，８２ｂを結ぶ制御配線９２が設けられる。セレクタ８２ｂは制御信号ＣＮＴＬ１，ＣＮＴＬ２の値に基づいて、クロック伝達配線４０，４１，４２のいずれか一方に与えられたクロック信号を出力クロックとしてクロック出力配線４９に与える。
【００４９】
以上のように複数の制御配線９１，９２が設けられる場合には、これらがクロック伝達配線４０，４１，４２を挟む用に敷設されることが望ましい。制御信号ＣＮＴＬ１，ＣＮＴＬ２の値が切り替えられてクロックジェネレータ１０ｂから出力されるクロック信号が切り替えられる過渡的な場合を除き、制御配線９１，９２に与えられる電位は固定されている。よって制御配線９１，９２はクロック伝達配線４０，４１，４２を周囲からシールドする機能を果たすからである。
【００５０】
実施の形態２．
図５は本発明の実施の形態２の構成を示す回路図であり、図１に示された構成において、第１クロック信号及び第２クロック信号を分配する構成が付加されている。
【００５１】
第１クロック伝達配線群２０１は図１に示されたクロック伝達配線４２及びこれに介在して第１クロック信号を中継する中継インバータ６２、クロック伝達配線４１及びこれに介在して第２クロック信号を中継する中継インバータ６１、制御配線９１を有している。第１クロック伝達配線群２０１はクロック伝達網２１，２２に接続されている。図５では簡単のために網の細かい部分は省略し、最も外側の形状（ここではリング）を示している。
【００５２】
クロック伝達網２２，２１はそれぞれ第１クロック信号及び第２クロック信号を複数のセルに分配する機能を果たす。クロック伝達網２１はクロック伝達網２２よりも配線の幅が広い。かかる幅の相違は、図１と同様に図５でも、描かれた線の太さの相違で表されている。
【００５３】
図５においてはクロック伝達網２１，２２のいずれにも接続されるセル２ａが一つ例示されているが、実際にはセル２ａはクロック伝達網２１，２２のいずれにも接続されて複数設けられる。
【００５４】
セル２ａは、実施の形態１において図１を用いて説明されたセレクタ８２ａ、ＮＡＮＤゲート５３、論理素子２０を有している。これら相互の接続関係も図１に示された接続関係と同一である。
【００５５】
第１クロック伝達配線群２０１は、それぞれクロック伝達網２２，２１を介して、セル２ａの複数へと第１クロック信号及び第２クロック信号を伝達する。そしてセレクタ８２ａは、クロック伝達網２２を介してクロック伝達配線４２と接続され、クロック伝達網２１を介してクロック伝達配４１と接続される。実施の形態１で説明されたように、制御信号ＣＮＴＬ１の論理値に依存して、クロック伝達網２１，２２のいずれか一方を、ＮＡＮＤゲート５３の入力端に接続する。
【００５６】
このように、セル２ａがセレクタ８２ａを含んでいる場合には、クロック伝達網２１，２２内にセル２ａの複数を配置して、実施の形態１に示された効果を享受することができる。
【００５７】
第２クロック伝達配線群２０２は、第１クロック伝達配線群２０１から分岐して第１クロック信号及び第２クロック信号を伝達する。具体的には第１クロック伝達配線群２０１のクロック伝達配線４１，４２及び制御配線９１からそれぞれ別々に分岐したクロック伝達配線４１，４２及び制御配線９１を、第２クロック伝達配線群２０２が有している。第２クロック伝達配線群２０２はセレクタ８２ａ及びクロック伝達配線４３を介してクロック信号伝達網２３に接続されている。クロック信号の遷移の方向を反転させるために、セレクタ８２ａとクロック信号伝達網２３との間におけるクロック伝達配線４３において、図５に示されるように中継インバータ６１が介在していてもよい。
【００５８】
クロック伝達配線４３は第２クロック信号が伝達される場合にも対処できるように、その幅がクロック伝達配線４１と同程度に広いことが望ましい。
【００５９】
クロック信号伝達網２３は第１クロック信号及び第２クロック信号のいずれか一方を複数のセルに分配する機能を果たしている。図５では簡単のために網の細かい部分は省略し、最も外側の形状（ここではリング）を示している。図５においてはクロック信号伝達網２３に接続されるセルとしてセル２ｂが一つ例示されているが、実際にはクロック信号伝達網２３に接続されるセル２ｂが複数設けられる。
【００６０】
セル２ｂは、実施の形態１において図１を用いて説明されたＮＡＮＤゲート５３、論理素子２０を有している。これら相互の接続関係も図１に示された接続関係と同一である。
【００６１】
セル２ｂの各々には、セレクタ８２ａと、クロック信号伝達配線４３と、クロック信号伝達網２３とをこの順に介して、第１クロック信号及び第２クロック信号のいずれか一方が伝達される。このように、クロック信号伝達網２３内に配置されたセル２ｂの複数のいずれもが、第１クロック信号及び第２クロック信号のいずれか一方のみで動作する場合には、クロック信号伝達網２３の外部においてセレクタ８２ａを配置することができる。これによりセル２ｂのサイズを小さくすることができ、クロック信号伝達網２３のサイズも低減できる。もちろん、第２クロック伝達配線群２０２及びセレクタ８２ａに関しても、実施の形態１の効果を享受することができる。
【００６２】
なお、クロック信号伝達網２３のサイズが小さいので、その内部においてクロック信号伝達網２３とセル２ｂとの間を接続するクロック出力配線４９の幅はクロック伝達配線４３程に広げる必要も少ない。
【００６３】
上述のようにしてクロック信号を伝達する機構は、半導体装置、例えば論理セル２ａ，２ｂの少なくともいずれか一方の複数を有する論理回路に採用することができる。
【００６４】
【発明の効果】
この発明にかかるクロック信号伝達回路及び半導体装置によれば、無駄な電力を消費することなく第１クロック信号を伝達することができる。波形の歪みを大きくすることなく第２クロック信号を伝達することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の構成を示す回路図である。
【図２】本発明の実施の形態１の配線構造を示す平面図である。
【図３】本発明の実施の形態１の第１の変形の構造を示す平面図である。
【図４】本発明の実施の形態１の第２の変形を示す回路図である。
【図５】本発明の実施の形態２の構成を示す回路図である。
【符号の説明】
１０ａ，１０ｂ クロックジェネレータ
２１〜２３ クロック伝達網
４０〜４２ クロック伝達配線
４９ クロック出力配線
５０，５１ａ，５１ｂ，５２ａ，５２ｂ 論理ゲート
６０〜６２ 中継インバータ
８１ａ，８１ｂ，８２ａ，８２ｂ セレクタ
９１，９２ 制御配線
９３ シールド配線
ＣＮＴＬ１，ＣＮＴＬ２ 制御信号
【発明の属する技術分野】
この発明はクロック信号を伝達する技術に関する。
【０００２】
【従来の技術】
複数の動作周波数モードを有する集積回路は、想定される最大の動作周波数でも動作が可能となるように設計される。集積回路に対しては、その動作が依拠するクロック信号の周波数が高い程、高速動作が要求され、消費電力は高くなる傾向にある。よって当該集積回路としては高速動作に応える構成を備えているものの、これに与えられるクロック信号の周波数が低い場合には、不要に大きな電力が消費されてしまう。
【０００３】
そこで、与えられたクロック信号の周波数に応じて選択的に動作する複数のバッファを用いて、クロック信号を伝達する技術が提案されている。例えば特許文献１においてかかる技術が例示されている。
【０００４】
【特許文献１】
特開平１０−２０９２８４号公報
【０００５】
【発明が解決しようとする課題】
一方、クロック信号を伝達するための配線（以下「クロック伝達配線」と称す）は、周波数が高いクロック信号を伝達する場合に対応できるように、配線抵抗を低下させるべく広い幅を有している。更に、他の配線からのクロストークノイズの影響を伝達配線に与えにくくするためには、伝達配線の周囲にシールド配線を別途に設け、これに固定電位を与えることが望まれる。
【０００６】
しかしながら、周波数が低いクロック信号に対応して動作するバッファの駆動能力は、消費電力を低減するために低く押さえられている。よって当該バッファが周波数の低いクロック信号を伝達配線に与える場合、配線容量が不要に大きく無駄な電力を消費してしまう。
【０００７】
本発明はかかる問題点に鑑みてなされたもので、与えられるクロック信号の周波数に応じて、動作速度と消費電力とを適切にしつつクロック信号を伝達する技術を提供するものである。
【０００８】
【課題を解決するための手段】
この発明にかかるクロック信号伝達回路は、第１周波数を有する第１クロック信号と、前記第１周波数よりも高い第２周波数を有する第２クロック信号とが選択的に与えられる。そして、第１クロック伝達配線と、前記第１クロック伝達配線よりも幅が広い第２クロック伝達配線とを備える。第１クロック伝達配線には、前記第１クロック信号が伝達して前記第２クロック信号が伝達しない。第２クロック伝達配線とには、前記第２クロック信号が伝達して前記第１クロック信号が伝達しない。
【０００９】
【発明の実施の形態】
クロック信号の伝達には、一般的にクロック伝達配線及びこれに介在してクロック信号を中継するインバータが用いられる。よって本発明ではクロック信号が反転されて得られる信号の伝達や、クロック信号において方向が異なる２つの遷移（即ち立ち上がり及び立ち下がり）の伝達をもクロック信号の伝達として取り扱う。
【００１０】
実施の形態１．
図１は本発明の実施の形態１の構成を示す回路図である。クロックジェネレータ１０ａは、第１周波数を有する第１クロック信号と、第２周波数を有する第２クロック信号とを選択的に出力する。但し第２周波数の方が第１周波数よりも高く設定される。第１クロック信号及び第２クロック信号のいずれか出力された方が、クロック出力配線４９に出力クロックとして与えられる。
【００１１】
クロック出力配線４９に与えられたクロック信号は、書き込み許可信号ＷＥと共にＮＡＮＤゲート５３に与えられる。ＮＡＮＤゲート５３の出力は論理素子２０のクロック入力端に与えられ、論理素子２０の書き込み動作を制御する。
【００１２】
クロック信号伝達回路はクロック伝達配線４１，４２を備えている。後述するセレクタ８１ａの機能により、クロック伝達配線４２には第１クロック信号が伝達するが、第２クロック信号が伝達しない。逆にクロック伝達配線４１には第２クロック信号が伝達するが、第１クロック信号が伝達しない。そしてクロック伝達配線４２よりもクロック伝達配線４１の方が幅が広い。かかる幅の相違は、図１において、クロック伝達配線４１を描く線がクロック伝達配線４２を描く線よりも太いことで表されている。
【００１３】
周波数の低い第１クロック信号を伝達する場合には、幅が広くて配線容量が不要に大きなクロック伝達配線４１ではなく、クロック伝達配線４１よりも幅が狭く配線容量が小さなクロック伝達配線４２を採用する。これにより、無駄な電力を消費することなく第１クロック信号を伝達することができる。逆に周波数の高い第２クロック信号を伝達する場合には、幅が狭くて配線抵抗が高いクロック伝達配線４２ではなく、クロック伝達配線４２よりも幅が広いクロック伝達配線４１を採用する。これにより、波形の歪みを大きくすることなく第２クロック信号を伝達することができる。
【００１４】
クロック信号伝達回路は、クロック伝達配線４２中に介在して第１クロック信号の伝達を中継する中継インバータ６２と、クロック伝達配線４１中に介在して第２クロック信号の伝達を中継する中継インバータ６１を更に備える。これらはそれぞれ第１クロック信号及び第２クロック信号に対するバッファとして機能する。第２クロック信号の方が第１クロック信号よりも周波数が高いので、中継インバータ６１の方が、中継インバータ６２よりも電流駆動能力が高いことが望ましい。かかる電流駆動能力の差は、図１において、中継インバータ６１を描く線が中継インバータ６２を描く線よりも太いことで表されている。
【００１５】
クロック信号伝達回路はセレクタ８１ａを更に備える。セレクタ８１ａはクロックジェネレータ１０ａの出力と制御信号ＣＮＴＬ１とを入力し、クロック伝達配線４２，４１にそれぞれ第１クロック信号及び第２クロック信号を出力する。制御信号ＣＮＴＬ１はクロックジェネレータ１０ａから第１クロック信号及び第２クロック信号が出力される場合に、それぞれ二値論理“Ｌ”，“Ｈ”を採る。例えば制御信号ＣＮＴＬ１は外部からクロックジェネレータ１０ａに入力して、クロックジェネレータ１０ａが第１クロック信号及び第２クロック信号のいずれを出力するかを設定する。あるいは例えば制御信号ＣＮＴＬ１はクロックジェネレータ１０ａによって、クロックジェネレータ１０ａが第１クロック信号及び第２クロック信号のいずれを出力するかに基づいて生成される。
【００１６】
セレクタ８１ａは例えば論理ゲート５１ａ，５２ａを有している。論理ゲート５１ａはクロックジェネレータ１０ａの出力と制御信号ＣＮＴＬ１との論理積の反転をクロック伝達配線４１の一端に与える。論理ゲート５２ａはクロックジェネレータ１０ａの出力と制御信号ＣＮＴＬ１の反転との論理積の反転をクロック伝達配線４２の一端に与える。例えばセレクタ８１ａは、制御信号ＣＮＴＬ１の反転を出力するインバータ６３ａを更に有する。
【００１７】
制御信号ＣＮＴＬ１が論理“Ｌ”を採る場合には、クロックジェネレータ１０ａが第１クロック信号を出力している。よって論理ゲート５２ａはクロック伝達配線４２へ第１クロック信号の反転を出力する。一方、論理ゲート５１ａは論理“Ｈ”に対応した電位を出力する。これにより、クロック伝達配線４１の電位は固定される。
【００１８】
制御信号ＣＮＴＬ１が論理“Ｈ”を採る場合には、クロックジェネレータ１０ａが第２クロック信号を出力している。よって論理ゲート５１ａはクロック伝達配線４１へ第２クロック信号の反転を出力する。一方、論理ゲート５２ａは論理“Ｈ”に対応した電位を出力する。これにより、クロック伝達配線４２の電位は固定される。
【００１９】
以上のようにしてクロックジェネレータ１０ａから第１クロック信号が出力された場合には第１クロック信号はクロック伝達配線４１には伝達せず、クロック伝達配線４２に伝達する。逆に、クロックジェネレータ１０ａから第２クロック信号が出力された場合には第２クロック信号はクロック伝達配線４２には伝達せず、クロック伝達配線４１に伝達する。
【００２０】
セレクタ８１ａが上述の機能を果たすべく、論理ゲート５１ａは論理ゲート５２ａよりも電流駆動能力が高いことが望ましい。かかる電流駆動能力の差は、図１において、論理ゲート５１ａを描く線が論理ゲート５２ａを描く線よりも太いことで表されている。
【００２１】
クロック信号伝達回路はセレクタ８２ａを更に備える。セレクタ８２ａに制御信号ＣＮＴＬ１を与えるため、セレクタ８１ａ，８２ａを結ぶ制御配線９１が設けられる。セレクタ８２ａは制御信号ＣＮＴＬ１の値に基づいて、クロック伝達配線４１，４２のいずれか一方に与えられたクロック信号を出力クロックとしてクロック出力配線４９に与える。
【００２２】
例えばセレクタ８２ａはトランスミッションゲート７１，７２とインバータ６４とを備える。インバータ６４は制御信号ＣＮＴＬ１の反転を出力する。トランスミッションゲート７１，７２のいずれもがＮＭＯＳトランジスタとＰＭＯＳトランジスタの並列接続を有している。制御信号ＣＮＴＬ１は、トランスミッションゲート７１のＮＭＯＳトランジスタのゲート及びトランスミッションゲート７２のＰＭＯＳトランジスタのゲートに与えられる。また制御信号ＣＮＴＬ１の反転は、トランスミッションゲート７１のＰＭＯＳトランジスタのゲート及びトランスミッションゲート７２のＮＭＯＳトランジスタのゲートに与えられる。
【００２３】
トランスミッションゲート７１，７２の一端にはそれぞれクロック伝達配線４１，４２が接続される。またトランスミッションゲート７１，７２の他端には共通してクロック出力配線４９が接続される。従って制御信号ＣＮＴＬ１に“Ｈ”が与えられた場合にはクロック伝達配線４１とクロック出力配線４９とが導通し、制御信号ＣＮＴＬ１に“Ｌ”が与えられた場合にはクロック伝達配線４２とクロック出力配線４９とが導通する。よってクロックジェネレータ１０ａが第１クロック信号と第２クロック信号のいずれを出力しても、これがＮＡＮＤゲート５３に与えられる。
【００２４】
クロック伝達配線４２には第１クロック信号が伝達するが、第２クロック信号が伝達しない。逆にクロック伝達配線４１には第２クロック信号が伝達するが、第１クロック信号が伝達しない。第１クロック信号がクロック伝達配線４２を伝達する場合にはクロック伝達配線４１の電位が固定され、第２クロック信号がクロック伝達配線４１を伝達する場合にはクロック伝達配線４２の電位が固定される。よって電位が固定されたクロック伝達配線４１は第１クロック信号を伝達するクロック伝達配線４２に対して、また電位が固定されたクロック伝達配線４２は第２クロック信号を伝達するクロック伝達配線４１に対して、それぞれシールド配線として機能させることができる。
【００２５】
更に、クロックジェネレータ１０ａが第１クロック信号と第２クロック信号のいずれを出力する場合であっても、制御信号ＣＮＴＬ１の論理はそれぞれ“Ｌ”、“Ｈ”に固定されており、従って制御配線９１の電位も固定されるので、これもシールド配線として機能させることができる。
【００２６】
図２は中継インバータ６１，６２の近傍における配線構造を模式的に示す平面図である。ここでは半導体基板の表層がｐ型である場合を例示している。中継インバータ６１，６２のいずれもがそれぞれ、１個のＰＭＯＳトランジスタと１個のＮＭＯＳトランジスタの直列接続を有している。中継インバータ６１を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの両方のゲートとして機能するポリシリコンゲート６１ｇ、及び中継インバータ６２を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの両方のゲートとして機能するポリシリコンゲート６２ｇは、いずれも図中の上下方向に延びて設けられている。
【００２７】
一対のｎ型不純物層６１ｎｄ，６１ｎｓは、中継インバータ６１を構成するＮＭＯＳトランジスタのそれぞれドレイン、ソースに相当し、ポリシリコンゲート６１ｇの一部を平面視上で挟みつつ図中の上下方向に延在している。
【００２８】
一対のｎ型不純物層６２ｎｄ，６２ｎｓは、中継インバータ６２を構成するＮＭＯＳトランジスタのそれぞれドレイン、ソースに相当し、ポリシリコンゲート６２ｇの一部を平面視上で挟みつつ図中の上下方向に延在している。但しｎ型不純物層６２ｎｓは、ｎ型不純物層６１ｎｓとしても機能している。
【００２９】
一対のｐ型不純物層６１ｐｄ，６１ｐｓは、中継インバータ６１を構成するＰＭＯＳトランジスタのそれぞれドレイン、ソースに相当し、ポリシリコンゲート６１ｇの一部を平面視上で挟みつつ図中の上下方向に延在している。
【００３０】
一対のｐ型不純物層６２ｐｄ，６２ｐｓは、中継インバータ６２を構成するＰＭＯＳトランジスタのそれぞれドレイン、ソースに相当し、ポリシリコンゲート６２ｇの一部を平面視上で挟みつつ図中の上下方向に延在している。但しｐ型不純物層６２ｐｓは、ｎ型不純物層６１ｐｓとしても機能している。
【００３１】
中継インバータ６１，６２を構成する２つのＰＭＯＳトランジスタはｎウェル領域において形成され、当該ｎウェル領域は平面視上、絶縁領域１０１に囲まれる。
【００３２】
中継インバータ６１の電流駆動能力を中継インバータ６２の電流動能力よりも高めるため、ｎ型不純物層６１ｎｄはｎ型不純物層６２ｎｄよりも、ｐ型不純物層６１ｐｄはｐ型不純物層６２ｐｄよりも、それぞれ長く設けられている。
【００３３】
上層配線として、図中の左右方向に沿って制御配線９１、クロック伝達配線４１，４２が、この順に並んで敷設されている。上層配線は例えば金属配線である。
【００３４】
上層配線と、ｎ型不純物層６１ｎｄ，６１ｎｓ（６２ｎｓ），６２ｎｄ、ｐ型不純物層６１ｐｄ，６１ｐｓ（６２ｐｓ），６２ｐｄ及びポリシリコンゲート６１ｇ，６２ｇとの間には、下層配線が敷設されている。下層配線は例えば金属配線である。
【００３５】
下層配線として図中の左右方向に沿って電源配線９０，９９が敷設されている。電源配線９９は論理“Ｌ”に対応する電位、例えば接地電位ＧＮＤを中継インバータ６１，６２に与える。電源配線９０は論理“Ｈ”に対応する電位、例えば正の電位ＶＤＤを中継インバータ６１，６２に与える。
【００３６】
また他の下層配線として、配線１０２〜１０５が敷設されている。配線１０２は中継インバータ６１から出力する側のクロック伝達配線４１をｎ型不純物層６１ｎｄとｐ型不純物層６１ｐｄとに接続し、配線１０３は中継インバータ６１に入力する側のクロック伝達配線４１をポリシリコンゲート６１ｇに接続し、配線１０４は中継インバータ６２から出力する側のクロック伝達配線４２をｎ型不純物層６２ｎｄとｐ型不純物層６２ｐｄとに接続し、配線１０５は中継インバータ６２に入力する側のクロック伝達配線４２をポリシリコンゲート６２ｇに接続する。
【００３７】
なお、図では繁雑を避けるため、上層配線、下層配線、ポリシリコンゲートが相互に重なる場合であっても隠れ線は採用していない。但しポリシリコンゲートが半導体基板や不純物層において生じている境界線を隠している場合には、当該境界線の図示を行っていない。また、層の高さ（即ち半導体基板からの距離）が異なる各部位間での接続は、×印を□で囲んで示している。
【００３８】
クロック伝達配線４１，４２はそれぞれ中継インバータ６１，６２によって途中で中継されている。これに対して制御配線９１は、図中においてはいずれの部位とも接続されていない。
【００３９】
このようにして、制御配線９１は、クロック伝達配線４２と共にクロック伝達配線４１を挟んで敷設されている。よって第２クロック信号がクロック伝達配線４１を伝達する場合には、クロック伝達配線４２の電位も制御配線９１の電位も固定されているので、クロック伝達配線４１は両側からシールドされることになる。よって別途にシールド配線を敷設する必要がない。
【００４０】
あるいは制御配線９１は、クロック伝達配線４１と共にクロック伝達配線４２を挟んで敷設されてもよい。その場合には第１クロック信号がクロック伝達配線４２を伝達する場合にクロック伝達配線４２は両側からシールドされることになる。
【００４１】
図３は本実施の形態の第１の変形の構造を模式的に示す平面図である。図２に示された構造に対して、上層配線としてシールド配線９３を追加して敷設した構造が示されている。ここではシールド配線９３は電源配線９９と接続されており、固定電位として接地電位ＧＮＤが供給されている場合が例示されている。あるいはシールド配線９３は電源配線９０と接続されて、固定電位として正の電位ＶＤＤが供給されてもよい。
【００４２】
シールド配線９３はクロック伝達配線４１，４２に関して制御配線９１と反対側に設けることが望ましい。つまり制御配線９１と共にクロック伝達配線４１，４２を挟む位置にシールド配線を敷設することが望ましい。かかる構造を採用することにより、クロック伝達配線４１，４２のいずれもが両側からシールドされることになる。
【００４３】
図４は本実施の形態の第２の変形を示す回路図である。図１に示された構造に対して、クロックジェネレータ１０ａをクロックジェネレータ１０ｂに、セレクタ８１ａ，８２ａをセレクタ８１ｂ，８２ｂに、それぞれ置換した構成となっている。更にクロック伝達配線４０と、クロック伝達配線４０に介在してクロック信号を中継するインバータ６０とが付加されている。また制御信号ＣＮＴＬ１の他にも制御信号ＣＮＴＬ２がセレクタ８１ｂ，８２ｂに与えられ、これを伝達する制御配線９２も付加されている。
【００４４】
クロックジェネレータ１０ｂは第１クロック信号及び第２クロック信号のみならず、第２クロック信号よりも更に周波数が高い第３クロック信号をも択一的に出力する。クロックジェネレータ１０ｂが第１クロック信号乃至第３クロック信号のいずれを出力するかは、制御信号ＣＮＴＬ１，ＣＮＴＬ２が相まって構成する論理と対応している。即ち、制御信号ＣＮＴＬ１，ＣＮＴＬ２が“ＬＨ”，“ＨＨ”を採る場合にはクロックジェネレータ１０ｂはそれぞれ第１クロック信号及び第２クロック信号を出力し、制御信号ＣＮＴＬ１，ＣＮＴＬ２が“ＨＬ”を採る場合にはクロックジェネレータ１０ｂは第３クロック信号を出力する。
【００４５】
セレクタ８１ｂは例えば論理ゲート５０，５１ｂ，５２ｂを有している。論理ゲート５０はクロックジェネレータ１０ｂの出力と、制御信号ＣＮＴＬ１と、制御信号ＣＮＴＬ２の反転との論理積の反転をクロック伝達配線４０に与える。論理ゲート５１ｂはクロックジェネレータ１０ｂの出力と、制御信号ＣＮＴＬ１と、制御信号ＣＮＴＬ２との論理積の反転をクロック伝達配線４１に与える。論理ゲート５２ｂはクロックジェネレータ１０ｂの出力と、制御信号ＣＮＴＬ２と、制御信号ＣＮＴＬ１の反転との論理積の反転をクロック伝達配線４２に与える。例えばセレクタ８１ａは、制御信号ＣＮＴＬ１の反転を出力するインバータ６３ｂ、制御信号ＣＮＴＬ２の反転を出力するインバータ６３ｃを更に有する。
【００４６】
クロックジェネレータ１０ｂから第１クロック信号が出力された場合には第１クロック信号はクロック伝達配線４０，４１には伝達せず、クロック伝達配線４２に伝達する。クロックジェネレータ１０ｂから第２クロック信号が出力された場合には第２クロック信号はクロック伝達配線４０，４２には伝達せず、クロック伝達配線４１に伝達する。クロックジェネレータ１０ｂから第３クロック信号が出力された場合には第３クロック信号はクロック伝達配線４１，４２には伝達せず、クロック伝達配線４０に伝達する。
【００４７】
セレクタ８１ｂが上述の機能を果たすべく、論理ゲート５１ｂは論理ゲート５２ｂよりも、更に論理ゲート５０は論理ゲート５１ａよりも、それぞれ電流駆動能力が高いことが望ましい。かかる電流駆動能力の差は、図４において、論理ゲート５１ｂを描く線が論理ゲート５２ｂを描く線よりも、論理ゲート５０を描く線が論理ゲート５１ｂを描く線よりも、それぞれ太いことで表されている。
【００４８】
セレクタ８２ｂには、制御信号ＣＮＴＬ１が伝達される制御配線９１の他、制御信号ＣＮＴＬ２を与えるためにセレクタ８１ｂ，８２ｂを結ぶ制御配線９２が設けられる。セレクタ８２ｂは制御信号ＣＮＴＬ１，ＣＮＴＬ２の値に基づいて、クロック伝達配線４０，４１，４２のいずれか一方に与えられたクロック信号を出力クロックとしてクロック出力配線４９に与える。
【００４９】
以上のように複数の制御配線９１，９２が設けられる場合には、これらがクロック伝達配線４０，４１，４２を挟む用に敷設されることが望ましい。制御信号ＣＮＴＬ１，ＣＮＴＬ２の値が切り替えられてクロックジェネレータ１０ｂから出力されるクロック信号が切り替えられる過渡的な場合を除き、制御配線９１，９２に与えられる電位は固定されている。よって制御配線９１，９２はクロック伝達配線４０，４１，４２を周囲からシールドする機能を果たすからである。
【００５０】
実施の形態２．
図５は本発明の実施の形態２の構成を示す回路図であり、図１に示された構成において、第１クロック信号及び第２クロック信号を分配する構成が付加されている。
【００５１】
第１クロック伝達配線群２０１は図１に示されたクロック伝達配線４２及びこれに介在して第１クロック信号を中継する中継インバータ６２、クロック伝達配線４１及びこれに介在して第２クロック信号を中継する中継インバータ６１、制御配線９１を有している。第１クロック伝達配線群２０１はクロック伝達網２１，２２に接続されている。図５では簡単のために網の細かい部分は省略し、最も外側の形状（ここではリング）を示している。
【００５２】
クロック伝達網２２，２１はそれぞれ第１クロック信号及び第２クロック信号を複数のセルに分配する機能を果たす。クロック伝達網２１はクロック伝達網２２よりも配線の幅が広い。かかる幅の相違は、図１と同様に図５でも、描かれた線の太さの相違で表されている。
【００５３】
図５においてはクロック伝達網２１，２２のいずれにも接続されるセル２ａが一つ例示されているが、実際にはセル２ａはクロック伝達網２１，２２のいずれにも接続されて複数設けられる。
【００５４】
セル２ａは、実施の形態１において図１を用いて説明されたセレクタ８２ａ、ＮＡＮＤゲート５３、論理素子２０を有している。これら相互の接続関係も図１に示された接続関係と同一である。
【００５５】
第１クロック伝達配線群２０１は、それぞれクロック伝達網２２，２１を介して、セル２ａの複数へと第１クロック信号及び第２クロック信号を伝達する。そしてセレクタ８２ａは、クロック伝達網２２を介してクロック伝達配線４２と接続され、クロック伝達網２１を介してクロック伝達配４１と接続される。実施の形態１で説明されたように、制御信号ＣＮＴＬ１の論理値に依存して、クロック伝達網２１，２２のいずれか一方を、ＮＡＮＤゲート５３の入力端に接続する。
【００５６】
このように、セル２ａがセレクタ８２ａを含んでいる場合には、クロック伝達網２１，２２内にセル２ａの複数を配置して、実施の形態１に示された効果を享受することができる。
【００５７】
第２クロック伝達配線群２０２は、第１クロック伝達配線群２０１から分岐して第１クロック信号及び第２クロック信号を伝達する。具体的には第１クロック伝達配線群２０１のクロック伝達配線４１，４２及び制御配線９１からそれぞれ別々に分岐したクロック伝達配線４１，４２及び制御配線９１を、第２クロック伝達配線群２０２が有している。第２クロック伝達配線群２０２はセレクタ８２ａ及びクロック伝達配線４３を介してクロック信号伝達網２３に接続されている。クロック信号の遷移の方向を反転させるために、セレクタ８２ａとクロック信号伝達網２３との間におけるクロック伝達配線４３において、図５に示されるように中継インバータ６１が介在していてもよい。
【００５８】
クロック伝達配線４３は第２クロック信号が伝達される場合にも対処できるように、その幅がクロック伝達配線４１と同程度に広いことが望ましい。
【００５９】
クロック信号伝達網２３は第１クロック信号及び第２クロック信号のいずれか一方を複数のセルに分配する機能を果たしている。図５では簡単のために網の細かい部分は省略し、最も外側の形状（ここではリング）を示している。図５においてはクロック信号伝達網２３に接続されるセルとしてセル２ｂが一つ例示されているが、実際にはクロック信号伝達網２３に接続されるセル２ｂが複数設けられる。
【００６０】
セル２ｂは、実施の形態１において図１を用いて説明されたＮＡＮＤゲート５３、論理素子２０を有している。これら相互の接続関係も図１に示された接続関係と同一である。
【００６１】
セル２ｂの各々には、セレクタ８２ａと、クロック信号伝達配線４３と、クロック信号伝達網２３とをこの順に介して、第１クロック信号及び第２クロック信号のいずれか一方が伝達される。このように、クロック信号伝達網２３内に配置されたセル２ｂの複数のいずれもが、第１クロック信号及び第２クロック信号のいずれか一方のみで動作する場合には、クロック信号伝達網２３の外部においてセレクタ８２ａを配置することができる。これによりセル２ｂのサイズを小さくすることができ、クロック信号伝達網２３のサイズも低減できる。もちろん、第２クロック伝達配線群２０２及びセレクタ８２ａに関しても、実施の形態１の効果を享受することができる。
【００６２】
なお、クロック信号伝達網２３のサイズが小さいので、その内部においてクロック信号伝達網２３とセル２ｂとの間を接続するクロック出力配線４９の幅はクロック伝達配線４３程に広げる必要も少ない。
【００６３】
上述のようにしてクロック信号を伝達する機構は、半導体装置、例えば論理セル２ａ，２ｂの少なくともいずれか一方の複数を有する論理回路に採用することができる。
【００６４】
【発明の効果】
この発明にかかるクロック信号伝達回路及び半導体装置によれば、無駄な電力を消費することなく第１クロック信号を伝達することができる。波形の歪みを大きくすることなく第２クロック信号を伝達することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の構成を示す回路図である。
【図２】本発明の実施の形態１の配線構造を示す平面図である。
【図３】本発明の実施の形態１の第１の変形の構造を示す平面図である。
【図４】本発明の実施の形態１の第２の変形を示す回路図である。
【図５】本発明の実施の形態２の構成を示す回路図である。
【符号の説明】
１０ａ，１０ｂ クロックジェネレータ
２１〜２３ クロック伝達網
４０〜４２ クロック伝達配線
４９ クロック出力配線
５０，５１ａ，５１ｂ，５２ａ，５２ｂ 論理ゲート
６０〜６２ 中継インバータ
８１ａ，８１ｂ，８２ａ，８２ｂ セレクタ
９１，９２ 制御配線
９３ シールド配線
ＣＮＴＬ１，ＣＮＴＬ２ 制御信号
Claims (10)
- 第１周波数を有する第１クロック信号と、前記第１周波数よりも高い第２周波数を有する第２クロック信号とが選択的に与えられ、
前記第１クロック信号が伝達して前記第２クロック信号が伝達しない第１クロック伝達配線と、
前記第２クロック信号が伝達して前記第１クロック信号が伝達せず、前記第１クロック伝達配線よりも幅が広い第２クロック伝達配線と
を備えるクロック信号伝達回路。 - 前記第１クロック信号が前記第１クロック伝達配線を伝達する場合には、前記第２クロック伝達配線の電位が固定され、
前記第２クロック信号が前記第２クロック伝達配線を伝達する場合には、前記第１クロック伝達配線の電位が固定される、請求項１記載のクロック信号伝達回路。 - 第１の論理及び前記第１の論理とは異なる第２論理を採る制御信号も更に与えられ、
前記制御信号が前記第１の論理を採る場合にのみ前記第１クロック信号を前記第１クロック伝達配線の一端に、前記制御信号が前記第１の論理以外の論理を採る場合には第１の固定電位を前記第１クロック伝達配線の一端に、前記制御信号が前記第２論理を採る場合にのみ前記第２クロック信号を前記第２クロック伝達配線の一端に、前記制御信号が前記第２論理以外の論理を採る場合には第２固定電位を前記第２クロック伝達配線の一端に、それぞれ与える第１セレクタを更に備える、請求項２に記載のクロック信号伝達回路。 - 前記制御信号が前記第１の論理を採る場合には前記第１クロック伝達配線を、前記制御信号が前記第２論理を採る場合には前記第２クロック伝達配線を、それぞれ自分の外部に接続する第２セレクタを更に備える、請求項３に記載のクロック信号伝達回路。
- 前記制御信号が伝達する制御配線を更に備え、
前記制御配線は、前記第１クロック伝達配線と共に前記第２クロック伝達配線を挟むか、又は前記第２クロック伝達配線と共に前記第１クロック伝達配線を挟む、請求項４記載のクロック信号伝達回路。 - 前記制御配線と共に前記第１クロック伝達配線及び前記第２クロック伝達配線を挟み、固定電位が与えられるシールド配線を更に備える、請求項５記載のクロック信号伝達回路。
- 前記第２周波数よりも高い第３周波数を有する第３クロック信号も更に与えられ、
前記第１クロック信号、前記第２クロック信号、前記第３クロック信号は選択的に与えられ、
前記制御信号は前記第１論理及び第２論理のいずれとも異なる第３論理をも採り、
前記第３クロック信号が伝達し、前記第２クロック伝達配線よりも幅が広い第３クロック伝達配線と、
相まって前記制御信号を伝達する複数の制御配線と、
を更に備え、
前記第１セレクタは、前記制御信号が前記第３の論理を採る場合にのみ前記第３クロック信号を前記第３クロック伝達配線の一端に、前記制御信号が前記第３の論理以外の論理を採る場合には第３の固定電位を前記第３クロック伝達配線の一端に、それぞれ与え、
前記第２セレクタは、前記制御信号が前記第３論理を採る場合には前記第３クロック伝達配線を外部に接続し、
前記複数の制御配線は前記第１クロック伝達配線、第２クロック伝達配線、第３クロック伝達配線を挟んで配置される、請求項４記載のクロック信号伝達回路。 - 前記第１クロック伝達配線中に介在して前記第１クロック信号の伝達を中継する第１バッファと、
前記第２クロック伝達配線中に介在して前記第２クロック信号の伝達を中継し、前記第１バッファよりも電流駆動能力が高い第２バッファと
を更に備える、請求項１乃至請求項７のいずれか一つに記載のクロック信号伝達回路。 - 前記第１クロック信号を伝達する第１クロック伝達網と、
前記第２クロック信号を伝達する第２クロック伝達網と
を更に備え、
前記第１クロック伝達網及び前記第２クロック伝達網内には、第２セレクタを含むセルの複数が設けられ、
前記第２セレクタの各々は、
前記第１クロック伝達網を介して前記第１クロック伝達配線と接続され、
前記第２クロック伝達網を介して前記第２クロック伝達配線と接続され、
前記制御信号が前記第１の論理を採る場合には前記第１クロック伝達網を、前記制御信号が前記第２論理を採る場合には前記第２クロック伝達網を、それぞれ自分の外部に接続する、請求項３記載のクロック信号伝達回路。 - 前記第１クロック信号及び前記第２クロック信号のいずれか一方を伝達するクロック伝達網
を更に備え、
前記クロック伝達網にはセルの複数が設けられ、
前記セルには、前記第２セレクタ及び前記クロック伝達網をこの順に介して、前記第１クロック信号及び前記第２クロック信号のいずれか一方が伝達される、請求項４記載のクロック信号伝達回路。
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