JP6841552B2 - 半導体集積回路装置、半導体集積回路装置を用いた電流制御装置、及び、電流制御装置を用いた自動変速機制御装置 - Google Patents

半導体集積回路装置、半導体集積回路装置を用いた電流制御装置、及び、電流制御装置を用いた自動変速機制御装置 Download PDF

Info

Publication number
JP6841552B2
JP6841552B2 JP2018032560A JP2018032560A JP6841552B2 JP 6841552 B2 JP6841552 B2 JP 6841552B2 JP 2018032560 A JP2018032560 A JP 2018032560A JP 2018032560 A JP2018032560 A JP 2018032560A JP 6841552 B2 JP6841552 B2 JP 6841552B2
Authority
JP
Japan
Prior art keywords
integrated circuit
semiconductor integrated
circuit device
mos transistor
bias
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018032560A
Other languages
English (en)
Other versions
JP2019149430A (ja
Inventor
和田　真一郎
真一郎 和田
洋一郎 小林
洋一郎 小林
雅人 北
雅人 北
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Astemo Ltd
Original Assignee
Hitachi Astemo Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Astemo Ltd filed Critical Hitachi Astemo Ltd
Priority to JP2018032560A priority Critical patent/JP6841552B2/ja
Priority to US16/970,645 priority patent/US11043508B2/en
Priority to DE112019000268.6T priority patent/DE112019000268B4/de
Priority to PCT/JP2019/002640 priority patent/WO2019163417A1/ja
Publication of JP2019149430A publication Critical patent/JP2019149430A/ja
Application granted granted Critical
Publication of JP6841552B2 publication Critical patent/JP6841552B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/262—Current mirrors using field-effect transistors only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Nonlinear Science (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Electronic Switches (AREA)

Description

本発明は、半導体集積回路装置、半導体集積回路装置を用いた電流制御装置、及び、電流制御装置を用いた自動変速機制御装置に関する。
ＭＯＳ型トランジスタを搭載した半導体集積回路装置の製造においては、配線層を形成するドライエッチングや絶縁膜堆積時に、配線層のプラズマ帯電ストレスによってＭＯＳ型トランジスタの閾値電圧や利得（ｇｍ）などの電気的特性に変化が生じる。この現象は、ＯＰアンプやカレントミラー回路などの差動対の構成を持つアナログ回路において特に影響が大きい。このような現象が生じる一因としては、例えば、半導体集積回路装置において対となるトランジスタ間の特性差が増幅して出力となる電圧や電流が生成されることがある。
そこで、このような現象への対策として、例えば、特許文献１には、カレントミラー回路において、同一特性が求められるＭＯＳ型トランジスタ群の各々のゲート電極に第１層の金属配線を介して、各金属配線から電源ノードに向かって（順方向の向きで）、かつ、接地ノードから各金属配線に向かって（順方向の向きで）、ダイオードを接続する技術が開示されている。
特開２００２−１４１４２１号公報
しかしながら、本願発明者らは、配線工程におけるプラズマによる帯電の影響は、ゲート電極だけでなく、半導体基板と絶縁分離されたＭＯＳ型トランジスタのチャネル領域にもあることを新たに見出した。すなわち、本願発明者らは、チャネル領域がプラズマの影響で帯電し、その結果、ゲート電極とチャネル領域の間に電位差が生じることでＭＯＳ型トランジスタの電気的特性が変化することを見出した。このことは、カレントミラー回路においては、別体として形成された配線に接続されたチャネル領域の帯電量が各々異なり、プラズマの影響が異なるために、各ＭＯＳ型トランジスタ間で特性差が生じて、電流比精度が低下する要因となる。
上記従来技術においては、配線層の製造時にプラズマの影響によって各ゲート電極が負電荷に帯電した場合は、接地ノードから各金属配線に向かって（順方向の向きで）接続されたダイオードから電荷が放出され、各ゲート電極が正電荷に帯電した場合は、各金属配線から電源ノードに向かって（順方向の向きで）接続されたダイオードから電荷が放出される。しかしながら、上記従来技術においては、接地ノードから各金属配線に向かって（順方向の向きで）接続されたダイオードは、チャネル領域に接続するＰ型ウエルに接続できるものの、各金属配線から電源ノードに向かって（順方向の向きで）接続されたダイオードはＰ型ウエルと接続するとＮＭＯＳ型トランジスタを動作させることができない。すなわち、各ゲート電極に対するプラズマ帯電の影響については考慮されているものの、半導体基板と絶縁分離されたＭＯＳ型トランジスタのチャネル領域がプラズマにより帯電する影響は考慮されていない。
また、上記従来技術においては、第１層の金属配線を形成する前の製造工程、すなわち、金属配線下の絶縁膜の堆積や第１層の金属配線とトランジスタを接続するコンタクトを形成する製造プラズマ工程における帯電ストレスに対しては、所望の効果が期待できないという課題もある。
本発明は上記に鑑みてなされたものであり、チャネル領域が半導体基板から絶縁分離されたＭＯＳ型トランジスタを使ったカレントミラー回路において、バイアスを生成する側のトランジスタとバイアスを受ける側のトランジスタの各ゲート電極、及び、各チェネル領域のプラズマ帯電の影響を排除することにより、高い電流比精度を得ることができる半導体集積回路装置、半導体集積回路装置を用いた電流制御装置、及び、電流制御装置を用いた自動変速機制御装置を提供することを目的とする。
本願は上記課題を解決する手段を複数含んでいるが、その一例を挙げるならば、半導体基板上に形成された半導体集積回路装置であって、バイアスを生成するＭＯＳ型トランジスタのウエルおよび前記バイアスを受けるＭＯＳ型トランジスタのウエルがいずれも前記半導体基板から絶縁分離されて形成されたカレントミラー回路と、前記バイアスを生成するＭＯＳ型トランジスタのゲート電極とウエルの間、及び、前記バイアスを受けるＭＯＳ型トランジスタのゲート電極とウエルの間に、前記半導体基板を介さずに第１の配線層で接続された接続回路とを備え、前記接続回路は、前記半導体集積回路装置の製造時には、前記ゲート電極と前記ウエルの間を電気的に短絡状態とし、実装動作時には、前記ゲート電極と前記ウエルの間を少なくとも１方向に切断状態とするものとする。
本発明によれば、チャネル領域が半導体基板から絶縁分離されたＭＯＳ型トランジスタを使ったカレントミラー回路において、バイアスを生成する側のトランジスタとバイアスを受ける側のトランジスタの各ゲート電極、及び、各チェネル領域のプラズマ帯電の影響を排除することにより、高い電流比精度を得ることができる。
第１の実施の形態に係る半導体集積回路装置の一例を示す回路図である。 実施例１に係る半導体集積回路装置の一具体例を示す回路図である。 実施例１に係る半導体集積回路装置の平面構造の一例を示す図である。 実施例１に係る半導体集積回路装置の断面構造の一例を示す図である。 実施例１に係る半導体集積回路装置の断面構造の一例を示す図である。 第２の実施の形態に係る半導体集積回路装置の一例を示す回路図である。 実施例２に係る半導体集積回路装置の一具体例を示す回路図である。 実施例２に係る半導体集積回路装置における接続回路の他の具体例を示す回路図である。 実施例３に係る半導体集積回路装置の一例を示す回路図である。 第３の実施の形態に係る電流制御装置の一例を示す回路図である。 第４の実施の形態に係る自動変速制御装置の一例を示す図である。 従来技術におけるカレントミラー回路の全体構成を示す図である。
以下、本発明の実施の形態について図面を参照しつつ説明する。
＜第１の実施の形態＞
本発明の第１の実施の形態を図１を参照しつつ説明する。
図１は、本実施の形態に係る半導体集積回路装置の一例を示す回路図である。
図１において、本実施の形態における半導体集積回路装置であるカレントミラー回路１は、バイアスを生成する側のＮＭＯＳ型トランジスタ２と、ＮＭＯＳ型トランジスタ２で生成されたバイアスを受ける側のＮＭＯＳ型トランジスタ３とを備えている。
ＮＭＯＳ型トランジスタ２，３の各ゲート電極は第１の配線層より下層に形成される第１の接続線７で接続されており、各ウエルは第１の配線層より下層の第２の接続線８で接続されている。また、バイアスを生成する側のＮＭＯＳ型トランジスタ２のゲート電極とドレインは、第１の配線層より上層の第２の配線層に形成される接続線１１により接続されている。なお、ＮＭＯＳ型トランジスタ２，３のウエルの抵抗は、第２の接続線８で接続されるＰウエル抵抗４，５で示している。
半導体集積回路装置であるカレントミラー回路１は下層側から形成されるので、第１の接続線７で接続する製造工程以降の各ゲート電極へのプラズマ帯電の影響を各ＮＭＯＳ型トランジスタ２，３間で等しくすることができる。同様に、第２の接続線８で接続する製造工程以降の各チャネル領域へのプラズマ帯電の影響を各ＮＭＯＳ型トランジスタ２，３間で等しくすることができる。
また、第１の接続線７はゲート電極を構成するポリシリコン層で構成され、第２の接続線８はＰウエル層を構成するＰ型半導体層で構成される。
この構成により、第１の配線層下のＳｉＯ２絶縁膜を、例えば、プラズマＣＶＤ法で堆積する場合や、第１の配線層とトランジスタを接続するためにＳｉＯ２絶縁膜にコンタクトホールをドライエッチング法で形成する場合においても、ＮＭＯＳ型トランジスタ２，３の各ゲート電極は同電位に保たれるとともに、各チャネル領域間も同電位に保たれているので、ゲート電極とチャネル領域間に引加される電圧を等しくすることができ、プラズマ帯電の影響を各ＮＭＯＳ型トランジスタ２，３間で等しくすることができる。
さらに、ＮＭＯＳ型トランジスタ２のゲート電極とウエルの間、及び、バイアスを受けるＮＭＯＳ型トランジスタ３のゲート電極とウエルの間には、半導体基板を介さずに、第１の配線層に形成された接続線９，１０で接続回路６が接続されている。すなわち、ＮＭＯＳ型トランジスタ２，３のゲート電極間を接続する第１の接続線７と接続回路６とが接続線１０で接続され、ウエル間を接続する第２の接続線８と接続回路６とが接続線９で接続されている。
接続回路６は、半導体集積回路装置であるカレントミラー回路１の製造時には、ＮＭＯＳ型トランジスタ２，３のゲート電極とウエルの間を電気的に短絡状態とし、実装動作時には、ゲート電極とウエルの間を少なくとも１方向に切断状態とする。
すなわち、接続回路６によって、ＮＭＯＳ型トランジスタ２，３のゲート電極とチャネル領域間は、製造時の配線プラズマ工程において、短絡もしくは一定の電圧以下にクランプさせることができ、ＮＭＯＳ型トランジスタ２，３の電気的な特性変化を抑制することができる。
以上のように構成した本実施の形態における作用効果を図面を参照しつつ説明する。
図１２は、従来技術に係るカレントミラー回路の全体構成を示す図である。
図１２においては、同一特性が求められるＭＯＳ型トランジスタ群７１，７２の各々のゲート電極に第１層の金属配線７５を介してダイオード７３，７４が接続されている。配線層の製造時にプラズマの影響によって各ゲート電極が負電荷に帯電した場合は、ダイオード７３，７３から電荷を放出し、各ゲート電極が正電荷に帯電した場合は、ダイオード７４，７４から電荷を放出する。これにより、対となるＭＯＳ型トランジスタ群７１，７２のゲート電極の帯電量が異なる場合においても、製造時のプラズマ工程でのストレスの影響を排除することができる。しかしながら、上記従来技術においては、各ゲート電極に対するプラズマ帯電の影響については考慮されているものの、半導体基板と絶縁分離されたＭＯＳ型トランジスタのチャネル領域がプラズマにより帯電する影響については考慮されていない。すなわち、ダイオード７３，７３は、チャネル領域に接続するＰ型ウエルに接続できるものの、ダイオード７４，７４はＰ型ウエルと接続するとＭＯＳ型トランジスタ群７１，７２を動作させることができない。
これに対して本実施の形態においては、半導体基板上に形成され、バイアスを生成するＮＭＯＳ型トランジスタ２のウエルおよびバイアスを受けるＮＭＯＳ型トランジスタ３のウエルがいずれも半導体基板から絶縁分離されて形成されたカレントミラー回路１と、バイアスを生成するＮＭＯＳ型トランジスタ２のゲート電極とウエルの間、及び、バイアスを受けるＮＭＯＳ型トランジスタ３のゲート電極とウエルの間に、半導体基板を介さずに第１の配線層で接続された接続回路６とを備え、接続回路６は、半導体集積回路装置の製造時には、ゲート電極とウエルの間を電気的に短絡状態とし、実装動作時には、ゲート電極とウエルの間を少なくとも１方向に切断状態とするように構成したので、チャネル領域が半導体基板から絶縁分離されたＭＯＳ型トランジスタを使ったカレントミラー回路において、バイアスを生成する側のトランジスタとバイアスを受ける側のトランジスタの各ゲート電極、及び、各チェネル領域のプラズマ帯電の影響を排除することにより、高い電流比精度を得ることができる。
＜実施例１＞
本発明の一実施例を図２〜図５を参照しつつ説明する。
図２は、本実施例に係る半導体集積回路装置の一具体例を示す回路図である。また、図３は、半導体集積回路装置の平面構造の一例を、図４及び図５は断面構造の一例をそれぞれ示す図である。
図２において、本実施例における半導体集積回路装置であるカレントミラー回路１は、バイアスを生成する側のＮＭＯＳ型トランジスタ２と、ＮＭＯＳ型トランジスタ２で生成されたバイアスを受ける側のＮＭＯＳ型トランジスタ３とを備えている。ＮＭＯＳ型トランジスタ２，３の各ゲート電極は第１の配線層より下層に形成される第１の接続線７で接続されており、各ウエルは第１の配線層より下層の第２の接続線８で接続されている。また、バイアスを生成する側のＮＭＯＳ型トランジスタ２のゲート電極とドレインは、第１の配線層より上層の第２の配線層に形成される接続線１１により接続されている。なお、ＮＭＯＳ型トランジスタ２，３のウエルの抵抗は、第２の接続線８で接続されるＰウエル抵抗４，５で示している。また、第１の接続線７はゲート電極を構成するポリシリコン層で構成され、第２の接続線８はＰウエル層を構成するＰ型半導体層で構成される。さらに、ＮＭＯＳ型トランジスタ２のゲート電極とウエルの間、及び、バイアスを受けるＮＭＯＳ型トランジスタ３のゲート電極とウエルの間には、半導体基板を介さずに、第１の配線層に形成された接続線９，１０で接続回路６が接続されている。すなわち、ＮＭＯＳ型トランジスタ２，３のゲート電極間を接続する第１の接続線７と接続回路６とが接続線１０で接続され、ウエル間を接続する第２の接続線８と接続回路６とが接続線９で接続されている。
接続回路６は、半導体集積回路装置であるカレントミラー回路１の製造時には、ＮＭＯＳ型トランジスタ２，３のゲート電極とウエルの間を電気的に短絡状態とし、実装動作時には、ゲート電極とウエルの間を少なくとも１方向に切断状態とするものである。具体的には、接続回路６は、第１の接続線７と第２の接続線８の間に接続されたダイオード１２により構成されている。接続回路６のダイオード１２は、アノード側を接続線９を介して第２の接続線８（すなわち、ＮＭＯＳ型トランジスタ２，３のウエル側）に接続され、カソード側を接続線１０を介して第１の接続線７（すなわち、ＮＭＯＳ型トランジスタ２，３のゲート電極側）に接続されている。
これにより、例えば、ＮＭＯＳ型トランジスタ２，３ゲート電極に接続された第１の接続線７が、ウエルに接続された第２の接続線８に対して、プラズマの影響によって相対的に負に帯電した場合は、ダイオード１２に順方向に電流が流れる。一方、上記とは逆に帯電した場合、すなわち、第１の接続線７が第２の接続線８に対して相対的に正に帯電した場合は、逆方向にダイオード１２に電圧が引加されるが、逆方向の耐圧以上の電圧以上となると、ブレークダウン電流が流れて、電圧が一定にクランプされる。
図３〜図５に示すように、半導体集積回路装置であるカレントミラー回路１においては、バイアス生成側のＮＭＯＳ型トランジスタ２１（図２におけるＮＭＯＳ型トランジスタ２に相当）とバイアスを受ける側のＮＭＯＳ型トランジスタ２２（図２におけるＮＭＯＳ型トランジスタ３に相当）は、半導体（ＳＯＩ（Silicon On Insulator））基板３５上に形成された酸化膜３６上の同一体のＰウエル領域２０の中にあり、Ｐウエル領域２０が第２の接続線８となる。ＮＭＯＳ型トランジスタ２１，２２の各ゲート電極２９は、Ｐウエル領域２０上でＳＴＩ（Shallow Trench Isolation）３８及びゲート電極酸化膜３９により隔てられたポリＳｉ層で形成されており、構造上は同一体のポリＳｉ層でゲート電極２９と一体的に形成された第１の接続線７で接続されている。バイアスを生成する側のＮＭＯＳ型トランジスタ２１のゲート電極２９とドレイン２５とは、第１の配線層より上層の第２の配線層に形成される接続線３４（接続線１１に相当）により接続されている。接続回路６としてのＰＮ接合ダイオード２３（図２におけるダイオード１２に相当）は、カソード（Ｎ＋）となるＮ型半導体層２８とアノードとなるＰウエル領域２０とで形成されている。ＰＮ接合ダイオード２３のＮ型半導体層２８（カソード（Ｎ＋））と第１の接続線７とは、第１の配線層の接続線３３で接続されている。ＮＭＯＳ型トランジスタ２１，２２のソース（Ｎ＋）２４，２６とＰウエル給電（Ｐ＋）とは、それぞれ、第１の配線層の接続線３１，３２で接続されている。バイアスを受ける側のＮＭＯＳ型トランジスタ２２のドレイン（Ｎ＋）２７上には、半導体基板３５上に形成される他の半導体素子や回路などとの接続に用いる接続配線４０が形成されている。カレントミラー回路１は、半導体基板３５上に形成された他の回路と分離するために、半導体基板３５に埋め込まれた絶縁膜で形成されたトレンチ溝３７により囲まれている。
ここで、ＰＮ接合ダイオード２３は、ＮＭＯＳ型トランジスタ２１，２２のチャネル領域の重心点５０、５１に対する距離Ｌ１、Ｌ２が互いに等しくなるように配置して、ウエル抵抗４、５が等しくなるように配置される。
その他の構成は第１の実施の形態と同様である。
以上のように構成した本実施例においても第１の実施の形態と同様の効果を得ることができる。
また、本実施例においては、ウエル抵抗４、５と寄生容量とによる、プラズマ帯電の影響にＲＣ遅延時間が生じるような場合においても、チャネル領域の電圧を各ＮＭＯＳ型トランジスタ２１、２２間で等しくすることができる。そのため、ＮＭＯＳ型トランジスタ２１，２２の電気的な特性の変化量を互いに等しくできるために、高い電流精度が確保することができる。また、接続回路６のダイオード１２（ＰＮ接合ダイオード２３）は、各ＮＭＯＳ型トランジスタ２１、２２に設ける必要が無く、共有することができるため、チップ面積を低減することができる。
＜第２の実施の形態＞
本発明の第２の実施の形態を図６を参照しつつ説明する。本実施の形態では、第１の実施の形態との相違点についてのみ説明するものとし、本実施の形態で用いる図面において第１の実施の形態と同様の部材には同じ符号を付し、説明を省略する。
本実施の形態は、半導体集積回路装置であるカレントミラー回路１の動作時には接続回路６にＶＤＤ電源電圧を供給するための制御線１５を備えたものである。
図６は、本実施の形態に係る半導体集積回路装置の一例を示す回路図である。
図６において、本実施の形態における半導体集積回路装置であるカレントミラー回路１はバイアスを生成する側のＮＭＯＳ型トランジスタ２と、ＮＭＯＳ型トランジスタ２で生成されたバイアスを受ける側のＮＭＯＳ型トランジスタ３とを備えている。ＮＭＯＳ型トランジスタ２，３の各ゲート電極は第１の配線層より下層に形成される第１の接続線７で接続されており、各ウエルは第１の配線層より下層の第２の接続線８で接続されている。また、バイアスを生成する側のＮＭＯＳ型トランジスタ２のゲート電極とドレインは、第１の配線層より上層の第２の配線層に形成される接続線１１により接続されている。なお、ＮＭＯＳ型トランジスタ２，３のウエルの抵抗は、第２の接続線８で接続されるＰウエル抵抗４，５で示している。また、第１の接続線７はゲート電極を構成するポリシリコン層で構成され、第２の接続線８はＰウエル層を構成するＰ型半導体層で構成される。
ＮＭＯＳ型トランジスタ２のゲート電極とウエルの間、及び、バイアスを受けるＮＭＯＳ型トランジスタ３のゲート電極とウエルの間には、半導体基板を介さずに、第１の配線層に形成された接続線９，１０で接続回路６Ａが接続されている。すなわち、ＮＭＯＳ型トランジスタ２，３のゲート電極間を接続する第１の接続線７と接続回路６Ａとが接続線１０で接続され、ウエル間を接続する第２の接続線８と接続回路６Ａとが接続線９で接続されている。
接続回路６Ａには、制御線１５が追加されており、制御線１５には、半導体集積回路装置であるカレントミラー回路１の動作時にはＶＤＤ電源電圧が供給されるように構成されている。一方、接続回路６Ａは、制御線１５がフローティング状態にある時は各ＮＭＯＳ型トランジスタ２、３のゲート電極とウエル間を短絡状態とし、制御線１５がＶＤＤ電位にある時は各ＮＭＯＳ型トランジスタ２、３に電流が流れるように各ゲート電極とウエルとの間に電圧差を与えることができるように、すなわち、少なくとも一方向で非導通状態となるように構成されている。
その他の構成は第１の実施の形態及び実施例１と同様である。
以上のように構成した本実施の形態においても第１の実施の形態と同様の効果を得ることができる。
また、第１の配線層を形成する工程以降の製造工程では、ゲート電極とウエル間が短絡状態となるので、プラズマ帯電の影響によりゲート電極とチャネル領域間で電圧差が生じることを無くすことができる。
＜実施例２＞
本発明の他の実施例を図７及び図８を参照しつつ説明する。
図７は、本実施例に係る半導体集積回路装置の一具体例を示す回路図である。
図７において、本実施例における半導体集積回路装置であるカレントミラー回路１はバイアスを生成する側のＮＭＯＳ型トランジスタ２と、ＮＭＯＳ型トランジスタ２で生成されたバイアスを受ける側のＮＭＯＳ型トランジスタ３とを備えている。ＮＭＯＳ型トランジスタ２，３の各ゲート電極は第１の配線層より下層に形成される第１の接続線７で接続されており、各ウエルは第１の配線層より下層の第２の接続線８で接続されている。また、バイアスを生成する側のＮＭＯＳ型トランジスタ２のゲート電極とドレインは、第１の配線層より上層の第２の配線層に形成される接続線１１により接続されている。なお、ＮＭＯＳ型トランジスタ２，３のウエルの抵抗は、第２の接続線８で接続されるＰウエル抵抗４，５で示している。また、第１の接続線７はゲート電極を構成するポリシリコン層で構成され、第２の接続線８はＰウエル層を構成するＰ型半導体層で構成される。
ＮＭＯＳ型トランジスタ２のゲート電極とウエルの間、及び、バイアスを受けるＮＭＯＳ型トランジスタ３のゲート電極とウエルの間には、半導体基板を介さずに、第１の配線層に形成された接続線９，１０で接続回路６Ａａが接続されている。すなわち、ＮＭＯＳ型トランジスタ２，３のゲート電極間を接続する第１の接続線７と接続回路６Ａａとが接続線１０で接続され、ウエル間を接続する第２の接続線８と接続回路６Ａａとが接続線９で接続されている。
接続回路６Ａａは、ディプリーション型のＰＭＯＳ型トランジスタ１４で構成されており、ＰＭＯＳ型トランジスタ１４のソースがＮＭＯＳ型トランジスタ２，３の各ゲート電極に接続され、ドレインがＮＭＯＳ型トランジスタ２，３の各ウエルに接続され、ゲートが寄生容量１３に接続された制御線１５に接続されている。
ディプリーション型のＰＭＯＳ型トランジスタ１４のゲート電極に接続された寄生容量１３はゲート電極の電位がプラズマ帯電によって変化しないように設けられており、ＶＤＤ電源線に接続されたデバイスのＰＮ接合容量、酸化膜容量等で構成される。
以上のように構成した本実施例において、プラズマ帯電の影響でゲート電極に接続された第１の接続線７がウエルに接続された第２の接続線８に対して正に帯電した場合には、ディプリーション型のＰＭＯＳ型トランジスタ１４はノーマリーオン状態にあるため、ゲート電極とウエル間の電位差は無くなる。逆に、ゲート電極に接続された第１の接続線７がウエルに接続された第２の接続線８に対して負に帯電した場合には、ディプリーション型のＰＭＯＳ型トランジスタ１４のドレインとソースに接続されたＮウエルとの間に形成されるＰＮ接合ダイオードが順方向導通状態となり、同様にゲート電極とウエル間の電位差は低減される。
その結果、実施例１における半導体集積回路装置であるカレントミラー回路１と比べて、ゲート電極とチャネル領域の電圧差をさらに低減することができるので、各ＮＭＯＳ型トランジスタ２，３におけるプラズマ帯電の影響をさらに抑制することができる。したがって、ＮＭＯＳ型トランジスタ２，３の電気的特性の変化をより低減することができ、カレントミラー回路１において、高い電流精度を確保することができる。
図８は、本実施例に係る半導体集積回路装置における接続回路の他の具体例を示す回路図である。
図８において、接続回路６Ａｂは、２つのＰＭＯＳ型トランジスタ１６，１７により構成されており、ＰＭＯＳ型トランジスタ１６，１７各ソース間が互いに接続され、各ゲート間が互いに制御線１５に接続されて電源電圧ＶＤＤが供給されている。また、接続回路６ＡｂのＰＭＯＳ型トランジスタ１６，１７の一方のＰＭＯＳ型トランジスタ１６のドレインが第１の接続線７に、他方のＰＭＯＳ型トランジスタ１７のドレインが第２の接続線８に接続されている。また、ゲートとドレイン間には各々容量素子１８が接続されている。
ここで、本実施例における接続回路６Ａｂの動作について詳細に説明する。
本実施例の半導体集積回路装置であるカレントミラー回路１の製造時に、プラズマの影響により、第１の接続線７が第２の接続線８に対して正の電位Ｖ１となった場合には、接続回路６ＡｂのＰＭＯＳ型トランジスタ１６に並列に接続されたダイオード１９が順方向バイアス（Ｖｆ）となる。このとき、制御線１５の電位は第２の接続線８に対して、容量素子１８で容量２分割されたＶ１／２となる。ＰＭＯＳ型トランジスタ１７のゲート・ソース間の電圧はＶｆ−Ｖ１／２となるが、この電圧がＰＭＯＳ型トランジスタ１６の閾値電圧以下となると導通状態となり、第１の接続線７と第２の接続線８が電気的に接続される。例えば、Ｖｆ＝０．７Ｖ、閾値電圧＝−０．８Ｖとすると、Ｖ１は３．０Ｖとなる。
逆に、第１の接続線７が第２の接続線８に対して負の電位Ｖ２となった場合は、ＰＭＯＳ型トランジスタ１７に並列に接続されたダイオード１９が順方向バイアス（Ｖｆ）となる。このとき、制御線１５の電位は第２の接続線８に対して、容量素子１８で容量２分割されたＶ２／２となる。ＰＭＯＳ型トランジスタ１６のゲート・ソース間の電圧はＶｆ＋Ｖ２／２となるが、この電圧がＰＭＯＳ型トランジスタ１７の閾値電圧以下となると導通状態となり、第１の接続線７と第２の接続線８が電気的に接続される。例えば、Ｖｆ＝０．７Ｖ、閾値電圧＝−０．８Ｖとすると、Ｖ２は−３．０Ｖとなる。
一方、半導体集積回路装置であるカレントミラー回路１が動作する時は、制御線１５には、例えば、５Ｖの電源電圧ＶＤＤが印加されるため、接続回路６Ａｂは常時非導通状態となる。なお、本実施例の場合においては、制御線１５の電位は第１の接続線７と第２の接続線８の中間電位にあることが望ましく、容量素子１８の容量に対して制御線１５に接続される寄生容量は小さい方が望ましい。このため、制御線１５は電源電圧ＶＤＤ線とできるだけ上層の配線層で接続されることが望ましい。
以上のように構成した本実施例においては、第１の接続線７と第２の接続線８の絶対電位にかかわらず、接続線間である一定の電位差が生じると導通接続することができる。このため、接続回路６Ａａ（図７参照）を用いる場合においては、第１の接続線７と第２の接続線８がいずれも負に帯電する場合には導通接続することができなかったが、本実施例においては、第１の接続線７と第２の接続線８がいずれも負に帯電する場合も、電位差がある一定値を超えると、接続回路を導通状態とすることができる。
＜実施例３＞
本発明のさらに他の実施例を図９を参照しつつ説明する。本実施例では、実施例２との相違点についてのみ説明するものとし、本実施例で用いる図面において実施例２と同様の部材には同じ符号を付し、説明を省略する。
本実施例は、カレントミラー回路１ＢをＰＭＯＳ型トランジスタ６１，６２で構成してソースの電位がドレインの電位より常時大きくなるようにし、実施例２の接続回路６Ａａを用いた場合を示すものである。
図９は、本実施例に係る半導体集積回路装置の一例を示す回路図である。
図９において、本実施の形態における半導体集積回路装置であるカレントミラー回路１Ｂは、バイアスを生成する側のＰＭＯＳ型トランジスタ６１と、ＰＭＯＳ型トランジスタ６１で生成されたバイアスを受ける側のＰＭＯＳ型トランジスタ６２とを備えている。ＰＭＯＳ型トランジスタ６１，６２の各ゲート電極は第１の接続線７で接続されており、各ウエルは第２の接続線８で接続されている。また、バイアスを生成する側のＰＭＯＳ型トランジスタ６１のゲート電極とソースは、第２の配線層に形成される接続線１１Ｂにより接続されている。なお、ＰＭＯＳ型トランジスタ６１，６２のウエルの抵抗は、第２の接続線８で接続されるＮウエル抵抗６３，６４で示している。ＰＭＯＳ型トランジスタ６１のゲート電極とウエルの間、及び、バイアスを受けるＰＭＯＳ型トランジスタ６１のゲート電極とウエルの間には、半導体基板を介さずに、第１の配線層に形成された接続線９，１０で接続回路６Ａａが接続されている。すなわち、ＰＭＯＳ型トランジスタ６１，６２のゲート電極間を接続する第１の接続線７と接続回路６Ａａとが接続線１０で接続され、ウエル間を接続する第２の接続線８と接続回路６Ａａとが接続線９で接続されている。
なお、本実施例においては、ディプリーション型のＰＭＯＳ型トランジスタ１４で構成した接続回路６Ａａ（図７参照）を用いる場合を例示して説明しているが、これに限られず、接続回路６Ａｂ（図８参照）を用いても良い。また、接続回路６Ａａに代えて、ダイオード１２（ＰＮ接合ダイオード）を用いた接続回路６（図２参照）とすることもできる。なお、その際には、ＰＭＯＳ型トランジスタ６１，６２のゲート電極はチャネル領域に対して負の電圧を印加できるようにするため、アノードをゲート電極に接続される第１の接続線７に、カソードをＮウエルに接続される第２の接続線８にそれぞれ接続する構成とする。
＜第３の実施の形態＞
本発明の第３の実施の形態を図１０を参照しつつ説明する。本実施の形態では、上記の各実施の形態及び実施例との相違点についてのみ説明するものとし、本実施の形態で用いる図面において上記の各実施の形態及び実施例と同様の部材には同じ符号を付し、説明を省略する。
本実施の形態は、上記の各実施の形態及び実施例に係る半導体集積回路装置であるカレントミラー回路を備えた電流制御装置を示すものである。
図１０は、本実施の形態に係る電流制御装置の一例を示す回路図である。
図１０において、電流制御装置１０１は、外部負荷１０２に流す電流を駆動するメインＭＯＳ型トランジスタ１０５，１０６と、メインＭＯＳ型トランジスタ１０５，１０６と並列に接続され、電流検出を行うためのセンスＭＯＳ型トランジスタ１０７，１０８と、センスＭＯＳ型トランジスタ１０７，１０８に流れる電流を電圧に変換する抵抗素子１１０と、抵抗素子１１０の電圧値を測定して電流を検出する電流検出部１０９とで概略構成されている。
各センスＭＯＳ型トランジスタ１０７，１０８のソース電極には、各メインＭＯＳ型トランジスタ１０５，１０６のソース電極と仮想短絡するように、仮想短絡回路１１１が接続されており、ローサイドのセンスＭＯＳ型トランジスタ１０７は、カレントミラー回路１を介して、抵抗素子１１０に接続されている。また、各メインＭＯＳ型トランジスタ１０５，１０６のゲート電極と各センスＭＯＳ型トランジスタ１０７，１０８のゲート電極は制御部１０３に接続されている。
カレントミラー回路１Ｂは、ＰＭＯＳ型トランジスタ（例えば、図９等参照）で構成され、バイアスを生成する側のＰＭＯＳ型トランジスタがローサイドのセンスＭＯＳ型トランジスタ１０７に、バイアスを受ける側のＰＭＯＳ型トランジスタが抵抗素子１１０に接続されている。カレントミラー回路１Ｂによって、ローサイドのセンスＭＯＳ型トランジスタ１０７と同じ電流量の電流が抵抗素子１１０に流れて、電流検出部１０９でその電流値を検出する。
ここで、ハイサイドのセンスＭＯＳ型トランジスタ１０８では、トランジスタがオン状態にあり、ドレインからソースに電流が流れている状態で、電流検出部１０９で抵抗素子１１０に流れる電流を検出する。一方、ローサイドのセンスＭＯＳ型トランジスタ１０７では、トランジスタがオフ状態にあり、ソースからドレインに外部負荷からの環流電流が流れている状態で、カレントミラー回路１Ｂにより生成された電流を抵抗素子１１０に流して、電流検出部１０９で電流を検出する。
各メインＭＯＳ型トランジスタ１０５，１０６に流れる駆動電流（ＩＬＯＡＤ）はセンスＭＯＳ型トランジスタ１０７，１０８に流れる電流（ＩＳｅｎｓｅ）に一定比（センス比）を掛けたものとなるが、カレントミラー回路１Ｂで、オフセット電流（Ｉｏｆｆｓｅｔ）があると、駆動電流は、オフセット電流にセンス比を掛けた値の誤差を生じることになる。その結果、ハイサイドのメインＭＯＳ型トランジスタ１０６がオン状態で検出した駆動電流値とハイサイドのメインＭＯＳ型トランジスタ１０６がオン状態からオフ状態となって環流状態で検出した駆動電流値とに差が生じる。
しかしながら、本実施の形態におけるカレントミラー回路１Ｂでは、配線工程におけるプラズマの影響を抑えることができるので、オフセット電流を抑制することができ、駆動電流の観測誤差を小さくすることができる。この結果、本実施の形態のカレントミラー回路１Ｂを用いた電流制御装置１０１では、駆動電流の電流精度を確保することができる。
＜第４の実施の形態＞
本発明の第４の実施の形態を図１１を参照しつつ説明する。本実施の形態では、上記の各実施の形態及び実施例との相違点についてのみ説明するものとし、本実施の形態で用いる図面において上記の各実施の形態及び実施例と同様の部材には同じ符号を付し、説明を省略する。
本実施の形態は、第３の実施の形態に係る電流制御装置を備えた車の自動変速制御装置を示すものである。
図１１は、本実施の形態に係る自動変速制御装置の一例を示す図である。
図１１において、自動変速制御装置１２１は、複数の電流制御装置１０１と、これらを制御するマイクロコントローラ１２２とから構成されている。マイクロコントローラ１２２は、エンジン回転センサ１２３、シフトレバー位置センサ１２４、アクセルペダル位置センサ１２５などからなるセンサ群からの信号を入力として、最適な変速比を算出する。また、ソレノイド１２６は変速機内のクラッチを油圧で制御し、電流制御装置１０１により電流制御される。
以上のように構成した本実施の形態においては、駆動電流の電流精度が高い電流制御装置１０１を用いているので、より精度が高く信頼性の高い自動変速制御を行うことができる。
＜付記＞
なお、本発明は上記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内の様々な変形例や組み合わせが含まれる。また、本発明は、上記の実施の形態で説明した全ての構成を備えるものに限定されず、その構成の一部を削除したものも含まれる。
１，１Ｂ…カレントミラー回路、２，３…ＮＭＯＳ型トランジスタ、４，５…ウエル抵抗、６，６Ａ，６Ａａ，６Ａｂ…接続回路、７…第１の接続線、８…第２の接続線、９，１０，１１，１１Ｂ、１２…ダイオード、１３…寄生容量、１４…ＰＭＯＳ型トランジスタ、１５…制御線、１６…ＰＭＯＳ型トランジスタ、１７…ＰＭＯＳ型トランジスタ、１８…容量素子、１９…ダイオード、２０…ウエル領域、２１，２２…ＮＭＯＳ型トランジスタ、２３…接合ダイオード、２４…ソース（Ｎ＋）、２５…ドレイン、２６…ソース（Ｎ＋）、２７…ドレイン（Ｎ＋）、２８…Ｎ型半導体層、２９…ゲート電極、３１〜３４…接続線、３５…半導体基板、３６…酸化膜、３７…トレンチ溝、３９…ゲート電極酸化膜、４０…接続配線、５０，５１…重心点、６１，６２…ＰＭＯＳ型トランジスタ、６３，６４…ウエル抵抗、７１，７２…ＭＯＳ型トランジスタ群、７３，７４…ダイオード、７５…金属配線、１０１…電流制御装置、１０２…外部負荷、１０３…制御部、１０５，１０６…メインＭＯＳ型トランジスタ、１０７，１０８…センスＭＯＳ型トランジスタ、１０９…電流検出部、１１０…抵抗素子、１１１…仮想短絡回路、１２１…自動変速制御装置、１２２…マイクロコントローラ、１２３…エンジン回転センサ、１２４…シフトレバー位置センサ、１２５…アクセルペダル位置センサ、１２６…ソレノイド

Claims (12)

  1. 半導体基板上に形成された半導体集積回路装置であって、
    バイアスを生成するＭＯＳ型トランジスタのウエルおよび前記バイアスを受けるＭＯＳ型トランジスタのウエルがいずれも前記半導体基板から絶縁分離されて形成されたカレントミラー回路と、
    前記バイアスを生成するＭＯＳ型トランジスタのゲート電極とウエルの間、及び、前記バイアスを受けるＭＯＳ型トランジスタのゲート電極とウエルの間に、前記半導体基板を介さずに第１の配線層で接続された接続回路とを備え、
    前記接続回路は、前記半導体集積回路装置の製造時には、前記ゲート電極と前記ウエルの間を電気的に短絡状態とし、実装動作時には、前記ゲート電極と前記ウエルの間を少なくとも１方向に切断状態とすることを特徴とする半導体集積回路装置。
  2. 請求項１に記載の半導体集積回路装置において、
    前記バイアスを生成するＭＯＳ型トランジスタのゲート電極と前記バイアスを受けるＭＯＳ型トランジスタのゲート電極とは、前記第１の配線層より下層の第１の配線層で接続されおり、
    前記バイアスを生成するＭＯＳ型トランジスタのウエルと前記バイアスを受けるＭＯＳ型トランジスタのウエルとは、前記第１の配線層より下層の第２の配線層で接続されていることを特徴とする半導体集積回路装置。
  3. 請求項２に記載の半導体集積回路装置において、
    前記バイアスを生成するＭＯＳ型トランジスタのゲート電極とドレインは前記第１の配線層より上層の第２の配線層で接続されていることを特徴とする半導体集積回路装置。
  4. 請求項３に記載の半導体集積回路装置において、
    前記第１の配線層は、前記ゲート電極を生成する層で構成され、
    前記第２の配線層は、前記ウエルを構成する層で構成されていることを特徴とする半導体集積回路装置。
  5. 請求項４に記載の半導体集積回路装置において、
    前記接続回路と前記バイアスを生成するＭＯＳ型トランジスタのチャネル領域の重心点との距離をＬ１、前記接続回路と前記バイアスを受けるＭＯＳ型トランジスタのチャネル領域の重心点との距離をＬ２としたとき、距離Ｌ１と距離Ｌ２が略等しいことを特徴とする半導体集積回路装置。
  6. 請求項１〜５の何れか１項に記載の半導体集積回路装置において、
    前記接続回路は、前記第１の配線層で半導体層に接続された制御線を備え、
    前記制御線は、前記半導体集積回路装置の実装動作時に所定の電圧が与えられることを特徴とする半導体集積回路装置。
  7. 請求項６に記載の半導体集積回路装置において、
    前記制御線は、前記半導体基板上に形成された電源線に接続されていることを特徴とする半導体集積回路装置。
  8. 請求項６又は７に記載の半導体集積回路装置において、
    前記接続回路は、ディプリーション型のＭＯＳ型トランジスタで構成されることを特徴とする半導体集積回路装置。
  9. 請求項６又は７に記載の半導体集積回路装置において、
    前記接続回路は、ソース電極を互いに接続し、ゲート電極を互いに接続した、２つのＭＯＳ型トランジスタで構成されることを特徴とする半導体集積回路装置。
  10. 請求項１〜９の何れか１項に記載の半導体集積回路装置において、
    前記半導体基板はＳＯＩ基板であって、前記カレントミラー回路は前記ＳＯＩ基板上に形成され、
    前記ＳＯＩ基板に埋め込まれた絶縁膜で形成され、前記カレントミラー回路をそれ以外の回路と分離するトレンチ溝を備えたことを特徴とする半導体集積回路装置。
  11. 半導体基板上に形成され、電流を駆動するメインＭＯＳ型トランジスタと、
    前記メインＭＯＳ型トランジスタに並列に接続され、前記メインＭＯＳ型トランジスタの電流検出を行うセンスＭＯＳ型トランジスタと、
    前記センスＭＯＳ型トランジスタに接続された請求項１に記載の半導体集積回路装置のカレントミラー回路と、
    前記カレントミラー回路に接続された抵抗素子と、
    前記抵抗素子に流れる電流を検出するための検出器とを備え、
    前記カレントミラー回路を構成するバイアスを生成するＭＯＳ型トランジスタのウエルと、前記バイアスを受けるＭＯＳ型トランジスタのウエルは、いずれも前記半導体基板から絶縁分離されていることを特徴とする電流制御装置。
  12. 請求項１１に記載の電流制御装置と、
    前記電流制御装置を制御するマイクロコントローラと
    を有することを特徴とする自動変速機制御装置。
JP2018032560A 2018-02-26 2018-02-26 半導体集積回路装置、半導体集積回路装置を用いた電流制御装置、及び、電流制御装置を用いた自動変速機制御装置 Active JP6841552B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2018032560A JP6841552B2 (ja) 2018-02-26 2018-02-26 半導体集積回路装置、半導体集積回路装置を用いた電流制御装置、及び、電流制御装置を用いた自動変速機制御装置
US16/970,645 US11043508B2 (en) 2018-02-26 2019-01-28 Semiconductor integrated circuit device, current control device using semiconductor integrated circuit device, and automatic transmission control device using current control device
DE112019000268.6T DE112019000268B4 (de) 2018-02-26 2019-01-28 Integrierte Halbleiterschaltungsvorrichtung, Stromsteuervorrichtung, die die integrierte Halbleiterschaltungsvorrichtung verwendet, und Automatikgetriebesteuervorrichtung, die die Stromsteuervorrichtung verwendet
PCT/JP2019/002640 WO2019163417A1 (ja) 2018-02-26 2019-01-28 半導体集積回路装置、半導体集積回路装置を用いた電流制御装置、及び、電流制御装置を用いた自動変速機制御装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018032560A JP6841552B2 (ja) 2018-02-26 2018-02-26 半導体集積回路装置、半導体集積回路装置を用いた電流制御装置、及び、電流制御装置を用いた自動変速機制御装置

Publications (2)

Publication Number Publication Date
JP2019149430A JP2019149430A (ja) 2019-09-05
JP6841552B2 true JP6841552B2 (ja) 2021-03-10

Family

ID=67687192

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018032560A Active JP6841552B2 (ja) 2018-02-26 2018-02-26 半導体集積回路装置、半導体集積回路装置を用いた電流制御装置、及び、電流制御装置を用いた自動変速機制御装置

Country Status (4)

Country Link
US (1) US11043508B2 (ja)
JP (1) JP6841552B2 (ja)
DE (1) DE112019000268B4 (ja)
WO (1) WO2019163417A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112782439B (zh) * 2020-01-06 2023-01-31 保定钰鑫电气科技有限公司 一种小电流接地***中单相接地故障检测用特征电流的制造方法
JP7392237B2 (ja) 2020-02-20 2023-12-06 日清紡マイクロデバイス株式会社 半導体集積回路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002141421A (ja) 2000-10-31 2002-05-17 Toshiba Corp 半導体集積回路装置
US6404275B1 (en) * 2001-11-29 2002-06-11 International Business Machines Corporation Modified current mirror circuit for BiCMOS application
JP2008210902A (ja) 2007-02-24 2008-09-11 Seiko Instruments Inc カレントミラー回路
JP2010016210A (ja) 2008-07-04 2010-01-21 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2014241537A (ja) 2013-06-12 2014-12-25 株式会社東芝 静電気保護回路
JP7297549B2 (ja) * 2019-06-21 2023-06-26 エイブリック株式会社 電圧電流変換回路、及び充放電制御装置

Also Published As

Publication number Publication date
JP2019149430A (ja) 2019-09-05
DE112019000268B4 (de) 2023-07-13
DE112019000268T5 (de) 2020-08-27
US20200381454A1 (en) 2020-12-03
WO2019163417A1 (ja) 2019-08-29
US11043508B2 (en) 2021-06-22

Similar Documents

Publication Publication Date Title
US10749517B2 (en) Semiconductor device and overcurrent protection device
US9978689B2 (en) Ion sensitive field effect transistors with protection diodes and methods of their fabrication
US9711592B2 (en) Diode and signal output circuit including the same
US7791139B2 (en) Integrated circuit including a semiconductor assembly in thin-SOI technology
US7741680B2 (en) Electro-static discharge and latchup resistant semiconductor device
US9837413B2 (en) Substrate contact land for an MOS transistor in an SOI substrate, in particular an FDSOI substrate
JP6841552B2 (ja) 半導体集積回路装置、半導体集積回路装置を用いた電流制御装置、及び、電流制御装置を用いた自動変速機制御装置
WO2019042429A1 (zh) 集成电路芯片及其制作方法、栅驱动电路
US8723264B2 (en) Electrostatic discharge devices and method of making the same
EP0869342A1 (en) Electronic device, electronic switching apparatus including the same, and production method thereof
JP6110081B2 (ja) 半導体装置
KR102416640B1 (ko) 반도체 장치 및 보호 소자
US9324714B2 (en) Semiconductor device
CN108417536B (zh) 半导体结构及其形成方法、工作方法
CN112397502A (zh) 静电放电保护电路和其结构
JP6506163B2 (ja) 半導体装置
JP6343052B2 (ja) 半導体装置
JP2014038922A (ja) 半導体装置
US10497780B2 (en) Circuit and an electronic device including a transistor and a component and a process of forming the same
US20210066295A1 (en) Semiconductor device
CN108470763B (zh) 包括掩埋层的半导体器件
US20230223397A1 (en) Electrostatic protection structure and method for fabricating electrostatic protection structure
JP6270607B2 (ja) 半導体装置および半導体装置の製造方法
CN116266610A (zh) 半导体装置及其制造方法
TW202324742A (zh) 半導體裝置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200221

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210209

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210215

R150 Certificate of patent or registration of utility model

Ref document number: 6841552

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250