JP2002141421A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2002141421A JP2002141421A JP2000333580A JP2000333580A JP2002141421A JP 2002141421 A JP2002141421 A JP 2002141421A JP 2000333580 A JP2000333580 A JP 2000333580A JP 2000333580 A JP2000333580 A JP 2000333580A JP 2002141421 A JP2002141421 A JP 2002141421A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- integrated circuit
- metal wiring
- circuit device
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 229910052751 metal Inorganic materials 0.000 claims abstract description 103
- 239000002184 metal Substances 0.000 claims abstract description 103
- 238000000034 method Methods 0.000 claims abstract description 38
- 230000006378 damage Effects 0.000 claims description 22
- 230000000116 mitigating effect Effects 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 6
- 239000007772 electrode material Substances 0.000 claims 1
- 230000006866 deterioration Effects 0.000 abstract description 7
- 238000001020 plasma etching Methods 0.000 abstract description 7
- 238000000059 patterning Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 66
- 239000000758 substrate Substances 0.000 description 17
- 238000010586 diagram Methods 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 7
- 238000000926 separation method Methods 0.000 description 6
- 239000002344 surface layer Substances 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000002245 particle Substances 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 101100325793 Arabidopsis thaliana BCA2 gene Proteins 0.000 description 1
- 108700042918 BF02 Proteins 0.000 description 1
- 102100032566 Carbonic anhydrase-related protein 10 Human genes 0.000 description 1
- 101000867836 Homo sapiens Carbonic anhydrase-related protein 10 Proteins 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】ＭＯＳ型半導体集積回路装置におけるアナログ
回路の互いにペアとなるＭＯＳトランジスタ対の双方の
ゲート電極への金属配線層をプラズマ・エッチングによ
りパターニングする工程で、プラズマの帯電によるＭＯ
Ｓトランジスタの特性変動を抑制し、アナログ回路の特
性の悪化の原因となる影響を軽減する。 【解決手段】ＭＯＳ型半導体集積回路装置において、ア
ナログ回路の互いにペアとなるＭＯＳトランジスタ11、
12の双方のゲート電極に、第１層の金属配線131、132
で直接接続されるダイオード14を各々有することを特徴
とする。
回路の互いにペアとなるＭＯＳトランジスタ対の双方の
ゲート電極への金属配線層をプラズマ・エッチングによ
りパターニングする工程で、プラズマの帯電によるＭＯ
Ｓトランジスタの特性変動を抑制し、アナログ回路の特
性の悪化の原因となる影響を軽減する。 【解決手段】ＭＯＳ型半導体集積回路装置において、ア
ナログ回路の互いにペアとなるＭＯＳトランジスタ11、
12の双方のゲート電極に、第１層の金属配線131、132
で直接接続されるダイオード14を各々有することを特徴
とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に係り、特に同一性が要求されるＭＯＳトランジスタ
群におけるプラズマダメージの制御に関する。
置に係り、特に同一性が要求されるＭＯＳトランジスタ
群におけるプラズマダメージの制御に関する。
【０００２】
【従来の技術】ＭＯＳ型半導体集積回路装置の製造に際
して、プラズマ工程での配線層への帯電ストレスによっ
てＭＯＳトランジスタの特性に影響が生じる。この点に
ついて、例えば特開平8 −97416 号公報「半導体装置」
（公知例１）では次のように説明されている。即ち、製
造プロセス中において所定の層をパターニングするため
にプラズマ・エッチングを用いる際、パターニングされ
た層にプラズマ荷電粒子が蓄積され、パターニングされ
た層がチャージアップ状態となる。例えば金属配線用の
アルミ配線層などがチャージアップ状態となり、ＭＯＳ
トランジスタのゲート電極層（ポリシリコン層などから
なる）にコンタクトホールを介して接続されている場
合、そのゲート電極層にチャージアップされたプラズマ
荷電粒子が流れ込む。これにより、ゲート電極層下のチ
ャネル領域上に位置するゲート酸化膜にサージ電圧とし
て加わり、ゲート酸化膜にストレスがかかり、ゲート酸
化膜が劣化または破壊してしまう。この現象は、プラズ
マ・エッチング時に発生するプラズマ荷電粒子が蓄積さ
れる配線層の面積とゲート酸化膜の面積との比（アンテ
ナ比）に依存する。
して、プラズマ工程での配線層への帯電ストレスによっ
てＭＯＳトランジスタの特性に影響が生じる。この点に
ついて、例えば特開平8 −97416 号公報「半導体装置」
（公知例１）では次のように説明されている。即ち、製
造プロセス中において所定の層をパターニングするため
にプラズマ・エッチングを用いる際、パターニングされ
た層にプラズマ荷電粒子が蓄積され、パターニングされ
た層がチャージアップ状態となる。例えば金属配線用の
アルミ配線層などがチャージアップ状態となり、ＭＯＳ
トランジスタのゲート電極層（ポリシリコン層などから
なる）にコンタクトホールを介して接続されている場
合、そのゲート電極層にチャージアップされたプラズマ
荷電粒子が流れ込む。これにより、ゲート電極層下のチ
ャネル領域上に位置するゲート酸化膜にサージ電圧とし
て加わり、ゲート酸化膜にストレスがかかり、ゲート酸
化膜が劣化または破壊してしまう。この現象は、プラズ
マ・エッチング時に発生するプラズマ荷電粒子が蓄積さ
れる配線層の面積とゲート酸化膜の面積との比（アンテ
ナ比）に依存する。
【０００３】プラズマ電荷によるサージストレスよって
引き起こされるゲート酸化膜の劣化および破壊の第１段
階では、ゲート酸化膜がホットキャリアをトラップしや
すくなり、それによりトランジスタの閾値電圧が上昇す
る。ゲート酸化膜の劣化および破壊の第２段階では、ゲ
ート電極層と基板またはソース／ドレイン領域との間に
リーク電流が流れる。
引き起こされるゲート酸化膜の劣化および破壊の第１段
階では、ゲート酸化膜がホットキャリアをトラップしや
すくなり、それによりトランジスタの閾値電圧が上昇す
る。ゲート酸化膜の劣化および破壊の第２段階では、ゲ
ート電極層と基板またはソース／ドレイン領域との間に
リーク電流が流れる。
【０００４】上記公知例１中には、配線面積（周辺長）
とゲート面積（周辺長）との比であるアンテナ比によっ
て、工程時間などに依存してＶth（閾値）の変動やgmの
低下、ゲ−トリーク電流、ゲート破壊などを引き起こす
ことが示されている。
とゲート面積（周辺長）との比であるアンテナ比によっ
て、工程時間などに依存してＶth（閾値）の変動やgmの
低下、ゲ−トリーク電流、ゲート破壊などを引き起こす
ことが示されている。
【０００５】この対策として、上記公知例１中には、図
１１に示すように、ロジック回路のＭＯＳトランジスタ
のゲート電極にダイオード素子や抵抗素子を接続するこ
とが行なわれている。
１１に示すように、ロジック回路のＭＯＳトランジスタ
のゲート電極にダイオード素子や抵抗素子を接続するこ
とが行なわれている。
【０００６】また、特開平6 −61440 号公報「集積回路
装置、集積回路装置のデータ処理方法、および集積回路
装置のデータ処理装置」（公知例２）中には、図１２に
示すように、ロジック回路のＭＯＳトランジスタのゲー
ト電極にダイオード素子を接続することが行なわれてい
る。
装置、集積回路装置のデータ処理方法、および集積回路
装置のデータ処理装置」（公知例２）中には、図１２に
示すように、ロジック回路のＭＯＳトランジスタのゲー
ト電極にダイオード素子を接続することが行なわれてい
る。
【０００７】これらの公知例１、２に開示されている対
策は、論理回路を構成するインバータ回路などのＭＯＳ
トランジスタの保護と動作速度性能への影響の軽減を目
的としたものであり、論理回路のＶth変動が回路の高速
動作性能やスタンバイ電流などに与える影響を改善する
ことは可能であるが、アナログ回路の特性への影響の対
策を行なっているものではない。
策は、論理回路を構成するインバータ回路などのＭＯＳ
トランジスタの保護と動作速度性能への影響の軽減を目
的としたものであり、論理回路のＶth変動が回路の高速
動作性能やスタンバイ電流などに与える影響を改善する
ことは可能であるが、アナログ回路の特性への影響の対
策を行なっているものではない。
【０００８】即ち、公知例１では、アンテナ比によるＶ
th変動が論理ゲートに対する動作速度性能を悪化させ、
システムが誤動作する可能性や、ダイオード素子や抵抗
素子をゲートに接続する対策例が示されているが、アナ
ログ回路のペアトランジスタヘの素子の接続を述べては
いない。
th変動が論理ゲートに対する動作速度性能を悪化させ、
システムが誤動作する可能性や、ダイオード素子や抵抗
素子をゲートに接続する対策例が示されているが、アナ
ログ回路のペアトランジスタヘの素子の接続を述べては
いない。
【０００９】また、公知例２では、予め設定したアンテ
ナ比以上に配線がなされた場合に、ダイオードセルを自
動設計ＣＡＤにより付加する例が示されているが、アナ
ログ回路のペア性の要求されるMOS トランジスタヘの対
策については開示されていない。
ナ比以上に配線がなされた場合に、ダイオードセルを自
動設計ＣＡＤにより付加する例が示されているが、アナ
ログ回路のペア性の要求されるMOS トランジスタヘの対
策については開示されていない。
【００１０】したがって、公知例１、２に開示されてい
る対策のみでは、特に、高精度のアナログ回路において
は、演算増幅回路のオフセット電圧、カレントミラー回
路の電流比などに効果的な対策とはならない。
る対策のみでは、特に、高精度のアナログ回路において
は、演算増幅回路のオフセット電圧、カレントミラー回
路の電流比などに効果的な対策とはならない。
【００１１】例えば図１３に示すように、演算増幅回路
OPAMP の差動入力用のＭＯＳトランジスタのうち、正入
力（非反転入力）側のトランジスタと負入力（反転入
力）側のトランジスタのどちらか一方のアンテナ比が大
きく、他方のアンテナ比が小さい場合、アンテナ比が大
きい側のＭＯＳトランジスタの対策としてそのゲートに
ダイオードを付加しても、アンテナ比が小さい方のＭＯ
ＳトランジスタのＶthも微小ながら変動しており、Ｖth
のアンバランスが残ってしまう。
OPAMP の差動入力用のＭＯＳトランジスタのうち、正入
力（非反転入力）側のトランジスタと負入力（反転入
力）側のトランジスタのどちらか一方のアンテナ比が大
きく、他方のアンテナ比が小さい場合、アンテナ比が大
きい側のＭＯＳトランジスタの対策としてそのゲートに
ダイオードを付加しても、アンテナ比が小さい方のＭＯ
ＳトランジスタのＶthも微小ながら変動しており、Ｖth
のアンバランスが残ってしまう。
【００１２】このような場合、生じたＶthの差はそのま
ま演算増幅回路OPAMP の入力オフセット電圧となり、例
えば10ｍＶのＶth差は、100 倍増幅した場合は0.1 Ｖに
も拡大され、出力の誤差となる。
ま演算増幅回路OPAMP の入力オフセット電圧となり、例
えば10ｍＶのＶth差は、100 倍増幅した場合は0.1 Ｖに
も拡大され、出力の誤差となる。
【００１３】一方、アナログ回路で多用されるＭＯＳカ
レントミラー回路では、図１４に示すように、バイアス
電圧を生成する側のＭＯＳトランジスタのゲートに接続
される金属配線長とバイアスを受ける側のＭＯＳトラン
ジスタのゲートに接続される金属配線長との差により両
トランジスタのＶthに差が生じた場合を考える。特に、
トランジスタの電流I1、I2が小さい低動作電流回路の場
合などでは、Ｖthに対して、Ｖgs（ゲート・ソース間電
圧）を数十ｍＶ〜数百ｍＶ程度に絞った設計が行なわれ
るが、Ｉ＝β（Ｖgs−Ｖth）2 の関係より、Ｖgs＝1.0
Ｖ、Ｖth＝0.85Ｖ程度とした場合、Ｖthの50ｍＶの変動
は、（1-0.85）2 ＝0.0225、（1-0.8 ）2 ＝0.04より、
1.78倍（0.04／0.0225）の電流差を生じさせてしまうこ
とになる。
レントミラー回路では、図１４に示すように、バイアス
電圧を生成する側のＭＯＳトランジスタのゲートに接続
される金属配線長とバイアスを受ける側のＭＯＳトラン
ジスタのゲートに接続される金属配線長との差により両
トランジスタのＶthに差が生じた場合を考える。特に、
トランジスタの電流I1、I2が小さい低動作電流回路の場
合などでは、Ｖthに対して、Ｖgs（ゲート・ソース間電
圧）を数十ｍＶ〜数百ｍＶ程度に絞った設計が行なわれ
るが、Ｉ＝β（Ｖgs−Ｖth）2 の関係より、Ｖgs＝1.0
Ｖ、Ｖth＝0.85Ｖ程度とした場合、Ｖthの50ｍＶの変動
は、（1-0.85）2 ＝0.0225、（1-0.8 ）2 ＝0.04より、
1.78倍（0.04／0.0225）の電流差を生じさせてしまうこ
とになる。
【００１４】以上説明したように、公知例１、２に開示
されている従来の技術は、主にデジタル回路に対するプ
ラズマ工程の帯電ストレスの影響を抑えることが目的で
あり、このような対策のみでは、高精度なアナログ回路
や低消費電力のアナログ回路においては十分な対策とは
言えなかった。
されている従来の技術は、主にデジタル回路に対するプ
ラズマ工程の帯電ストレスの影響を抑えることが目的で
あり、このような対策のみでは、高精度なアナログ回路
や低消費電力のアナログ回路においては十分な対策とは
言えなかった。
【００１５】また、前記アンテナ比は、配線層の最終的
な配線パターン形状のみで決まるものではない。なぜな
らば、配線層の蒸着後は、集積回路の表面を覆い、全て
の配線層はショートしているが、エッチング工程では、
隣接する配線パターンとの間隔部分が削られる際に、配
線間隔や配線層の粗密（被覆率）、配線形状など種々の
条件で不均一にエッチングが進行するので、局所的に巨
大なアンテナ比となる可能性があり、このような場合の
対策は何ら述べられていない。
な配線パターン形状のみで決まるものではない。なぜな
らば、配線層の蒸着後は、集積回路の表面を覆い、全て
の配線層はショートしているが、エッチング工程では、
隣接する配線パターンとの間隔部分が削られる際に、配
線間隔や配線層の粗密（被覆率）、配線形状など種々の
条件で不均一にエッチングが進行するので、局所的に巨
大なアンテナ比となる可能性があり、このような場合の
対策は何ら述べられていない。
【００１６】また、第１層の金属配線層と第２層の金属
配線層を接続するビア（VIA ）工程では、プラズマ工程
でのレジストや層間絶縁膜の帯電電荷をビアがかき集
め、ビアの密度が低い場合は、ゲート酸化膜へのより強
いストレスを引き起こすことも、IEDM96 739〜741 （文
献１）に指摘されている。
配線層を接続するビア（VIA ）工程では、プラズマ工程
でのレジストや層間絶縁膜の帯電電荷をビアがかき集
め、ビアの密度が低い場合は、ゲート酸化膜へのより強
いストレスを引き起こすことも、IEDM96 739〜741 （文
献１）に指摘されている。
【００１７】
【発明が解決しようとする課題】上記したように従来の
MOS 型半導体集積回路装置は、プラズマ製造工程におけ
る配線層の帯電が、同一性を要求されるＭＯＳトランジ
スタ群のゲート電極のストレスとなってＭＯＳトランジ
スタの特性変動（特にＶth変動、gm低下、リーク電流増
加など）を生じさせ、アナログ回路の特性悪化をまねく
原因となるという問題があった。
MOS 型半導体集積回路装置は、プラズマ製造工程におけ
る配線層の帯電が、同一性を要求されるＭＯＳトランジ
スタ群のゲート電極のストレスとなってＭＯＳトランジ
スタの特性変動（特にＶth変動、gm低下、リーク電流増
加など）を生じさせ、アナログ回路の特性悪化をまねく
原因となるという問題があった。
【００１８】本発明は上記の問題点を解決するためにな
されたもので、プラズマ製造工程の帯電によるＭＯＳト
ランジスタ群の特性変動を制御し、アナログ回路の特性
悪化の原因となる影響を軽減することで、従来の製造工
程を変えることなく高精度なアナログ回路を実現し得る
半導体集積回路装置を提供することを目的とする。
されたもので、プラズマ製造工程の帯電によるＭＯＳト
ランジスタ群の特性変動を制御し、アナログ回路の特性
悪化の原因となる影響を軽減することで、従来の製造工
程を変えることなく高精度なアナログ回路を実現し得る
半導体集積回路装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】本発明の半導体集積回路
装置は、ＭＯＳ型トランジスタと配線層からなる半導体
集積回路装置において、動作上互いに同一特性が要求さ
れる２個以上のトランジスタ群の各々のゲート電極に、
プラズマ工程のダメージに対するトランジスタ特性変動
の影響を緩和するダメージ緩和手段を設けることを特徴
する。
装置は、ＭＯＳ型トランジスタと配線層からなる半導体
集積回路装置において、動作上互いに同一特性が要求さ
れる２個以上のトランジスタ群の各々のゲート電極に、
プラズマ工程のダメージに対するトランジスタ特性変動
の影響を緩和するダメージ緩和手段を設けることを特徴
する。
【００２０】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００２１】＜第１の実施形態＞図１は、本発明の第１
の実施形態に係るＭＯＳ型半導体集積回路装置に形成さ
れた演算増幅回路の正入力側、負入力側の差動ペアをな
すＮＭＯＳトランジスタ11、12およびそれぞれのゲート
に対応して接続されている金属配線131 、132 およびダ
イオード14の回路接続を示している。
の実施形態に係るＭＯＳ型半導体集積回路装置に形成さ
れた演算増幅回路の正入力側、負入力側の差動ペアをな
すＮＭＯＳトランジスタ11、12およびそれぞれのゲート
に対応して接続されている金属配線131 、132 およびダ
イオード14の回路接続を示している。
【００２２】演算増幅回路10の差動入力用のトランジス
タ11、12は、高いペア性が要求されるものであり、プラ
ス入力側のＮＭＯＳトランジスタ11のゲートに連なる金
属配線131 およびマイナス側のＮＭＯＳトランジスタ12
のゲートに連なる金属配線132 のそれぞれに対応してそ
れぞれダイオード14が接続されている。この場合、各金
属配線131 、132 から電源ノードに向かって（順方向の
向きで）ダイオード14が接続され、かつ、接地ノードか
ら各金属配線131 、132 に向かって（順方向の向きで）
ダイオード14が接続されている。
タ11、12は、高いペア性が要求されるものであり、プラ
ス入力側のＮＭＯＳトランジスタ11のゲートに連なる金
属配線131 およびマイナス側のＮＭＯＳトランジスタ12
のゲートに連なる金属配線132 のそれぞれに対応してそ
れぞれダイオード14が接続されている。この場合、各金
属配線131 、132 から電源ノードに向かって（順方向の
向きで）ダイオード14が接続され、かつ、接地ノードか
ら各金属配線131 、132 に向かって（順方向の向きで）
ダイオード14が接続されている。
【００２３】図２は、図１中の１個のＮＭＯＳトランジ
スタ11のゲート電極に接続されている金属配線131 およ
びダイオード14の１個を代表的に取り出して断面構造の
一例を示している。
スタ11のゲート電極に接続されている金属配線131 およ
びダイオード14の１個を代表的に取り出して断面構造の
一例を示している。
【００２４】20は例えばｐ型シリコンからなる半導体基
板、21は基板表層部の一部に選択的に形成された素子分
離領域、22および23は基板表層部の活性領域で互いに隣
接するように形成されたｐウエルおよびｎウエルであ
る。
板、21は基板表層部の一部に選択的に形成された素子分
離領域、22および23は基板表層部の活性領域で互いに隣
接するように形成されたｐウエルおよびｎウエルであ
る。
【００２５】24は上記ｐウエル22の表層部の一部に選択
的に形成されたｎ型拡散層であり、前記ＮＭＯＳトラン
ジスタ11のドレイン・ソース領域となる。25は前記ｎウ
エル23の表層部の一部に選択的に形成されたｐ型拡散層
であり、ｎウエル23との接合（ＰＮ接合）によりダイオ
ード14を形成している。
的に形成されたｎ型拡散層であり、前記ＮＭＯＳトラン
ジスタ11のドレイン・ソース領域となる。25は前記ｎウ
エル23の表層部の一部に選択的に形成されたｐ型拡散層
であり、ｎウエル23との接合（ＰＮ接合）によりダイオ
ード14を形成している。
【００２６】26は前記ＮＭＯＳトランジスタ11のドレイ
ン・ソース間のチャネル領域上にゲート絶縁膜27を介し
て形成された例えばポリシリコンを用いたゲート電極、
28は半導体基板上でゲート電極26上を含むように形成さ
れた第１層間絶縁膜、131 は第１層間絶縁膜28に開口さ
れたコンタクトホールの内部および第１層間絶縁膜28上
に形成された例えばアルミニウムを用いた第１層金属配
線層がプラズマ工程によりパターニングされた第１層の
金属配線、29は半導体基板上で第１層の金属配線131 上
を含むように形成された第２層間絶縁膜、30はプラズマ
工程により第２層間絶縁膜29に開口されたビアホール
（via hole）の内部および第２層間絶縁膜29上に形成さ
れた例えばアルミニウムを用いた第２層金属配線層がプ
ラズマ工程によりパターニングされた第２層の金属配線
である。
ン・ソース間のチャネル領域上にゲート絶縁膜27を介し
て形成された例えばポリシリコンを用いたゲート電極、
28は半導体基板上でゲート電極26上を含むように形成さ
れた第１層間絶縁膜、131 は第１層間絶縁膜28に開口さ
れたコンタクトホールの内部および第１層間絶縁膜28上
に形成された例えばアルミニウムを用いた第１層金属配
線層がプラズマ工程によりパターニングされた第１層の
金属配線、29は半導体基板上で第１層の金属配線131 上
を含むように形成された第２層間絶縁膜、30はプラズマ
工程により第２層間絶縁膜29に開口されたビアホール
（via hole）の内部および第２層間絶縁膜29上に形成さ
れた例えばアルミニウムを用いた第２層金属配線層がプ
ラズマ工程によりパターニングされた第２層の金属配線
である。
【００２７】ここで、図２の構造を有する半導体集積回
路装置の製造工程を簡単に説明する。
路装置の製造工程を簡単に説明する。
【００２８】まず、ｐ型半導体基板20の主表面上にフィ
ールド酸化膜21を選択的に形成し、活性領域にｐウエル
22およびｎウエル23を形成し、ｐウエル22の表面上にゲ
ート酸化膜27を形成した後、ポリシリコン層などからな
るゲート電極26を形成する。次に、ゲート電極26をマス
クとしてｐウエル22にｎ型不純物をイオン注入すること
によってトランジスタのソース／ドレイン領域24を形成
する。また、ｎウエル23の一部にｐ型不純物をイオン注
入することによってダイオード14のｐ型拡散領域25を形
成する。
ールド酸化膜21を選択的に形成し、活性領域にｐウエル
22およびｎウエル23を形成し、ｐウエル22の表面上にゲ
ート酸化膜27を形成した後、ポリシリコン層などからな
るゲート電極26を形成する。次に、ゲート電極26をマス
クとしてｐウエル22にｎ型不純物をイオン注入すること
によってトランジスタのソース／ドレイン領域24を形成
する。また、ｎウエル23の一部にｐ型不純物をイオン注
入することによってダイオード14のｐ型拡散領域25を形
成する。
【００２９】この後、全面に第１層間絶縁膜28を形成
し、ソース／ドレイン領域24上、ｐ型拡散領域25上およ
びゲート電極26上にコンタクトホールを形成する。次
に、コンタクトホール内部を含む全面にアルミニウムな
どの第１層の金属配線層を形成し、プラズマドライエッ
チングすることによって金属配線131 、132 （図示せ
ず）を形成する。
し、ソース／ドレイン領域24上、ｐ型拡散領域25上およ
びゲート電極26上にコンタクトホールを形成する。次
に、コンタクトホール内部を含む全面にアルミニウムな
どの第１層の金属配線層を形成し、プラズマドライエッ
チングすることによって金属配線131 、132 （図示せ
ず）を形成する。
【００３０】上記した第１の実施形態では、金属配線13
1 、132 は、トランジスタ11、12のゲート電極およびダ
イオード14の一方の電極領域（ｐ型拡散層25）に直接に
コンタクトしている、つまり、トランジスタ11、12のゲ
ート電極に接続された金属配線131 、132 に直接にダイ
オード14が接続されている。
1 、132 は、トランジスタ11、12のゲート電極およびダ
イオード14の一方の電極領域（ｐ型拡散層25）に直接に
コンタクトしている、つまり、トランジスタ11、12のゲ
ート電極に接続された金属配線131 、132 に直接にダイ
オード14が接続されている。
【００３１】したがって、第１層金属配線層をプラズマ
工程によりパターニングして金属配線131 、132 を形成
する際、プラズマ工程で金属配線131 、132 に帯電した
プラズマ荷電粒子がダイオード14を介して吸収され、消
失する。
工程によりパターニングして金属配線131 、132 を形成
する際、プラズマ工程で金属配線131 、132 に帯電した
プラズマ荷電粒子がダイオード14を介して吸収され、消
失する。
【００３２】この場合、金属配線131 、132 に帯電した
正電荷は、ダイオード14を順方向に介した後にｎウエル
23／ｐウエル22の接合を逆方向に経由してNMOSトランジ
スタ11、12の基板領域（ｐウエル22）に吸収される。
正電荷は、ダイオード14を順方向に介した後にｎウエル
23／ｐウエル22の接合を逆方向に経由してNMOSトランジ
スタ11、12の基板領域（ｐウエル22）に吸収される。
【００３３】したがって、図１の構成によれば、プラズ
マ工程における金属配線131 、132の帯電ストレスの影
響を排除することができるので、差動入力用のトランジ
スタ11、12の高いペア性が実現される。
マ工程における金属配線131 、132の帯電ストレスの影
響を排除することができるので、差動入力用のトランジ
スタ11、12の高いペア性が実現される。
【００３４】なお、ダイオード14が、NMOSトランジスタ
11、12の基板領域（ｐウエル22）の表層部の一部に選択
的に形成されたｎ型拡散層（図示せず）とｐウエル22と
の接合により構成されている場合には、金属配線131 、
132 に帯電した正電荷はダイオード14を逆方向に介して
ＮＭＯＳトランジスタ11、12の基板領域（ｐウエル22）
に吸収され、金属配線131 、132 に帯電した負電荷はダ
イオード14を介してＮＭＯＳトランジスタ11、12の基板
領域（ｐウエル22）に吸収される。逆バイアスとなるＰ
Ｎ接合の面積は十分にとることことが望ましい。
11、12の基板領域（ｐウエル22）の表層部の一部に選択
的に形成されたｎ型拡散層（図示せず）とｐウエル22と
の接合により構成されている場合には、金属配線131 、
132 に帯電した正電荷はダイオード14を逆方向に介して
ＮＭＯＳトランジスタ11、12の基板領域（ｐウエル22）
に吸収され、金属配線131 、132 に帯電した負電荷はダ
イオード14を介してＮＭＯＳトランジスタ11、12の基板
領域（ｐウエル22）に吸収される。逆バイアスとなるＰ
Ｎ接合の面積は十分にとることことが望ましい。
【００３５】なお、図１の構成では、ダイオード14は、
順方向でプラス側とマイナス側の両方の帯電を逃がせる
ようにＰ型、Ｎ型の両方を接続しているが、逆方向でも
逆方向耐圧で逃がせるので、片方だけ接続してもよい。
この場合、どちらの向きのダイオードを付加するかは、
帯電の極性と影響により決めるべきであり、逆バイアス
電流を多くするためにダイオードのＰＮ接合の面積は広
くとることことが望ましい。
順方向でプラス側とマイナス側の両方の帯電を逃がせる
ようにＰ型、Ｎ型の両方を接続しているが、逆方向でも
逆方向耐圧で逃がせるので、片方だけ接続してもよい。
この場合、どちらの向きのダイオードを付加するかは、
帯電の極性と影響により決めるべきであり、逆バイアス
電流を多くするためにダイオードのＰＮ接合の面積は広
くとることことが望ましい。
【００３６】なお、演算増幅回路の差動入力ペアとして
ＰＭＯＳトランジスタを形成する場合にも、前述したＮ
ＭＯＳトランジスタ11、12のペアに準じて、ＰＭＯＳト
ランジスタのゲート電極と基板上に形成されたダイオー
ドを金属配線で直接に接続する構造とすることにより、
プラズマ工程における金属配線の帯電ストレスの影響を
排除することができ、差動入力用のトランジスタの高い
ペア性を実現できる。
ＰＭＯＳトランジスタを形成する場合にも、前述したＮ
ＭＯＳトランジスタ11、12のペアに準じて、ＰＭＯＳト
ランジスタのゲート電極と基板上に形成されたダイオー
ドを金属配線で直接に接続する構造とすることにより、
プラズマ工程における金属配線の帯電ストレスの影響を
排除することができ、差動入力用のトランジスタの高い
ペア性を実現できる。
【００３７】なお、ダイオード14が、第１層の金属配線
ではなく第２層の金属配線に直接に接続されて形成され
る構造の場合、つまり、ビアを形成した後に第２層の金
属配線を形成することによって初めてダイオードが第１
層の金属配線に電気的に接続される構造の場合には、第
１層金属配線層のパターニング形成やその後のビア工程
に際して前述したようなダイオードの作用および効果が
得られない。したがって、ダイオード14は、第１層の金
属配線131 、132 に直接に接続されるように形成する必
要がある。
ではなく第２層の金属配線に直接に接続されて形成され
る構造の場合、つまり、ビアを形成した後に第２層の金
属配線を形成することによって初めてダイオードが第１
層の金属配線に電気的に接続される構造の場合には、第
１層金属配線層のパターニング形成やその後のビア工程
に際して前述したようなダイオードの作用および効果が
得られない。したがって、ダイオード14は、第１層の金
属配線131 、132 に直接に接続されるように形成する必
要がある。
【００３８】図３は、図１の演算増幅回路10を用いて、
外部信号をインピーダンス変換するために用いられるボ
ルテージフォロワ回路を構成した例を示している。
外部信号をインピーダンス変換するために用いられるボ
ルテージフォロワ回路を構成した例を示している。
【００３９】一般に、演算増幅回路10の正入力端子
（＋）は負入力端子（−）の配線に比べて長い配線を伴
い、引き回される場合が多いので、正入力端子と負入力
端子とで配線の長短が発生し易い。また、アナログ増幅
回路で多用される反転増幅回路の場合では、負入力端子
も、正入力端子と同様に長く引き回される場合が多い。
（＋）は負入力端子（−）の配線に比べて長い配線を伴
い、引き回される場合が多いので、正入力端子と負入力
端子とで配線の長短が発生し易い。また、アナログ増幅
回路で多用される反転増幅回路の場合では、負入力端子
も、正入力端子と同様に長く引き回される場合が多い。
【００４０】ここでは、正入力端子と負入力端子へのプ
ラズマ工程の影響が均一とはならない例として配線の長
さを説明したが、回路の複雑さやレイアウトの複雑さに
もよるが、長さのみでなく、配線の分岐や第２層の金属
配線、さらに上層の金属配線など多用された複雑な配線
として行われているのが一般的であり、これらの場合も
プラズマ工程の帯電状況は同一とはならない。
ラズマ工程の影響が均一とはならない例として配線の長
さを説明したが、回路の複雑さやレイアウトの複雑さに
もよるが、長さのみでなく、配線の分岐や第２層の金属
配線、さらに上層の金属配線など多用された複雑な配線
として行われているのが一般的であり、これらの場合も
プラズマ工程の帯電状況は同一とはならない。
【００４１】このように一般的なアナログ回路では、正
入力端子と負入力端子への配線は条件が一致しないこと
が多く、プラズマ工程の影響も均一とはならないいが、
前述した第１の実施形態を適用することにより、Ｖth変
動など抑えることができる。
入力端子と負入力端子への配線は条件が一致しないこと
が多く、プラズマ工程の影響も均一とはならないいが、
前述した第１の実施形態を適用することにより、Ｖth変
動など抑えることができる。
【００４２】＜第２の実施形態＞図４は、第２の実施形
態に係るMOS 型半導体集積回路装置に形成された演算増
幅回路を用いたボルテージフォロワ回路およびその入力
配線の一例を示している。
態に係るMOS 型半導体集積回路装置に形成された演算増
幅回路を用いたボルテージフォロワ回路およびその入力
配線の一例を示している。
【００４３】このボルテージフォロワ回路は、図３を参
照して前述したボルテージフォロワ回路と比べて、演算
増幅回路40の正入力端子（＋）の配線41は負入力端子
（−）の配線42に比べて長く引き回される場合が多いの
で、配線41、42の条件をより揃えるために、少なくとも
配線長が短い方の配線42に連なるように同一配線層で同
時にダミー配線43を形成した点が異なり、その他は同じ
であるので同じ符号を付している。
照して前述したボルテージフォロワ回路と比べて、演算
増幅回路40の正入力端子（＋）の配線41は負入力端子
（−）の配線42に比べて長く引き回される場合が多いの
で、配線41、42の条件をより揃えるために、少なくとも
配線長が短い方の配線42に連なるように同一配線層で同
時にダミー配線43を形成した点が異なり、その他は同じ
であるので同じ符号を付している。
【００４４】このようにダミー配線43を用いて、多層金
属配線の配線面積や側面積、ビアなどの条件も合わせる
ことにより、プラズマ・エッチング工程においてプラズ
マによりそれぞれの配線が受ける帯電ストレスの差を縮
小する（望ましくは、プラズマ工程の帯電ストレスを同
等に受けるようにする）ことが可能になる。つまり、演
算増幅回路40の正入力端子（＋）は負入力端子（−）に
対するプラズマ帯電の影響を均一化することができ、ダ
イオードと組み合わせることにより、特性変動に強く、
かつ変動量の揃ったペアトランジスタを実現することが
できる。
属配線の配線面積や側面積、ビアなどの条件も合わせる
ことにより、プラズマ・エッチング工程においてプラズ
マによりそれぞれの配線が受ける帯電ストレスの差を縮
小する（望ましくは、プラズマ工程の帯電ストレスを同
等に受けるようにする）ことが可能になる。つまり、演
算増幅回路40の正入力端子（＋）は負入力端子（−）に
対するプラズマ帯電の影響を均一化することができ、ダ
イオードと組み合わせることにより、特性変動に強く、
かつ変動量の揃ったペアトランジスタを実現することが
できる。
【００４５】＜第３の実施形態＞多層金属配線を用いる
場合、ゲート電極に接続されている金属配線に対して上
層の金属配線を接続するために金属配線上の層間絶縁膜
にビアホールを形成する際のプラズマ工程の影響が支配
的になるおそれがある。この場合、ゲート電極に接続さ
れる配線としてビアを使わない金属配線とすることによ
り、ダメージそのものをなくすことができる例を以下に
示す。
場合、ゲート電極に接続されている金属配線に対して上
層の金属配線を接続するために金属配線上の層間絶縁膜
にビアホールを形成する際のプラズマ工程の影響が支配
的になるおそれがある。この場合、ゲート電極に接続さ
れる配線としてビアを使わない金属配線とすることによ
り、ダメージそのものをなくすことができる例を以下に
示す。
【００４６】図５は、第３の実施形態に係るMOS 型半導
体集積回路装置に形成された演算増幅回路のペアトラン
ジスタのゲートとダイオードとを接続する金属配線の構
造の一例を示している。
体集積回路装置に形成された演算増幅回路のペアトラン
ジスタのゲートとダイオードとを接続する金属配線の構
造の一例を示している。
【００４７】図５において、トランジスタのゲート電極
26およびダイオードの拡散層24（図示せず）に接続され
ている金属配線51は、ゲート電極26と同じ配線層に形成
されたポリシリコン52および金属配線51と同じ配線層
（第１層の金属配線層）に形成された別の金属配線53を
介して演算増幅回路の信号入力ノードに接続されてい
る。
26およびダイオードの拡散層24（図示せず）に接続され
ている金属配線51は、ゲート電極26と同じ配線層に形成
されたポリシリコン52および金属配線51と同じ配線層
（第１層の金属配線層）に形成された別の金属配線53を
介して演算増幅回路の信号入力ノードに接続されてい
る。
【００４８】このようにトランジスタのゲート電極26お
よびダイオードの拡散層24に接続されている金属配線51
を、上層の金属配線層に対してビアコンタクトを介して
接続されることなく存在させると、ビア形成工程でのプ
ラズマによるダメージがゲート電極26に印加されなくな
る。
よびダイオードの拡散層24に接続されている金属配線51
を、上層の金属配線層に対してビアコンタクトを介して
接続されることなく存在させると、ビア形成工程でのプ
ラズマによるダメージがゲート電極26に印加されなくな
る。
【００４９】＜第４の実施形態＞図６は、第４の実施形
態に係るＭＯＳ型半導体集積回路装置に形成されたカレ
ントミラー回路のペアトランジスタの各ゲートに第１層
の金属配線を介してそれぞれダイオードが接続された回
路の一例を示す。
態に係るＭＯＳ型半導体集積回路装置に形成されたカレ
ントミラー回路のペアトランジスタの各ゲートに第１層
の金属配線を介してそれぞれダイオードが接続された回
路の一例を示す。
【００５０】図６に示すように、カレントミラー回路60
のバイアス生成側のトランジスタ61とバイアスを受ける
側のトランジスタ62の双方のゲートおよび半導体基板上
に形成されたダイオード63に直接に第１層の金属配線64
が接続されている。
のバイアス生成側のトランジスタ61とバイアスを受ける
側のトランジスタ62の双方のゲートおよび半導体基板上
に形成されたダイオード63に直接に第１層の金属配線64
が接続されている。
【００５１】これにより、カレントミラー回路60のペア
トランジスタ61，62の各ゲートに接続する金属配線の複
雑さに拘わらず、配線形成用のプラズマ工程でのストレ
スの影響を排除することができ、トランジスタ61，62の
ペア性が確保され、高い電流比精度を実現することが可
能になる。
トランジスタ61，62の各ゲートに接続する金属配線の複
雑さに拘わらず、配線形成用のプラズマ工程でのストレ
スの影響を排除することができ、トランジスタ61，62の
ペア性が確保され、高い電流比精度を実現することが可
能になる。
【００５２】なお、同一配線層で別体として形成された
金属配線64がバイアス生成側のトランジスタ61のゲート
およびバイアスを受ける側のトランジスタ62のゲートに
それぞれ直接に接続される場合には、別体として形成さ
れた金属配線64毎に直接に接続されるように半導体基板
上にダイオード63を形成しておけばよい。
金属配線64がバイアス生成側のトランジスタ61のゲート
およびバイアスを受ける側のトランジスタ62のゲートに
それぞれ直接に接続される場合には、別体として形成さ
れた金属配線64毎に直接に接続されるように半導体基板
上にダイオード63を形成しておけばよい。
【００５３】仮に、バイアス生成側のトランジスタ61の
ゲートのみダイオード63を接続すると、バイアスを受け
る側のトランジスタ62（ゲートにダイオード63が接続さ
れないトランジスタ）のＶthがプラズマ・ストレスの影
響で変動した場合に、その分だけバイアス電圧が変動
し、バイアスを受ける側のトランジスタ62の電流が変動
することは容易に想像できる。
ゲートのみダイオード63を接続すると、バイアスを受け
る側のトランジスタ62（ゲートにダイオード63が接続さ
れないトランジスタ）のＶthがプラズマ・ストレスの影
響で変動した場合に、その分だけバイアス電圧が変動
し、バイアスを受ける側のトランジスタ62の電流が変動
することは容易に想像できる。
【００５４】また、ドレインとゲートを接続したダイオ
ード接続のMOS トランジスタ61へダイオード63を接続す
るには、ＭＯＳトランジスタ61のゲートに直接に接続す
る第１層の金属配線64でＭＯＳトランジスタ61のドレイ
ン拡散領域に直接に接続すればよいことは容易に想像で
きる。
ード接続のMOS トランジスタ61へダイオード63を接続す
るには、ＭＯＳトランジスタ61のゲートに直接に接続す
る第１層の金属配線64でＭＯＳトランジスタ61のドレイ
ン拡散領域に直接に接続すればよいことは容易に想像で
きる。
【００５５】＜第５の実施形態＞配線パターンの疎密や
間隔、被覆率などの条件が異なる場合、プロセス条件に
もよるが、プラズマ・エッチングの進行が不均一となり
易い。金属配線の蒸着およびレジスト工程後では、金属
配線層は集積回路の全面を覆った状態であり、プラズマ
・エッチング工程で金属配線層を削っていくので、最終
的な配線形状によるアンテナ比に拘わらず、途中工程で
巨大なアンテナ比となることがある。
間隔、被覆率などの条件が異なる場合、プロセス条件に
もよるが、プラズマ・エッチングの進行が不均一となり
易い。金属配線の蒸着およびレジスト工程後では、金属
配線層は集積回路の全面を覆った状態であり、プラズマ
・エッチング工程で金属配線層を削っていくので、最終
的な配線形状によるアンテナ比に拘わらず、途中工程で
巨大なアンテナ比となることがある。
【００５６】前記各実施形態では、金属配線をエッチン
グしている途中で、隣接配線との分離が遅れると、高い
アンテナ比となるおそれがあり、この対策として以下に
第５の実施形態を説明する。
グしている途中で、隣接配線との分離が遅れると、高い
アンテナ比となるおそれがあり、この対策として以下に
第５の実施形態を説明する。
【００５７】図７（ａ）、（ｂ）は、第５の実施形態に
係るMOS 型半導体集積回路装置に形成された演算増幅回
路のペアトランジスタのゲートとダイオードとを接続す
る金属配線のパターン例を示している。
係るMOS 型半導体集積回路装置に形成された演算増幅回
路のペアトランジスタのゲートとダイオードとを接続す
る金属配線のパターン例を示している。
【００５８】図７（ａ）、（ｂ）に示すように、特にペ
ア性が要求され、特性変動に対する影響の大きいトラン
ジスタのゲート（感度の高いゲート）とダイオードに接
続する金属配線71について、同一配線層の隣接配線72と
の間隔を配線ルールの最小間隔よりも広げたり、配線パ
ターンの密度を低下させている（ある面積内の被覆率を
下げている）。
ア性が要求され、特性変動に対する影響の大きいトラン
ジスタのゲート（感度の高いゲート）とダイオードに接
続する金属配線71について、同一配線層の隣接配線72と
の間隔を配線ルールの最小間隔よりも広げたり、配線パ
ターンの密度を低下させている（ある面積内の被覆率を
下げている）。
【００５９】これにより、プラズマ工程で金属配線層を
エッチングしている途中では、感度の高いゲートとダイ
オードに接続する金属配線71と隣接配線72とのエッチン
グによる分離が素早く進行し、最小間隔の配線層間より
も早く絶縁されるので、アンテナ比が高くならない。
エッチングしている途中では、感度の高いゲートとダイ
オードに接続する金属配線71と隣接配線72とのエッチン
グによる分離が素早く進行し、最小間隔の配線層間より
も早く絶縁されるので、アンテナ比が高くならない。
【００６０】図８（ａ）は、第５の実施形態を適用した
場合の配線分離状況を示しており、比較のために、第５
の実施形態を適用しない場合の配線分離状況を図８
（ｂ）に示している。両者の対比により、金属配線層の
エッチングの進行途中における配線分離状況が金属配線
層の間隔、密度に依存することが分かる。
場合の配線分離状況を示しており、比較のために、第５
の実施形態を適用しない場合の配線分離状況を図８
（ｂ）に示している。両者の対比により、金属配線層の
エッチングの進行途中における配線分離状況が金属配線
層の間隔、密度に依存することが分かる。
【００６１】＜第６の実施形態＞図９（ａ）、（ｂ）
は、第６の実施形態に係るＭＯＳ型半導体集積回路装置
に形成された演算増幅回路のペアトランジスタのゲート
とダイオードとを接続する金属配線と周辺パターンとの
回路接続およびパターン配置の一例を示している。
は、第６の実施形態に係るＭＯＳ型半導体集積回路装置
に形成された演算増幅回路のペアトランジスタのゲート
とダイオードとを接続する金属配線と周辺パターンとの
回路接続およびパターン配置の一例を示している。
【００６２】図９に示すように、トランジスタのゲート
電極90とダイオード（図示せず）に接続された金属配線
91と同じ配線層（1st Al）で、金属配線91に隣接し、金
属配線91よりも工程順的に早い下地工程でＭＯＳトラン
ジスタの基板領域（バルク電極）に対して接続されてい
る別の金属配線92が形成されている。
電極90とダイオード（図示せず）に接続された金属配線
91と同じ配線層（1st Al）で、金属配線91に隣接し、金
属配線91よりも工程順的に早い下地工程でＭＯＳトラン
ジスタの基板領域（バルク電極）に対して接続されてい
る別の金属配線92が形成されている。
【００６３】これにより、金属配線91の蒸着工程でＭＯ
Ｓトランジスタの基板領域とゲート電極90が過渡的に短
絡接続され、ＭＯＳトランジスタの基板領域（例えば接
地電位ＧＮＤ）に接続されるようになるので、プラズマ
工程での帯電の影響が少なくなる。
Ｓトランジスタの基板領域とゲート電極90が過渡的に短
絡接続され、ＭＯＳトランジスタの基板領域（例えば接
地電位ＧＮＤ）に接続されるようになるので、プラズマ
工程での帯電の影響が少なくなる。
【００６４】＜第７の実施形態＞トランジスタのゲート
とダイオードに直接に接続されている金属配線と上層の
別の金属配線（通常は第２層の金属配線）がビアコンタ
クトを介して接続されている場合、ビア形成のためのプ
ラズマ・エッチングに際して金属配線に帯電によるビア
・ダメージの影響が生じる。このビア・ダメージの影響
を避けるための第７の実施形態について、以下に説明す
る。
とダイオードに直接に接続されている金属配線と上層の
別の金属配線（通常は第２層の金属配線）がビアコンタ
クトを介して接続されている場合、ビア形成のためのプ
ラズマ・エッチングに際して金属配線に帯電によるビア
・ダメージの影響が生じる。このビア・ダメージの影響
を避けるための第７の実施形態について、以下に説明す
る。
【００６５】図１０は、第７の実施形態に係るＭＯＳ型
半導体集積回路装置に形成された演算増幅回路のペアト
ランジスタのゲートとダイオードとを接続する金属配線
にビア・ダメージ対策を施したパターンの一例を示して
いる。
半導体集積回路装置に形成された演算増幅回路のペアト
ランジスタのゲートとダイオードとを接続する金属配線
にビア・ダメージ対策を施したパターンの一例を示して
いる。
【００６６】図１０において、トランジスタ100 のゲー
ト電極101 およびダイオード102 に直接に接続されてい
る金属配線103 が第１のビアコンタクト104 を介して上
層の金属配線層（図示せず）に接続されている場合に、
第１のビアコンタクト104 の周囲に複数の第２のビアコ
ンタクト105 が配置されている。
ト電極101 およびダイオード102 に直接に接続されてい
る金属配線103 が第１のビアコンタクト104 を介して上
層の金属配線層（図示せず）に接続されている場合に、
第１のビアコンタクト104 の周囲に複数の第２のビアコ
ンタクト105 が配置されている。
【００６７】このようにトランジスタ100 のゲート電極
101 およびダイオード102 に直接に接続されている金属
配線103 のビアの被覆率を上げると、ビア・ダメージの
影響を避けることが可能である。この場合、複数の第２
のビアコンタクト105 の一部あるいは全部を、電源配線
あるいは接地配線に接続すると、さらに有効である。
101 およびダイオード102 に直接に接続されている金属
配線103 のビアの被覆率を上げると、ビア・ダメージの
影響を避けることが可能である。この場合、複数の第２
のビアコンタクト105 の一部あるいは全部を、電源配線
あるいは接地配線に接続すると、さらに有効である。
【００６８】また、上記各実施形態で説明した例は、全
てを同時に適用する必要はなく、発生するトランジスタ
特性の悪化の度合いに応じて選択的に組み合わせて実施
することが可能である。例えば演算増幅回路のオフセッ
ト電圧が数十ｍＶ程度でも問題がない場合はダイオード
の付加のみで構わない場合もあるし、オフセット電圧が
10ｍＶ以下であれば、ビアコンタクトを用いない配線パ
ターンを用いるだけでもよい。数ｍＶ以下のＶth変動の
場合は、金属配線間隔や密度、ビア被覆率等の対策も組
み合わせて実施するなど、回路に要求される性能に応じ
て実施すればよい。
てを同時に適用する必要はなく、発生するトランジスタ
特性の悪化の度合いに応じて選択的に組み合わせて実施
することが可能である。例えば演算増幅回路のオフセッ
ト電圧が数十ｍＶ程度でも問題がない場合はダイオード
の付加のみで構わない場合もあるし、オフセット電圧が
10ｍＶ以下であれば、ビアコンタクトを用いない配線パ
ターンを用いるだけでもよい。数ｍＶ以下のＶth変動の
場合は、金属配線間隔や密度、ビア被覆率等の対策も組
み合わせて実施するなど、回路に要求される性能に応じ
て実施すればよい。
【００６９】
【発明の効果】上述したように本発明の半導体集積回路
装置によれば、数ｍＶ程度のＶth差が回路特性に影響す
るアナログ回路においても、その製造過程でのプラズマ
工程による帯電等の影響を軽減することができ、従来の
工程を変えることなく高精度なアナログ回路を実現する
ことができる。
装置によれば、数ｍＶ程度のＶth差が回路特性に影響す
るアナログ回路においても、その製造過程でのプラズマ
工程による帯電等の影響を軽減することができ、従来の
工程を変えることなく高精度なアナログ回路を実現する
ことができる。
【図１】本発明の第１の実施形態に係るMOS 型半導体集
積回路装置に形成された演算増幅回路の差動ペアをなす
ＮＭＯＳトランジスタおよびそれぞれのゲートに対応し
て接続されている金属配線およびダイオードの接続を示
す回路図。
積回路装置に形成された演算増幅回路の差動ペアをなす
ＮＭＯＳトランジスタおよびそれぞれのゲートに対応し
て接続されている金属配線およびダイオードの接続を示
す回路図。
【図２】図１中の１個のＮＭＯＳトランジスタのゲート
電極に接続されている金属配線およびダイオードの１個
を代表的に取り出して一例を示す断面図。
電極に接続されている金属配線およびダイオードの１個
を代表的に取り出して一例を示す断面図。
【図３】図１の演算増幅回路を用いてボルテージフォロ
ワ回路を構成した例を示す回路図。
ワ回路を構成した例を示す回路図。
【図４】第２の実施形態に係るＭＯＳ型半導体集積回路
装置に形成された演算増幅回路を用いたボルテージフォ
ロワ回路およびその入力配線の一例を示す回路図。
装置に形成された演算増幅回路を用いたボルテージフォ
ロワ回路およびその入力配線の一例を示す回路図。
【図５】第３の実施形態に係るＭＯＳ型半導体集積回路
装置に形成された演算増幅回路のペアトランジスタのゲ
ートとダイオードとを接続する金属配線の構造の一例を
示す断面図。
装置に形成された演算増幅回路のペアトランジスタのゲ
ートとダイオードとを接続する金属配線の構造の一例を
示す断面図。
【図６】第４の実施形態に係るＭＯＳ型半導体集積回路
装置に形成されたカレントミラー回路のペアトランジス
タの各ゲートに第１層の金属配線を介してそれぞれダイ
オードが接続された一例を示す回路図。
装置に形成されたカレントミラー回路のペアトランジス
タの各ゲートに第１層の金属配線を介してそれぞれダイ
オードが接続された一例を示す回路図。
【図７】第５の実施形態に係るＭＯＳ型半導体集積回路
装置に形成された演算増幅回路のペアトランジスタのゲ
ートとダイオードとを接続する金属配線のパターン例を
示す平面図。
装置に形成された演算増幅回路のペアトランジスタのゲ
ートとダイオードとを接続する金属配線のパターン例を
示す平面図。
【図８】第５の実施形態を適用した場合にプラズマ工程
で金属配線層をエッチングしている途中における金属配
線と隣接配線とのエッチングによる配線分離状況および
第５の実施形態を適用しない場合の配線分離状況を対比
して示す特性図。
で金属配線層をエッチングしている途中における金属配
線と隣接配線とのエッチングによる配線分離状況および
第５の実施形態を適用しない場合の配線分離状況を対比
して示す特性図。
【図９】第６の実施形態に係るＭＯＳ型半導体集積回路
装置に形成された演算増幅回路のペアトランジスタのゲ
ートとダイオードとを接続する金属配線の周辺パターン
との回路接続およびパターン配置の一例を示す平面図。
装置に形成された演算増幅回路のペアトランジスタのゲ
ートとダイオードとを接続する金属配線の周辺パターン
との回路接続およびパターン配置の一例を示す平面図。
【図１０】第７の実施形態に係るＭＯＳ型半導体集積回
路装置に形成された演算増幅回路のペアトランジスタの
ゲートとダイオードとを接続する金属配線にビア・ダメ
ージ対策を施したパターンの一例を示す断面図。
路装置に形成された演算増幅回路のペアトランジスタの
ゲートとダイオードとを接続する金属配線にビア・ダメ
ージ対策を施したパターンの一例を示す断面図。
【図１１】プラズマ電荷によるサージストレスよって引
き起こされるゲート酸化膜の劣化がアンテナ比によって
変化することを防止するの対策の一例として従来のロジ
ック回路のＭＯＳトランジスタのゲート電極にダイオー
ド素子や抵抗素子が接続された場合を示す回路図。
き起こされるゲート酸化膜の劣化がアンテナ比によって
変化することを防止するの対策の一例として従来のロジ
ック回路のＭＯＳトランジスタのゲート電極にダイオー
ド素子や抵抗素子が接続された場合を示す回路図。
【図１２】プラズマ電荷によるサージストレスよって引
き起こされるゲート酸化膜の劣化がアンテナ比によって
変化することを防止するの対策の他の例として従来のロ
ジック回路のＭＯＳトランジスタのゲート電極にダイオ
ード素子が接続された場合を示す回路図。
き起こされるゲート酸化膜の劣化がアンテナ比によって
変化することを防止するの対策の他の例として従来のロ
ジック回路のＭＯＳトランジスタのゲート電極にダイオ
ード素子が接続された場合を示す回路図。
【図１３】アナログ回路において演算増幅回路の差動入
力用の非反転入力側のＭＯＳトランジスタと反転入力側
のＭＯＳトランジスタのアンテナ比が異なる場合に、Ｖ
thのアンバランスによって生じた閾値電圧Ｖthの差が入
力オフセット電圧となり、出力の誤差となる様子を説明
するため示す回路図。
力用の非反転入力側のＭＯＳトランジスタと反転入力側
のＭＯＳトランジスタのアンテナ比が異なる場合に、Ｖ
thのアンバランスによって生じた閾値電圧Ｖthの差が入
力オフセット電圧となり、出力の誤差となる様子を説明
するため示す回路図。
【図１４】アナログ回路においてＭＯＳカレントミラー
回路のバイアス電圧生成側のＭＯＳトランジスタとバイ
アスを受ける側のＭＯＳトランジスタとで閾値電圧Ｖth
に差が生じた場合に、大きな電流差を生じる様子を説明
するため示す回路図。
回路のバイアス電圧生成側のＭＯＳトランジスタとバイ
アスを受ける側のＭＯＳトランジスタとで閾値電圧Ｖth
に差が生じた場合に、大きな電流差を生じる様子を説明
するため示す回路図。
10…演算増幅回路、 11、12…差動入力ペアをなすＮＭＯＳトランジスタ、 131 、132 …トランジスタのゲートに接続された第１層
の金属配線、 14…ダイオード。
の金属配線、 14…ダイオード。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｆターム(参考） 5F004 AA06 BD02 DB08 EB02 5F033 HH08 JJ01 JJ08 KK01 KK04 QQ09 QQ11 VV01 VV06 XX00 5F038 BH04 BH05 BH13 CA05 CA07 CA10 CA18 CD02 CD05 DF01 EZ15 EZ20 5F048 AA02 AB06 AC01 AC10 BB05 BE03 BF02 BF11 CC06 CC15 CC18
Claims (11)
- 【請求項１】 ＭＯＳ型トランジスタと配線層からなる
半導体集積回路装置において、 動作上互いに同一特性が要求される２個以上のトランジ
スタ群の各々のゲート電極に、プラズマ工程のダメージ
に対するトランジスタ特性変動の影響を緩和するダメー
ジ緩和手段を設けることを特徴する半導体集積回路装
置。 - 【請求項２】 前記トランジスタ群は、演算増幅回路の
正入力トランジスタと負入力トランジスタの群であるこ
とを特徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】 前記トランジスタ群は、カレントミラー
回路のバイアス生成トランジスタと、該バイアスを受け
るトランジスタの群であることを特徴とする請求項１記
載の半導体集積回路装置。 - 【請求項４】 前記ダメージ緩和手段は、前記ゲート電
極に第１の金属配線層形成時に直接接続されＰＮ接合を
有することを特徴とする請求項１記載の半導体集積回路
装置。 - 【請求項５】 前記ダメージ緩和手段は、前記ゲート電
極に至る配線に第１の金属配線層のみを用いることを特
徴とする請求項１記載の半導体集積回路装置。 - 【請求項６】 前記ダメージ緩和手段は、前記ゲート電
極に至る配線にゲート電極材料及び第１の金属配線層の
みを用いることを特徴とする請求項１記載の半導体集積
回路装置。 - 【請求項７】 前記ダメージ緩和手段は、前記ゲート電
極に至る配線に金属配線と電源配線とを近接させ、エッ
チング工程中、前記金属配線以外の金属配線間よりも遅
く分離させることを特徴とする請求項１記載の半導体集
積回路装置。 - 【請求項８】 前記ダメージ緩和手段は、前記ゲート電
極に接続する金属配線のビア部の周辺を囲むように、電
源配線に接続するビアを多数配することを特徴とする請
求項１記載の半導体集積回路装置。 - 【請求項９】 前記ダメージ緩和手段は、前記ゲート電
極に接続する金属配線周辺のビアの密度を上げるよう
に、前記金属配線の周囲にビアを配することを特徴とす
る請求項１記載の半導体集積回路装置。 - 【請求項１０】 前記ダメージ緩和手段は、プラズマ工
程の帯電ストレスを同等とするようなダミー配線を前記
トランジスタ群のいずれかに含むことを特徴とする請求
項１記載の半導体集積回路装置。 - 【請求項１１】 前記ダメージ緩和手段は、前記ゲート
電極に配線される配線層の隣接配線との距離を最小間隔
よりも広げ、エッチング工程中、他の配線層間よりも早
く絶縁される配線層を有することを特徴とする請求項１
記載の半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000333580A JP2002141421A (ja) | 2000-10-31 | 2000-10-31 | 半導体集積回路装置 |
| TW090125755A TWI221337B (en) | 2000-10-31 | 2001-10-18 | Semiconductor integrated circuit system |
| KR1020010066997A KR20020034909A (ko) | 2000-10-31 | 2001-10-30 | 반도체 집적 회로 시스템 |
| US10/004,077 US6713817B2 (en) | 2000-10-31 | 2001-10-30 | Semiconductor integrated circuit system |
| CNB01137781XA CN1178299C (zh) | 2000-10-31 | 2001-10-31 | 半导体集成电路*** |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000333580A JP2002141421A (ja) | 2000-10-31 | 2000-10-31 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002141421A true JP2002141421A (ja) | 2002-05-17 |
Family
ID=18809639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000333580A Pending JP2002141421A (ja) | 2000-10-31 | 2000-10-31 | 半導体集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6713817B2 (ja) |
| JP (1) | JP2002141421A (ja) |
| KR (1) | KR20020034909A (ja) |
| CN (1) | CN1178299C (ja) |
| TW (1) | TWI221337B (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6809582B2 (en) | 2003-03-28 | 2004-10-26 | Renesas Technology Corp. | Semiconductor device including a differential transistor pair |
| WO2006040935A1 (ja) * | 2004-10-15 | 2006-04-20 | Rohm Co., Ltd | 演算増幅器 |
| JP2008010542A (ja) * | 2006-06-28 | 2008-01-17 | Kanji Otsuka | 静電気放電保護回路および終端抵抗回路 |
| US7525778B2 (en) | 2003-11-06 | 2009-04-28 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit having protection elements for preventing MOS transistors from plasma damage |
| JP2009239019A (ja) * | 2008-03-27 | 2009-10-15 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JP2009253454A (ja) * | 2008-04-02 | 2009-10-29 | Nec Electronics Corp | 半導体集積回路装置 |
| WO2018070260A1 (ja) * | 2016-10-12 | 2018-04-19 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置および半導体装置の製造方法、並びにｐｉｄ保護装置 |
| US11043508B2 (en) | 2018-02-26 | 2021-06-22 | Hitachi Automotive Systems, Ltd. | Semiconductor integrated circuit device, current control device using semiconductor integrated circuit device, and automatic transmission control device using current control device |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4421849B2 (ja) * | 2003-07-22 | 2010-02-24 | 株式会社デンソー | 入力保護回路 |
| JP4381265B2 (ja) * | 2004-09-17 | 2009-12-09 | 富士通マイクロエレクトロニクス株式会社 | レイアウト検証方法及び装置 |
| US9472570B2 (en) * | 2014-02-18 | 2016-10-18 | Globalfoundries Inc. | Diode biased body contacted transistor |
| US9852248B2 (en) * | 2014-12-22 | 2017-12-26 | Wallace W Lin | Transistor plasma charging eliminator |
| US9996654B2 (en) * | 2014-12-22 | 2018-06-12 | Wallace W Lin | Transistor plasma charging evaluator |
| US10861698B2 (en) * | 2017-08-29 | 2020-12-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Pattern fidelity enhancement |
| CN111508954A (zh) * | 2020-04-28 | 2020-08-07 | 上海华力集成电路制造有限公司 | 一种基于fdsoi工艺平台的保护二极管结构及其制作方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661440A (ja) | 1992-08-10 | 1994-03-04 | Matsushita Electric Ind Co Ltd | 集積回路装置、集積回路装置のデータ処理方法、および集積回路装置のデータ処理装置 |
| KR0170456B1 (ko) * | 1993-07-16 | 1999-03-30 | 세끼사와 다까시 | 반도체 장치 및 그 제조방법 |
| JPH08181284A (ja) | 1994-09-13 | 1996-07-12 | Hewlett Packard Co <Hp> | 保護素子およびその製造方法 |
| JP3450909B2 (ja) | 1994-09-27 | 2003-09-29 | 三菱電機株式会社 | 半導体装置 |
| JP3114613B2 (ja) | 1996-04-16 | 2000-12-04 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JPH10189501A (ja) * | 1996-12-09 | 1998-07-21 | Texas Instr Inc <Ti> | プラズマ損傷の抑制のための保護構造の方法 |
| JP3926011B2 (ja) | 1997-12-24 | 2007-06-06 | 株式会社ルネサステクノロジ | 半導体装置の設計方法 |
| US6091114A (en) * | 1998-03-31 | 2000-07-18 | Texas Instruments Incorporated | Method and apparatus for protecting gate oxide from process-induced charging effects |
| JP3186701B2 (ja) * | 1998-07-13 | 2001-07-11 | 日本電気株式会社 | 半導体装置 |
| JP2001110810A (ja) * | 1999-10-06 | 2001-04-20 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
2000
- 2000-10-31 JP JP2000333580A patent/JP2002141421A/ja active Pending
-
2001
- 2001-10-18 TW TW090125755A patent/TWI221337B/zh not_active IP Right Cessation
- 2001-10-30 US US10/004,077 patent/US6713817B2/en not_active Expired - Fee Related
- 2001-10-30 KR KR1020010066997A patent/KR20020034909A/ko not_active Application Discontinuation
- 2001-10-31 CN CNB01137781XA patent/CN1178299C/zh not_active Expired - Fee Related
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6809582B2 (en) | 2003-03-28 | 2004-10-26 | Renesas Technology Corp. | Semiconductor device including a differential transistor pair |
| US7525778B2 (en) | 2003-11-06 | 2009-04-28 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit having protection elements for preventing MOS transistors from plasma damage |
| WO2006040935A1 (ja) * | 2004-10-15 | 2006-04-20 | Rohm Co., Ltd | 演算増幅器 |
| US7532076B2 (en) | 2004-10-15 | 2009-05-12 | Rohm Co., Ltd. | Operational amplifier |
| US7692492B2 (en) | 2004-10-15 | 2010-04-06 | Rohm Co., Ltd. | Operational amplifier |
| JP2008010542A (ja) * | 2006-06-28 | 2008-01-17 | Kanji Otsuka | 静電気放電保護回路および終端抵抗回路 |
| JP2009239019A (ja) * | 2008-03-27 | 2009-10-15 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JP2009253454A (ja) * | 2008-04-02 | 2009-10-29 | Nec Electronics Corp | 半導体集積回路装置 |
| WO2018070260A1 (ja) * | 2016-10-12 | 2018-04-19 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置および半導体装置の製造方法、並びにｐｉｄ保護装置 |
| US11145643B2 (en) | 2016-10-12 | 2021-10-12 | Sony Semiconductor Solutions Corporation | Semiconductor device, method for manufacturing semiconductor device, and PID protection device |
| US11043508B2 (en) | 2018-02-26 | 2021-06-22 | Hitachi Automotive Systems, Ltd. | Semiconductor integrated circuit device, current control device using semiconductor integrated circuit device, and automatic transmission control device using current control device |
| DE112019000268B4 (de) | 2018-02-26 | 2023-07-13 | Hitachi Astemo, Ltd. | Integrierte Halbleiterschaltungsvorrichtung, Stromsteuervorrichtung, die die integrierte Halbleiterschaltungsvorrichtung verwendet, und Automatikgetriebesteuervorrichtung, die die Stromsteuervorrichtung verwendet |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020063296A1 (en) | 2002-05-30 |
| TWI221337B (en) | 2004-09-21 |
| KR20020034909A (ko) | 2002-05-09 |
| US6713817B2 (en) | 2004-03-30 |
| CN1351378A (zh) | 2002-05-29 |
| CN1178299C (zh) | 2004-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6469354B1 (en) | Semiconductor device having a protective circuit | |
| US6858885B2 (en) | Semiconductor apparatus and protection circuit | |
| KR100431066B1 (ko) | 정전 방전 보호 기능을 가진 반도체 장치 | |
| US7859056B2 (en) | Apparatus and methods for integrated circuit with devices with body contact and devices with electrostatic discharge protection | |
| JP2002141421A (ja) | 半導体集積回路装置 | |
| CN1983605A (zh) | 半导体集成电路装置 | |
| JPH10189756A (ja) | 半導体装置 | |
| US5514893A (en) | Semiconductor device for protecting an internal circuit from electrostatic damage | |
| US6236073B1 (en) | Electrostatic discharge device | |
| US7239005B2 (en) | Semiconductor device with bypass capacitor | |
| US5510728A (en) | Multi-finger input buffer with transistor gates capacitively coupled to ground | |
| JPH10125801A (ja) | 半導体集積回路装置 | |
| US6833590B2 (en) | Semiconductor device | |
| JP2002353320A (ja) | 半導体集積回路装置 | |
| US6583475B2 (en) | Semiconductor device | |
| JP2693928B2 (ja) | 半導体集積回路 | |
| US6757148B2 (en) | Electro-static discharge protection device for integrated circuit inputs | |
| JP2007184536A (ja) | 半導体装置及びその製造方法 | |
| JP2780896B2 (ja) | 半導体集積回路の製造方法 | |
| US6727554B1 (en) | ESD protection circuit and method for fabricating the same | |
| KR100664861B1 (ko) | 정전기 보호 회로 및 그 제조 방법 | |
| KR100283972B1 (ko) | 반도체 집적 회로 | |
| US7570103B2 (en) | Semiconductor device including capacitive circuit and short-circuit preventing circuit connected in series | |
| JP2002076271A (ja) | 半導体集積回路 | |
| JPH11135645A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060822 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061219 |