JP6270607B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP6270607B2
JP6270607B2 JP2014086893A JP2014086893A JP6270607B2 JP 6270607 B2 JP6270607 B2 JP 6270607B2 JP 2014086893 A JP2014086893 A JP 2014086893A JP 2014086893 A JP2014086893 A JP 2014086893A JP 6270607 B2 JP6270607 B2 JP 6270607B2
Authority
JP
Japan
Prior art keywords
region
semiconductor region
semiconductor
type semiconductor
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2014086893A
Other languages
English (en)
Other versions
JP2015207642A (ja
Inventor
茂樹 椿
茂樹 椿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2014086893A priority Critical patent/JP6270607B2/ja
Priority to US14/686,843 priority patent/US9337180B2/en
Publication of JP2015207642A publication Critical patent/JP2015207642A/ja
Application granted granted Critical
Publication of JP6270607B2 publication Critical patent/JP6270607B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、半導体装置に関し、特に、ＭＯＳＦＥＴを有する半導体装置に好適に利用できるものである。
ＭＯＳＦＥＴは、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、このゲート電極の両側の半導体基板中に形成されたソース、ドレイン領域を有している。このようなＭＯＳＦＥＴの特性の向上が検討されている。また、このようなＭＯＳＦＥＴを有する半導体装置の低消費電力化や高速化などの高性能化を図るためＳＯＩ（Silicon On Insulator）基板の採用が検討されている。
例えば、特許文献１（特開２００１−２８４５７９号公報）には、保護用ダイオードによりＭＯＳＦＥＴをプラズマから保護する技術が開示されている。また、ＭＯＳＦＥＴのゲートに、このＭＯＳＦＥＴよりも絶縁耐圧の低いＭＯＳキャパシタを接続することにより、ＭＯＳＦＥＴの製造途中で発生するプラズマからＭＯＳＦＥＴを効果的に保護する技術が開示されている。
特開２００１−２８４５７９号公報
本発明者は、上記のようなＭＯＳＦＥＴを有する半導体装置の研究開発に従事しており、その特性向上について、鋭意検討している。その過程において、ＭＯＳＦＥＴを有する半導体装置の特性について更なる改善の余地があることが判明した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置は、半導体層上に第１絶縁膜を介して形成された第１電極と、第１電極の両側の半導体領域中に形成された第１導電型のソース、ドレイン領域と、を有するＭＯＳＦＥＴと、ダイオードと、を有する。ダイオードは、第１導電型の第１半導体領域と、第１半導体領域とＰＮ接続されるように形成された第２導電型の第２半導体領域と、を有する。そして、第１電極は、第１半導体領域と接続されるように形成された第１導電型の第３半導体領域を介して第１半導体領域と接続されている。また、第２半導体領域は、第１電極の下方の半導体層と接続されている。
本願において開示される一実施の形態に示される半導体装置の製造方法は、第１半導体領域を形成する工程、第１絶縁膜を形成する工程、第１半導体領域上の第１絶縁膜を除去し開口部を形成する工程、第１絶縁膜上から開口部上まで延在する第１電極を形成する工程、を有する。
本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
本願において開示される以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
実施の形態１の半導体装置（ｎチャネル型のＭＯＳ）の構成を示す平面図である。 実施の形態１の半導体装置（ｎチャネル型のＭＯＳ）の構成を示す断面図である。 実施の形態１の半導体装置（ｎＭＯＳ）の構成を模式的に示す回路図である。 保護用のダイオードの有無によるゲート絶縁膜の耐圧特性を示すグラフである。 実施の形態１の半導体装置（ｎＭＯＳ）の断面とダイオードとの関係を示す模式図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置（ｎＭＯＳ）の構成を示す断面図である。 実施の形態２の半導体装置（ｎＭＯＳ）の構成を模式的に示す回路図である。 実施の形態２の半導体装置（ｎＭＯＳ）の断面、ダイオードおよび絶縁膜の関係を示す模式図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置（ｎＭＯＳ）の構成を示す断面図である。 実施の形態３の半導体装置（ｎＭＯＳ）の断面、ダイオードおよびゲート絶縁膜の関係を示す模式図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態４の半導体装置（ｎＭＯＳ）の構成を示す断面図である。 実施の形態４の半導体装置（ｎＭＯＳ）の構成を示す平面図である。 実施の形態４の半導体装置（ｎＭＯＳ）の断面とダイオードとの関係を示す模式図である。 実施の形態４の半導体装置の製造工程を示す断面図である。 実施の形態４の半導体装置の製造工程を示す平面図である。 実施の形態４の半導体装置の製造工程を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置（ｐＭＯＳ）の構成を示す断面図である。 実施の形態５の半導体装置（ｐＭＯＳ）の断面とダイオードとの関係を示す模式図である。 実施の形態６の半導体装置（ｎＭＯＳ）の構成を示す断面図である。 実施の形態７の半導体装置（ｎＭＯＳ）の構成を示す断面図である。 実施の形態８の半導体装置（ｎＭＯＳ）の構成を示す平面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。
（実施の形態１）
本実施の形態の半導体装置は、ｎチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を有する。ＭＯＳＦＥＴは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor、電界効果トランジスタ）と呼ばれることもある。
［構造説明］
図１は、本実施の形態の半導体装置（ｎチャネル型のＭＯＳ）の構成を示す平面図であり、図２は、断面図である。図２のうち、（Ａ）は、図１のＡ−Ａ部に対応し、（Ｂ）は、図１のＢ−Ｂ部に対応し、（Ｃ）は、図１のＣ−Ｃ部に対応する。
図１に示すように、本実施の形態のｎチャネル型のＭＯＳ（以下、単に“ｎＭＯＳ”という）は、ＳＯＩ基板を構成する半導体領域（半導体層、ＳＲ）の主表面に形成される。より具体的には、図１に示すように、素子分離領域ＳＴＩにより囲まれた半導体領域（半導体層、ＳＲ）よりなる活性領域（素子形成領域）に配置されている（図７参照）。
ＳＯＩ基板は、支持用の基板Ｓと絶縁層ＢＯＸとその上部の半導体領域（半導体層、ＳＲ）とを有する（図６参照）。支持用の基板Ｓは、例えば、ｐ型の単結晶シリコン基板である。
ここで、活性領域は、Ｘ方向に延在する領域１Ａと、領域１Ａの端部（図１中では左側）からＹ方向に延在する領域２Ａとを有する（図８参照）。領域２Ａは、その端部（図１中では、上部）に幅広部（凸部）を有する。ここで、領域１Ａには、主としてｎＭＯＳが形成され、領域２Ａには、主としてｎＭＯＳの保護用のダイオード（ラテラルダイオード）が形成される。なお、領域２Ａのうち、上記幅広部は、ダイオードとｎＭＯＳのゲート電極ＧＥとの接続部となる。
このｎＭＯＳは、図２（Ａ）に示すように、ｐ型半導体領域ＰＲ（半導体領域ＳＲ）上にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側の半導体領域（半導体層、ＳＲ）中に配置されたソース、ドレイン領域（ｓ、ｄ）とを有する。ソース、ドレイン領域は、ｎ＋型半導体領域ＮＰよりなり、図２（Ａ）では、図中左側をソース領域（ｓ）と、図中右側をドレイン領域（ｄ）として示してある。
また、ダイオードは、図２（Ｂ）に示すように、ｎ＋型半導体領域（ｎ＋型拡散層）ＮＰと、ｐ型半導体領域ＰＲと、ｐ＋型半導体領域（ｐ＋型拡散層）ＰＰとを有する。ｐ型半導体領域ＰＲは、ｎ＋型半導体領域ＮＰとｐ＋型半導体領域ＰＰとの間に設けられている。ダイオードの動作時には、ｎ＋型半導体領域ＮＰはカソードとなり、ｐ＋型半導体領域ＰＰはアノードとなる。ｐ型半導体領域（ｐ型拡散層）ＰＲの不純物濃度は、ｐ＋型半導体領域ＰＰの不純物濃度より低い。また、ｎ＋型半導体領域ＮＰは、後述するｎ型半導体領域（ｎ型拡散層）ＮＲと接するように設けられている。ｎ型半導体領域（ｎ型拡散層）ＮＲの不純物濃度は、ｎ＋型半導体領域ＮＰの不純物濃度より低い。
そして、上記ｐ型半導体領域ＰＲ上には、ゲート絶縁膜ＧＩを介して配置されたダミーゲート電極ＤＧが設けられている。ダミーゲート電極ＤＧは、ゲート電極ＧＥと同層で形成される。ダミーゲート電極ＤＧは、ｎＭＯＳの動作には関与しない。即ち、ゲート電位は印加されず、例えば、フローティング状態に維持される。また、ダイオードのカソード（ｎ＋型半導体領域ＮＰ）やアノード（ｐ＋型半導体領域ＰＰ）と電気的に接続（固定）してもよい。このダミーゲート電極ＤＧの両側に、ｎ＋型半導体領域ＮＰとｐ＋型半導体領域ＰＰが設けられている。
このように、ダイオードは、カソード側のｎ＋型半導体領域（ｎ＋型拡散層）ＮＰおよびアノード側のｐ型半導体領域ＰＲ、ｐ＋型半導体領域（ｐ＋型拡散層）ＰＰによるＰＮ接合にて形成されている。
また、図２（Ｃ）に示すように、ゲート電極ＧＥの下方のｐ型半導体領域ＰＲ（半導体領域ＳＲ）、即ち、バックゲートは、ダイオードの一端（ｐ＋型半導体領域ＰＰ）と接続されている。また、ゲート電極ＧＥは、ダイオードの他端（ｎ＋型半導体領域ＮＰ）と繋がるｎ型半導体領域ＮＲと開口部ＯＡを介して接続されている。
図３は、本実施の形態の半導体装置（ｎＭＯＳ）の構成を模式的に示す回路図である。図３に示すように、ｎＭＯＳのバックゲートとゲート電極ＧＥとの間に、ダイオードＤが設けられている。なお、図３においては、ｎＭＯＳのゲート電極−ゲート絶縁膜−ｐ型半導体領域ＰＲ（バックゲート）の構成部をキャパシタ（容量）として図示してある。
このように、ｎＭＯＳのバックゲートとゲート電極ＧＥとの間に、ダイオードを設けることで、ｎＭＯＳのゲート絶縁膜ＧＩの破壊を防止することができる。例えば、ｎＭＯＳのゲート電極ＧＥやｐ型半導体領域ＰＲ（バックゲートＢＧ）に、不所望なチャージが印加された場合においても、ゲート絶縁膜の破壊を防止することができる。特に、後述する半導体装置の製造工程においては、プラズマ雰囲気下での処理、例えば、エッチング工程やアッシング工程の際に、基板にチャージが蓄積し易い。さらに、ＳＯＩ基板を用いる場合には、ｎＭＯＳが形成される領域１Ａ（ｐ型半導体領域ＰＲ、半導体領域ＳＲ）は、素子分離領域ＳＴＩおよび絶縁層ＢＯＸにより囲まれ、完全分離したフローティング状態となる（図７参照）。このため、チャージの逃げ場がなく、チャージが蓄積しやすい。このようなチャージにより、ゲート絶縁膜が破壊し易くなる。特に、製造工程においては、回路機能が完成していないため設計上の保護機能が働かず、ゲート絶縁膜の破壊により製品歩留まりが低下する。これに対し、本実施の形態によれば、前述したように、ｎＭＯＳのバックゲートとゲート電極ＧＥとの間に、ダイオードを設けたので、ゲート絶縁膜の破壊を防止することができる。具体的には、ｎＭＯＳのゲート電極に正のチャージが入ってきた場合、ダイオードの逆方向耐圧がゲート絶縁膜の絶縁耐圧より低い電圧でブレークダウンすることにより、ｎＭＯＳのゲート電極とバックゲートとの間の電位がゲート絶縁膜の絶縁耐圧を超えることを防止でき、ゲート絶縁膜が破壊することを防止できる。
図４は、保護用のダイオードの有無によるゲート絶縁膜の耐圧特性を示すグラフである。縦軸は、トンネル電流Ｉｇ［Ａ］を、横軸は、ゲート電圧Ｖｇ［Ｖ］を示す。なお、縦軸の１．０Ｅ−１４は、１×１０−１４を示す。ゲート絶縁膜としては、８０Åの膜厚の酸化シリコン膜を用いた。図４に示すように、保護用のダイオードがない（保護構造なし）の場合には、ゲート電圧Ｖｇが約６Ｖ程度からトンネル電流Ｉｇが流れ始め、ゲート電圧Ｖｇが、１２Ｖ〜１３Ｖ程度で、ゲート絶縁膜が絶縁破壊する。一方、保護用のダイオードがある（保護構造有り）場合には、ゲート電圧Ｖｇが約３Ｖ程度からダイオードの逆方向耐圧による電流が流れ始め、チャージによるゲート絶縁膜の破壊を防止することができる。また、デバイス動作時のゲート電圧Ｖｇ＝３Ｖのリーク電流は、１ｐＡ程度と十分小さく、動作上の問題はない。
図５は、本実施の形態の半導体装置（ｎＭＯＳ）の断面とダイオードとの関係を示す模式図である。図５に示すように、ゲート電極ＧＥの下方のｐ型半導体領域ＰＲ、即ち、バックゲートＢＧと、ゲート電極ＧＥとの間に、ダイオードを設けたので、ゲート絶縁膜ＧＩの破壊を防止することができる。特に、本実施の形態の半導体装置（ｎＭＯＳ）においては、ゲート電極の形成後からダイオード機能が働くため、半導体装置の製造工程におけるチャージによるゲート絶縁膜の破壊を効果的に防止することができる。
[製造工程]
次いで、図面を参照しながら本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態の半導体装置の構成をより明確にする。図６〜図１４は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。なお、断面図のうち、（Ａ）は、平面図のＡ−Ａ部に対応し、（Ｂ）は、平面図のＢ−Ｂ部に対応し、（Ｃ）は、平面図のＣ−Ｃ部に対応する。
図６（Ａ）〜（Ｃ）に示すＳＯＩ基板を準備する。このＳＯＩ基板は、前述したとおり、支持用の基板Ｓと絶縁層ＢＯＸとその上部の半導体領域（半導体層）ＳＲとを有する。支持用の基板Ｓは、例えば、ｐ型の単結晶シリコン基板である。絶縁層ＢＯＸは、例えば、酸化シリコン膜である。また、半導体領域（半導体層）ＳＲは、例えば、単結晶シリコン層である。
次いで、図７および図８に示すように、ＳＯＩ基板中に素子分離領域ＳＴＩを形成する。まず、図７に示す半導体領域ＳＲ上にハードマスクとなる窒化シリコン膜（図示せず）を堆積する。次いで、図示しないフォトレジスト膜を堆積した後、フォトリソグラフィ技術を用いて素子分離溝の形成領域のフォトレジスト膜を除去した後、エッチング技術を用いて、窒化シリコン膜をエッチングし、さらに、支持用の基板Ｓまで到達する素子分離溝を形成する。
次いで、素子分離溝の表面を含むＳＯＩ基板の表面を洗浄した後、素子分離溝を埋め込む程度の膜厚で、ＳＯＩ基板上に酸化シリコン膜などの絶縁膜を形成する。例えば、酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition）法等を用いて形成する。その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、ＳＯＩ基板上に形成された不要な酸化シリコン膜を除去する。上記工程により形成された素子分離領域ＳＴＩにより、素子分離領域ＳＴＩで囲まれた半導体領域ＳＲが形成される（図８）。この素子分離領域ＳＴＩで区画された領域を活性領域（素子形成領域）という。この活性領域は、Ｘ方向に延在する領域１Ａと、領域１Ａの端部（図８中では左側）からＹ方向に延在する領域２Ａとを有する。領域２Ａは、その端部（図８中では、上部）に幅広部（凸部）を有する。前述したように、上記領域１Ａには、主としてｎＭＯＳが形成され、上記領域２Ａには、主としてｎＭＯＳの保護用のダイオード（ラテラルダイオード）が形成される。なお、領域２Ａのうち、上記幅広部は、ダイオードとｎＭＯＳのゲート電極ＧＥとの接続部となる。
次いで、図９および図１０に示すように半導体領域ＳＲ中に、ｐ型半導体領域ＰＲおよびｎ型半導体領域ＮＲを形成する。例えば、上記窒化シリコン膜（図示せず）を熱燐酸などを用いたエッチングにより除去した後、酸化シリコン膜（図示せず）をスクリーン膜として、半導体領域ＳＲ中に不純物を導入する。ｐ型半導体領域ＰＲは、例えば、イオン注入法を用いて、半導体領域ＳＲ中にｐ型不純物（例えば、ボロンなど）を導入することにより形成する。このｐ型不純物は、領域１Ａと、領域２Ａのうち、幅広部の一部（ダイオードとｎＭＯＳのゲート電極ＧＥとの接続部となる領域）を除く領域に注入される（図９（Ａ）〜（Ｃ）、図１０）。ｐ型不純物の注入の際には、適宜、フォトレジスト膜（マスク膜）を形成し、不純物の注入が不要な領域（上記接続部となる領域）に不純物が導入されるのを阻止する。
一方、上記接続部となる領域には、ｎ型半導体領域ＮＲを形成する（図９（Ｃ）、図１０）。ｎ型半導体領域ＮＲは、例えば、イオン注入法を用いて、上記領域の半導体領域ＳＲ中にｎ型不純物（例えば、ヒ素やリンなど）を導入することにより形成する。なお、ｎ型不純物の注入の際には、適宜、フォトレジスト膜（マスク膜）を形成し、不純物の注入が不要な領域に不純物が導入されるのを阻止する。また、ｐ型半導体領域ＰＲおよびｎ型半導体領域ＮＲの形成順序に制限は無く、どちらを先に形成してもよい。次いで、酸化シリコン膜（スクリーン膜、図示せず）を除去する。
次いで、図１１に示すように、ＳＯＩ基板（ｐ型半導体領域ＰＲおよびｎ型半導体領域ＮＲ）上に、ゲート絶縁膜ＧＩを形成する。このゲート絶縁膜ＧＩとしては、例えば、酸化シリコン膜などの絶縁膜を用いる。例えば、熱酸化法を用いて、ＳＯＩ基板（ｐ型半導体領域ＰＲおよびｎ型半導体領域ＮＲ）上に、ゲート絶縁膜ＧＩを形成する。また、ゲート絶縁膜ＧＩを、ＣＶＤ法で形成してもよい。また、ゲート絶縁膜ＧＩとして、酸化シリコン膜の他、窒化シリコン膜やｈｉｇｈ−ｋ膜（高誘電率膜）などの他の絶縁膜を用いてもよく、また、これらの膜の積層膜を用いてもよい。
次いで、ゲート絶縁膜ＧＩに開口部ＯＡを形成する。（図１１（Ｃ）、図１３）例えば、フォトレジスト膜（図示せず）を形成した後、ｎ型半導体領域ＮＲ上のフォトレジスト膜を除去し、このフォトレジスト膜をマスクとしたエッチングにより、ｎ型半導体領域ＮＲ上のゲート絶縁膜ＧＩを除去する。これにより、ゲート絶縁膜ＧＩ中に開口部ＯＡが形成され、開口部ＯＡの底面からｎ型半導体領域ＮＲが露出する（図１１（Ｃ）、図１３参照）。
次いで、ゲート電極ＧＥおよびダミーゲート電極ＤＧを形成する（図１２）。例えば、開口部ＯＡおよびゲート絶縁膜ＧＩ上に、多結晶シリコン膜をＣＶＤ法などにより堆積する。なお、多結晶シリコン膜上にハードマスクとして窒化シリコン膜を堆積してもよい。次いで、多結晶シリコン膜をパターニングすることによりゲート電極ＧＥおよびダミーゲート電極ＤＧを形成する。図１３に示すように、ゲート電極ＧＥは、領域１Ａにおいて、Ｘ方向に沿って延在するゲート部と、領域１Ａから領域２Ａに渡って、Ｙ方向に延在するゲート引き出し部とを有する。より具体的には、ゲート電極ＧＥは、領域１Ａから領域２Ａのｎ型半導体領域ＮＲまで延在するゲート引き出し部を有する。また、ダミーゲート電極ＤＧは、領域２Ａにおいて、Ｘ方向に延在する。
次いで、図１４に示すように、ゲート電極ＧＥのうち、領域１Ａにおいて、Ｘ方向に沿って延在するゲート部の両側に、ｎ＋型半導体領域ＮＰよりなるソース、ドレイン領域（ソース領域ｓ、ドレイン領域ｄ）を形成する。ここで、領域２Ａにおいて、ダミーゲート電極ＤＧの両側の領域うち、ｎ型半導体領域ＮＲ側の領域（図１３中では上側）にも、ｎ＋型半導体領域ＮＰを形成する。さらに、領域２Ａにおいて、ダミーゲート電極ＤＧの両側の領域うち、ｎ型半導体領域ＮＲ側と逆側の領域（図１３中では下側）、言い換えれば、ｎＭＯＳのバックゲートと接続する領域には、ｐ＋型半導体領域ＰＰを形成する（図１参照）。即ち、ｎ＋型半導体領域ＮＰのｎ型不純物の注入の際には、適宜、フォトレジスト膜（マスク膜）を形成し、不純物の注入が不要な上記領域に不純物が導入されるのを阻止する。また、ｐ＋型半導体領域ＰＰのｐ型不純物の注入の際には、上記領域を開口したフォトレジスト膜（マスク膜）を形成し、不純物を注入する。なお、ｎ＋型半導体領域ＮＰおよびｐ＋型半導体領域ＰＰの形成順序に制限は無く、どちらを先に形成してもよい。
以上の工程により、ｐ型半導体領域ＰＲ上にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側の半導体領域ＳＲ中に配置され、ｎ＋型半導体領域ＮＰよりなるソース、ドレイン領域（ｓ、ｄ）とを有するｎＭＯＳを形成することができる。また、ｎ＋型半導体領域ＮＰと、ｐ＋型半導体領域ＰＰとを有するダイオードを形成することができる。そして、ｎＭＯＳのゲート電極ＧＥの下方のｐ型半導体領域ＰＲ（バックゲート）は、ダイオードの一端（ｐ＋型半導体領域ＰＰ）と接続され、ゲート電極ＧＥは、ダイオードの他端（ｎ＋型半導体領域ＮＰ）と繋がるｎ型半導体領域ＮＲと接続される。
この後、ｎＭＯＳおよびダイオード上に層間絶縁膜、プラグ（接続部）および配線などを形成するが、本実施の形態においては、その詳細な説明を省略する。プラグは、ｎＭＯＳやダイオードの部位と配線を接続するものである。
このように、本実施の形態においては、ｎＭＯＳのバックゲートとゲート電極ＧＥとの間に、ダイオードを設けることで、ｎＭＯＳのゲート絶縁膜ＧＩの破壊を防止することができる。特に、半導体装置の製造工程において、エッチング工程やフォトレジスト膜のアッシング工程をプラズマ雰囲気下で行う場合であって、ＳＯＩ基板にチャージが蓄積し易い場合であっても、前述したように、ダイオードの機能により、ゲート絶縁膜の破壊を防止することができる。さらに、本実施の形態においては、あらかじめｎ型半導体領域ＮＲを形成し、ゲート電極ＧＥと接続したので、ゲート電極ＧＥの形成後からダイオード機能が働くため、半導体装置の製造工程におけるチャージによるゲート絶縁膜の破壊を効果的に防止することができる。
（実施の形態２）
実施の形態１においては、ｎ型半導体領域ＮＲ上のゲート絶縁膜ＧＩを除去し、ｎ型半導体領域ＮＲとゲート電極ＧＥとを接続したが、ｎ型半導体領域ＮＲとゲート電極ＧＥとの間を薄い絶縁膜（トンネル絶縁膜）を介して接続してもよい。
［構造説明］
図１５は、本実施の形態の半導体装置（ｎＭＯＳ）の構成を示す断面図である。なお、本実施の形態の半導体装置においては、ｎ型半導体領域ＮＲ上の開口部ＯＡ内に薄い絶縁膜（トンネル絶縁膜）ＩＬが配置されている構成以外は実施の形態１と同様である。実施の形態１と同様の構成部には、同じ符号を付けその詳細な説明を省略する。
図１５に示すように、本実施の形態のｎＭＯＳは、ＳＯＩ基板を構成する半導体領域（半導体層、ＳＲ）の主表面に形成される。このｎＭＯＳは、図１５（Ａ）に示すように、ｐ型半導体領域ＰＲ（半導体領域ＳＲ）上にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側の半導体領域（半導体層、ＳＲ）中に配置されたｎ＋型半導体領域ＮＰよりなるソース領域（ｓ）と、ドレイン領域（ｄ）とを有する。
また、ダイオードは、図１５（Ｂ）に示すように、ｎ＋型半導体領域（ｎ＋型拡散層）ＮＰと、ｐ＋型半導体領域（ｐ＋型拡散層）ＰＰと、これらの間のｐ型半導体領域ＰＲとを有する。ダイオードの動作時には、ｎ＋型半導体領域ＮＰはカソードとなり、ｐ＋型半導体領域ＰＰはアノードとなる。ｐ型半導体領域（ｐ型拡散層）ＰＲの不純物濃度は、ｐ＋型半導体領域ＰＰの不純物濃度より低い。また、ｎ＋型半導体領域ＮＰは、後述するｎ型半導体領域（ｎ型拡散層）ＮＲと接するように設けられている。ｎ型半導体領域（ｎ型拡散層）ＮＲの不純物濃度は、ｎ＋型半導体領域ＮＰの不純物濃度より低い。
そして、上記ｐ型半導体領域ＰＲ上には、ゲート絶縁膜ＧＩを介して配置されたダミーゲート電極ＤＧが設けられている。ダミーゲート電極ＤＧは、ゲート電極ＧＥと同層で形成される。ダミーゲート電極ＤＧは、ｎＭＯＳの動作には関与しない。即ち、ゲート電位は印加されず、例えば、フローティング状態に維持される。また、ダイオードのカソード（ｎ＋型半導体領域ＮＰ）やアノード（ｐ＋型半導体領域ＰＰ）と電気的に接続（固定）してもよい。
このように、ダイオードは、カソード側のｎ＋型半導体領域（ｎ＋型拡散層）ＮＰおよびアノード側のｐ型半導体領域ＰＲ、ｐ＋型半導体領域（ｐ＋型拡散層）ＰＰによるＰＮ接合にて形成されている。
また、図１５（Ｃ）に示すように、ゲート電極ＧＥの下方のｐ型半導体領域ＰＲ（半導体領域ＳＲ）、即ち、バックゲートは、ダイオードの一端（ｐ＋型半導体領域ＰＰ）と接続されている。また、ゲート電極ＧＥは、ダイオードの他端（ｎ＋型半導体領域ＮＰ）と繋がるｎ型半導体領域ＮＲと絶縁膜（トンネル絶縁膜）ＩＬを介して接続されている。
ここで、ｎ型半導体領域ＮＲ上の開口部ＯＡ内には、絶縁膜（トンネル絶縁膜）ＩＬが配置されている。この絶縁膜ＩＬの膜厚は、ゲート絶縁膜ＧＩの膜厚より薄い。
本実施の形態の半導体装置においては、絶縁膜ＩＬを介して流れるトンネル電流の経路とダイオードとからなる保護構造を有する。このような場合も、絶縁膜ＩＬとダイオードとの耐圧が、ゲート絶縁膜ＧＩの絶縁耐圧より低く設定され、ｎＭＯＳのゲート絶縁膜ＧＩの破壊を防止することができる。なお、絶縁膜ＩＬについては、チャージにより絶縁破壊しても、ダイオードの逆方向耐圧により動作時のリーク電流は小さく動作上の問題はない。
図１６は、本実施の形態の半導体装置（ｎＭＯＳ）の構成を模式的に示す回路図である。図１６に示すように、ｎＭＯＳのバックゲートＢＧとゲート電極ＧＥとの間に、ダイオードＤと絶縁膜ＩＬによる容量Ｃが設けられている。図１７は、本実施の形態の半導体装置（ｎＭＯＳ）の断面、ダイオードおよび絶縁膜の関係を示す模式図である。図１７に示すように、ゲート電極ＧＥの下方のｐ型半導体領域ＰＲ（半導体領域ＳＲ）、即ち、バックゲートＢＧと、ゲート電極ＧＥとの間に、ダイオードおよび絶縁膜ＩＬを設けたので、ゲート絶縁膜ＧＩの破壊を防止することができる。
[製造工程]
次いで、図面を参照しながら本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態の半導体装置の構成をより明確にする。図１８および図１９は、本実施の形態の半導体装置の製造工程を示す断面図である。なお、実施の形態１と同様の工程については、その詳細な説明を省略する。
実施の形態１と同様のＳＯＩ基板を準備する（図６参照）。次いで、実施の形態１と同様にして、ＳＯＩ基板中に素子分離領域ＳＴＩを形成し、さらに、ＳＯＩ基板の半導体領域ＳＲ中に、ｐ型半導体領域ＰＲおよびｎ型半導体領域ＮＲを形成する（図７〜図１０参照）。これにより、領域２Ａのうち、幅広部の一部（ダイオードとｎＭＯＳのゲート電極ＧＥとの接続部となる領域）にｎ型半導体領域ＮＲが形成され、領域１Ａと、領域２Ａのうち、上記幅広部の一部を除く領域にｐ型半導体領域ＰＲが形成される（図９、図１０参照）。
次いで、図１８に示すように、ＳＯＩ基板（ｐ型半導体領域ＰＲおよびｎ型半導体領域ＮＲ）上に、ゲート絶縁膜ＧＩを形成する。このゲート絶縁膜ＧＩとしては、例えば、酸化シリコン膜などの絶縁膜を用いる。例えば、熱酸化法を用いて、ＳＯＩ基板（ｐ型半導体領域ＰＲおよびｎ型半導体領域ＮＲ）上に、ゲート絶縁膜ＧＩを形成する。また、ゲート絶縁膜ＧＩを、ＣＶＤ法で形成してもよい。
次いで、ゲート絶縁膜ＧＩに開口部ＯＡを形成する。例えば、フォトレジスト膜（図示せず）を形成した後、ｎ型半導体領域ＮＲ上のフォトレジスト膜を除去し、エッチング技術を用いて、ｎ型半導体領域ＮＲ上のゲート絶縁膜ＧＩを除去する。これにより、ゲート絶縁膜ＧＩ中に開口部ＯＡが形成され、開口部ＯＡの底面からｎ型半導体領域ＮＲが露出する（図１１参照）。
次いで、ｎ型半導体領域ＮＲの表面に絶縁膜ＩＬを形成する。例えば、ｎ型半導体領域ＮＲの表面を酸化することにより、ｎ型半導体領域ＮＲ上に絶縁膜ＩＬ（ここでは、酸化膜）を形成する。この際、ゲート絶縁膜ＧＩの残存部においても酸化が進行し、ゲート絶縁膜ＧＩ（ここでは、酸化シリコン膜）の膜厚が大きくなる。このような異なる膜厚の酸化膜の形成方法はマルチ酸化法として半導体装置の製造工程において良く用いられる。このように、異なる膜厚の酸化膜を形成する工程は、ｎＭＯＳやＣＭＯＳを有する半導体装置の製造プロセスと親和性が良く、制御性良く、絶縁膜ＩＬやゲート絶縁膜ＧＩを形成することができる。
次いで、図１９に示すように、ゲート電極ＧＥおよびダミーゲート電極ＤＧを形成する。例えば、絶縁膜ＩＬおよびゲート絶縁膜ＧＩ上に、多結晶シリコン膜をＣＶＤ法などにより堆積し、多結晶シリコン膜をパターニングすることによりゲート電極ＧＥおよびダミーゲート電極ＤＧを形成する。ゲート電極ＧＥおよびダミーゲート電極ＤＧの平面形状は実施の形態１（図１３）の場合と同様である。
この後、実施の形態１と同様にして、ゲート電極ＧＥのうち、領域１Ａにおいて、Ｘ方向に沿って延在するゲート部の両側に、ｎ＋型半導体領域ＮＰよりなるソース、ドレイン領域（ソース領域ｓ、ドレイン領域ｄ）を形成する。ここで、領域２Ａにおいて、ダミーゲート電極ＤＧの両側の領域うち、ｎ型半導体領域ＮＲ側の領域（図１３中では上側）にも、ｎ＋型半導体領域ＮＰを形成する。さらに、領域２Ａにおいて、ダミーゲート電極ＤＧの両側の領域うち、ｎ型半導体領域ＮＲ側と逆側の領域（図１３中では下側）、言い換えれば、ｎＭＯＳのバックゲートと接続する領域には、ｐ＋型半導体領域ＰＰを形成する（図１４、図１参照）。
以上の工程により、ｐ型半導体領域ＰＲ上にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側の半導体領域ＳＲ中に配置され、ｎ＋型半導体領域ＮＰよりなるソース、ドレイン領域（ｓ、ｄ）とを有するｎＭＯＳを形成することができる。また、ｎ＋型半導体領域ＮＰと、ｐ型半導体領域ＰＲと、ｐ＋型半導体領域ＰＰとを有するダイオードを形成することができる。そして、ｎＭＯＳのゲート電極ＧＥの下方のｐ型半導体領域ＰＲ（バックゲート）は、ダイオードの一端（ｐ＋型半導体領域ＰＰ）と接続され、ゲート電極ＧＥは、絶縁膜ＩＬを介してダイオードの他端（ｎ＋型半導体領域ＮＰ）と繋がるｎ型半導体領域ＮＲと接続される。
この後、ｎＭＯＳおよびダイオード上に層間絶縁膜、プラグ（接続部）および配線などを形成するが、本実施の形態においては、その詳細な説明を省略する。
このように、本実施の形態においては、ｎＭＯＳのバックゲートとゲート電極ＧＥとの間に、ダイオードおよびｎＭＯＳのゲート絶縁膜より薄い絶縁膜ＩＬを設けることで、ｎＭＯＳのゲート絶縁膜ＧＩの破壊を防止することができる。特に、半導体装置の製造工程において、エッチング工程やフォトレジスト膜のアッシング工程をプラズマ雰囲気下で行う場合であって、ＳＯＩ基板にチャージが蓄積し易い場合であっても、前述したように、ダイオードの機能により、ゲート絶縁膜の破壊を防止することができる。さらに、本実施の形態においては、あらかじめｎ型半導体領域ＮＲを形成し、ゲート電極ＧＥと接続したので、ゲート電極ＧＥの形成後からダイオード機能が働くため、半導体装置の製造工程におけるチャージによるゲート絶縁膜の破壊を効果的に防止することができる。
（実施の形態３）
実施の形態１においては、ｎ型半導体領域ＮＲ上のゲート絶縁膜ＧＩを除去したが、ｎ型半導体領域ＮＲ上のゲート絶縁膜ＧＩを除去せず、ｎ型半導体領域ＮＲとゲート電極ＧＥとの間のゲート絶縁膜に欠陥部を形成してもよい。
［構造説明］
図２０は、本実施の形態の半導体装置（ｎＭＯＳ）の構成を示す断面図である。なお、本実施の形態の半導体装置においては、ｎ型半導体領域ＮＲ上のゲート絶縁膜ＧＩ中に欠陥ＤＦが形成されていが、その他の構成部は実施の形態１と同様であるため、実施の形態１と同じ符号を付けその詳細な説明を省略する。
図２０に示すように、本実施の形態のｎＭＯＳは、ＳＯＩ基板を構成する半導体領域（半導体層、ＳＲ）の主表面に形成される。このｎＭＯＳは、図２０（Ａ）に示すように、ｐ型半導体領域ＰＲ（半導体領域ＳＲ）上にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側の半導体領域（半導体層、ＳＲ）中に配置されたｎ＋型半導体領域ＮＰよりなるソース領域（ｓ）と、ドレイン領域（ｄ）とを有する。
また、ダイオードは、図２０（Ｂ）に示すように、ｎ＋型半導体領域（ｎ＋型拡散層）ＮＰと、ｐ＋型半導体領域（ｐ＋型拡散層）ＰＰと、これらの間のｐ型半導体領域ＰＲとを有する。ダイオードの動作時には、ｎ＋型半導体領域ＮＰはカソードとなり、ｐ＋型半導体領域ＰＰはアノードとなる。ｐ型半導体領域（ｐ型拡散層）ＰＲの不純物濃度は、ｐ＋型半導体領域ＰＰの不純物濃度より低い。また、ｎ＋型半導体領域ＮＰは、後述するｎ型半導体領域（ｎ型拡散層）ＮＲと接するように設けられている。ｎ型半導体領域（ｎ型拡散層）ＮＲの不純物濃度は、ｎ＋型半導体領域ＮＰの不純物濃度より低い。
そして、上記ｐ型半導体領域ＰＲ上には、ゲート絶縁膜ＧＩを介して配置されたダミーゲート電極ＤＧが設けられている。ダミーゲート電極ＤＧは、ゲート電極ＧＥと同層で形成される。ダミーゲート電極ＤＧは、ｎＭＯＳの動作には関与しない。即ち、ゲート電位は印加されず、例えば、フローティング状態に維持される。また、ダイオードのカソード（ｎ＋型半導体領域ＮＰ）やアノード（ｐ＋型半導体領域ＰＰ）と電気的に接続（固定）してもよい。
このように、ダイオードは、カソード側のｎ＋型半導体領域（ｎ＋型拡散層）ＮＰおよびアノード側のｐ型半導体領域ＰＲ、ｐ＋型半導体領域（ｐ＋型拡散層）ＰＰによるＰＮ接合にて形成されている。
また、図２０（Ｃ）に示すように、ゲート電極ＧＥの下方のｐ型半導体領域ＰＲ（半導体領域ＳＲ）、即ち、バックゲートは、ダイオードの一端（ｐ＋型半導体領域ＰＰ）と接続されている。また、ゲート電極ＧＥは、ダイオードの他端（ｎ＋型半導体領域ＮＰ）と繋がるｎ型半導体領域ＮＲとゲート絶縁膜ＧＩ中の欠陥ＤＦを介して接続されている。
ここで、ｎ型半導体領域ＮＲ上のゲート絶縁膜ＧＩ中には欠陥ＤＦが設けられている。欠陥ＤＦとは、ゲート絶縁膜ＧＩのＳｉ−Ｓｉ結合が切断された領域である。このような欠陥ＤＦは、例えば、イオン注入やドライエッチングにより形成することができる。このような欠陥をあらかじめゲート絶縁膜ＧＩの形成領域に設けておき、酸化処理などにより欠陥部を有するゲート絶縁膜を設けてもよい。また、ゲート絶縁膜を形成した後に、イオン注入などの処理により欠陥部を形成してもよい。
本実施の形態の半導体装置においては、欠陥ＤＦを有するゲート絶縁膜ＧＩの欠陥ＤＦを介して流れるリーク電流の経路とダイオードとからなる保護構造を有する。なお、欠陥ＤＦを介して流れるリーク電流が生じていても、ダイオードの逆方向耐圧により動作時のリーク電流は小さく動作上の問題はない。
図２１は、本実施の形態の半導体装置（ｎＭＯＳ）の断面、ダイオードおよびゲート絶縁膜の関係を示す模式図である。図２１に示すように、ｎＭＯＳのバックゲートとゲート電極ＧＥとの間に、ダイオードＤとゲート絶縁膜ＧＩの欠陥ＤＦを介するリーク電流の経路が設けられている。
このように、本実施の形態においても、欠陥ＤＦを有するゲート絶縁膜ＧＩの欠陥ＤＦを介して流れるリーク電流の経路とダイオードにより、ｎＭＯＳのゲート絶縁膜ＧＩの破壊を防止することができる。
[製造工程]
次いで、図面を参照しながら本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態の半導体装置の構成をより明確にする。図２２〜図２４は、本実施の形態の半導体装置の製造工程を示す断面図である。なお、実施の形態１と同様の工程については、その詳細な説明を省略する。
実施の形態１と同様のＳＯＩ基板を準備する（図６参照）。次いで、実施の形態１と同様にして、ＳＯＩ基板中に素子分離領域ＳＴＩを形成し、さらに、ＳＯＩ基板の半導体領域ＳＲ中に、ｐ型半導体領域ＰＲおよびｎ型半導体領域ＮＲを形成する（図７〜図１０参照）。これにより、領域２Ａのうち、幅広部の一部（ダイオードとｎＭＯＳのゲート電極ＧＥとの接続部となる領域）にｎ型半導体領域ＮＲが形成され、領域１Ａと、領域２Ａのうち、上記幅広部の一部を除く領域にｐ型半導体領域ＰＲが形成される（図９、図１０参照）。
次いで、図２２に示すように、ＳＯＩ基板（ｐ型半導体領域ＰＲおよびｎ型半導体領域ＮＲ）上に、ゲート絶縁膜ＧＩを形成する。このゲート絶縁膜ＧＩとしては、例えば、酸化シリコン膜などの絶縁膜を用いる。例えば、熱酸化法を用いて、ＳＯＩ基板（ｐ型半導体領域ＰＲおよびｎ型半導体領域ＮＲ）上に、ゲート絶縁膜ＧＩを形成する。また、ゲート絶縁膜ＧＩを、ＣＶＤ法で形成してもよい。
次いで、図２３に示すように、ｎ型半導体領域ＮＲ上に位置するゲート絶縁膜ＧＩ中に欠陥ＤＦを形成する。例えば、フォトレジスト膜（図示せず）を形成した後、ｎ型半導体領域ＮＲ上のフォトレジスト膜を除去し、不純物イオンを注入する。これにより、ゲート絶縁膜ＧＩ中に欠陥ＤＦが形成される（図２３（Ｃ））。不純物イオンは、ｎ型不純物のＡｓやＳｂでもよい。また、Ａｒなどの不活性な元素を注入してもよい。また、イオン注入の他、ドライエッチングなどにより欠陥を導入してもよい。
次いで、図２４に示すように、ゲート電極ＧＥおよびダミーゲート電極ＤＧを形成する。例えば、ゲート絶縁膜ＧＩ上に、多結晶シリコン膜をＣＶＤ法などにより堆積し、多結晶シリコン膜をパターニングすることによりゲート電極ＧＥおよびダミーゲート電極ＤＧを形成する。ゲート電極ＧＥおよびダミーゲート電極ＤＧの平面形状は実施の形態１（図１３）の場合と同様である。
この後、実施の形態１と同様にして、ゲート電極ＧＥのうち、領域１Ａにおいて、Ｘ方向に沿って延在するゲート部の両側に、ｎ＋型半導体領域ＮＰよりなるソース、ドレイン領域（ソース領域ｓ、ドレイン領域ｄ）を形成する。ここで、領域２Ａにおいて、ダミーゲート電極ＤＧの両側の領域うち、ｎ型半導体領域ＮＲ側の領域（図１３中では上側）にも、ｎ＋型半導体領域ＮＰを形成する。さらに、領域２Ａにおいて、ダミーゲート電極ＤＧの両側の領域うち、ｎ型半導体領域ＮＲ側と逆側の領域（図１３中では下側）、言い換えれば、ｎＭＯＳのバックゲートと接続する領域には、ｐ＋型半導体領域ＰＰを形成する（図１４参照）。
以上の工程により、ｐ型半導体領域ＰＲ上にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側の半導体領域ＳＲ中に配置され、ｎ＋型半導体領域ＮＰよりなるソース、ドレイン領域（ｓ、ｄ）とを有するｎＭＯＳを形成することができる。また、ｎ＋型半導体領域ＮＰと、ｐ型半導体領域ＰＲと、ｐ＋型半導体領域ＰＰとを有するダイオードを形成することができる。そして、ｎＭＯＳのゲート電極ＧＥの下方のｐ型半導体領域ＰＲ（バックゲート）は、ダイオードの一端（ｐ＋型半導体領域ＰＰ）と接続され、ゲート電極ＧＥは、ゲート絶縁膜ＧＩ中の欠陥部を介してダイオードの他端（ｎ＋型半導体領域ＮＰ）と繋がるｎ型半導体領域ＮＲと接続される。
この後、ｎＭＯＳおよびダイオード上に層間絶縁膜、プラグ（接続部）および配線などを形成するが、本実施の形態においては、その詳細な説明を省略する。
このように、本実施の形態においては、ｎＭＯＳのバックゲートとゲート電極ＧＥとの間に、ダイオードおよび、欠陥ＤＦを有するゲート絶縁膜ＧＩを設けることで、ｎＭＯＳのゲート絶縁膜ＧＩの破壊を防止することができる。特に、半導体装置の製造工程において、エッチング工程やアッシング工程をプラズマ雰囲気下で行う場合であって、ＳＯＩ基板にチャージが蓄積しても、前述したように、ダイオードの機能により、ゲート絶縁膜の破壊を防止することができる。特に、本実施の形態においては、あらかじめｎ型半導体領域ＮＲを形成し、ゲート電極ＧＥと接続したので、ゲート電極の形成後からダイオード機能が働くため、半導体装置の製造工程におけるチャージによるゲート絶縁膜の破壊を効果的に防止することができる。
（実施の形態４）
実施の形態１においては、ｎ＋型半導体領域ＮＰ、ｐ型半導体領域ＰＲおよびｐ＋型半導体領域ＰＰによるＰＮ接合を有するダイオードを用いたが、ＰＮＰ接合を有するダイオードを用いてもよい。この場合、ゲート電極に対し負バイアス(負のチャージ）が印加される場合においても、ゲート電流が流れることなくダイオードによる保護機能を発揮することができる。
［構造説明］
図２５は、本実施の形態の半導体装置（ｎＭＯＳ）の構成を示す断面図であり、図２６は、平面図である。図２５のうち、（Ａ）は、図２６のＡ−Ａ部に対応し、（Ｂ）は、図２６のＢ−Ｂ部に対応し、（Ｃ）は、図２６のＣ−Ｃ部に対応する。なお、実施の形態１と同様の構成部には、同じ符号を付けその詳細な説明を省略する。
図２５および図２６に示すように、本実施の形態のｎＭＯＳは、ＳＯＩ基板を構成する半導体領域（半導体層、ＳＲ）の主表面に形成される。このｎＭＯＳは、図２５（Ａ）に示すように、ｐ型半導体領域ＰＲ（半導体領域ＳＲ）上にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側の半導体領域（半導体層、ＳＲ）中に配置されたｎ＋型半導体領域ＮＰよりなるソース領域（ｓ）と、ドレイン領域（ｄ）とを有する。
また、ダイオードは、図２５（Ｂ）に示すように、ＰＮＰ接合を有する。即ち、ダミーゲート電極ＤＧの下方に位置するｎ型半導体領域ＮＲと、ダミーゲート電極ＤＧの両側に位置するｐ＋型半導体領域（ｐ＋型拡散層）ＰＰとを有する。ダイオードの動作時には、ｎ型半導体領域ＮＲはカソードとなり、ｐ＋型半導体領域ＰＰはアノードとなる。
上記ダミーゲート電極ＤＧは、ｎ型半導体領域ＮＲ上に、ゲート絶縁膜ＧＩを介して配置されている。ダミーゲート電極ＤＧは、ゲート電極ＧＥと同層で形成される。ダミーゲート電極ＤＧは、ｎＭＯＳの動作には関与しない。即ち、ゲート電位は印加されず、例えば、フローティング状態に維持される。また、ダイオードのカソード（ｎ＋型半導体領域ＮＰ）やアノード（ｐ＋型半導体領域ＰＰ）と電気的に接続（固定）してもよい。
このように、ダイオードは、ダミーゲート電極ＤＧの一方の側に位置するｐ＋型半導体領域（ｐ＋型拡散層）ＰＰと、ダミーゲート電極ＤＧの下方に位置するｎ型半導体領域ＮＲと、ダミーゲート電極ＤＧの他方の側に位置するｐ＋型半導体領域（ｐ＋型拡散層）ＰＰとよりなるＰＮＰ接合を有するように構成されている。
また、図２５（Ｃ）に示すように、ゲート電極ＧＥの下方のｐ型半導体領域ＰＲ（半導体領域ＳＲ）、即ち、バックゲートは、ダイオードの一端（ｐ＋型半導体領域ＰＰ）と接続され、ゲート電極ＧＥは、ダイオードの他端（ｐ＋型半導体領域ＰＰ）と繋がるｐ型半導体領域ＰＲと接続されている。
図２７は、本実施の形態の半導体装置（ｎＭＯＳ）の断面およびダイオードの関係を示す模式図である。図２７に示すように、ゲート電極ＧＥの下方のｐ型半導体領域ＰＲ（半導体領域ＳＲ）、即ち、バックゲートと、ゲート電極ＧＥとの間に、ＰＮＰ型のダイオードを設けたので、ゲート絶縁膜ＧＩの破壊を防止することができる。特に、ゲート電極ＧＥに対し負バイアスが印加される場合においても、ダイオードによる保護機能を発揮することができる。例えば、実施の形態１（図２）の場合において、ゲート電極ＧＥに負バイアスが印可されると、ダイオードの順方向電流によるリーク電流が発生する。これに対し、本実施の形態においては、ゲート電極ＧＥに対し負バイアスが印加される場合であっても、バックゲートと、ゲート電極ＧＥとの間に、リーク電流が流れることなく、保護効果を奏することができる。
[製造工程]
次いで、図面を参照しながら本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態の半導体装置の構成をより明確にする。図２８〜図３１は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。なお、実施の形態１と同様の工程については、その詳細な説明を省略する。
実施の形態１と同様のＳＯＩ基板を準備し（図６参照）、さらに、実施の形態１と同様にして、ＳＯＩ基板中に素子分離領域ＳＴＩを形成する。
次いで、図２８および図２９に示すように、半導体領域ＳＲ中に、ｐ型半導体領域ＰＲおよびｎ型半導体領域ＮＲを形成する。例えば、酸化シリコン膜（図示せず）をスクリーン膜として、半導体領域ＳＲ中に不純物を導入する。ｐ型半導体領域ＰＲは、例えば、イオン注入法を用いて、半導体領域ＳＲ中にｐ型不純物（例えば、ボロンなど）を導入することにより形成する。このｐ型不純物は、領域１Ａと、領域２Ａのうち幅広部の一部（ダイオードとｎＭＯＳのゲート電極ＧＥとの接続部となる領域）に注入される（図２９）。ｐ型不純物の注入の際には、適宜、フォトレジスト膜（マスク膜）を形成し、不純物の注入が不要な領域に不純物が導入されるのを阻止する。
一方、領域２Ａのうち、幅広部の一部（ダイオードとｎＭＯＳのゲート電極ＧＥとの接続部となる領域）を除く領域には、ｎ型半導体領域ＮＲを形成する（図２８（Ｂ）、図２９）。ｎ型半導体領域ＮＲは、例えば、イオン注入法を用いて、上記領域の半導体領域ＳＲ中にｎ型不純物（例えば、ヒ素やリンなど）を導入することにより形成する。なお、ｎ型不純物の注入の際には、適宜、フォトレジスト膜（マスク膜）を形成し、不純物の注入が不要な領域に不純物が導入されるのを阻止する。また、ｐ型半導体領域ＰＲおよびｎ型半導体領域ＮＲの形成順序に制限は無く、どちらを先に形成してもよい。次いで、酸化シリコン膜（スクリーン膜、図示せず）を除去する。
次いで、図３０に示すように、ＳＯＩ基板（ｐ型半導体領域ＰＲおよびｎ型半導体領域ＮＲ）上に、ゲート絶縁膜ＧＩを形成する。このゲート絶縁膜ＧＩとしては、例えば、酸化シリコン膜などの絶縁膜を用いる。例えば、熱酸化法を用いて、ＳＯＩ基板（ｐ型半導体領域ＰＲおよびｎ型半導体領域ＮＲ）上に、ゲート絶縁膜ＧＩを形成する。また、ゲート絶縁膜ＧＩを、ＣＶＤ法で形成してもよい。
次いで、ゲート絶縁膜ＧＩに開口部ＯＡを形成する。例えば、フォトレジスト膜（図示せず）を形成した後、ｐ型半導体領域ＰＲ上のフォトレジスト膜を除去し、エッチング技術を用いて、ｐ型半導体領域ＰＲ上のゲート絶縁膜ＧＩを除去する。これにより、ゲート絶縁膜ＧＩ中に開口部ＯＡが形成され、開口部ＯＡの底面からｐ型半導体領域ＰＲが露出する（図３０（Ｃ））。
次いで、図３１に示すように、ゲート電極ＧＥおよびダミーゲート電極ＤＧを形成する。例えば、絶縁膜ＩＬおよびゲート絶縁膜ＧＩ上に、多結晶シリコン膜をＣＶＤ法などにより堆積し、多結晶シリコン膜をパターニングすることによりゲート電極ＧＥおよびダミーゲート電極ＤＧを形成する。ゲート電極ＧＥおよびダミーゲート電極ＤＧの平面形状は実施の形態１の場合と同様である。
次いで、ゲート電極ＧＥのうち、領域１Ａにおいて、Ｘ方向に沿って延在するゲート部の両側に、ｎ＋型半導体領域ＮＰよりなるソース、ドレイン領域（ソース領域ｓ、ドレイン領域ｄ）を形成する（図２６参照）。また、領域２Ａにおいて、ダミーゲート電極ＤＧの両側の領域に、ｐ＋型半導体領域ＰＰを形成する（図２６参照）。ｎ＋型半導体領域ＮＰおよびｐ＋型半導体領域ＰＰはイオン注入法により形成する。各不純物の注入の際には、適宜、フォトレジスト膜（マスク膜）を形成し、不純物の注入が不要な上記領域に不純物が導入されるのを阻止する。
以上の工程により、ｐ型半導体領域ＰＲ上にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側の半導体領域ＳＲ中に配置され、ｎ＋型半導体領域ＮＰよりなるソース、ドレイン領域（ｓ、ｄ）とを有するｎＭＯＳを形成することができる。また、ダミーゲート電極ＤＧの下方に位置するｎ型半導体領域ＮＲと、ダミーゲート電極ＤＧの両側に位置するｐ＋型半導体領域（ｐ＋型拡散層）ＰＰとを有するＰＮＰ型のダイオードを形成することができる。そして、ｎＭＯＳのゲート電極ＧＥの下方のｐ型半導体領域ＰＲ（バックゲート）は、ダイオードの一端（ｐ＋型半導体領域ＰＰ）と接続され、ゲート電極ＧＥは、開口部ＯＡを介してダイオードの他端（ｐ＋型半導体領域ＰＰ）と繋がるｐ型半導体領域ＰＲと接続される。
この後、ｎＭＯＳおよびダイオード上に層間絶縁膜、プラグ（接続部）および配線などを形成するが、本実施の形態においては、その詳細な説明を省略する。
このように、本実施の形態においては、ｎＭＯＳのバックゲートとゲート電極ＧＥとの間に、ＰＮＰ型のダイオードを設けることで、ｎＭＯＳのゲート絶縁膜ＧＩの破壊を防止することができる。特に、ゲート電極に対し負バイアスが印加される場合においても、ダイオードによる保護機能を発揮することができる。さらに、半導体装置の製造工程において、エッチング工程やフォトレジスト膜のアッシング工程をプラズマ雰囲気下で行う場合であって、ＳＯＩ基板にチャージが蓄積し易い場合であっても、前述したように、ダイオードの機能により、ゲート絶縁膜の破壊を防止することができる。さらに、本実施の形態においては、あらかじめｐ型半導体領域ＰＲを形成し、ゲート電極ＧＥと接続したので、ゲート電極ＧＥの形成後からダイオード機能が働くため、半導体装置の製造工程におけるチャージによるゲート絶縁膜の破壊を効果的に防止することができる。
（実施の形態５）
実施の形態１においては、ｎＭＯＳを例に説明したが、ｐＭＯＳ（ｐチャネル型のＭＯＳＦＥＴ）に保護用のダイオードを適用してもよい。
［構造説明］
図３２は、本実施の形態の半導体装置（ｐＭＯＳ）の構成を示す断面図である。なお、実施の形態１とは、半導体領域の導電型が逆導電型となっている他は同じ構成であるため、構成の詳細な説明を省略する。
図３２に示すように、本実施の形態のｐＭＯＳは、ＳＯＩ基板を構成する半導体領域（半導体層、ＳＲ）の主表面に形成される。このｐＭＯＳは、図３２（Ａ）に示すように、ｎ型半導体領域ＮＲ（半導体領域ＳＲ）上にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側の半導体領域（半導体層、ＳＲ）中に配置されたｐ＋型半導体領域ＰＰよりなるソース領域（ｓ）と、ドレイン領域（ｄ）とを有する。
また、ダイオードは、図３２（Ｂ）に示すように、ｎ＋型半導体領域（ｎ＋型拡散層）ＮＰと、ｐ＋型半導体領域（ｐ＋型拡散層）ＰＰと、これらの間のｎ型半導体領域ＮＲとを有する。ダイオードの動作時には、ｎ＋型半導体領域ＮＰはカソードとなり、ｐ＋型半導体領域ＰＰはアノードとなる。ｎ型半導体領域（ｎ型拡散層）ＮＲの不純物濃度は、ｎ＋型半導体領域ＮＰの不純物濃度より低い。また、ｐ＋型半導体領域ＰＰは、後述するｐ型半導体領域（ｐ型拡散層）ＰＲと接するように設けられている。ｐ型半導体領域（ｐ型拡散層）ＰＲの不純物濃度は、ｐ＋型半導体領域ＰＰの不純物濃度より低い。
そして、上記ｎ型半導体領域ＮＲ上には、ゲート絶縁膜ＧＩを介して配置されたダミーゲート電極ＤＧが設けられている。ダミーゲート電極ＤＧは、ゲート電極ＧＥと同層で形成される。ダミーゲート電極ＤＧは、ｐＭＯＳの動作には関与しない。即ち、ゲート電位は印加されず、例えば、フローティング状態に維持される。また、ダイオードのアノードやカソード（ｐ＋型半導体領域ＰＰ）と電気的に接続（固定）してもよい。
また、図３２（Ｃ）に示すように、ゲート電極ＧＥの下方のｎ型半導体領域ＮＲ（半導体領域ＳＲ）、即ち、バックゲートＢＧは、ダイオードの一端（ｎ＋型半導体領域ＮＰ）と接続されている。また、ゲート電極ＧＥは、ダイオードの他端（ｐ＋型半導体領域ＰＰ）と繋がるｐ型半導体領域ＰＲと開口部ＯＡを介して接続されている。
図３３は、本実施の形態の半導体装置（ｐＭＯＳ）の断面とダイオードとの関係を示す模式図である。図３３に示すように、ゲート電極ＧＥの下方のｎ型半導体領域ＮＲ（半導体領域ＳＲ）、即ち、バックゲートＢＧと、ゲート電極ＧＥとの間に、ダイオードを設けることにより、ｎＭＯＳの場合と同様に、ゲート絶縁膜ＧＩの破壊を防止することができる。特に、本実施の形態の半導体装置（ｐＭＯＳ）においては、ゲート電極の形成後からダイオード機能が働くため、半導体装置の製造工程におけるチャージによるゲート絶縁膜の破壊を効果的に防止することができる。
[製造工程]
本実施の形態の半導体装置の製造方法は、実施の形態１の場合の各工程において形成する半導体領域の導電型を逆導電型とすること以外は同様の工程であるため、その説明を省略する。
なお、ここでは、実施の形態１のｎＭＯＳをｐＭＯＳとする場合について説明したが、実施の形態２〜４のｎＭＯＳの構成をｐＭＯＳとしてもよい。即ち、実施の形態２〜４の半導体装置（ｎＭＯＳ）の各半導体領域の導電型を逆導電型としてもよい。つまり、図３２のｐＭＯＳの構成に、実施の形態２の薄い絶縁膜ＩＬを適用してもよく、また、実施の形態３のゲート絶縁膜ＧＩの欠陥ＤＦを適用してもよい。さらに、図３２のｐＭＯＳの構成に、実施の形態４のダイオード構成を適用してもよい。この場合、ダイオードとしては、ＮＰＮ型のダイオードを適用する。
また、実施の形態１のｎＭＯＳと本実施の形態のｐＭＯＳを同一の基板に形成してもよい。このように、ｎＭＯＳおよびｐＭＯＳからなる相補型のＭＯＳ（ＣＭＯＳ）を形成してもよい。このようなＣＭＯＳの形成工程においては、ｎＭＯＳ中のｐ型半導体領域ＰＲとｐＭＯＳ中のｐ型半導体領域ＰＲを同じイオン注入工程で形成することができる。また、ｎＭＯＳ中のｎ型半導体領域ＮＲとｐＭＯＳ中のｎ型半導体領域ＮＲを同じイオン注入工程で形成することができる。
（実施の形態６）
実施の形態１においては、ＳＯＩ基板を用いたが、いわゆるバルク基板を用いてもよい。
［構造説明］
図３４は、本実施の形態の半導体装置（ｎＭＯＳ）の構成を示す断面図である。なお、本実施の形態の半導体装置においては、ＳＯＩ基板に変えてバルク基板を用いる他は実施の形態１と同様である。実施の形態１と同様の構成部には、同じ符号を付けその詳細な説明を省略する。
図３４に示すように、本実施の形態のｎＭＯＳは、基板Ｓの主表面に形成される。基板Ｓは、例えば、ｐ型の単結晶シリコン基板（半導体基板）である。基板Ｓ中には、ｐ型の半導体領域であるｐ型ウエルＰＷが設けられている。
このｎＭＯＳは、図３４（Ａ）に示すように、ｐ型ウエルＰＷ上にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側のｐ型ウエルＰＷ中に配置されたｎ＋型半導体領域ＮＰよりなるソース領域（ｓ）と、ドレイン領域（ｄ）とを有する。
また、ダイオードは、図３４（Ｂ）に示すように、ｎ＋型半導体領域（ｎ＋型拡散層）ＮＰと、ｐ＋型半導体領域（ｐ＋型拡散層）ＰＰと、これらの間のｐ型ウエルＰＷとを有する。ダイオードの動作時には、ｎ＋型半導体領域ＮＰはカソードとなり、ｐ＋型半導体領域ＰＰはアノードとなる。ｐ型ウエルＰＷの不純物濃度は、ｐ＋型半導体領域ＰＰの不純物濃度より低い。また、ｎ＋型半導体領域ＮＰは、後述するｎ型半導体領域（ｎ型拡散層）ＮＲと接するように設けられている。ｎ型半導体領域（ｎ型拡散層）ＮＲの不純物濃度は、ｎ＋型半導体領域ＮＰの不純物濃度より低い。
そして、上記ｐ型ウエルＰＷ上には、ゲート絶縁膜ＧＩを介して配置されたダミーゲート電極ＤＧが設けられている。ダミーゲート電極ＤＧは、ゲート電極ＧＥと同層で形成される。ダミーゲート電極ＤＧは、ｎＭＯＳの動作には関与しない。即ち、ゲート電位は印加されず、例えば、フローティング状態に維持される。また、ダイオードのカソード（ｎ＋型半導体領域ＮＰ）やアノード（ｐ＋型半導体領域ＰＰ）と電気的に接続（固定）してもよい。
このように、ダイオードは、カソード側のｎ＋型半導体領域（ｎ＋型拡散層）ＮＰ、アノード側のｐ型ウエルＰＷ、ｐ＋型半導体領域（ｐ＋型拡散層）ＰＰによるＰＮ接合にて形成されている。
また、図３４（Ｃ）に示すように、ゲート電極ＧＥの下方のｐ型ウエルＰＷ、即ち、バックゲートは、ダイオードの一端（ｐ＋型半導体領域ＰＰ）と接続されている。また、ゲート電極ＧＥは、ダイオードの他端（ｎ＋型半導体領域ＮＰ）と繋がるｎ型半導体領域ＮＲと接続されている。
ここで、ｎ型半導体領域ＮＲ上のゲート絶縁膜ＧＩは除去され、開口部ＯＡが設けられている。よって、ｎ型半導体領域ＮＲとゲート電極ＧＥとは開口部ＯＡを介して接続されている。
このように、本実施の形態においても、バックゲートと、ゲート電極ＧＥとの間に、ダイオードを設けることにより、ゲート絶縁膜ＧＩの破壊を防止することができる。特に、本実施の形態の半導体装置（ｎＭＯＳ）においては、ゲート電極の形成後からダイオード機能が働くため、半導体装置の製造工程におけるチャージによるゲート絶縁膜の破壊を効果的に防止することができる。
[製造工程]
本実施の形態の半導体装置の製造方法は、実施の形態１の場合のＳＯＩ基板に替えてバルク基板を準備し、素子分離領域ＳＴＩを形成した後（図８参照）、活性領域にｐ型ウエルＰＷを形成する。この後、実施の形態１と同様にして、ｎＭＯＳおよびダイオードを形成すればよい。
なお、ここでは、実施の形態１のｎＭＯＳをバルク基板に形成する場合について説明したが、実施の形態２〜４のｎＭＯＳをバルク基板に形成してもよい。また、実施の形態５のｐＭＯＳをバルク基板に形成してもよい。
（実施の形態７）
実施の形態１のｎＭＯＳのソース領域ｓおよびドレイン領域ｄをＬＤＤ構造としてもよい。
［構造説明］
図３５は、本実施の形態の半導体装置（ｎＭＯＳ）の構成を示す断面図である。なお、本実施の形態の半導体装置においては、ゲート電極ＧＥおよびダミーゲート電極ＤＧの側壁にサイドウォール膜（側壁絶縁膜）ＳＷが設けられ、サイドウォール膜ＳＷの下方にｎ−型半導体領域（ｎ−型拡散層）ＮＭまたはｐ−型半導体領域（ｐ−型拡散層）ＰＭが形成されている他は、実施の形態１と同様である。
図３５に示すように、本実施の形態のｎＭＯＳは、ＳＯＩ基板を構成する半導体領域（半導体層、ＳＲ）の主表面に形成される。
このｎＭＯＳは、図３５（Ａ）に示すように、ｐ型半導体領域ＰＲ（半導体領域ＳＲ）上にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥと、このゲート電極ＧＥの両側の半導体領域（半導体層、ＳＲ）中に配置されたソース領域（ｓ）と、ドレイン領域（ｄ）とを有する。ソース領域（ｓ）およびドレイン領域（ｄ）は、ＬＤＤ構造を有し、ｎ−型半導体領域ＮＭとｎ＋型半導体領域ＮＰとを有する。ｎ−型半導体領域ＮＭは、ゲート電極ＧＥの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域ＮＰは、ゲート電極ＧＥの側壁に形成されたサイドウォール膜ＳＷの側面に対して自己整合的に形成されている。このｎ＋型半導体領域ＮＰは、ｎ−型半導体領域ＮＭよりも不純物濃度が高い。なお、ｎ−型半導体領域ＮＭは、後述するｎ型半導体領域ＮＲよりも不純物濃度が低い。
また、ダイオードは、図３５（Ｂ）に示すように、ｎ＋型半導体領域（ｎ＋型拡散層）ＮＰと、ｐ＋型半導体領域（ｐ＋型拡散層）ＰＰと、これらの間のｐ型半導体領域ＰＲとを有する。但し、この場合、ｎ＋型半導体領域ＮＰのダミーゲート電極ＤＧ側には、ｎ−型半導体領域ＮＭが設けられ、ｐ＋型半導体領域ＰＰのダミーゲート電極ＤＧ側には、ｐ−型半導体領域ＰＭが設けられている。言い換えれば、ｎ＋型半導体領域ＮＰ側のダミーゲート電極ＤＧ側壁のサイドウォール膜ＳＷの下方には、ｎ−型半導体領域ＮＭが設けられ、ｐ＋型半導体領域ＰＰ側のダミーゲート電極ＤＧ側壁のサイドウォール膜ＳＷの下方には、ｐ−型半導体領域ＰＭが設けられている。
ダイオードの動作時には、ｎ＋型半導体領域ＮＰはカソードとなり、ｐ＋型半導体領域ＰＰはアノードとなる。ｐ型半導体領域（ｐ型拡散層）ＰＲの不純物濃度は、ｐ＋型半導体領域ＰＰの不純物濃度より低い。また、ｎ＋型半導体領域ＮＰは、後述するｎ型半導体領域（ｎ型拡散層）ＮＲと接するように設けられている。
上記ダミーゲート電極ＤＧは、ｐ型半導体領域ＰＲ上に、ゲート絶縁膜ＧＩを介して配置されている。ダミーゲート電極ＤＧは、ゲート電極ＧＥと同層で形成される。ダミーゲート電極ＤＧは、ｎＭＯＳの動作には関与しない。即ち、ゲート電位は印加されず、例えば、フローティング状態に維持される。また、ダイオードのカソード（ｎ＋型半導体領域ＮＰ）やアノード（ｐ＋型半導体領域ＰＰ）と電気的に接続（固定）してもよい。
このように、ダイオードは、カソード側のｎ＋型半導体領域（ｎ＋型拡散層）ＮＰおよびアノード側のｐ型半導体領域ＰＲ、ｐ＋型半導体領域（ｐ＋型拡散層）ＰＰによるＰＮ接合にて形成されている。
また、図３５（Ｃ）に示すように、ゲート電極ＧＥの下方のｐ型半導体領域ＰＲ（半導体領域ＳＲ）、即ち、バックゲートは、ダイオードの一端（ｐ＋型半導体領域ＰＰ）と接続され、ゲート電極ＧＥは、ダイオードの他端（ｎ＋型半導体領域ＮＰ）と繋がるｎ型半導体領域ＮＲと接続されている。
本実施の形態においても、バックゲートと、ゲート電極ＧＥとの間のダイオードにより、ゲート絶縁膜ＧＩの破壊を防止することができる。特に、本実施の形態の半導体装置（ｎＭＯＳ）においては、ゲート電極の形成後からダイオード機能が働くため、半導体装置の製造工程におけるチャージによるゲート絶縁膜の破壊を効果的に防止することができる。
[製造工程]
次いで、本実施の形態の半導体装置の製造工程を説明する。なお、実施の形態１等と同様の工程については、その詳細な説明を省略する。
まず、実施の形態１の図１２に示すように、ゲート電極ＧＥおよびダミーゲート電極ＤＧを形成した後、イオン注入法により、ｎ−型半導体領域ＮＭまたはｐ−型半導体領域ＰＭを形成する。即ち、ゲート電極ＧＥのうち、領域１Ａにおいて、Ｘ方向に沿って延在するゲート部の両側に、ｎ−型半導体領域ＮＭを形成する。ここで、領域２Ａにおいて、ダミーゲート電極ＤＧの両側の領域うち、ｎ型半導体領域ＮＲ側の領域（図１３中では上側）にも、ｎ−型半導体領域ＮＭを形成する。さらに、領域２Ａにおいて、ダミーゲート電極ＤＧの両側の領域うち、ｎ型半導体領域ＮＲ側と逆側の領域（図１３中では下側）、言い換えれば、ｎＭＯＳのバックゲートと接続する領域には、ｐ−型半導体領域ＰＭを形成する（図１参照）。
次いで、ゲート電極ＧＥおよびダミーゲート電極ＤＧの側壁に、サイドウォール膜ＳＷを形成する。例えば、酸化シリコン膜よりなる絶縁膜をＣＶＤ法などによりＳＯＩ基板上に堆積した後、異方性エッチングを施し、ゲート電極ＧＥおよびダミーゲート電極ＤＧの側壁に絶縁膜をサイドウォール膜ＳＷとして残存させる。
次いで、ゲート電極ＧＥおよびサイドウォール膜ＳＷの合成体、ダミーゲート電極ＤＧおよびサイドウォール膜ＳＷの合成体の両側の半導体領域中に、ｎ＋型半導体領域ＮＰまたはｐ＋型半導体領域ＰＰを形成する。即ち、ゲート電極ＧＥのうち、領域１Ａにおいて、Ｘ方向に沿って延在するゲート部の両側に、ｎ＋型半導体領域ＮＰを形成する。ここで、領域２Ａにおいて、ダミーゲート電極ＤＧの両側の領域うち、ｎ型半導体領域ＮＲ側の領域（図１３中では上側）にも、ｎ＋型半導体領域ＮＰを形成する。さらに、領域２Ａにおいて、ダミーゲート電極ＤＧの両側の領域うち、ｎ型半導体領域ＮＲ側と逆側の領域（図１３中では下側）、言い換えれば、ｎＭＯＳのバックゲートと接続する領域には、ｐ＋型半導体領域ＰＰを形成する（図１参照）。
以上の工程により、ｎＭＯＳのＬＤＤ構造のソース領域ｓおよびドレイン領域ｄ（ｎ−型半導体領域ＮＭとｎ＋型半導体領域ＮＰ）を形成することができ、また、ダイオードを構成する、ｎ−型半導体領域ＮＭ、ｎ＋型半導体領域ＮＰ、ｐ−型半導体領域ＰＭおよびｐ＋型半導体領域（ｐ＋型拡散層）ＰＰを形成することができる。
この後は、実施の形態１と同様に、ｎＭＯＳおよびダイオード上に層間絶縁膜、プラグ（接続部）および配線などを形成する。
なお、ここでは、実施の形態１のｎＭＯＳについてサイドウォール膜ＳＷやＬＤＤ構造のソース領域ｓ、ドレイン領域ｄなどを適用したが、これらの構成を、実施の形態２〜４のｎＭＯＳや実施の形態５のｐＭＯＳに適用してもよい。
（実施の形態８）
実施の形態１のｎＭＯＳ（図１）は、１本のゲート電極ＧＥしか記載していないが複数のゲート電極ＧＥを設けてもよい。
図３６は、本実施の形態の半導体装置（ｎＭＯＳ）の構成を示す平面図である。本実施の形態の半導体装置においては、ゲート電極ＧＥの本数以外は、実施の形態１と同様である。
図３６に示すように、本実施の形態のｎＭＯＳは、領域１Ａにおいて、Ｙ方向に延在するゲート引き出し部からＸ方向に沿って延在するゲート部が複数設けられている。１本のゲート部のゲート幅は、例えば、１０〜５０μｍ程度であり、数百本のゲート部が用いられることもある。このように、ゲート電極ＧＥの形成領域が大きい半導体装置においては、チャージが蓄積しやすく、実施の形態１で説明した保護用のダイオードを適用して効果的である。
なお、ここでは、実施の形態１のｎＭＯＳについて複数のゲート部を採用した例を示したが、実施の形態２〜４のｎＭＯＳや実施の形態５のｐＭＯＳに複数のゲート部を採用してもよい。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
［付記１］
（ａ）半導体層の第１領域、第２領域および前記第２領域中の第３領域に、第１導電型または前記第１導電型と逆導電型である第２導電型の半導体領域を形成する工程であって、前記第３領域に、第１導電型の第１半導体領域を形成し、前記第１領域および前記第２領域中の前記第３領域を除く領域に、第２導電型の第２半導体領域を形成する工程、
（ｂ）前記第１領域および第２領域上に、第１絶縁膜を形成する工程、
（ｃ）前記第３領域上の前記第１絶縁膜中に欠陥を形成する工程、
（ｄ）前記第１領域の第１絶縁膜上から前記第３領域上まで延在する第１電極を形成する工程、
（ｅ）前記第１領域の前記第１電極の両側に前記第１導電型のソース、ドレイン領域を形成し、前記第２領域に、前記第１半導体領域と接続されるように前記第１導電型の第３半導体領域を形成し、前記第１電極の下方の前記第２半導体領域と接続されるように前記第２導電型の第４半導体領域を形成する工程、
を有する、半導体装置の製造方法。
［付記２］
（ａ）半導体層の第１領域、第２領域および前記第２領域中の第３領域に、第１導電型または前記第１導電型と逆導電型である第２導電型の半導体領域を形成する工程であって、前記第２領域中の前記第３領域を除く領域に、前記第１導電型の第１半導体領域を形成し、前記第１領域に、前記第２導電型の第２半導体領域を形成し、前記第３領域に、前記第２導電型の第３半導体領域を形成する工程、
（ｂ）前記第１領域および第２領域上に、第１絶縁膜を形成する工程、
（ｃ）前記第３領域上の前記第１絶縁膜を除去し開口部を形成する工程、
（ｄ）前記第１領域の第１絶縁膜上から前記開口部上まで延在する第１電極を形成する工程、
（ｅ）前記第１領域の前記第１電極の両側に前記第１導電型のソース、ドレイン領域を形成し、前記第２領域に、前記第３半導体領域と接続されるように前記第２導電型の第４半導体領域を形成し、前記第１電極の下方の前記第２半導体領域と接続されるように前記第２導電型の第５半導体領域を形成する工程、
を有する、半導体装置の製造方法。
［付記３］
付記２記載の半導体装置の製造方法において、
前記（ｄ）工程は、前記第１領域の第１絶縁膜上から前記第３領域上まで延在する前記第１電極を形成し、前記第２領域の第１絶縁膜上に第２電極を形成する工程であり、
前記（ｅ）工程は、前記第１領域の前記第１電極の両側に前記第２導電型のソース、ドレイン領域を形成し、前記第２領域の前記第２電極の一方の側に、前記第３半導体領域と接続されるように前記第２導電型の前記第４半導体領域を形成し、他方の側に前記第１電極の下方の前記第２半導体領域と接続されるように前記第２導電型の前記第５半導体領域を形成する工程である、半導体装置の製造方法。
１Ａ 領域
２Ａ 領域
ＢＧ バックゲート
ＢＯＸ 絶縁層
ｄ ドレイン領域
ＤＦ 欠陥
ＤＧ ダミーゲート電極
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＩＬ 絶縁膜
ＮＭ ｎ−型半導体領域
ＮＰ ｎ＋型半導体領域
ＮＲ ｎ型半導体領域
ＯＡ 開口部
ＰＭ ｐ−型半導体領域
ＰＰ ｐ＋型半導体領域
ＰＲ ｐ型半導体領域
ＰＷ ｐ型ウエル
Ｓ 基板
ｓ ソース領域
ＳＲ 半導体領域
ＳＴＩ 素子分離領域
ＳＷ サイドウォール膜

Claims (18)

  1. 半導体層の第１領域に形成されたＭＯＳＦＥＴと、
    前記半導体層の第２領域に形成されたダイオードと、
    を有し、
    前記ＭＯＳＦＥＴは、
    前記半導体層上に第１絶縁膜を介して形成された第１電極と、
    前記第１電極の両側の前記第１領域の前記半導体層中に形成された第１導電型のソース、ドレイン領域と、を有し、
    前記ダイオードは、
    前記第２領域の前記半導体層中に形成された前記第１導電型の第１半導体領域と、
    前記第２領域の前記半導体層中に、前記第１半導体領域とＰＮ接続されるように形成された前記第１導電型と逆導電型である第２導電型の第２半導体領域と、
    前記第２領域の前記半導体層中に、前記第１半導体領域と接続されるように形成された前記第１導電型の第３半導体領域と、を有し、
    前記第２半導体領域は、前記第１電極の下方の前記半導体層と接続されるように形成され、
    前記第１電極は、前記第３半導体領域上まで延在し、前記第３半導体領域を介して前記第１半導体領域と接続されている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１領域と前記第２領域とは、素子分離領域で囲まれた同じ活性領域内に配置されている、半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第１絶縁膜は、前記第３半導体領域上に開口部を有する、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第２領域の前記半導体層上に、第２絶縁膜を介して形成された第２電極と、
    前記第２電極の下方に形成された第４半導体領域と、を有し、
    前記第４半導体領域は、前記第１半導体領域と前記第２半導体領域との間に配置されている、半導体装置。
  5. 請求項４記載の半導体装置において、
    前記第２電極は、フローティング状態または前記第１半導体領域や第２半導体領域と電気的に接続されている、半導体装置。
  6. 請求項４記載の半導体装置において、
    前記第１電極および前記第２電極のそれぞれの側壁に、側壁絶縁膜を有する、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記半導体層は、基板上に絶縁層を介して配置されている、半導体装置。
  8. 請求項１記載の半導体装置において、
    前記半導体層は、半導体基板である、半導体装置。
  9. 請求項３記載の半導体装置において、
    前記開口部内であって、前記第３半導体領域上に、第３絶縁膜を有し、
    前記第３絶縁膜の膜厚は、前記第１絶縁膜の膜厚より小さい、半導体装置。
  10. 請求項２記載の半導体装置において、
    前記第１絶縁膜は、前記第１電極下に配置され、前記第１電極と前記第３半導体領域との間に位置する前記第１絶縁膜は、欠陥を有する、半導体装置。
  11. 半導体層の第１領域に形成されたＭＯＳＦＥＴと、
    前記半導体層の第２領域に形成されたダイオードと、
    を有し、
    前記ＭＯＳＦＥＴは、
    前記半導体層上に第１絶縁膜を介して形成された第１電極と、
    前記第１電極の両側の前記第１領域の前記半導体層中に形成された第１導電型のソース、ドレイン領域と、を有し、
    前記ダイオードは、
    前記第２領域の前記半導体層中に形成された前記第１導電型と逆導電型である第２導電型の第１半導体領域と、
    前記第２領域の前記半導体層中に、前記第１半導体領域とＰＮ接続されるように形成された前記第１導電型の第２半導体領域と、
    前記第２領域の前記半導体層中に、前記第２半導体領域とＰＮ接続されるように形成された前記第２導電型の第３半導体領域と、
    を有し、
    前記第３半導体領域は、前記第１電極の下方の前記半導体層と接続されるように形成され、
    前記第１電極は、前記第１半導体領域上まで延在し、前記第１半導体領域と接続されている、半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記第１領域と前記第２領域とは、素子分離領域で囲まれた同じ活性領域内に配置されている、半導体装置。
  13. 請求項１２記載の半導体装置において、
    前記第１絶縁膜は、開口部を有し、前記第１電極は、前記開口部を介して前記第１半導体領域と接続されている、半導体装置。
  14. 請求項１１記載の半導体装置において、
    前記第２半導体領域上に、第２絶縁膜を介して形成された第２電極を有する、半導体装置。
  15. 請求項１４記載の半導体装置において、
    前記第２電極は、フローティング状態または前記第１半導体領域や第２半導体領域と電気的に接続されている、半導体装置。
  16. （ａ）半導体層の第１領域、第２領域および前記第２領域中の第３領域に、第１導電型または前記第１導電型と逆導電型である第２導電型の半導体領域を形成する工程であって、前記第３領域に、前記第１導電型の第１半導体領域を形成し、前記第１領域および前記第２領域中の前記第３領域を除く領域に、前記第２導電型の第２半導体領域を形成する工程、
    （ｂ）前記第１領域および第２領域上に、第１絶縁膜を形成する工程、
    （ｃ）前記第３領域上の前記第１絶縁膜を除去し開口部を形成する工程、
    （ｄ）前記第１領域の第１絶縁膜上から前記開口部上まで延在する第１電極を形成する工程、
    （ｅ）前記第１領域の前記第１電極の両側に前記第１導電型のソース、ドレイン領域を形成し、前記第２領域に、前記第１半導体領域と接続されるように前記第１導電型の第３半導体領域を形成し、前記第１電極の下方の前記第２半導体領域と接続されるように前記第２導電型の第４半導体領域を形成する工程、
    を有する、半導体装置の製造方法。
  17. 請求項１６記載の半導体装置の製造方法において、
    前記（ｄ）工程は、前記第１領域の第１絶縁膜上から前記第３領域上まで延在する第１電極を形成し、前記第２領域の第１絶縁膜上に第２電極を形成する工程であり、
    前記（ｅ）工程は、前記第１領域の前記第１電極の両側に前記第１導電型のソース、ドレイン領域を形成し、前記第２領域の前記第２電極の一方の側に前記第１半導体領域と接続されるように前記第１導電型の前記第３半導体領域を形成し、他方の側に前記第１電極の下方の前記第２半導体領域と接続されるように前記第２導電型の前記第４半導体領域を形成する工程である、半導体装置の製造方法。
  18. 請求項１６記載の半導体装置の製造方法において、
    前記（ｃ）工程の後、前記（ｄ）工程の前に、
    前記開口部内であって、前記第１半導体領域上に、前記第１絶縁膜の膜厚より小さい膜厚を有する第３絶縁膜を形成する工程を有する、半導体装置の製造方法。
JP2014086893A 2014-04-18 2014-04-18 半導体装置および半導体装置の製造方法 Expired - Fee Related JP6270607B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2014086893A JP6270607B2 (ja) 2014-04-18 2014-04-18 半導体装置および半導体装置の製造方法
US14/686,843 US9337180B2 (en) 2014-04-18 2015-04-15 Semiconductor device and manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014086893A JP6270607B2 (ja) 2014-04-18 2014-04-18 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2015207642A JP2015207642A (ja) 2015-11-19
JP6270607B2 true JP6270607B2 (ja) 2018-01-31

Family

ID=54322657

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014086893A Expired - Fee Related JP6270607B2 (ja) 2014-04-18 2014-04-18 半導体装置および半導体装置の製造方法

Country Status (2)

Country Link
US (1) US9337180B2 (ja)
JP (1) JP6270607B2 (ja)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2839375B2 (ja) * 1991-01-14 1998-12-16 三菱電機株式会社 半導体集積回路装置
US6121661A (en) * 1996-12-11 2000-09-19 International Business Machines Corporation Silicon-on-insulator structure for electrostatic discharge protection and improved heat dissipation
JP2000323582A (ja) * 1999-05-14 2000-11-24 Hitachi Ltd 半導体装置およびその製造方法
JP2001284579A (ja) * 2000-03-28 2001-10-12 Toshiba Corp 半導体装置
JP2002141476A (ja) * 2000-11-07 2002-05-17 Hitachi Ltd ＢｉＣＭＯＳ半導体集積回路装置およびその製造方法
JP5160709B2 (ja) * 2001-09-28 2013-03-13 ラピスセミコンダクタ株式会社 Ｓｏｉ型ｍｏｓ電界効果トランジスタ及びその製造方法
JP2005340627A (ja) * 2004-05-28 2005-12-08 Seiko Epson Corp 半導体装置及びその製造方法
JP2006024601A (ja) * 2004-07-06 2006-01-26 Seiko Instruments Inc 電界効果型ｍｏｓトランジスタ
JP2007165355A (ja) * 2005-12-09 2007-06-28 Seiko Epson Corp 半導体装置

Also Published As

Publication number Publication date
JP2015207642A (ja) 2015-11-19
US20150303182A1 (en) 2015-10-22
US9337180B2 (en) 2016-05-10

Similar Documents

Publication Publication Date Title
JP6275559B2 (ja) 半導体装置およびその製造方法
US9614076B2 (en) Semiconductor device and method for manufacturing the same
JP5703790B2 (ja) 半導体装置及びその製造方法
US20140374816A1 (en) Semiconductor device and method of manufacturing the same
CN101740568A (zh) 集成电路
JP2005150331A (ja) 半導体装置およびその製造方法
JP6355460B2 (ja) 半導体装置およびその製造方法
JP2007019200A (ja) 半導体装置およびその製造方法
TWI782300B (zh) 具有減少漏電流的肖特基阻障二極體及其形成方法
US20130043544A1 (en) Structure having three independent finfet transistors
US20050205938A1 (en) Semiconductor device and method of manufacture the same
JP2011108773A (ja) 半導体装置
JP6270607B2 (ja) 半導体装置および半導体装置の製造方法
JP5211132B2 (ja) 半導体装置
TWI768388B (zh) 具有鰭件源極/汲極區及溝槽閘極結構之高壓電晶體
JP6543392B2 (ja) 半導体装置
TWI730189B (zh) 半導體裝置
US8664063B2 (en) Method of producing a semiconductor device and semiconductor device
JP6184057B2 (ja) 半導体装置
JP2012054504A (ja) 半導体装置およびその製造方法
TWI810558B (zh) 電晶體結構和用以形成反相器的電晶體
WO2021112047A1 (ja) 半導体装置
US8405156B2 (en) Semiconductor device and manufacturing method thereof
JP5286318B2 (ja) 半導体装置
JP5641383B2 (ja) 縦型バイポーラトランジスタ及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161101

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170911

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170919

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171120

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171205

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171226

R150 Certificate of patent or registration of utility model

Ref document number: 6270607

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees