JP6822114B2 - 表示装置、トランジスタ回路及び薄膜トランジスタの駆動方法 - Google Patents

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Description

本発明は、薄膜トランジスタ、表示装置、トランジスタ回路及び薄膜トランジスタの駆動方法に関する。
近年、酸化物半導体をチャネル層とするＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）、いわゆる酸化物ＴＦＴが多く使用されている。酸化物ＴＦＴはそれまでのアモルファスシリコン（ａ−Ｓｉ）ＴＦＴに対して、高い移動度を持つという特徴がある。そのため、表示装置において、駆動回路に酸化物ＴＦＴを採用することにより、回路の小型化と配線の微細化が可能となる。
表示装置において、駆動回路の小型化と配線の微細化は、画素の開口率の向上に貢献する。その結果、表示装置の高解像度化が可能となる。
ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：液晶ディスプレイ）やＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ：有機発光ダイオード）を採用したディスプレイの画素スイッチ、ＶＳＲ（Ｖｅｒｔｉｃａｌ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ）などの周辺駆動回路に、酸化物ＴＦＴを用いる場合、良好な初期特性及び長期的な安定性が要求される。
それらの要求に対して、ボトムゲート型酸化物ＴＦＴにトップゲート電極を加えたダブルゲート型酸化物ＴＦＴにおいて、トップゲート電極にマイナス電位を与える駆動方法が提案されている（例えば、特許文献１）。トップゲート電極にマイナス電位を与えることで、酸化物ＴＦＴの閾値電圧を正側へ移動させる。その結果、酸化物ＴＦＴのノーマリオフが実現し、良好な初期特性となる。
特開２０１２−１９２０６号公報
しかし、酸化物ＴＦＴの中で、ボトムゲート型酸化物ＴＦＴは特に、ａ−Ｓｉ：Ｈ（水素化アモルファスシリコン）ＴＦＴに比べて、ＴＦＴ上に存在する予期せぬ電荷の影響を受けやすい。これをトップゲート効果という。トップゲート効果により、ボトムゲート型酸化物ＴＦＴは初期特性及び長期的な安定性が低下する。
本開示の一側面は、ＴＦＴ上の電荷発生に対して特性を安定化可能な薄膜トランジスタ等を提供することを目的とする。
本開示の一側面の薄膜トランジスタは、ソース電極及びドレイン電極と、前記ソース電極及びドレイン電極が接続された酸化物半導体から成るチャネル層と、前記チャネル層の第１の面側に形成された第１の絶縁膜と、前記第１の絶縁膜の前記チャネル層との第１の界面に形成される第1のチャネル領域に対向する面側に形成された第１のゲート電極と、前記チャネル層の第２の面側に形成された第２の絶縁膜と、前記第２の絶縁膜の前記チャネル層との第２の界面に形成される第２のチャネル領域に対向する面側に形成された第２のゲート電極とを備え、前記ソース電極及びドレイン電極は間隙を間にして並置してあり、前記第１のチャネル領域における前記ソース電極及びドレイン電極の並置方向の長さを第１のチャネル長とし、前記第２のチャネル領域における前記並置方向の長さを第２のチャネル長とした場合、前記第２のチャネル長が、前記第１のチャネル長よりも短く、かつ、前記第２のゲート電極に印加される電位が、前記ソース電極又は前記ドレイン電極の電位のうちの低い方の電位以上である。
本開示の一側面によれば、電荷発生に対して特性を安定化可能となる。
酸化物ＴＦＴの第１の実施の形態に係る構成例を示す断面図である。 酸化物ＴＦＴの第１の実施の形態に係る構成例を示す平面図である。 酸化物ＴＦＴの第２の実施の形態に係る構成例を示す断面図である。 酸化物ＴＦＴの第２の実施の形態に係る構成例を示す平面図である。 酸化物ＴＦＴの第３の実施の形態に係る構成例を示す断面図である。 酸化物ＴＦＴの第３の実施の形態に係る構成例を示す平面図である。 ゲートドライバの出力段の一例を示す回路図である。 画素回路の一例を示す回路図である。 画素回路の一例を示す回路図である。 トップゲート電極の電位の制御例を示すグラフである。 酸化物ＴＦＴの第４の実施形態に係る構成例を示す平面図である。 酸化物ＴＦＴの第５の実施形態に係る構成例を示す説明図である。 酸化物ＴＦＴの第６の実施形態に係る構成例を示す説明図である。 酸化物ＴＦＴの第７の実施形態に係る構成例を示す説明図である。 酸化物ＴＦＴを用いた回路例を示す回路図である。 駆動回路の一例を示す回路図である。
以下、実施の形態について図面を参照して詳細に説明する。
なお、明細書、特許請求の範囲における“第１”、“第２”等の序数は、要素間の関係を明確にするため、及び要素間の混同を防ぐために付している。したがって、これらの序数は、要素を数的に限定しているものではない。
また、各図面における各構成要素の大きさや縮尺は、図の視認性を確保するために適宜変更して記載している。また、各図面におけるハッチングは、各構成要素を区別するためのものであり、必ずしも切断面を意味するものではない。
さらに、“電極”や“配線”、“端子”という用語は、これらの構成要素を機能的に限定していない。例えば、“端子”、“配線”は”電極”の一部として利用されることも可能である。また、逆に、“電極”、“端子”は“配線”の一部として利用されることも可能である。また、逆に、“電極”、“配線”は“端子”の一部として利用されることも可能である。
（実施の形態１）
図１は酸化物ＴＦＴ１の第１の実施の形態に係る構成例を示す断面図である。酸化物ＴＦＴ１は基板１１、ボトムゲート電極１２、ゲート絶縁膜１３、酸化物半導体層１４、エッチストップ膜１５、ソース及びドレイン電極１６、パッシベーション膜１７、並びにトップゲート電極１８を含む。図２は酸化物ＴＦＴ１の第１の実施の形態に係る構成例を示す平面図である。図２においては、ボトムゲート電極１２、酸化物半導体層１４、エッチストップ膜１５、ソース及びドレイン電極１６、並びにトップゲート電極１８を示している。なお、ソース及びドレイン電極１６、トップゲート電極１８、ボトムゲート電極１２は、図示しないコンタクトホールを通し外部の回路と接続している。
酸化物ＴＦＴ１は、図１に示すように、基板１１上に、ボトムゲート電極１２、ゲート絶縁膜１３、酸化物半導体層１４、エッチストップ膜１５、ソース及びドレイン電極１６、パッシベーション膜１７、並びにトップゲート電極１８が、この記載順で積層されている。
基板１１は矩形板状をなす。基板１１はガラス基板などの絶縁性基板である。
ボトムゲート電極１２はモリブデン（Ｍｏ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、又は銀（Ａｇ）などの金属により形成する。ボトムゲート電極１２をこれらの金属を積層して形成しても良い。また、ボトムゲート電極１２を銅合金、アルミニウム合金、又は銀合金を用いて形成しても良い。トップゲート電極１８もボトムゲート電極１２と同様に形成する。
ゲート絶縁膜１３は例えば、酸化シリコン（Ｓｉ０２）又は窒化シリコン（Ｓｉ３Ｎ４）で形成する。ゲート絶縁膜１３を酸化シリコンと窒化シリコンとを積層したものとしても良い。また、ゲート絶縁膜１３を酸化アルミニウム又は酸化タンタルを用いて形成しても良い。エッチストップ膜１５及びパッシベーション膜１７も、ゲート絶縁膜１３と同様に形成する。
酸化物半導体層１４はＩＧＺＯなど酸化物半導体により形成された層である。ＩＧＺＯは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）の化合物である。酸化物半導体層１４はインジウム、亜鉛及び酸素の化合物（Ｉｎ−Ｚｎ−Ｏ）、インジウム、ガリウム、及び酸素の化合物（Ｉｎ−Ｇａ−Ｏ）、又はインジウム、シリコン、及び酸素の化合物（Ｉｎ−Ｓｉ−Ｏ）で形成しても良い。
ソース及びドレイン電極１６は２つの電極１６１及び電極１６２を含む。酸化物ＴＦＴ１の動作状態により、２つの電極１６１及び電極１６２の一方の電極がソース電極として機能し、他方の電極がドレイン電極として機能する。すなわち、電極１６１がソース電極として、電極１６２がドレイン電極として機能する場合と、電極１６１がドレイン電極、電極１６２がソース電極として機能する場合がある。以降の説明においては、便宜上、電極１６１をソース電極１６１と呼び、電極１６２をドレイン電極１６２と呼ぶ。ソース電極１６１及びドレイン電極１６２は略同一形状をなしている。図１及び図２に示すように、ソース電極１６１とドレイン電極１６２は間隙を間にして並置してある。ソース及びドレイン電極１６は、モリブデン、チタン、タングステン又はアルミニウムなどで形成する。ソース及びドレイン電極１６をモリブデン合金、チタン合金、アルミニウム合金、銅合金などで形成しても良い。ソース及びドレイン電極１６を複数の単体の金属又は合金を積層して形成しても良い。
図１に示すように、本実施の形態における酸化物ＴＦＴ１において、エッチストップ膜１５の紙面横方向の長さ（以降、横幅という。）は、酸化物半導体層１４の横幅よりも小さくなっている。ソース電極１６１とドレイン電極１６２との間隙の横幅は、エッチストップ膜１５の横幅よりも小さくなっている。そのため、図１に示すように、ソース電極１６１及びドレイン電極１６２は断面視で階段状になっている。このように、本実施の形態における酸化物ＴＦＴ１は、エッチストップ型のＴＦＴである。酸化物ＴＦＴ１において、酸化物半導体層１４にチャネル層が形成される。なお、図１において、ゲート電極１２の横幅は、酸化物半導体層１４の横幅よりも狭くなっているが、それに限らない。ゲート電極１２の横幅が、酸化物半導体層１４の横幅より広くても良い。
また、酸化物ＴＦＴ１において、トップゲート電極１８の横幅は、ソース電極１６１とドレイン電極１６２との間隙の横幅よも大きくなっている。ボトムゲート電極１２の横幅は、エッチストップ膜１５の横幅よりも広くなっている。酸化物半導体層１４において、ゲート絶縁膜１３との界面の一部に、第１のチャネル領域１４１が形成される。より具体的には、平面視でエッチストップ膜１５と重なる界面の領域が第１のチャネル領域１４１となる。第１のチャネル領域１４１はボトムゲート電極１２の電圧により、キャリア密度を制御可能な領域である。また、酸化物半導体層１４において、エッチストップ膜１５との界面の一部に、第２のチャネル領域１４２が形成される。より具体的には、平面視でソース電極１６１とドレイン電極１６２の間隙に重なる界面の領域が第２のチャネル領域１４２となる。第２のチャネル領域１４２はトップゲート電極１８の電圧により、キャリア密度を制御可能な領域である。第１のチャネル領域１４１において、図１及び図２の紙面横方向の長さＬＢを第１のチャネル長という。第２のチャネル領域１４２において図１及び図２の紙面横方向の長さＬＴを第２のチャネル長という。図１及び図２に示すように、本実施の形態の酸化物ＴＦＴ１において、第２のチャネル長ＬＴは第１のチャネル長ＬＢよりも短くなっている。
本実施の形態において、以上のように構成された酸化物ＴＦＴ１を駆動する際には、トップゲート電極１８には、ソース電極１６１の電位Ｖｓ又はドレイン電極１６２の電位Ｖｄの電位のうち低い方の電位以上の電位を印加する。トップゲート電極１８の電位をＶｔｇと表す。上述した本実施の形態における酸化物ＴＦＴ１の特徴を式で表現すると、以下の式（１）かつ（２）、または、式（１）かつ（３）となる。
ＬＢ＞ＬＴ … （１）
但し、
ＬＢ：第１のチャネル長
ＬＴ：第２のチャネル長
Ｖｔｇ≧Ｖｓ かつ Ｖｓ＜Ｖｄ … （２）
Ｖｔｇ≧Ｖｄ かつ Ｖｓ＞Ｖｄ … （３）
但し
Ｖｔｇ：トップゲート電極１８の電位
Ｖｓ：ソース電極１６１の電位
Ｖｄ：ドレイン電極１６２の電位
酸化物ＴＦＴ１において、チャネル層の第１の面は第１の絶縁膜と接している。チャネル層は酸化物半導体層１４の界面に形成される。第１の絶縁膜の一例がゲート絶縁膜１３である。また、チャネル層の第２の面は第２の絶縁膜と接している。第２の絶縁膜の一例はエッチストップ膜１５である。第２の絶縁膜は他の例はエッチストップ膜１５及びエッチストップ膜１５の上面に接するように形成されたパッシベーション膜１７である。また、酸化物ＴＦＴ１の動作時に、第１のゲート電極により、第１の絶縁膜のチャネル層との第１の界面に第１のチャネル領域が形成される。第１のゲート電極の一例がボトムゲート電極１２である。また、第２のゲート電極により、第２の絶縁膜のチャネル層との第２の界面に第２のチャネル領域が形成される。第２のゲート電極の一例がトップゲート電極１８である。
本実施の形態では以下の効果を奏する。トップゲート電極１８の電位Ｖｔｇがソース電極１６１の電位Ｖｓ又はドレイン電極１６２の電位Ｖｄのうちの低い方の電位以上となるように、酸化物ＴＦＴ１を駆動する。それにより、酸化物ＴＦＴ１上に電荷が発生しても、初期特性は安定する。具体的には酸化物ＴＦＴ１がオフからオンに切り替わるゲート電圧の変動、すなわち閾値電圧の変動を抑制することが可能となる。
酸化物ＴＦＴ１にプラスゲートストレスが掛かっている場合、トップゲート電極１８の電位Ｖｔｇがソース電極１６１の電位Ｖｓ又はドレイン電極１６２の電位Ｖｄのうちの低い方の電位未満であると、閾値電圧の変動が加速される傾向がある。しかし、本実施の形態においては、ＶｔｇをＶｓ又はＶｄのうちの低い方の電位以上とすることにより、閾値電圧の変動を抑制することが可能となる。すなわち、酸化物ＴＦＴ１の動作信頼性が向上する。
プラスゲートストレスとは、プラスゲートストレスとは、ソース又はドレイン電極の電位以上の電位がゲート電極に印加されている状態(バイアス状態)などを言う。例えば、ゲート電極にハイレベルの電圧が印加され、ソース又はドレイン電極にローレベルの電圧が印加されている状態などである。プラスゲートストレスにより、閾値電圧がシフトすることが知られている。
（実施の形態２）
図３は酸化物ＴＦＴ１の第２の実施の形態に係る構成例を示す断面図である。酸化物ＴＦＴ１は基板１１、ボトムゲート電極１２、ゲート絶縁膜１３、酸化物半導体層１４、ソース及びドレイン電極１６、パッシベーション膜１７、並びにトップゲート電極１８を含む。図４は酸化物ＴＦＴ１の第２の実施の形態に係る構成例を示す平面図である。図４においては、ボトムゲート電極１２、酸化物半導体層１４、ソース及びドレイン電極１６、及びトップゲート電極１８を示している。図３及び図４において、実施の形態１と同様な機能を持つ構成要素には同一の符号を付与している。以下の説明においては、実施の形態１と異なる点を主に説明する。
酸化物ＴＦＴ１は、図３に示すように、基板１１上に、ボトムゲート電極１２、ゲート絶縁膜１３、酸化物半導体層１４、ソース及びドレイン電極１６、パッシベーション膜１７、並びにトップゲート電極１８が、この記載順で積層されている。
ソース及びドレイン電極１６は２つの電極１６１及び電極１６２を含む。実施の形態１と同様に、便宜上、電極１６１をソース電極１６１と呼び、電極１６２をドレイン電極１６２と呼ぶ。ソース電極１６１及びドレイン電極１６２は略同一形状をなしている。図３及び図４に示すように、ソース電極１６１とドレイン電極１６２は間隙を間にして並置してある。
図３に示すように本実施の形態における酸化物ＴＦＴ１において、ボトムゲート電極１２の横幅（紙面横方向の長さ）は酸化物半導体層１４の横幅よりも小さくなっている。トップゲート電極１８の横幅はソース電極１６１とドレイン電極１６２との間隙の横幅よりも小さくなっている。言い換えれば、トップゲート電極１８の長さが、ソース電極１６１とドレイン電極１６２のエッジ間の長さよりも短くなっている。このように、本実施の形態における酸化物ＴＦＴ１は、チャネルエッチ型のＴＦＴである。酸化物ＴＦＴ１において、酸化物半導体層１４がチャネル層である。パッシベーション膜１７が第２の絶縁膜の一例である。本実施の形態において、第２の絶縁膜は単一の工程で形成された単層膜である。なお、図３において、ゲート電極１２の横幅は、酸化物半導体層１４の横幅よりも狭くなっているが、それに限らない。ゲート電極１２の横幅が、酸化物半導体層１４の横幅より広くても良い。
酸化物半導体層１４において、ゲート絶縁膜１３との界面の一部に、第１のチャネル領域１４１が形成される。より具体的には、平面視でソース電極１６１とドレイン電極１６２との間隙と重なる界面の領域が第１のチャネル領域１４１となる。また、酸化物半導体層１４において、パッシベーション膜１７との界面の一部に、第２のチャネル領域１４２が形成される。より具体的には、平面視でトップゲート電極１８に重なる界面の領域が第２のチャネル領域１４２となる。
実施の形態１と同様に、第１のチャネル領域のチャネル長を第１のチャネル長ＬＢ、第２のチャネル領域のチャネル長を第２のチャネル長ＬＴとする。本実施の形態において、第１のチャネル長ＬＢはソース電極１６１とドレイン電極１６２との間隙の横幅と等しい。第２のチャネル長ＬＴはトップゲート電極１８の横幅と等しい。実施の形態１と同様に、本実施の形態の酸化物ＴＦＴ１において、第２のチャネル長ＬＴは第１のチャネル長ＬＢよりも短くなっている。
また、本実施の形態において、酸化物ＴＦＴ１を駆動する際には、実施の形態１と同様に、トップゲート電極１８にソース電極１６１の電位Ｖｓ又はドレイン電極Ｖｄの内の低い方の電位以上の電位を印加する。
本実施の形態は、実施の形態１と同様な次の２つの構成を採用している。すなわち、１）第２のチャネル長ＬＴは第１のチャネル長ＬＢよりも短い構成と、２）駆動する際、トップゲート電極１８にＶｓ又はＶｄのうちの低い方の電位以上の電位を印加する構成とを採用している。そのため実施の形態１と同様な効果を奏する。
（実施の形態３）
図５は酸化物ＴＦＴ１の第３の実施の形態に係る構成例を示す断面図である。酸化物ＴＦＴ２は基板２１、ボトムゲート電極２２、ゲート絶縁膜２３、酸化物半導体層２４、層間絶縁膜２５、トップゲート電極２６、パッシベーション膜２７、並びにソース及びドレイン電極２８を含む。
図６は酸化物ＴＦＴ１の第３の実施の形態に係る構成例を示す平面図である。図６においては、ボトムゲート電極２２、酸化物半導体層２４、トップゲート電極２６、並びにソース及びドレイン電極２８を示している。
酸化物ＴＦＴ２は、図５に示すように、基板２１上に、ボトムゲート電極２２、ゲート絶縁膜２３、酸化物半導体層２４、層間絶縁膜２５、トップゲート電極２６、パッシベーション膜２７、並びにソース及びドレイン電極２８が、この記載順で積層されている。
基板２１は矩形板状をなす。基板２１はガラス基板などの絶縁性基板である。
ボトムゲート電極１２及びトップゲート電極２６は、実施の形態１のボトムゲート電極１２、トップゲート電極１８と同様な材料で形成する。ゲート絶縁膜２３、層間絶縁膜２５、及びパッシベーション膜２７は、実施の形態１のゲート絶縁膜１３と同様な材料で形成する。酸化物半導体層２４は、実施の形態１の酸化物半導体層１４と同様な材料で形成する。
ソース及びドレイン電極２８は２つの電極２８１及び電極２８２を含む。酸化物ＴＦＴ２の動作状態により、２つの電極２８１及び電極２８２の一方の電極がソース電極として機能し、他方の電極がドレイン電極として機能する。すなわち、電極２８１がソース電極として、電極２８２がドレイン電極として機能する場合と、電極２８１がドレイン電極、電極２８２がソース電極として機能する場合がある。以降の説明においては、便宜上、電極２８１をソース電極２８１と呼び、電極２８２をドレイン電極２８２と呼ぶ。ソース電極２８１及びドレイン電極２８２は略同一形状をなしている。
図５及び図６に示すように、ソース電極２８１とドレイン電極２８２は間隙を間にして並置してある。ソース及びドレイン電極２８は、実施の形態１のソース及びドレイン電極１６と同様な材料で形成する。
図５に示すように本実施の形態における酸化物ＴＦＴ２において、ボトムゲート電極２２の紙面横方向の長さ（以降、横幅という。）は、トップゲート電極２６の横幅よりも小さくなっている。ソース電極２８１とドレイン電極２８２との間隙の横幅は、トップゲート電極２６の横幅よりも大きくなっている。さらに、酸化物半導体層２４の横幅は、ソース電極２８１とドレイン電極２８２との間隙よりも大きくなっている。層間絶縁膜２５及びパッシベーション膜２７には２つのコンタクトホールが設けてある。各コンタクトホールを利用して、ソース電極２８１と酸化物半導体層２４とが、ドレイン電極２８２と酸化物半導体層２４とが、それぞれ電気的に接続されている。このように、本実施の形態における酸化物ＴＦＴ２は、トップゲート型のＴＦＴである。酸化物ＴＦＴ２において、酸化物半導体層２４にチャネル層が形成される。
酸化物半導体層２４において、層間絶縁膜２５との界面の一部に、第１のチャネル領域２４１が形成される。より具体的には、平面視でトップゲート電極２６と重なる界面の領域が第１のチャネル領域２４１となる。第１のチャネル領域２４１はトップゲート電極２６の電圧により、キャリア密度を制御可能な領域である。また、酸化物半導体層２４において、ゲート絶縁膜２３との界面の一部に、第２のチャネル領域２４２が形成される。より具体的には、平面視でボトムゲート電極２２に重なる界面の領域が第２のチャネル領域２４２となる。第２のチャネル領域２４２はボトムゲート電極２２の電圧により、キャリア密度を制御可能な領域である。
第１のチャネル領域２４１において、ソース電極２８１とドレイン電極２８２の並置方向の長さ、図５及び図６の紙面横方向の長さＬＴを第１のチャネル長という。第２のチャネル領域１４２において当該並置方向の長さＬＢを第２のチャネル長という。図５及び図６に示すように、本実施の形態の酸化物ＴＦＴ２において、第２のチャネル長ＬＢは第１のチャネル長ＬＴよりも短くなっている。
本実施の形態において、以上のように構成された酸化物ＴＦＴ２を駆動する際には、ボトムゲート電極２２にソース電極２８１の電位Ｖｓ又はドレイン電極２８２の電位Ｖｄのうちの低い方の電位以上の電位を印加する。ボトムゲート電極２２の電位をＶｂｇと表す。上述した本実施の形態における酸化物ＴＦＴ１の特徴を式で表現すると、以下の式（４）かつ（５）、または、式（４）かつ（６）となる。
ＬＴ＞ＬＢ … （４）
但し、
ＬＴ：第１のチャネル長
ＬＢ：第２のチャネル長
Ｖｂｇ≧Ｖｓ かつ Ｖｓ＜Ｖｄ … （５）
Ｖｂｇ≧Ｖｄ かつ Ｖｓ＞Ｖｄ … （６）
但し
Ｖｂｇ：ボトムゲート電極２２の電位
Ｖｓ：ソース電極２８１の電位
Ｖｄ：ドレイン電極２８２の電位
本実施の形態では、１）第２のチャネル長ＬＢは第１のチャネル長ＬＴよりも短い構成と、２）ボトムゲート電極２２の電位Ｖｂｇがソース電極２８１の電位Ｖｓ又はドレイン電極２８２の電位Ｖｇの低い方の電位以上となるように、酸化物ＴＦＴ２を駆動するとの構成から、以下の効果を奏する。酸化物ＴＦＴ２上に電荷が発生しても、初期特性は安定する。具体的には酸化物ＴＦＴ２がオフからオンに切り替わるゲート電圧の変動、すなわち閾値電圧の変動を抑制することが可能となる。
また、酸化物ＴＦＴ２プラスゲートストレスが掛かっている場合、ボトムゲート電極２２の電位Ｖｂｇがソース電極２８１の電位Ｖｓ又はドレイン電極２８２の電位Ｖｇの低い方の電位未満であると、閾値電圧の変動が加速される傾向がある。しかし、本実施の形態においては、ＶｂｇをＶｓ又はＶｄのうちの低い方の電位以上とすることにより、閾値電圧の変動を抑制することが可能となる。すなわち、酸化物ＴＦＴ２の動作信頼性が向上する。
（回路例１）
上述の酸化物ＴＦＴを用いた回路について、幾つかの例を以下に示す。図７はゲートドライバの出力段の一例を示す回路図である。ゲートドライバは表示装置などにおいて、ゲート信号（走査信号、スキャン信号）を生成する。図７において、Ｔｒ１及びＴｒ２は実施の形態１又は２で示したボトムゲート型の酸化物ＴＦＴ１を用いている。Ｔｒ１（第１の薄膜トランジスタ）は第１のクロック信号ＣＬＫ１と出力端子ＯＵＴ１とを接続する。Ｔｒ２（第２の薄膜トランジスタ）は出力端子ＯＵＴ１と電源ＶＬとを接続する。
図７において、Ｔｒ２のボトムゲート電極は、例えば２相クロックを用いる場合デューティ比５０％の正電圧が印加される。そのため、プラスゲートストレスに対する安定性が要求される。また、Ｔｒ１はブートストラップ効果によりボトムゲート電極には高い電圧が印加されるため、プラスゲートストレが厳しい。しかしながら、Ｔｒ１、Ｔｒ２として、実施の形態１又は２に示した酸化物ＴＦＴ１を用い、トップゲートに印加する電位をソース電位より大きくすることにより、プラスゲートストレスに対する安定化を図ることが可能となる。
（回路例２）
図８は画素回路の一例を示す回路図である。図８はＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ：有機発光ダイオード）を発光素子とする表示装置の画素回路を示している。ＯＬＥＤは有機発光層を有する発光素子である。画素回路はスイッチングＴＦＴ（ＳＷ ＴＦＴ）と駆動ＴＦＴ（ＤＲＩＶＥ ＴＦＴ）とを含む。スイッチングＴＦＴは走査線（ＳＣＡＮ）により供給される走査信号によりオン・オフされる。駆動ＴＦＴはＯＬＥＤに流れる電流を制御する。スイッチングＴＦＴの閾値電圧が変動するとＯＬＥＤの発光するタイミングにずれが生じるおそれがある。また、駆動ＴＦＴの閾値電圧が変動すると、ＯＬＥＤの輝度に誤差が発生するおそれがある。これらは表示のちらつきやムラなどの表示品位の低下につながる。スイッチングＴＦＴと駆動ＴＦＴとに実施の形態1又は２に示した酸化物ＴＦＴ１を用いることにより、画素回路の動作安定性に寄与し、表示品位の低下を防ぐことが可能となる。
（回路例３）
図９は画素回路の一例を示す回路図である。図９はＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ:液晶ディスプレイ）における画素回路の例を示している。ＬＣＤにおいては複数の画素が２次元的に、より詳しくはマトリクス状に配列している。図の視認性を確保するため、縦３画素×横３画素の計９画素分の回路を示している。各画素に配置されるＴＦＴ（Ｓ１１からＳ３３）は走査線（Ｇ１からＧ３）により供給される走査信号によりオン・オフされる。すなわち、ＴＦＴはスイッング素子の一例である。ＴＦＴがオンのときに、データ線（Ｄ１からＤ３）から供給されるデータ信号に応じた電荷が、蓄積容量（Ｃ１からＣ３３）に保持される。ＬＣＤにおいて各画素のＴＦＴの閾値電圧が変動すると、蓄積容量へ電荷の蓄積が不十分（書き込み不足）となる。この蓄積容量の書き込み不足は、ちらつき、表示ムラといって表示品位低下の原因となる。
そこで、各画素に配置されるＴＦＴとして、実施の形態１又は２に示した酸化物ＴＦＴ１を用いる。そして、トップゲート電極１８の電位Ｖｔｇをソース電極１６１の電位Ｖｓより高くなるように、制御する。図１０はトップゲート電極１８の電位の制御例を示すグラフである。横軸は時間、縦軸は電位を示す。Ｖｃｏｍを付したグラフは共通電位の変位を示す。Ｖｇを付したグラフはトップゲート電極１８の電位Ｖｔｇの変位を示す。Ｖｓを付したグラフはソース電極１６１の電位Ｖｓの変位を示す。Ｖｐｉｘを付したグラフは蓄積容量において、ＴＦＴと接続されている側の端子の電位の変位を示す。Ｖｔｇ１及びＶｔｇ２はトップゲート電極１８への印加電位の制御例を示す。
Ｖｔｇ１を付したグラフはトップゲート電極１８の電位Ｖｔｇをソース電極の電位Ｖｓに追従させる例である。ＶｔｇはＶｓ以上であれば良いので、ＶｔｇをＶｓに追従させれば良い。Ｖｔｇ２を付したグラフはトップゲート電極１８の電位Ｖｔｇを一定に保つ例である。Ｖｔｇをソース電位Ｖｓの最大値に保てば、ＶｔｇはＶｓ以上となる。Ｖｓの最大値は設計上の理論値を計算にて求めるか、実測により求めれば良い。また、誤差を考慮して、求めた電位よりも少し高めの電位をＶｔｇとしても良い。
ＬＣＤの画素回路に実施の形態1又は２に示した酸化物ＴＦＴ１を用いることにより、画素回路の動作安定性に寄与し、表示品位の低下を防ぐことが可能となる。
回路例１から３において、ボトムゲート型ＴＦＴを用いる回路例のみを説明したが、それに限らない。トップゲート型ＴＦＴを用いる回路例においては、実施の形態３に示した酸化物ＴＦＴ２を用いることが可能である。その場合において奏する効果は、上述した効果と同様である。
（実施の形態４）
本実施の形態は、実施の形態１に示した酸化物ＴＦＴ１に設計条件を付加した形態である。図１１は酸化物ＴＦＴ１の第４の実施形態に係る構成例を示す平面図である。図１１において、実施の形態１と同様な構成については、実施の形態１と同一の符号を付与した。本実施の形態の酸化物ＴＦＴ１はエッチストップ型のＴＦＴである。実施の形態１と異なるのは、第１のチャネル長ＬＢが１０ミクロン（μｍ）、チャネル幅Ｗが１０ミクロン以下との条件が付されていることである。
トランジスタの特性を示すパラメータの一つとして、Ｗ／Ｌが知られている。Ｗはチャネル幅、Ｌはチャネル長である。本実施の形態において、チャネル長は第１のチャネル長ＬBである。第１のチャネル長ＬBを１０ミクロンとし、チャネル幅Ｗを変えた複数の酸化物ＴＦＴ１を作成した。チャネル幅Ｗが異なる複数の酸化物ＴＦＴについて、プラスゲートストレスによる閾値電圧の変動を計測したところ、Ｗが小さいほど良好の結果を得られた。したがって、チャネル幅Ｗが小さいほど、動作安定性が得られる。すなわち、第１のチャネル長ＬＢを１０ミクロンとした場合、チャネル幅Ｗは１０ミクロン以下とすることが望ましい。
本実施の形態によれば、チャネル幅Ｗに条件を付したことにより、酸化物ＴＦＴ１において、プラスゲートストレスに対する動作安定性をより確実に得ることが可能となる。なお、チャネル幅Ｗをより小さくするとの条件は、ＯＬＥＤを駆動するＴＦＴに有利な条件である。
（実施の形態５）
本実施の形態は、実施の形態１に示した酸化物ＴＦＴ１に設計条件を付加した形態である。図１２は酸化物ＴＦＴ１の第５の実施形態に係る構成例を示す説明図である。図１２Ａは酸化物ＴＦＴ１の構成例を示す平面図である。図１２Ｂは酸化物ＴＦＴ１の構成例を示す断面図である。図１２Ａ及び図１２Ｂにおいて、実施の形態１と同様な構成については、実施の形態１と同一の符号を付与した。本実施の形態の酸化物ＴＦＴ１はエッチストップ型のＴＦＴである。実施の形態１と異なるのは、平面視において、第１のチャネル領域とソース電極１６１とが重なる領域の幅（以下、オーバラップ幅）ＬOVLが、１．５ミクロン以上との条件が付されていることである。第１のチャネル領域とドレイン電極１６２とが重なる領域の幅も同様とする。オーバラップ幅は言い換えると、エッチストップ膜１５とソース電極１６１とが重なり合うチャネル長方向の長さ、及びエッチストップ膜１５とドレイン電極１６２とが重なり合うチャネル長方向の長さである。
酸化物ＴＦＴ１の動作安定性は、第１のチャネル長ＬBと第２のチャネル長ＬTの差分により得られていると考えられる。したがって、当該差分が大きいほど効果が得られる。オーバラップ幅ＬOVLが大きくなると、第２のチャネル長ＬTが小さくなる。オーバラップ幅ＬOVLが大きくなった場合であっても、第１のチャネル長ＬBは変化しない。よって、第１のチャネル長ＬBと第２のチャネル長ＬTの差分が拡大し、酸化物ＴＦＴ１の動作安定性が向上するものと考えられる。酸化物ＴＦＴ１において、第１のチャネル長ＬBが１０ミクロンとした場合、オーバラップ幅ＬOVLを１．５ミクロン以上とすることが望ましい。
本実施の形態によれば、オーバラップ幅ＬOVLに条件を付したことにより、酸化物ＴＦＴ１において、プラスゲートストレスに対する動作安定性をより確実に得ることが可能となる。なお、オーバラップ幅ＬOVLをより大きくするとの条件は、チャネル幅Ｗを大きくする必要があるＴＦＴに有利な条件である。
（実施の形態６）
本実施の形態は、実施の形態２に示した酸化物ＴＦＴ１に設計条件を付加した形態である。図１３は酸化物ＴＦＴ１の第６の実施形態に係る構成例を示す説明図である。図１３Ａは酸化物ＴＦＴ１の構成例を示す平面図である。図１３Ｂは酸化物ＴＦＴ１の構成例を示す断面図である。図１３Ａ及び図１３Ｂにおいて、実施の形態２と同様な構成については、実施の形態２と同一の符号を付与した。本実施の形態の酸化物ＴＦＴ１はチャネルエッチ型のＴＦＴである。実施の形態２と異なるのは、平面視において、ソース電極１６１とトップゲート電極１８との隙間及びドレイン電極１６２とトップゲート電極１８との隙間の距離（以下、ギャップ幅）ＬOFFが、１．５ミクロン以上との条件が付されていることである。
酸化物ＴＦＴ１の動作安定性は、第１のチャネル長ＬBと第２のチャネル長ＬTの差分により得られていると考えられる。したがって、当該差分が大きいほど効果が得られる。ソース電極１６１とドレイン電極１６２との隙間の距離は変更しないとの制約のもと、ギャップ幅ＬOFFを大きくすると、第２のチャネル長ＬTが小さくなる。ギャップ幅ＬOFFを大きくした場合であっても、第１のチャネル長ＬBは変化しない。よって、第１のチャネル長ＬBと第２のチャネル長ＬTの差分が拡大し、酸化物ＴＦＴ１の動作安定性が向上するものと考えられる。酸化物ＴＦＴ１において、第１のチャネル長ＬBが１０ミクロンとした場合、ギャップ幅ＬOFFを１．５ミクロン以上とすることが望ましい。
本実施の形態によれば、ギャップ幅ＬOFFに条件を付したことにより、酸化物ＴＦＴ１において、プラスゲートストレスに対する動作安定性をより確実に得ることが可能となる。なお、ギャップ幅ＬOFFをより大きくするとの条件は、チャネル幅Ｗを大きくする必要があるＴＦＴに有利な条件である。
（実施の形態７）
本実施の形態の酸化物ＴＦＴ１は実施の形態１に示した酸化物ＴＦＴ１に設計条件を付加した形態である。図１４は酸化物ＴＦＴ１の第７の実施形態に係る構成例を示す説明図である。図１４Ａは酸化物ＴＦＴ１の構成例を示す平面図である。図１４Ｂは図１４ＡのＸＩＶ−ＸＩＶ線による断面図である。図１４Ａ及び１４Ｂにおいて、実施の形態１と同様な構成については、実施の形態１と同一の符号を付与した。本実施の形態の酸化物ＴＦＴ１は実施の形態１とエッチストップ型のＴＦＴである。実施の形態１と異なるのは、平面視において、第１のチャネル領域とソース電極１６１とが重なる領域の幅（以下、ソースラップ幅）ＬSOVLが、第１のチャネル領域とドレイン電極１６２とが重なる領域の幅（以下、ドレインラップ幅）ＬDOVLよりも大きいとの条件が付されていることである。
また、本実施の形態では、ボトムゲート電極１２を構成する層と、ソース電極１６１を構成する層とが、平面視で重なる部分を作ることにより、ボトムゲート電極１２とソース電極１６１と間にキャパシタＣｓｔを構成している。図１４は、酸化物ＴＦＴ１とキャパシタＣｓｔとの２つの素子を示している。端子ｔｍ１はゲート電極１２とキャパシタＣｓｔとが接続されている端子を、端子ｔｍ２はドレイン電極が接続されている端子を示す。
図１５は酸化物ＴＦＴ１を用いた回路例を示す回路図である。図１５Ａはゲートドライバの出力段の回路例を示す。図１５ＢはＯＬＥＤの画素回路の例を示す。図１５Ａに示すＴｒ３及びキャパシタＣｓｔを図１４に示した構成で実現できる。また、図１５Ｂに示すＴｒ４及びキャパシタＣｓｔも図１４で示した構成で実現できる。図１５Ａ及び図１５Ｂに示す端子ｔｍ１及びｔｍ２は、図１４Ａ及び図１４Ｂに示す端子ｔｍ１及びｔｍ２と対応する。Ｔｒ３及びＴｒ４を本実施の形態の酸化物ＴＦＴ１を用いる場合、図１４に示したように構成すれば、酸化物ＴＦＴ１とキャパシタＣｓｔとを効率的に作成することが可能となる。
また、酸化物ＴＦＴ１において、キャパシタＣｓｔと接続するソース側のソースラップ幅ＬSOVLを大きくすることにより、次の効果が得られる。上述の他の実施の形態と同様に、プラスゲートストレスに対する動作安定性が向上する。さらに、ソースラップ幅ＬSOVLを大きくしたことにより、キャパシタＣｓｔとして機能する領域が拡大する。それにより、キャパシタＣｓｔの構成に必要な平面積を減らすことが可能となるので、酸化物ＴＦＴ１とキャパシタＣｓｔとを併せた構成に必要な平面積を減らすことが可能となる。
ＯＬＥＤの画素回路に用いた場合、酸化物ＴＦＴ１とキャパシタＣｓｔとを併せた構成に必要な平面積の減少により、開口率が向上する。また、各画素を小さくすることが可能となるので、表示の精細化が可能となる。
（駆動回路例）
次に、酸化物ＴＦＴ１の駆動回路について、説明する。図１６は駆動回路１００の一例を示す回路図である。駆動回路１００はＴＦＴ回路１０１及び印加回路１０２を含む。ＴＦＴ回路１０１は酸化物ＴＦＴ１を含む回路である。ＴＦＴ回路１０１の構成は、酸化物ＴＦＴ１の用途により、適宜設計する。また、酸化物ＴＦＴ２の駆動回路についても、同様に構成可能である。
印加回路１０２は酸化物ＴＦＴ１のトップゲート電極１８に印加する電位を発生させる回路である。印加回路１０２はコンパレータ１０２１、スイッチ１０２２、バッファ１０２３を含む。コンパレータ１０２１はＶｓとＶｄの大小関係を判定する。Ｖｓは酸化物ＴＦＴ１のソース電極１６１の電位である。Ｖｄは酸化物ＴＦＴ１のドレイン電極１６２の電位である。スイッチ１０２２は切り替えスイッチである。スイッチ１０２２はＶｓ及びＶｄを入力して受け付け、Ｖｓ又はＶｄの一方を出力する。スイッチ１０２２の切り替えはコンパレータ１０２１の出力により制御される。コンパレータ１０２１の制御により、スイッチ１０２２はＶｓとＶｄのうち低い方の電位を出力する。バッファ１０２３はスイッチ１０２２の出力をＴＦＴ回路１０１に入力する。当該入力は酸化物ＴＦＴ１のトップゲート電極１８に印加される。なお、バッファ１０２３を増幅器に替えてもよい。
印加回路１０２は各酸化物ＴＦＴ１に１つ設けるが、それに限らない。複数の酸化物ＴＦＴ１を含む回路であるが、同時に複数の酸化物ＴＦＴ１が動作しない場合は、印加回路１０２を１つとしても良い。また、複数の酸化物ＴＦＴ１が同時に動作する場合であっても、設計上、動作条件が同一の場合は、印加回路１０２を１つとしても良い。すなわち、動作している酸化物ＴＦＴ１のトップゲート電極１８に印加すべき電位が、設計上、すべて同じ電位で良い場合である。この場合、同時に動作する酸化物ＴＦＴ１の中の１つの酸化物ＴＦＴ１について、Ｖｓ、Ｖｄを印加回路１０２の入力とする。印加回路１０２の出力は、動作するすべての酸化物ＴＦＴのトップゲート電極に印加する。さらに、酸化物ＴＦＴ１のトップゲート電極１８に印加すべき電位を設計上、一意に決定できる場合は、印加回路１０２を定電圧源とする。この場合、一定の電位をトップゲート電極１８に印加する。
なお、上記で参照した断面図は、各層の積層順を示すためのものであり、各層の厚さや大きさ、各層間においての厚みの厚薄（大小関係）が図示する態様に限定されるものではない。
各実施の形態で記載されている技術的特徴（構成要件）はお互いに組み合わせ可能であり、組み合わせすることにより、新しい技術的特徴を形成することができる。
今回開示された実施の形態はすべての点で例示であって、制限的なものでは無いと考えられるべきである。本発明の範囲は、上記した意味では無く、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
１ 酸化物ＴＦＴ
１１ 基板
１２ ボトムゲート電極
１３ ゲート絶縁膜
１４ 酸化物半導体層
１４１ 第１のチャネル領域
１４２ 第２のチャネル領域
ＬＢ 第１のチャネル長
ＬＴ 第２のチャネル長
１５ エッチストップ膜
１６ ソース及びドレイン電極
１６１ ソース電極
１６２ ドレイン電極
１７ パッシベーション膜
１８ トップゲート電極
２ 酸化物ＴＦＴ
２１ 基板
２２ ボトムゲート電極
２３ ゲート絶縁膜
２４ 酸化物半導体層
２４１ 第１のチャネル領域
２４２ 第２のチャネル領域
ＬＴ 第１のチャネル長
ＬＢ 第２のチャネル長
２５ 層間絶縁膜
２６ トップゲート電極
２７ パッシベーション膜
２８ ソース及びドレイン電極
２８１ ソース電極
２８２ ドレイン電極
Ｃｓｔ キャパシタ

Claims (15)

  1. ソース電極及びドレイン電極と、
    前記ソース電極及びドレイン電極が接続された酸化物半導体から成るチャネル層と、
    前記チャネル層の前記ソース電極及びドレイン電極が接する面とは反対側の第１の面側に形成された第１の絶縁膜と、
    前記第１の絶縁膜の前記チャネル層との第１の界面で、前記ソース電極が前記チャネル層と接する領域の端部から前記ドレイン電極が前記チャネル層と接する領域の端部にかけて形成される第１のチャネル領域に対向する面側に形成された第１のゲート電極と、
    前記チャネル層の第２の面側に形成された第２の絶縁膜と、第２のゲート電極と、
    前記第２の絶縁膜の前記チャネル層との第２の界面で、前記第２のゲート電極と前記チャネル層とが重なる領域から前記ソース電極及びドレイン電極と前記チャネル層とが重なる領域を除いた領域にかけて形成される第２のチャネル領域と
    を備え、
    前記ソース電極及びドレイン電極は間隙を間にして並置してあり、
    前記第１のチャネル領域における前記ソース電極及びドレイン電極の並置方向の長さを第１のチャネル長とし、前記第２のチャネル領域における前記並置方向の長さを第２のチャネル長とした場合、
    前記第２のチャネル長が、前記第１のチャネル長よりも短く、かつ、
    前記第２のゲート電極に印加される電位が、前記ソース電極又は前記ドレイン電極の電位のうちの低い方の電位以上である薄膜トランジスタを含むスイッチング素子及び表示素子をそれぞれ有し、２次元的に配列した複数の画素と、
    前記スイッチング素子の前記第２のゲート電極に、前記スイッチング素子の前記ソース電極又は前記ドレイン電極の電位のうちの低い方の電位を印加する印加回路と
    を備えることを特徴とする表示装置。
  2. 前記薄膜トランジスタは、
    前記第２の絶縁膜が、前記チャネル層の上面に接するように形成されたエッチストップ膜と前記エッチストップ膜の上面に接するように形成されたパッシベーション膜とからなる、
    エッチストップ型トランジスタである
    ことを特徴とする請求項１に記載の表示装置。
  3. 前記薄膜トランジスタは、
    前記エッチストップ膜と前記ソース電極とが重なり合うチャネル長方向の長さ、及び前記エッチストップ膜と前記ドレイン電極とが重なり合うチャネル長方向の長さが、共に１．５ミクロン以上である
    ことを特徴とする請求項２に記載の表示装置。
  4. 前記薄膜トランジスタは、
    前記エッチストップ膜と前記ソース電極とが重なり合うチャネル長方向の長さが、前記エッチストップ膜と前記ドレイン電極とが重なり合うチャネル長方向の長さよりも長い
    こと特徴とする請求項２又は請求項３に記載の表示装置。
  5. 前記薄膜トランジスタは、
    前記第２の絶縁膜は単一の工程で形成されたパッシベーション膜であり、前記ソース電極及びドレイン電極は前記第１の絶縁膜又は前記チャネル層に接するように積層されたチャネルエッチ型トランジスタであり、
    前記第２のゲート電極の長さが、前記ソース電極と前記ドレイン電極のエッジ間の長さよりも短い
    ことを特徴とする請求項１に記載の表示装置。
  6. 前記薄膜トランジスタは、
    前記ソース電極と前記ドレイン電極のエッジから前記第２のゲート電極のエッジまでの長さが１．５ミクロン以上である
    ことを特徴とする請求項５に記載の表示装置。
  7. 第１のゲート電極、第１の絶縁膜、酸化物半導体からなるチャネル層、第２の絶縁膜、第２のゲート電極、パッシベーション膜、ソース電極及びドレイン電極がこの順序で形成された薄膜トランジスタにおいて、
    第１の絶縁膜とチャネル層との界面で、前記第１のゲート電極とチャネル層とが重なる領域に形成された第１のチャネル領域と、
    第２の絶縁膜とチャネル層との界面で、前記第２のゲート電極とチャネル層とが重なる領域に形成された第２のチャネル領域と
    を備え、
    前記ソース電極及びドレイン電極は、前記第２のチャネル領域以外のチャネル層と接するように間隙を間にして並置してあり、
    前記第１のチャネル領域における前記ソース電極及びドレイン電極の並置方向の長さを第１のチャネル長とし、前記第２のチャネル領域における前記並置方向の長さを第２のチャネル長とした場合、
    前記第２のチャネル長が、前記第１のチャネル長よりも長く、かつ、
    前記第１のゲート電極に印加される電位が、前記ソース電極又は前記ドレイン電極の電位のうちの低い方の電位以上である薄膜トランジスタを含むスイッチング素子及び表示素子をそれぞれ有し、２次元的に配列した複数の画素と、
    前記スイッチング素子の前記第２のゲート電極に、前記スイッチング素子の前記ソース電極又は前記ドレイン電極の電位のうちの低い方の電位を印加する印加回路と
    を備えることを特徴とする表示装置。
  8. 前記薄膜トランジスタは、
    チャネル幅が１０ミクロン以下である
    ことを特徴とする請求項１から請求項７のいずれか一項に記載の表示装置。
  9. 請求項１から請求項８のいずれか一項に記載の表示装置が有するトランジスタ回路であって、
    前記薄膜トランジスタを含み、
    複数の薄膜トランジスタから構成されるトランジスタ回路。
  10. 第１のクロック信号と出力端子とを接続する前記薄膜トランジスタで構成した第１の薄膜トランジスタと、
    前記出力端子と電源とを接続する前記薄膜トランジスタで構成した第２の薄膜トランジスタと
    を備えることを特徴とする請求項９に記載のトランジスタ回路。
  11. 有機発光層を有する発光素子と、
    容量と、
    前記容量の電圧に応じた電流を前記発光素子に流す前記薄膜トランジスタで構成した駆動トランジスタと、
    前記駆動トランジスタの動作を制御する前記薄膜トランジスタで構成したスイッチングトランジスタと
    を備えることを特徴とする請求項９に記載のトランジスタ回路。
  12. ソース電極及びドレイン電極と、
    前記ソース電極及びドレイン電極が接続された酸化物半導体から成るチャネル層と、
    前記チャネル層の前記ソース電極及びドレイン電極が接する面とは反対側の第１の面側に形成された第１の絶縁膜と、
    前記第１の絶縁膜の前記チャネル層との第１の界面で、前記ソース電極が前記チャネル層と接する領域の端部から前記ドレイン電極が前記チャネル層と接する領域の端部にかけて形成される第１のチャネル領域に対向する面側に形成された第１のゲート電極と、
    前記チャネル層の第２の面側に形成された第２の絶縁膜と、第２のゲート電極と、
    前記第２の絶縁膜の前記チャネル層との第２の界面で、前記第２のゲート電極と前記チャネル層とが重なる領域から前記ソース電極及びドレイン電極と前記チャネル層とが重なる領域を除いた領域にかけて形成される第２のチャネル領域と
    を備え、
    前記ソース電極及びドレイン電極は間隙を間にして並置してあり、
    前記第１のチャネル領域における前記ソース電極及びドレイン電極の並置方向の長さを第１のチャネル長とし、前記第２のチャネル領域における前記並置方向の長さを第２のチャネル長とした場合、
    前記第２のチャネル長が、前記第１のチャネル長よりも短く、かつ、
    前記第２のゲート電極に印加される電位が、前記ソース電極又は前記ドレイン電極の電位のうちの低い方の電位以上である薄膜トランジスタの前記ソース電極及びドレイン電極の電位を検出し、
    検出した前記ソース電極の電位及び前記ドレイン電極の電位のうち、低い方の電位を特定し、
    特定した電位以上の電位を生成し、
    生成した電位を前記薄膜トランジスタの前記第２のゲート電極に印加する
    ことを特徴とする薄膜トランジスタの駆動方法。
  13. 第１のゲート電極、第１の絶縁膜、酸化物半導体からなるチャネル層、第２の絶縁膜、第２のゲート電極、パッシベーション膜、ソース電極及びドレイン電極がこの順序で形成された薄膜トランジスタにおいて、
    第１の絶縁膜とチャネル層との界面で、前記第１のゲート電極とチャネル層とが重なる領域に形成された第１のチャネル領域と、
    第２の絶縁膜とチャネル層との界面で、前記第２のゲート電極とチャネル層とが重なる領域に形成された第２のチャネル領域と
    を備え、
    前記ソース電極及びドレイン電極は、前記第２のチャネル領域以外のチャネル層と接するように間隙を間にして並置してあり、
    前記第１のチャネル領域における前記ソース電極及びドレイン電極の並置方向の長さを第１のチャネル長とし、前記第２のチャネル領域における前記並置方向の長さを第２のチャネル長とした場合、
    前記第２のチャネル長が、前記第１のチャネル長よりも長く、かつ、
    前記第１のゲート電極に印加される電位が、前記ソース電極又は前記ドレイン電極の電位のうちの低い方の電位以上である薄膜トランジスタの前記ソース電極及びドレイン電極の電位を検出し、
    検出した前記ソース電極の電位及び前記ドレイン電極の電位のうち、低い方の電位を特定し、
    特定した電位以上の電位を生成し、
    生成した電位を前記薄膜トランジスタの前記第２のゲート電極に印加する
    ことを特徴とする薄膜トランジスタの駆動方法。
  14. 第１のクロック信号と出力端子とを接続する前記薄膜トランジスタで構成した第１の薄膜トランジスタと、前記出力端子と電源とを接続する前記薄膜トランジスタで構成した第２の薄膜トランジスタとを駆動する
    ことを特徴とする請求項１２又は請求項１３に記載の薄膜トランジスタの駆動方法。
  15. 容量と、前記容量の電圧に応じた電流を備える有機発光層に流す前記薄膜トランジスタで構成した駆動トランジスタと、前記駆動トランジスタの動作を制御する前記薄膜トランジスタで構成したスイッチングトランジスタとを駆動する
    ことを特徴とする請求項１２又は請求項１３に記載の薄膜トランジスタの駆動方法。
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