KR20220042031A - 게이트 구동 회로 및 이를 포함하는 표시 장치 - Google Patents

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김강남
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Abstract

게이트 구동 회로는 서로 종속적으로 연결된 복수의 단위 스테이지들을 포함하고, 단위 스테이지들 각각은 하부 게이트 전극, 하부 게이트 전극 상에 배치되고 Q 노드에 연결된 상부 게이트 전극, 하부 게이트 전극과 상부 게이트 전극 사이에 배치되는 액티브층, 출력 노드에 연결되며 액티브층의 제1 부분과 접촉하는 제1 전극 및 액티브층의 제2 부분과 접촉하며 클럭 신호가 입력되는 제2 전극을 포함하는 제1 트랜지스터, 제1 트랜지스터의 하부 게이트 전극과 상부 게이트 전극에 의해서 정의되는 제1 커패시터 및 제1 트랜지스터의 상부 게이트 전극과 제1 전극에 의해서 정의되는 제2 커패시터를 포함하며, 상부 게이트 전극과 하부 게이트 전극은 제1 커패시터에 의해 전기적으로 커플링된다.

Description

게이트 구동 회로 및 이를 포함하는 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY APPARATUS INCLUDING THE SAME}
본 발명은 게이트 구동 회로 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치는 표시 영역과 비표시 영역을 포함한다. 표시 영역에는 화소, 게이트 라인 및 데이터 라인이 형성될 수 있다. 비표시 영역에는 게이트 구동 회로가 형성될 수 있다. 게이트 구동 회로는 복수의 게이트 라인들에 게이트 신호를 보낼 수 있다. 화소들은 게이트 신호의 제어에 따라 데이터 전압을 제공받아 발광할 수 있다.
게이트 구동 회로의 면적을 줄이고 표시 영역의 면적을 늘리기 위해서, 게이트 구동 회로에 이중 게이트 트랜지스터를 사용할 수 있다. 이중 게이트 트랜지스터를 사용할 경우, 상부 게이트와 하부 게이트를 전기적으로 연결하기 위한 컨택부가 필요할 수 있다. 컨택부에 의해 게이트 구동 회로의 면적이 증가할 수 있다. 이에 따라, 게이트 구동 회로에 이중 게이트 트랜지스터를 사용하면서, 동시에 게이트 구동 회로의 면적을 줄이는 방법이 연구되고 있다.
본 발명의 일 목적은 작은 면적을 가지는 게이트 구동 회로를 제공하는 것이다.
본 발명의 다른 목적은 비표시 영역의 면적이 작은 게이트 구동 회로를 포함한 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 게이트 구동 회로는 서로 종속적으로 연결된 복수의 단위 스테이지들을 포함하고, 상기 단위 스테이지들 각각은 하부 게이트 전극, 상기 하부 게이트 전극 상에 배치되고 Q 노드에 연결된 상부 게이트 전극, 상기 하부 게이트 전극과 상기 상부 게이트 전극 사이에 배치되는 액티브층, 출력 노드에 연결되며 상기 액티브층의 제1 부분과 접촉하는 제1 전극 및 상기 액티브층의 제2 부분과 접촉하며 클럭 신호가 입력되는 제2 전극을 포함하는 제1 트랜지스터, 상기 하부 게이트 전극과 상부 게이트 전극에 의해서 정의되는 제1 커패시터 및 상기 상부 게이트 전극과 상기 제1 전극에 의해서 정의되는 제2 커패시터를 포함하며 상기 상부 게이트 전극과 상기 하부 게이트 전극은 상기 제1 커패시터에 의해 전기적으로 커플링될 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터는 NMOS 트랜지스터일 수 있다.
일 실시예에 있어서, 상기 Q 노드에서의 전압이 게이트 하이 전압(VGH; gate high voltage)인 상태에서, 상기 클럭 신호가 게이트 로우 전압에서 게이트 하이 전압으로 변하는 경우, 상기 제2 커패시터는 상기 Q 노드에서의 전압과 상기 출력 노드에서의 전압을 부트스트랩(bootstrap)할 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터는 PMOS 트랜지스터일 수 있다.
일 실시예에 있어서, 상기 Q 노드에서의 전압이 게이트 로우 전압(VGL; gate low voltage)인 상태에서, 상기 클럭 신호가 게이트 하이 전압에서 게이트 로우 전압으로 변하는 경우, 상기 제2 커패시터는 상기 Q 노드에서의 전압과 상기 출력 노드에서의 전압을 부트스트랩(bootstrap)할 수 있다.
일 실시예에 있어서, 상기 하부 게이트 전극과 상기 상부 게이트 전극은 서로 중첩할 수 있다.
일 실시예에 있어서, 상기 액티브층은 상기 상부 게이트 전극에 중첩하는 개구를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터는 상기 하부 게이트 전극과 상기 액티브층 사이에 배치되는 하부 게이트 절연층, 상기 하부 게이트 절연층과 상기 상부 게이트 전극 사이에 배치되며, 상기 액티브층을 덮는 제1 절연층 및 상기 제1 절연층 상에 배치되며, 상기 상부 게이트 전극을 덮는 상부 게이트 절연층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 단위 스테이지들 각각은 이전 단위 스테이지로부터의 이전 출력신호에 응답하여 동작하는 제2 트랜지스터, 다음 단위 스테이지로부터의 다음 출력신호에 응답하여 상기 제2 커패시터를 방전시키는 제3 트랜지스터 및 상기 다음 출력신호에 응답하여 현재 출력신호를 방전시키는 제4 트랜지스터를 더 포함할 수 있다.
전술한 본 발명의 다른 목적을 달성하기 위해서, 본 발명의 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판, 상기 표시 영역 상에 형성된 복수의 화소들 및 상기 비표시 영역에 형성된 게이트 구동 회로를 포함하되, 상기 게이트 구동회로는 서로 종속적으로 연결된 복수의 단위 스테이지들을 포함하고, 상기 단위 스테이지들 각각은 하부 게이트 전극, 상기 하부 게이트 전극 상에 배치되고 Q 노드에 연결된 상부 게이트 전극, 상기 하부 게이트 전극과 상기 상부 게이트 전극 사이에 배치되는 액티브층, 출력 노드에 연결되며 상기 액티브층의 제1 부분과 접촉하는 제1 전극 및 상기 액티브층의 제2 부분과 접촉하며 클럭 신호가 입력되는 제2 전극을 포함하는 제1 트랜지스터, 상기 하부 게이트 전극과 상부 게이트 전극에 의해서 정의되는 제1 커패시터 및 상기 상부 게이트 전극과 상기 제1 전극에 의해서 정의되는 제2 커패시터를 포함하며, 상기 상부 게이트 전극과 상기 하부 게이트 전극은 상기 제1 커패시터에 의해 전기적으로 커플링될 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터는 NMOS 트랜지스터일 수 있다.
일 실시예에 있어서, 상기 Q 노드에서의 전압이 게이트 하이 전압(VGH; gate high voltage)인 상태에서, 상기 클럭 신호가 게이트 로우 전압에서 게이트 하이 전압으로 변하는 경우, 상기 제2 커패시터는 상기 Q 노드에서의 전압과 상기 출력 노드에서의 전압을 부트스트랩(bootstrap)할 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터는 PMOS 트랜지스터일 수 있다.
일 실시예에 있어서, 상기 Q 노드에서의 전압이 게이트 로우 전압(VGL; gate low voltage)인 상태에서, 상기 클럭 신호가 게이트 하이 전압에서 게이트 로우 전압으로 변하는 경우, 상기 제2 커패시터는 상기 Q 노드에서의 전압과 상기 출력 노드에서의 전압을 부트스트랩(bootstrap)할 수 있다.
일 실시예에 있어서, 상기 하부 게이트 전극과 상기 상부 게이트 전극은 서로 중첩할 수 있다.
일 실시예에 있어서, 상기 액티브층은 상기 상부 게이트 전극에 중첩하는 개구를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터는 상기 하부 게이트 전극과 상기 액티브층 사이에 배치되는 하부 게이트 절연층, 상기 하부 게이트 절연층과 상기 상부 게이트 전극 사이에 배치되며, 상기 액티브층을 덮는 제1 절연층 및 상기 제1 절연층 상에 배치되며, 상기 상부 게이트 전극을 덮는 상부 게이트 절연층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 단위 스테이지들 각각은 이전 단위 스테이지로부터의 이전 출력신호에 응답하여 동작하는 제2 트랜지스터, 다음 단위 스테이지로부터의 다음 출력신호에 응답하여 상기 제2 커패시터를 방전시키는 제3 트랜지스터 및 상기 다음 출력신호에 응답하여 현재 출력신호를 방전시키는 제4 트랜지스터를 더 포함할 수 있다.
본 발명의 실시예들에 따른 게이트 구동 회로의 제1 트랜지스터의 하부 게이트 전극과 상부 게이트 전극은 제1 커패시터에 의해 전기적으로 커플링될 수 있다. 이에 따라, 하부 게이트 전극과 상부 게이트 전극을 전기적으로 연결시키는 컨택부를 제거함으로써, 게이트 구동 회로의 면적을 줄일 수 있다.
제1 트랜지스터는 상부 게이트 전극과 하부 게이트 전극을 가지는 이중 게이트 트랜지스터이고, 이중 게이트 트랜지스터는 단독 게이트 트랜지스터에 비해 액티브층과 중첩된 게이트 전극의 면적이 넓을 수 있다. 따라서, 상부 게이트 전극만을 가지거나, 하부 게이트 전극만을 가지는 단독 트랜지스터의 전기 용량에 비해, 상부 게이트 전극 및 하부 게이트 전극을 가지는 제1 트랜지스터의 전기용량이 더 클 수 있다. 이에 따라, 제1 트랜지스터의 면적이 단독 트랜지스터의 면적보다 작아도, 제1 트랜지스터의 전기용량은 단독 트랜지스터의 전기용량과 같거나 클 수 있다.
본 발명의 실시예들에 따른 표시 장치는 작은 면적을 가지는 게이트 구동 회로를 포함할 수 있고, 이에 따라, 표시 장치의 비표시 영역의 면적을 줄일 수 있다.
다만, 본 발명의 효과가 전술한 효과들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1에 도시된 게이트 구동회로의 불록도이다.
도 3은 도 2의 복수의 단위 스테이지들 중 제k 스테이지의 내부 회로도이다.
도 4는 도 3에 도시된 Q 노드의 전위와 출력 신호를 나타낸 파형도이다.
도 5 내지 도 7은 도 4의 파형도에 따른 신호의 흐름을 나타내는 회로도들이다.
도 8은 본 발명의 일 실시예에 따른 게이트 구동 회로의 일부를 나타내는 평면도이다.
도 9는 내지 도 12는 본 발명의 일 실시예에 따른 게이트 구동 회로의 일부를 나타내는 레이아웃 도면들이다.
도 13은 도 8의 게이트 구동 회로를 I-I` 라인을 따라 절단한 단면도이다.
도 14는 도 8의 게이트 구동 회로를 II-II` 라인을 따라 절단한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 게이트 구동 회로 및 이를 포함하는 표시 장치를 보다 상세하게 설명한다. 첨부된 도면들 상의 동일한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(100)는 표시 영역(DP)과 비표시 영역(ADP)을 포함하는 표시 패널(PN), 비표시 영역(ADP) 에 배치되는 게이트 구동회로(GDV), 데이터 구동회로(DDV) 및 타이밍 제어부(CON)를 포함할 수 있다.
표시 영역(DP)은 복수의 게이트 라인들(GL1 ~ GLn), 복수의 데이터 라인들(DL1 ~ DLm) 및 복수의 화소들(P)을 포함할 수 있다. 복수의 게이트 라인들(GL1 ~ GLn)은 복수의 데이터 라인들(DL1 ~ DLm)과 절연되게 교차한다. 복수의 화소들(P)은 대응하는 게이트 라인과 데이터 라인에 전기적으로 연결된다. 복수의 화소들(P)은 각각 발광 소자들을 포함할 수 있다. 표시 영역(DP)은 상기 발광 소자들을 통해 영상을 표시할 수 있다. 예를 들어, 상기 발광 소자들은 유기 발광 다이오드(organic light emitting diode; OLED), 퀀텀-닷 유기 발광 다이오드(quantum-dot organic light emitting diode; QDOLED), 퀀텀-닷 나노 발광 다이오드(quantum-dot nano light emitting diode; QNED) 중에서 어느 하나를 포함할 수 있다.
타이밍 제어부(CON)는 외부로부터 제공되는 제어 신호(CTRL) 및 입력 영상 데이터(IDAT)에 기초하여 게이트 제어 신호(GCTRL), 데이터 제어 신호(DCTRL) 및 출력 영상 데이터(ODAT)를 생성할 수 있다. 예를 들어, 제어 신호(CTRL)는 수직 동기 신호, 수평 동기 신호, 입력 데이터 인에이블 신호, 마스터 클록 신호 등을 포함할 수 있다. 예를 들어, 입력 영상 데이터(IDAT)는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함하는 RGB 데이터일 수 있다. 또는, 입력 영상 데이터(IDAT)는 마젠타섹 영상 데이터, 시안색 영상 데이터, 황색 영상 데이터를 포함할 수도 있다.
게이트 구동회로(GDV)는 타이밍 제어부(CON)로부터 제공되는 게이트 제어 신호(GCTRL)에 기초하여 게이트 신호들을 생성할 수 있다. 예를 들어, 게이트 제어 신호(GCTRL)는 수직 개시 신호, 클록 신호, 게이트 오프 신호 등을 포함할 수 있다.
게이트 구동회로(GDV)는 복수의 게이트 라인들(GL1 ~ GLn)을 통해 화소들(P)과 전기적으로 연결되며, 상기 게이트 신호들을 순차적으로 출력할 수 있다. 화소들(P) 각각은 상기 게이트 신호들 각각의 제어에 따라 데이터 전압을 제공받을 수 있다.
데이터 구동회로(DDV)는 타이밍 제어부(CON)로부터 제공되는 데이터 제어 신호(DCTRL) 및 출력 영상 데이터(ODAT)에 기초하여 상기 데이터 전압을 생성할 수 있다. 예를 들어, 데이터 제어 신호(DCTRL)는 출력 데이터 인에이블 신호, 수평 개시 신호, 로드 신호 등을 포함할 수 있다.
데이터 구동회로(DDV)는 복수의 데이터 라인들(DL1 ~ DLm)을 통해 화소들(P)과 전기적으로 연결되며, 복수의 데이터 전압들을 생성할 수 있다. 상기 화소들(P) 각각은 상기 데이터 전압들 각각에 상응하는 휘도에 대한 신호를 받아 영상을 표시할 수 있다.
도 2는 도 1에 도시된 게이트 구동회로의 블록도이다.
도 2를 참조하면, 게이트 구동회로(GDV)는 하나의 쉬프트 레지스터일 수 있다. 상기 쉬프트 레지스터는 복수의 단위 스테이지들(ST1 ~ STn)과 더미 스테이지(SDT)를 포함할 수 있다. 더미 스테이지(SDT)는 게이트 라인들(GL1 ~ GLn)과 연결되지 않을 수 있다. 복수의 단위 스테이지들(ST1 ~ STn)은 종속적으로 연결되어, 대응하는 게이트 라인들(GL1 ~ GLn)로 출력 신호들(CR1 ~ CRn)을 순차적으로 출력할 수 있다. 각각의 단위 스테이지들(ST1 ~ STn)은 타이밍 제어부(CON)로부터 게이트 제어 신호(GCTRL)를 수신할 수 있다. 게이트 제어 신호(GCTRL)는 수직 개시 신호 및 적어도 하나 이상의 클럭 신호를 포함할 수 있다. 예를 들어, 게이트 제어 신호(GCTRL)는 수직 개시 신호(STV), 클럭 신호(CLK) 및 게이트 오프 신호(VSS)를 포함할 수 있다.
제1 스테이지(ST1)는 수직 개시 신호(STV), 클럭 신호(CLK), 게이트 오프 신호(VSS) 및 제2 스테이지(ST2)에서 출력되는 제2 출력 신호(CR2)를 공급받을 수 있다. 제1 스테이지(ST1)는 제1 게이트 라인(GL1)으로 제1 출력 신호(CR1)를 출력할 수 있다. 이 때, 제1 출력 신호(CR1)는 클럭 신호(CLK)일 수 있다.
제1 스테이지(ST1)를 제외한 나머지 단위 스테이지들(ST2 ~ STn)은 이전 스테이지에서 출력되는 출력 신호, 다음 스테이지에서 출력되는 출력 신호, 클럭 신호(CLK), 게이트 오프 신호(VSS)를 공급받을 수 있다. 예를 들어, 제2 스테이지(ST2)는 제1 스테이지(ST1)에서 출력되는 제1 출력 신호(CR1), 제3 스테이지(ST3)에서 출력되는 제3 출력 신호(CR3), 클럭 신호(CLK), 게이트 오프 신호(VSS)를 공급받을 수 있다. 제2 스테이지(ST2)는 제2 게이트 라인(GL2)으로 제2 출력 신호(CR2)를 출력할 수 있다. 이 때, 제2 출력 신호(CR2)는 클럭 신호(CLK)일 수 있다.
도 3은 도 2의 복수의 단위 스테이지들 중 제k 스테이지(STk)의 내부 회로도이다.
도 3을 참조하면, 제k 스테이지(STk)는 제1 트랜지스터(TR1), 제1 커패시터(C1), 제2 커패시터(C2)를 포함할 수 있다. 예를 들어, 제k 스테이지(STk)는 제1 커패시터(C1), 제2 커패시터(C2), 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3), 제4 트랜지스터(TR4)를 포함할 수 있다.
제1 트랜지스터(TR1)는 하부 게이트 전극(M10), Q 노드(QN)에 연결된 상부 게이트 전극(M20), 클럭 신호(CLK)가 입력되는 제2 전극(M32), 출력 노드(ON)에 연결되는 제1 전극(M31)을 포함할 수 있다. 하부 게이트 전극(M10)과 상부 게이트 전극(M20)은 제1 커패시터(C1)에 의해 전기적으로 커플링될 수 있다. 제2 커패시터(C2)는 상부 게이트 전극(M20)과 제1 전극(M31)에 의해 정의될 수 있다. 제1 트랜지스터(TR1), 제1 커패시터(C1) 및 제2 커패시터(C2)의 자세한 구조에 대해서는 도 8을 참조하여 후술한다. 제1 트랜지스터(TR1)가 NMOS인 경우, 제2 전극(M32)은 드레인 전극일 수 있으며 제1 전극(M31)은 소스 전극일 수 있다. 제1 트랜지스터(TR1)가 PMOS인 경우, 제2 전극(M32)은 소스 전극일 수 있으며 제1 전극(M31)은 드레인 전극일 수 있다. 이하에서는 제1 트랜지스터(TR1)가 NMOS인 경우만을 설명하지만, 제1 트랜지스터(TR1)는 PMOS일 수 있다. 통상의 기술자라면 제1 트랜지스터가 PMOS인 경우에 대해서도 명확하게 이해할 수 있을 것이다.
제2 트랜지스터(TR2)의 드레인 전극과 게이트 전극은 공통으로 제k-1 스테이지의 출력 신호(CRk-1)를 공급받을 수 있다. 제2 트랜지스터(TR2)의 소스 전극은 제3 트랜지스터(TR3)의 드레인 전극에 연결될 수 있다.
제3 트랜지스터(TR3)의 게이트 전극은 제k+1 스테이지의 출력 신호(CRk+1)를 공급받을 수 있다. 제3 트랜지스터의 드레인 전극은 게이트 오프 신호(VSS)를 공급받을 수 있다.
제4 트랜지스터(TR4)의 게이트 전극은 제k+1 스테이지의 출력 신호(CRk+1)를 공급받을 수 있다. 제4 트랜지스터의 드레인 전극은 게이트 오프 신호(VSS)를 공급받을 수 있다. 제4 트랜지스터의 소스 전극은 출력 단자(ON)에 연결될 수 있다.
도 4는 도 3에 도시된 Q 노드의 전위와 출력 신호를 나타낸 파형도이다.
도 4를 참조하면, 클럭 신호(CLK), 제k-1 스테이지의 출력 신호(CRk-1), 제k+1 스테이지의 출력 신호(CRk+1) 및 게이트 오프 신호(VSS)는 게이트 하이 전압(VGH) 또는 게이트 로우 전압(VGL)일 수 있다. 제1 트랜지스터(TR1)가 NMOS인 경우, 상부 게이트 전극(M20) 및 하부 게이트 전극(M10)에 게이트 하이 전압(VGH)이 인가될 때 제1 트랜지스터(TR1)가 턴-온된다. 제1 트랜지스터가 PMOS인 경우, 상부 게이트 전극(M20) 및 하부 게이트 전극(M10)에 게이트 로우 전압(VGL)이 인가될 때 제1 트랜지스터(TR1)가 턴-온된다. 이하에서는 제1 트랜지스터(TR1)가 NMOS인 경우만을 설명하지만, 제1 트랜지스터(TR1)는 PMOS일 수 있다. 통상의 기술자라면 제1 트랜지스터가 PMOS인 경우에 대해서도 명확하게 이해할 수 있을 것이다.
제1 구간(t1)에서는 제k 스테이지(STk)에 제k-1 출력 신호(CRk-1)가 게이트 하이 전압으로 입력되고, 클럭 신호(CLK), 제k+1 출력 신호(CRk+1) 및 게이트 오프 신호(VSS)가 게이트 로우 전압으로 입력된다.
제2 구간(t2)에서는 제k 스테이지(STk)에 클럭 신호(CLK)가 게이트 하이 전압으로 입력되고, 제k-1 출력 신호(CRk-1), 제k+1 출력 신호(CRk+1), 게이트 오프 신호(VSS)가 게이트 로우 전압으로 입력된다.
제3 구간(t3)에서는 제k 스테이지(STk)에 제k+1 출력 신호(CRk+1)가 게이트 하이 전압으로 입력되고, 제k-1 출력 신호(CRk-1), 클럭 신호(CLK), 게이트 오프 신호(VSS)가 게이트 로우 전압으로 입력된다.
도 5 내지 도 7은 도 4의 파형도에 따른 신호의 흐름을 나타내는 회로도들이다.
도 4 및 도 5를 참조하면, 제1 구간(t1)에서 제k 스테이지(STk)에 제k-1 출력 신호(CRk-1)가 게이트 하이 전압을 갖는 펄스로 입력됨에 따라, 제2 트랜지스터(TR2)가 턴-온될 수 있다. 이에 따라, 턴-온된 제2 트랜지스터(TR2)를 통해서 제k-1 출력 신호(CRk-1)가 Q 노드(QN)로 공급될 수 있다. Q 노드(QN)가 제k-1 출력 신호(CRk-1)를 공급받으면 Q 노드(QN)의 전압이 상승할 수 있다. 이에 따라, Q 노드(QN)에 연결된 상부 게이트 전극(M20) 및 상부 게이트 전극(M20)에 제1 커패시터(C1)에 의해 전기적으로 커플링된 하부 게이트 전극(M10)의 전압이 상승하며, 제1 트랜지스터(TR1)가 턴-온될 수 있다. 턴-온된 제1 트랜지스터(TR1)는 출력 노드(ON)로 게이트 로우 전압으로 입력된 클럭 신호(CLK)를 출력할 수 있다.
도 4 및 도 6을 참조하면, 제2 구간(t2)에서 Q 노드(QN)는 제1 트랜지스터(TR1)를 턴-온시킬 정도로 높은 전압을 가질 수 있다. 이에 따라, 제1 트랜지스터(TR1)가 턴-온될 수 있다. 제1 트랜지스터(TR1)가 턴-온됨에 따라, 제1 트랜지스터(TR1)의 제2 전극(M32)으로 공급되는 클럭 신호(CLK)가 출력 노드(ON)로 출력될 수 있다.
제2 구간(t2)에서 클럭 신호(CLK)가 게이트 로우 전압에서 게이트 하이 전압으로 변함에 따라, 제2 커패시터(C2)는 Q 노드(QN)에서의 전압과 제1 전극(M31)과 연결된 출력 노드(ON)에서의 전압을 부트스트랩(bootstrap)할 수 있다. 구체적으로, 출력 노드(ON)에 클럭 신호(CLK)의 게이트 하이 전압을 갖는 펄스가 공급되면, 제2 커패시터(C2)의 커플링에 의해 Q 노드(QN)에서의 전압도 상승한다. 이에 따라, 제1 트랜지스터(TR1)의 상부 게이트 전극(M20) 및 하부 게이트 전극(M10)에서의 전압과 제1 전극(M31)에서의 전압이 부트스트랩되면서, 제1 트랜지스터(TR1)의 상부 게이트 전극(M20) 및 하부 게이트 전극(M10)과 제1 전극(M31) 사이의 전압은 일정하게 유지될 수 있다. 이에 따라, 제1 트랜지스터(TR1)가 턴-온된 상태를 유지할 수 있다.
도 4 및 도 7을 참조하면, 제3 구간(t3)에서 제k+1 출력 신호(CRk+1)가 게이트 하이 전압을 갖는 펄스로 입력됨에 따라, 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)가 턴-온될 수 있다. 이에 따라, 게이트 로우 전압을 갖는 게이트 오프 신호(VSS)가 Q 노드(QN) 및 출력 노드(ON)에 공급될 수 있다. 이에 따라, Q 노드(QN)의 전압이 강하하며, Q노드와 연결된 상부 게이트 전극(M20) 및 상부 게이트 전극(M20)과 제1 커패시터(C1)에 의해 전기적으로 커플링된 하부 게이트 전극(M10)의 전압이 강하할 수 있다. 상부 게이트 전극(M20) 및 하부 게이트 전극(M10)의 전압이 강하함에 따라, 제1 트랜지스터(TR1)는 턴-오프되며, 턴-온된 제4 트랜지스터(TR4)를 통해 게이트 오프 신호(VSS)가 출력 노드(ON)로 공급될 수 있다.
도 8은 도 3의 3A 영역에 해당하는 본 발명의 일 실시예에 따른 게이트 구동 회로의 일부를 나타낸 평면도이며, 도 9 내지 도 12는 도 8의 게이트 구동 회로를 나타내는 레이아웃 도면들이다.
도 8을 참조하면, 제1 트랜지스터(TR1)는 하부 게이트 전극(M10), 하부 게이트 전극(M10) 상에 배치되고, Q 노드(QN)에 연결된 상부 게이트 전극(M20), 하부 게이트 전극(M10)과 상부 게이트 전극(M20) 사이에 배치되는 액티브층(ATV), 출력 노드(ON)에 연결되며 액티브층(ATV)의 제1 부분(31)과 접촉하는 제1 전극(M31) 및 액티브층(ATV)의 제2 부분(32)과 접촉하며 클럭 신호(CLK)가 입력되는 제2 전극(M32)을 포함할 수 있다. 제1 트랜지스터(TR1)가 NMOS인 경우, 상부 게이트 전극(M20) 및 하부 게이트 전극(M10)에 게이트 하이 전압이 인가되면 제1 트랜지스터(TR1)가 턴-온될 수 있다. 제1 트랜지스터(TR1)가 턴-온 되면, 제2 전극(M32)으로 입력되는 클럭 신호(CLK)는 액티브층(ATV) 및 제1 전극(M31)을 거쳐 출력 노드(ON)로 출력될 수 있다. 제1 트랜지스터(TR2)가 PMOS인 경우, 상부 게이트 전극(M20) 및 하부 게이트 전극(M10)에 게이트 로우 전압이 인가되면, 제1 트랜지스터(TR1)가 턴-온될 수 있다. 제1 트랜지스터(TR1)가 턴-온 되면, 제2 전극(M32)으로 입력되는 클럭 신호(CLK)는 액티브층(ATV) 및 제1 전극(M31)을 거쳐 출력 노드(ON)로 출력될 수 있다. 상부 게이트 전극(M20)만을 가지거나, 하부 게이트 전극(M10)만을 가지는 단독 트랜지스터의 전기 용량에 비해, 상부 게이트 전극(M20) 및 하부 게이트 전극(M10)을 가지는 제1 트랜지스터(TR1)의 전기용량이 더 클 수 있다. 이에 따라, 제1 트랜지스터(TR1)의 면적이 상기 단독 트랜지스터의 면적보다 작아도, 제1 트랜지스터(TR1)의 전기용량은 상기 단독 트랜지스터의 전기용량과 같거나 클 수 있다.
제1 커패시터(C1)는 하부 게이트 전극(M10)과 상부 게이트 전극(M20)이 중첩되는 영역(도 11의 A111)으로 정의될 수 있다. 이에 따라, 제1 커패시터(C1)가 제1 트랜지스터(TR1)와 별도로 형성되는 경우보다 게이트 구동 회로(GDV)의 면적을 줄일 수 있다. 또한, 제1 커패시터(C1)가 하부 게이트 전극(M10)과 상부 게이트 전극(M20)을 전기적으로 커플링하므로, 제1 트랜지스터(TR1)는 하부 게이트 전극(M10)과 상부 게이트 전극(M20)을 전기적으로 연결하기 위한 컨택부를 포함하지 않을 수 있다. 이에 따라, 상기 컨택부의 면적에 해당하는 만큼 게이트 구동회로(GDV)의 면적을 줄일 수 있다.
제2 커패시터(C2)는 상부 게이트 전극(M20)과 제1 전극(M31)이 중첩되는 영역(도 10의 A102)으로 정의될 수 있다. 이에 따라, 제2 커패시터(C2)가 제1 트랜지스터(TR1)와 별도로 형성되는 경우보다 게이트 구동 회로(GDV)의 면적을 줄일 수 있다. 제1 전극(M31)은 상부 게이트 전극(M20)의 위에 적층되어 형성될 수 있다. 이에 따라, 게이트 구동 회로(GDV)의 면적을 더 줄일 수 있다.
도 9를 참조하면, 제1 전극(M31)은 제1 연결부(A91)를 통해 출력 노드(ON)에 연결될 수 있다. 제2 전극(M32)은 제2 연결부(A92)를 통해 클럭 신호(CLK)를 입력받을 수 있다.
도 10을 참조하면, 상부 게이트 전극(M20)은 제3 연결부(A101)를 통해 Q 노드(QN)에 연결될 수 있다. 제2 커패시터(C2)는 상부 게이트 전극(M20)과 제1 전극(M31)이 중첩하는 영역(A102)으로 정의될 수 있다.
도 11을 참조하면, 제1 커패시터(C1)는 하부 게이트 전극(M10)과 상부 게이트 전극(M20)이 중첩하는 영역(A111)으로 정의될 수 있다.
제1 전극(M31), 제2 전극(M32), 상부 게이트 전극(M20) 및 하부 게이트 전극(M10)은 금속을 포함할 수 있다. 예를 들어, 제1 전극(M31), 제2 전극(M32), 상부 게이트 전극(M20) 및 하부 게이트 전극(M10)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
도 12를 참조하면, 액티브층(ATV)은 제1 부분(31) 및 제2 부분(32)을 포함할 수 있다. 제1 부분(31)은 제1 전극(M31)과 접촉하며, 제2 부분(32)은 제2 전극(M32)과 접촉할 수 있다. 액티브층(ATV)은 개구(120)를 포함할 수 있다. 개구(120)는 상부 게이트 전극(M20)과 중첩할 수 있다. 개구(120)는 액티브층(ATV)의 발열을 감소시킬 수 있다. 일 실시예에 있어서, 액티브층(ATV)은 산화물 반도체를 포함할 수 있다. 다른 실시예에 있어서, 액티브층(ATV)은 불순물을 포함하는 폴리실리콘을 포함할 수 있다.
도 13은 도 8의 게이트 구동 회로를 I-I` 라인을 따라 절단한 단면도이다.
도 13을 참조하면, 제1 트랜지스터(TR1)는 하부 게이트 절연층(131), 제1 절연층(132) 및 상부 게이트 절연층(133)을 더 포함할 수 있다. 하부 게이트 절연층(131)은 하부 게이트 전극(M10)과 액티브층(ATV)사이에 배치될 수 있다. 하부 게이트 절연층(131)은 하부 게이트 전극(M10)과 액티브층(ATV)을 전기적으로 절연시킬 수 있다. 제1 절연층(132)은 하부 게이트 절연층(131)과 상부 게이트 전극(M20)사이에 배치되며 액티브층(ATV)을 덮을 수 있다. 제1 절연층(132)은 액티브층(ATV)과 상부 게이트 전극(M20)을 전기적으로 절연시킬 수 있다. 상부 게이트 절연층(133)은 제1 절연층(132)상에 배치되며 상부 게이트 전극(M20)을 덮을 수 있다. 상부 게이트 절연층(133)은 제1 전극(M31) 및 제2 전극(M32)과 상부 게이트 전극(M20)을 전기적으로 절연시킬 수 있다. 하부 게이트 절연층(131), 제1 절연층(132) 및 상부 게이트 절연층(133)은 절연 물질을 포함할 수 있다. 예를 들어, 하부 게이트 절연층(131), 제1 절연층(132) 및 상부 게이트 절연층(133) 각각은 실리콘 산화물을 포함할 수 있다.
도 14는 도 8의 게이트 구동 회로를 II-II` 라인을 따라 절단한 단면도이다.
도 14를 참조하면, 제1 커패시터(C1)는 하부 게이트 전극(M10)과 상부 게이트 전극(M20)이 중첩하는 영역(도 11의 A111)으로 정의될 수 있다. 제2 커패시터(C2)는 제1 전극(M31)과 상부 게이트 전극(M20)이 중첩하는 영역(도 10의 A102)으로 정의될 수 있다. 액티브층(ATV)은 상부 게이트 전극(M20)에 중첩하는 개구(120)를 포함할 수 있다. 개구(120)는 액티브층(ATV)의 발열을 감소시킬 수 있다.
본 발명은 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 고해상도 스마트폰, 휴대폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션 시스템, 텔레비전, 컴퓨터 모니터, 노트북 등에 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
M10 : 하부 게이트 전극 M20 : 상부 게이트 전극
M31 : 제1 전극 QN : Q 노드
ON : 출력 노드 ATV : 액티브층
TR1 : 제1 트랜지스터 C1 : 제1 커패시터
C2 : 제2 커패시터 GDV : 게이트 구동 회로
CLK : 클럭 신호 120 : 개구
131 : 하부 게이트 절연층 132 : 제1 절연층
133 : 상부 게이트 절연층

Claims (18)

  1. 서로 종속적으로 연결된 복수의 단위 스테이지들을 포함하고,
    상기 단위 스테이지들 각각은
    하부 게이트 전극, 상기 하부 게이트 전극 상에 배치되고 Q 노드에 연결된 상부 게이트 전극, 상기 하부 게이트 전극과 상기 상부 게이트 전극 사이에 배치되는 액티브층, 출력 노드에 연결되며 상기 액티브층의 제1 부분과 접촉하는 제1 전극 및 상기 액티브층의 제2 부분과 접촉하며 클럭 신호가 입력되는 제2 전극을 포함하는 제1 트랜지스터;
    상기 하부 게이트 전극과 상부 게이트 전극에 의해서 정의되는 제1 커패시터; 및
    상기 상부 게이트 전극과 상기 제1 전극에 의해서 정의되는 제2 커패시터를 포함하며,
    상기 상부 게이트 전극과 상기 하부 게이트 전극은 상기 제1 커패시터에 의해 전기적으로 커플링되는 게이트 구동 회로.
  2. 제 1항에 있어서, 상기 제1 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 게이트 구동 회로.
  3. 제 2항에 있어서, 상기 Q 노드에서의 전압이 게이트 하이 전압(VGH; gate high voltage)인 상태에서, 상기 클럭 신호가 게이트 로우 전압에서 게이트 하이 전압으로 변하는 경우,
    상기 제2 커패시터는 상기 Q 노드에서의 전압과 상기 출력 노드에서의 전압을 부트스트랩(bootstrap)하는 것을 특징으로 하는 게이트 구동회로.
  4. 제 1항에 있어서, 상기 제1 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 게이트 구동 회로.
  5. 제 4항에 있어서, 상기 Q 노드에서의 전압이 게이트 로우 전압(VGL; gate low voltage)인 상태에서, 상기 클럭 신호가 게이트 하이 전압에서 게이트 로우 전압으로 변하는 경우,
    상기 제2 커패시터는 상기 Q 노드에서의 전압과 상기 출력 노드에서의 전압을 부트스트랩(bootstrap)하는 것을 특징으로 하는 게이트 구동회로.
  6. 제 1항에 있어서, 상기 하부 게이트 전극과 상기 상부 게이트 전극은 서로 중첩하는 것을 특징으로 하는 게이트 구동 회로.
  7. 제 1항에 있어서, 상기 액티브층은 상기 상부 게이트 전극에 중첩하는 개구를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  8. 제 1항에 있어서, 상기 제1 트랜지스터는
    상기 하부 게이트 전극과 상기 액티브층 사이에 배치되는 하부 게이트 절연층;
    상기 하부 게이트 절연층과 상기 상부 게이트 전극 사이에 배치되며, 상기 액티브층을 덮는 제1 절연층; 및
    상기 제1 절연층 상에 배치되며, 상기 상부 게이트 전극을 덮는 상부 게이트 절연층을 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  9. 제 1항에 있어서, 상기 단위 스테이지들 각각은
    이전 단위 스테이지로부터의 이전 출력신호에 응답하여 동작하는 제2 트랜지스터;
    다음 단위 스테이지로부터의 다음 출력신호에 응답하여 상기 제2 커패시터를 방전시키는 제3 트랜지스터; 및
    상기 다음 출력신호에 응답하여 현재 출력신호를 방전시키는 제4 트랜지스터를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  10. 표시 영역 및 비표시 영역을 포함하는 기판;
    상기 표시 영역 상에 형성된 복수의 화소들; 및
    상기 비표시 영역에 형성된 게이트 구동 회로를 포함하되,
    상기 게이트 구동회로는 서로 종속적으로 연결된 복수의 단위 스테이지들을 포함하고, 상기 단위 스테이지들 각각은
    하부 게이트 전극, 상기 하부 게이트 전극 상에 배치되고 Q 노드에 연결된 상부 게이트 전극, 상기 하부 게이트 전극과 상기 상부 게이트 전극 사이에 배치되는 액티브층, 출력 노드에 연결되며 상기 액티브층의 제1 부분과 접촉하는 제1 전극 및 상기 액티브층의 제2 부분과 접촉하며 클럭 신호가 입력되는 제2 전극을 포함하는 제1 트랜지스터;
    상기 하부 게이트 전극과 상부 게이트 전극에 의해서 정의되는 제1 커패시터; 및
    상기 상부 게이트 전극과 상기 제1 전극에 의해서 정의되는 제2 커패시터를 포함하며,
    상기 상부 게이트 전극과 상기 하부 게이트 전극은 상기 제1 커패시터에 의해 전기적으로 커플링되는 것을 특징으로 하는 표시 장치.
  11. 제 10항에 있어서, 상기 제1 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 표시 장치.
  12. 제 11항에 있어서, 상기 Q 노드에서의 전압이 게이트 하이 전압(VGH; gate high voltage)인 상태에서, 상기 클럭 신호가 게이트 로우 전압에서 게이트 하이 전압으로 변하는 경우,
    상기 제2 커패시터는 상기 Q 노드에서의 전압과 상기 출력 노드에서의 전압을 부트스트랩(bootstrap)하는 것을 특징으로 하는 표시 장치.
  13. 제 10항에 있어서, 상기 제1 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 표시 장치.
  14. 제 13항에 있어서, 상기 Q 노드에서의 전압이 게이트 로우 전압(VGL; gate low voltage)인 상태에서, 상기 클럭 신호가 게이트 하이 전압에서 게이트 로우 전압으로 변하는 경우,
    상기 제2 커패시터는 상기 Q 노드에서의 전압과 상기 출력 노드에서의 전압을 부트스트랩(bootstrap)하는 것을 특징으로 하는 표시 장치.
  15. 제 10항에 있어서, 상기 하부 게이트 전극과 상기 상부 게이트 전극은 서로 중첩하는 것을 특징으로 하는 표시 장치.
  16. 제 10항에 있어서, 상기 액티브층은 상기 상부 게이트 전극에 중첩하는 개구를 포함하는 것을 특징으로 하는 표시 장치.
  17. 제 10항에 있어서, 상기 제1 트랜지스터는
    상기 하부 게이트 전극과 상기 액티브층 사이에 배치되는 하부 게이트 절연층;
    상기 하부 게이트 절연층과 상기 상부 게이트 전극 사이에 배치되며, 상기 액티브층을 덮는 제1 절연층; 및
    상기 제1 절연층 상에 배치되며, 상기 상부 게이트 전극을 덮는 상부 게이트 절연층을 더 포함하는 것을 특징으로 하는 표시 장치.
  18. 제 10항에 있어서, 상기 단위 스테이지들 각각은
    이전 단위 스테이지로부터의 이전 출력신호에 응답하여 동작하는 제2 트랜지스터;
    다음 단위 스테이지로부터의 다음 출력신호에 응답하여 상기 제2 커패시터를 방전시키는 제3 트랜지스터; 및
    상기 다음 출력신호에 응답하여 현재 출력신호를 방전시키는 제4 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치.
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