JP7006389B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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Description
実施の形態1にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体(ワイドバンドギャップ半導体とする)を用いて構成される。この実施の形態1にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いた場合を例に説明する。図1は、実施の形態1にかかる半導体装置の構造を示す断面図である。図1には、活性領域10に配置された複数の単位セル(素子の構成単位)のうちの最も外側(チップ(半導体基板50)端部側)の単位セルからチップ端部までを示す。活性領域10は、半導体装置がオン状態のときに電流が流れる領域である。
次に、実施の形態2にかかる半導体装置の構造について説明する。図6は、実施の形態2にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態2にかかる半導体装置が実施の形態1にかかる半導体装置と異なる点は、最外周の第5p+型領域15cの、活性領域10側から外側へ延在する幅を狭くした点である。実施の形態2において、最外周の第5p+型領域15cは、活性領域10側から段差21に達しないように設けられている。
次に、実施の形態3にかかる半導体装置の構造について説明する。図7は、実施の形態3にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態3にかかる半導体装置が実施の形態1にかかる半導体装置と異なる点は、最外周の第5p+型領域15dの外側の端部をエッジ終端領域20まで延在させて、JTE構造40の第1JTE領域41の内部で終端させた点である。
次に、実施の形態4にかかる半導体装置の構造について説明する。図8は、実施の形態4にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態4にかかる半導体装置が実施の形態1にかかる半導体装置と異なる点は、最外周の第5p+型領域15eの外側の部分15fで、フローティングのp+型領域であるフィールドリミッティングリング(FLR)を構成した点である。
次に、斜めイオン注入62により形成される第5p+型領域15のp型不純物濃度プロファイルについて検証した。図9,10は、図1の切断線A-A’におけるp型不純物濃度プロファイルを示す特性図である。図9,10には、最外周の第5p+型領域15aの、半導体基板50のおもて面から深さ方向のp型不純物濃度プロファイルを示す。図9,10の横軸は半導体基板50のおもて面からの深さであり、縦軸は最外周の第5p+型領域15aのドーピング濃度である。
2 n-型ドリフト領域
3 n型電流拡散領域
4 p型ベース領域
5 n+型ソース領域
6 p++型コンタクト領域
7,7a トレンチ
8 ゲート絶縁膜
9 ゲート電極
10 活性領域
11,11a 第1p+型領域
12 第2p+型領域
12a,12b 第2p+型領域の一部
13 第3p+型領域
14 第4p+型領域
15 第5p+型領域
15a,15c~15e 最外周の第5p+型領域
15f 最外周の第5p+型領域の外側の部分
15f-1~15f-4 最外周の第5p+型領域の外側の、フィールドリミッティングリングを構成する各部
16 層間絶縁膜
17 ソース電極
18 ドレイン電極
20 エッジ終端領域
21 半導体基板のおもて面の段差
21a 段差の底面
21b 段差の側壁
21c 段差の底面コーナー部
22 フィールド酸化膜
30 中間領域
40 JTE構造
41 第1JTE領域
42 第2JTE領域
43 n+型ストッパ領域
44 p型領域
50 半導体基板
51 n-型炭化珪素層
52 p型炭化珪素層
61,63~65 酸化膜マスク
62 第4,5p+型領域を形成するための斜めイオン注入
65-1~65-4 酸化膜マスクの開口部
θ1 段差の側壁の底面に対する角度
θ2 斜めイオン注入の注入角度
Claims (9)
- シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
前記半導体基板に設けられた活性領域と、
前記活性領域の周囲を囲む終端領域と、
前記終端領域以外の領域において前記半導体基板のおもて面に露出された部分である第2導電型層と、
前記終端領域において前記半導体基板のおもて面に露出され、かつ前記終端領域以外の領域において前記半導体基板の裏面側の部分であり、前記第2導電型層よりも前記半導体基板の裏面側に前記第2導電型層に接して配置された第1導電型層と、
前記半導体基板のおもて面から前記第2導電型層を深さ方向に貫通して、前記第1導電型層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第2導電型層の内部に、前記トレンチの側壁に沿って選択的に設けられた第1導電型の第1半導体領域と、
前記第1半導体領域よりも前記半導体基板の裏面側に、前記トレンチの側壁に沿って、かつ前記第1半導体領域に接して選択的に設けられた第2導電型の第2半導体領域と、
前記第2導電型層の内部に、前記第1半導体領域および前記第2半導体領域に接して選択的に設けられ、前記第2半導体領域を挟んで前記トレンチの側壁に対向する、前記第2半導体領域よりも不純物濃度の高い第2導電型の第3半導体領域と、
前記第2導電型層の内部において、前記半導体基板のおもて面よりも裏面側に深い位置に選択的に設けられ、前記半導体基板のおもて面に沿って延在する、前記第2半導体領域よりも不純物濃度の高い第2導電型の第4半導体領域と、
前記終端領域において前記半導体基板のおもて面側に設けられた耐圧構造と、
前記第1半導体領域に電気的に接続された第1電極と、
前記半導体基板の裏面に設けられた第2電極と、
を備え、
前記第4半導体領域は、前記活性領域側から前記終端領域側へ延在し、前記終端領域よりも内側で終端していることを特徴とする半導体装置。 - 前記耐圧構造は、前記半導体基板のおもて面の表面層に、前記半導体基板のおもて面に平行な方向に隣接して配置され、外側に配置されるほど不純物濃度を低くした複数の第2導電型の第5半導体領域を有することを特徴とする請求項1に記載の半導体装置。
- シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
前記半導体基板に設けられた活性領域と、
前記活性領域の周囲を囲む終端領域と、
前記終端領域以外の領域において前記半導体基板のおもて面に露出された部分である第2導電型層と、
前記終端領域において前記半導体基板のおもて面に露出され、かつ前記終端領域以外の領域において前記半導体基板の裏面側の部分であり、前記第2導電型層よりも前記半導体基板の裏面側に前記第2導電型層に接して配置された第1導電型層と、
前記半導体基板のおもて面から前記第2導電型層を深さ方向に貫通して、前記第1導電型層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第2導電型層の内部に、前記トレンチの側壁に沿って選択的に設けられた第1導電型の第1半導体領域と、
前記第1半導体領域よりも前記半導体基板の裏面側に、前記トレンチの側壁に沿って、かつ前記第1半導体領域に接して選択的に設けられた第2導電型の第2半導体領域と、
前記第2導電型層の内部に、前記第1半導体領域および前記第2半導体領域に接して選択的に設けられ、前記第2半導体領域を挟んで前記トレンチの側壁に対向する、前記第2半導体領域よりも不純物濃度の高い第2導電型の第3半導体領域と、
前記第2導電型層の内部において、前記半導体基板のおもて面よりも裏面側に深い位置に選択的に設けられ、前記半導体基板のおもて面に沿って延在する、前記第2半導体領域よりも不純物濃度の高い第2導電型の第4半導体領域と、
前記終端領域において前記半導体基板のおもて面側に設けられた耐圧構造と、
前記第1半導体領域に電気的に接続された第1電極と、
前記半導体基板の裏面に設けられた第2電極と、
を備え、
前記耐圧構造は、前記半導体基板のおもて面の表面層に、前記半導体基板のおもて面に平行な方向に隣接して配置され、外側に配置されるほど不純物濃度を低くした複数の第2導電型の第5半導体領域を有し、
前記第4半導体領域は、前記活性領域側から前記終端領域へ延在し、最も内側の前記第5半導体領域の内部で終端していることを特徴とする半導体装置。 - シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
前記半導体基板に設けられた活性領域と、
前記活性領域の周囲を囲む終端領域と、
前記終端領域以外の領域において前記半導体基板のおもて面に露出された部分である第2導電型層と、
前記終端領域において前記半導体基板のおもて面に露出され、かつ前記終端領域以外の領域において前記半導体基板の裏面側の部分であり、前記第2導電型層よりも前記半導体基板の裏面側に前記第2導電型層に接して配置された第1導電型層と、
前記半導体基板のおもて面から前記第2導電型層を深さ方向に貫通して、前記第1導電型層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第2導電型層の内部に、前記トレンチの側壁に沿って選択的に設けられた第1導電型の第1半導体領域と、
前記第1半導体領域よりも前記半導体基板の裏面側に、前記トレンチの側壁に沿って、かつ前記第1半導体領域に接して選択的に設けられた第2導電型の第2半導体領域と、
前記第2導電型層の内部に、前記第1半導体領域および前記第2半導体領域に接して選択的に設けられ、前記第2半導体領域を挟んで前記トレンチの側壁に対向する、前記第2半導体領域よりも不純物濃度の高い第2導電型の第3半導体領域と、
前記第2導電型層の内部において、前記半導体基板のおもて面よりも裏面側に深い位置に選択的に設けられ、前記半導体基板のおもて面に沿って延在する、前記第2半導体領域よりも不純物濃度の高い第2導電型の第4半導体領域と、
前記終端領域において前記半導体基板のおもて面側に設けられた耐圧構造と、
前記第1半導体領域に電気的に接続された第1電極と、
前記半導体基板の裏面に設けられた第2電極と、
を備え、
前記耐圧構造は、前記半導体基板のおもて面の表面層に設けられた第2導電型の第5半導体領域を有し、
前記第4半導体領域は、前記活性領域側から前記終端領域へ延在し、
前記第4半導体領域の前記終端領域に延在する部分は、前記活性領域側から外側へ向かう方向に所定間隔で離して複数配置されていることを特徴とする半導体装置。 - 前記第1導電型層の内部に、前記第2半導体領域と離して選択的に設けられ、前記トレンチの底面を覆う第1の第2導電型領域と、
隣り合う前記トレンチの間において前記第1導電型層の内部に、前記トレンチと離して選択的に設けられた第2の第2導電型領域と、
をさらに備え、
前記第1の第2導電型領域は、前記活性領域から前記終端領域側へ延在し、前記第5半導体領域の内側に隣接することを特徴とする請求項3または4に記載の半導体装置。 - トレンチの内部にゲート絶縁膜を介してゲート電極を埋め込んだゲート構造を備えた半導体装置の製造方法であって、
シリコンよりもバンドギャップの広い半導体からなる出発基板の表面に、第1導電型層をエピタキシャル成長させる第1工程と、
前記第1導電型層の上に第2導電型層をエピタキシャル成長させることで、前記第2導電型層側の表面をおもて面とし、前記出発基板側の表面を裏面とする半導体基板を作製する第2工程と、
活性領域において前記第2導電型層を深さ方向に貫通して前記第1導電型層に達する所定深さで前記トレンチを形成する第3工程と、
前記第2導電型層の内部に、前記トレンチの側壁に沿って第1導電型の第1半導体領域を選択的に形成し、前記第2導電型層の、前記第1半導体領域よりも前記半導体基板の裏面側の部分を第2導電型の第2半導体領域として残す第4工程と、
前記活性領域の周囲を囲む終端領域において前記第2導電型層を除去し、前記半導体基板のおもて面に前記第1導電型層を露出させる第5工程と、
前記終端領域において、前記半導体基板のおもて面側に耐圧構造を形成する第6工程と、
少なくとも前記終端領域において前記半導体基板のおもて面を覆う酸化膜を形成する第7工程と、
前記酸化膜をマスクとして、前記半導体基板のおもて面に対して斜めの方向から所定の注入角度で前記半導体基板のおもて面および前記トレンチの側壁に第2導電型不純物をイオン注入する第8工程と、
を含み、
前記第8工程では、
前記第2導電型層の内部に、前記第1半導体領域および前記第2半導体領域に接して、かつ前記第2半導体領域を挟んで前記トレンチの側壁に対向する、前記第2半導体領域よりも不純物濃度の高い第2導電型の第3半導体領域を選択的に形成するとともに、
前記第2導電型層の内部において、前記半導体基板のおもて面よりも深い位置に、前記半導体基板のおもて面に沿って延在する、前記第2半導体領域よりも不純物濃度の高い第2導電型の第4半導体領域を選択的に形成し、
前記第4半導体領域を、前記活性領域側から前記終端領域側へ延在させて、前記終端領域よりも内側で終端させることを特徴とする半導体装置の製造方法。 - トレンチの内部にゲート絶縁膜を介してゲート電極を埋め込んだゲート構造を備えた半導体装置の製造方法であって、
シリコンよりもバンドギャップの広い半導体からなる出発基板の表面に、第1導電型層をエピタキシャル成長させる第1工程と、
前記第1導電型層の上に第2導電型層をエピタキシャル成長させることで、前記第2導電型層側の表面をおもて面とし、前記出発基板側の表面を裏面とする半導体基板を作製する第2工程と、
活性領域において前記第2導電型層を深さ方向に貫通して前記第1導電型層に達する所定深さで前記トレンチを形成する第3工程と、
前記第2導電型層の内部に、前記トレンチの側壁に沿って第1導電型の第1半導体領域を選択的に形成し、前記第2導電型層の、前記第1半導体領域よりも前記半導体基板の裏面側の部分を第2導電型の第2半導体領域として残す第4工程と、
前記活性領域の周囲を囲む終端領域において前記第2導電型層を除去し、前記半導体基板のおもて面に前記第1導電型層を露出させる第5工程と、
前記終端領域において、前記半導体基板のおもて面側に耐圧構造を形成する第6工程と、
少なくとも前記終端領域において前記半導体基板のおもて面を覆う酸化膜を形成する第7工程と、
前記酸化膜をマスクとして、前記半導体基板のおもて面に対して斜めの方向から所定の注入角度で前記半導体基板のおもて面および前記トレンチの側壁に第2導電型不純物をイオン注入する第8工程と、
を含み、
前記第6工程では、前記耐圧構造として、前記半導体基板のおもて面の表面層に、前記半導体基板のおもて面に平行な方向に隣接して配置され、外側に配置されるほど不純物濃度を低くした複数の第2導電型の第5半導体領域を選択的に形成し、
前記第8工程では、
前記第2導電型層の内部に、前記第1半導体領域および前記第2半導体領域に接して、かつ前記第2半導体領域を挟んで前記トレンチの側壁に対向する、前記第2半導体領域よりも不純物濃度の高い第2導電型の第3半導体領域を選択的に形成するとともに、
前記第2導電型層の内部において、前記半導体基板のおもて面よりも深い位置に、前記半導体基板のおもて面に沿って延在する、前記第2半導体領域よりも不純物濃度の高い第2導電型の第4半導体領域を選択的に形成し、
前記第4半導体領域を、前記活性領域側から前記終端領域へ延在させ、最も内側の前記第5半導体領域の内部で終端させることを特徴とする半導体装置の製造方法。 - トレンチの内部にゲート絶縁膜を介してゲート電極を埋め込んだゲート構造を備えた半導体装置の製造方法であって、
シリコンよりもバンドギャップの広い半導体からなる出発基板の表面に、第1導電型層をエピタキシャル成長させる第1工程と、
前記第1導電型層の上に第2導電型層をエピタキシャル成長させることで、前記第2導電型層側の表面をおもて面とし、前記出発基板側の表面を裏面とする半導体基板を作製する第2工程と、
活性領域において前記第2導電型層を深さ方向に貫通して前記第1導電型層に達する所定深さで前記トレンチを形成する第3工程と、
前記第2導電型層の内部に、前記トレンチの側壁に沿って第1導電型の第1半導体領域を選択的に形成し、前記第2導電型層の、前記第1半導体領域よりも前記半導体基板の裏面側の部分を第2導電型の第2半導体領域として残す第4工程と、
前記活性領域の周囲を囲む終端領域において前記第2導電型層を除去し、前記半導体基板のおもて面に前記第1導電型層を露出させる第5工程と、
前記終端領域において、前記半導体基板のおもて面側に耐圧構造を形成する第6工程と、
少なくとも前記終端領域において前記半導体基板のおもて面を覆う酸化膜を形成する第7工程と、
前記酸化膜をマスクとして、前記半導体基板のおもて面に対して斜めの方向から所定の注入角度で前記半導体基板のおもて面および前記トレンチの側壁に第2導電型不純物をイオン注入する第8工程と、
を含み、
前記第6工程では、前記耐圧構造として、前記半導体基板のおもて面の表面層に設けられた第2導電型の第5半導体領域を形成し、
前記第8工程では、
前記第2導電型層の内部に、前記第1半導体領域および前記第2半導体領域に接して、かつ前記第2半導体領域を挟んで前記トレンチの側壁に対向する、前記第2半導体領域よりも不純物濃度の高い第2導電型の第3半導体領域を選択的に形成するとともに、
前記第2導電型層の内部において、前記半導体基板のおもて面よりも深い位置に、前記半導体基板のおもて面に沿って延在する、前記第2半導体領域よりも不純物濃度の高い第2導電型の第4半導体領域を選択的に形成し、
前記第4半導体領域を、前記活性領域側から前記終端領域へ延在させ、
前記第4半導体領域の前記終端領域に延在させた部分を、前記活性領域側から外側へ向かう方向に所定間隔で離して複数配置することを特徴とする半導体装置の製造方法。 - 前記第7工程では、前記酸化膜に、前記活性領域側から外側へ向かう方向に互いに離して複数の開口部を形成し、
前記第8工程では、前記半導体基板のおもて面の前記開口部に露出された表面層に、前記第4半導体領域の前記終端領域に延在させた部分を形成することを特徴とする請求項8に記載の半導体装置の製造方法。
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