JP2009117715A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2009117715A JP2009117715A JP2007291209A JP2007291209A JP2009117715A JP 2009117715 A JP2009117715 A JP 2009117715A JP 2007291209 A JP2007291209 A JP 2007291209A JP 2007291209 A JP2007291209 A JP 2007291209A JP 2009117715 A JP2009117715 A JP 2009117715A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating film
- guard ring
- electrode
- field plate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 157
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 36
- 229920005591 polysilicon Polymers 0.000 claims abstract description 36
- 239000000463 material Substances 0.000 claims 2
- 239000000758 substrate Substances 0.000 abstract description 21
- 229910052782 aluminium Inorganic materials 0.000 abstract description 19
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 19
- 238000001312 dry etching Methods 0.000 abstract description 9
- 230000015556 catabolic process Effects 0.000 abstract description 8
- 238000009792 diffusion process Methods 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 170
- 239000011229 interlayer Substances 0.000 description 33
- 229910052751 metal Inorganic materials 0.000 description 33
- 239000002184 metal Substances 0.000 description 33
- 238000000034 method Methods 0.000 description 20
- 230000008569 process Effects 0.000 description 13
- 238000005530 etching Methods 0.000 description 10
- 230000005684 electric field Effects 0.000 description 7
- 239000012535 impurity Substances 0.000 description 7
- 230000000052 comparative effect Effects 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】複数の隣り合うガードリング拡散層間の間隔を狭め、終端部における耐圧を高めた半導体装置及びその製造方法を提供する。
【解決手段】
半導体基板１０に形成された半導体層１１上にガードリング層２１が形成されている。ガードリング層２１上には酸化膜２２を介してフィールドプレート電極２３が形成されている。終端部２００におけるフィールドプレート電極２３はポリシリコンにより形成され、このフィールドプレート電極２３はアルミニウム電極２７を介してガードリング層２１と接続されている。ポリシリコンはドライエッチングによる微細加工が可能であるため、隣り合うフィールドプレート間の間隔を狭めることができる。
【選択図】図１
【解決手段】
半導体基板１０に形成された半導体層１１上にガードリング層２１が形成されている。ガードリング層２１上には酸化膜２２を介してフィールドプレート電極２３が形成されている。終端部２００におけるフィールドプレート電極２３はポリシリコンにより形成され、このフィールドプレート電極２３はアルミニウム電極２７を介してガードリング層２１と接続されている。ポリシリコンはドライエッチングによる微細加工が可能であるため、隣り合うフィールドプレート間の間隔を狭めることができる。
【選択図】図１
Description
本発明は、半導体素子の終端部にガードリング構造を有する高耐圧半導体装置及びその製造方法に関するものである。
スイッチング電源やＤＣ−ＤＣコンバータなど様々な用途に用いられるパワーＭＯＳＦＥＴ等の高耐圧半導体装置において、高い耐圧を得るために半導体素子の形成領域の終端部にガードリングを整形する構造がある。また、特許文献１には、ガードリング不純物拡散領域上に絶縁膜を介してアルミ電極のフィールドプレート電極を形成して更に高い耐圧を得る構成が開示されている。
このフィールドプレート電極を持つガードリング構造において、フィールドプレート電極をガードリング拡散層からはみ出させて最適長さを決めることによって、ガードリング拡散層の外側に発生する高電界を緩和して素子耐圧を向上することができる。特許文献１に記載されているようにガードリング不純物拡散領域に接続されるフィールドプレート電極にソース電極のアルミニウムを用いる場合、ソース電極は高電流を流す必要からアルミニウムの膜厚を厚く形成する。このように厚く形成されたアルミニウム電極のパターン形成は、ウェットエッチングでなければ行うことができないが、ウェットエッチングは制御性が悪く微細加工には適していない。素子耐圧を更に向上するためには、複数あるガードリング拡散層の間隔を狭くする必要がある。しかし上述のフィールドプレート電極にソース電極を用いた構造では、ソース電極の最小加工寸法以下に、隣り合うガードリング拡散層の間隔を狭めることができず、より高い耐圧が得られないという問題があった。
特開２００３−８６８１５号公報
本発明は、複数の隣り合うフィールドプレート間の間隔を狭め、終端部における耐圧を高めた半導体装置及びその製造方法を提供することを目的とする。
本発明の一の態様に係る半導体装置は、第１導電型の半導体層の一方の表面内に選択的に形成された第２導電型のベース層と、前記ベース層を取り囲むように前記半導体層の表面内に選択的に形成された１つないし複数の第２導電型のガードリング層と、前記半導体層の表面内で前記ガードリング層の外側に前記ガードリング層を囲むように形成された第１導電型の高濃度ストッパー層と、前記ベース層中に選択的に形成された第１導電型のソース層と、前記半導体層と前記ソース層に挟まれた前記ベース層の表面に沿って形成された第１の絶縁膜と、前記ガードリング層の表面、前記ガードリング層間及び前記ガードリング層と前記ストッパー層の間の前記半導体層表面に形成された第２の絶縁膜と、前記第１の絶縁膜上であって前記ソース層と前記半導体層との間に形成されたゲート電極と、前記第２の絶縁膜上に選択的に形成されたフィールドプレート電極と、前記フィールドプレート電極の上部を含めた前記第２の絶縁膜の上部に形成された第３の絶縁膜と、前記ソース層及び前記ベース層に接続された第１の電極と、前記第３の絶縁膜を貫通して前記フィールドプレート電極に達するように形成された第１のコンタクト穴と、前記第２の絶縁膜及び前記第３の絶縁膜を貫通して前記ガードリング層に達するように形成された第２のコンタクト穴と、前記第１のコンタクト穴及び前記第２のコンタクト穴に埋め込まれるように形成され前記フィールドプレート電極と前記ガードリング層とを電気的に接続する第２の電極とを備えることを特徴とする。
本発明の別の一の態様に係る半導体装置は、第１導電型の半導体層の一方の表面内に選択的に形成されたスイッチング素子領域と、前記半導体層の表面内で前記スイッチング素子領域の外側に形成された１つないし複数の第２導電型のガードリング層と、前記半導体層の表面内で前記ガードリング層の外側に前記ガードリング層を囲むように形成された第１導電型の高濃度ストッパー層と、前記ガードリング層の上部を含み前記半導体層の表面に形成された第１の絶縁膜と、前記ガードリング層及び前記高濃度ストッパー層の上部を除く前記第１の絶縁膜上に選択的に形成されたポリシリコンダイオードと、前記ガードリング層の表面、前記ガードリング層間及び前記ガードリング層と前記ストッパー層の間の前記半導体層の上部における前記第１の絶縁膜上に選択的に形成されたポリシリコンフィールドプレート電極と、前記ポリシリコンダイオード及び前記フィールドプレート電極の上部を含めた前記第１の絶縁膜上に形成された第２の絶縁膜と、前記第２の絶縁膜を貫通して前記ポリシリコンダイオードに達するように形成された第１のコンタクト穴と、前記第１のコンタクト穴を埋め込み前記ポリシリコンダイオードの上部の前記第２の絶縁膜上に形成された第１の電極と、前記第２の絶縁膜を貫通して前記フィールドプレート電極に達するように形成された第２のコンタクト穴と、前記第１の絶縁膜及び前記第２の絶縁膜を貫通して前記ガードリング層に達するように形成された第３のコンタクト穴と、前記第２のコンタクト穴及び前記第３のコンタクト穴に埋め込まれるように形成され前記フィールドプレート電極と前記ガードリング層とを電気的に接続する第２の電極とを備えることを特徴とする。
本発明の一の態様に係る半導体装置の製造方法は、第１導電型の半導体層の一方の表面に第２導電型のベース層を選択的に形成する工程と、前記半導体ベース層を取り囲むように前記半導体層の表面内に１つないし複数の第２導電型のガードリング層を選択的に形成する工程と、前記半導体層の表面内で前記ガードリング層の外側に前記ガードリング層を囲むように第１導電型の高濃度ストッパー層を選択的に形成する工程と、前記半導体ベース層中に第１導電型のソース層を選択的に形成する工程と、前記半導体層と前記ソース層に挟まれた前記ベース層の表面に沿って第１の絶縁膜を形成する工程と、前記複数のガードリング層の表面、前記ガードリング層間及び前記ガードリング層と前記ストッパー層の間の前記半導体層表面に第２の絶縁膜を形成する工程と、前記第１の絶縁膜上であって前記ソース層と前記半導体層との間にゲート電極を形成する工程と、前記第２の絶縁膜上にフィールドプレート電極を選択的に形成する工程と、前記フィールドプレート電極の上部を含めた前記第２の絶縁膜の上部に第３の絶縁膜を形成する工程と、前記第３の絶縁膜を貫通して前記フィールドプレート電極に達するように第１のコンタクト穴を形成する工程と、前記第２の絶縁膜及び前記第３の絶縁膜を貫通して前記ガードリング層に達するように第２のコンタクト穴を形成する工程と、前記ベース層及び前記ソース層に接する第１の電極を形成すると同時に、前記第１のコンタクト穴及び前記第２のコンタクト穴を埋め込み前記フィールドプレート電極と前記ガードリング層とを電気的に接続する第２の電極を形成する工程とを備えることを特徴とする。
本発明によれば、複数の隣り合うフィールドプレートの間隔を狭め、終端部における耐圧を高めた半導体装置及びその製造方法を提供することができる。
添付した図面を参照して、本発明の実施の形態について説明する。図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。図２は、半導体装置の終端部を示す断面図である。本実施の形態に係る半導体素子は、ｎチャネルプレーナゲート型ＭＯＳＦＥＴである。以下、第１導電型をｎ型、第２導電型をｐ型として説明する。
図１に示す本実施の形態に係る半導体装置１の素子部１００は、ｎ＋型の半導体基板１０上にｎ−型の半導体層１１が形成されている。このｎ−型半導体層１１の上にｐ型のベース層１２が選択的に形成されている。また、このベース層１２の中にｎ型のソース層１３が選択的に形成されている。この素子部１００にはベース層１２及びソース層１３上に形成されたゲート酸化膜１４を介して例えばポリシリコンからなるゲート電極１５が形成される。半導体層１１上及びゲート酸化膜１４上に形成されたゲート電極１５を覆うように層間絶縁膜１６が形成される。層間絶縁膜１６上には例えばアルミニウムからなるソース電極１８が形成され、このソース電極１８は層間絶縁膜１６及びゲート酸化膜１４を貫通してベース層１２及びソース１３層に達するように形成されたソース電極用コンタクト穴１７を介してｎ型ソース層１３及びｐ型ベース層１２に接続される。また、半導体基板１０の裏面側にはドレイン電極１９が形成される。
また、図１及び図２に示す本実施の形態に係る半導体装置１の終端部２００は、ｎ＋型の半導体基板１０上にｎ−型の半導体層１１が形成されている。このｎ−型半導体層１１の上にｐ型のガードリング層２１がベース層１２よりも深く形成されている。このガードリング層２１上も含む半導体層１１上に、酸化膜２２を介して例えばポリシリコンからなるフィールドプレート電極２３が形成されている。このフィールドプレート電極２３を覆うように層間絶縁膜１６が形成される。層間絶縁膜１６上にはガードリング層２１とフィールドプレート電極２３とを電気的に接続する例えばアルミニウムからなる金属電極２７が形成される。この金属電極２７は層間絶縁膜１６を貫通するフィールドプレート電極コンタクト穴２５を介してフィールドプレート電極２３に接続される。また、金属電極２７は層間絶縁膜１６及び酸化膜２２を貫通するガードリング層コンタクト穴２６を介してガードリング層２１と接続される。これにより、金属電極２７はガードリング層２１とフィールドプレート電極２３とを電気的に接続する。また、半導体基板１０を挟んでガードリング層２１の外側にはガードリング層２１を囲むようにｎ型の高濃度ストッパー層２８が形成されている。
ここで、終端部２００における隣り合うフィールドプレート電極２３の間隔ｄ１は、層間絶縁膜１６上に形成される隣り合う金属電極２７の間隔ｄ２よりも狭く作られる。具体的には、２つのフィールドプレート電極間の幅ｄ１は、０．５〜１μｍ、金属電極間の幅ｄ２は４〜６μｍとして形成される。
図６は、本実施の形態の比較例となる半導体装置の終端部３００を示す断面図である。比較例の半導体装置の終端部３００における半導体基板３０、半導体層３１、ガードリング層３２、酸化膜３３、層間絶縁膜３４、金属電極３５の構成は、本実施の形態における半導体装置の終端部２００における半導体基板１０、半導体層１１、ガードリング層２１、酸化膜２２、層間絶縁膜１６、金属電極２７の構成とほぼ同様である。比較例の半導体装置の終端部３００はポリシリコンからなるフィールドプレート電極が設けられていない点において、本実施の形態に係る半導体装置の終端部２００と異なる。図６に示す終端部３００は、層間絶縁膜３４上に形成されたアルミニウムからなる金属電極３５がフィールドプレート電極として機能する。
比較例の半導体装置の終端部３００のアルミニウムからなる金属電極３５の膜厚ｄ３は、大電流を流すために例えば１〜３μｍ程度の厚さで形成されている。この金属電極３５を複数のフィールドプレート電極としてパターン形成する際には、ウェットエッチングを用いて形成する。ウェットエッチングは等方エッチングであるため、エッチングは縦にも横にも進む。したがってアルミニウムの膜厚が厚い場合、隣り合う金属電極間の幅を広くとらないとパターニングできない。結果として各ガードリング層３２及びフィールドプレートとしての金属電極３５間の間隔が離れるため、電界の集中が発生しやすく高耐圧を得ることができないという問題があった。
第１の実施の形態に係る半導体装置１において、ポリシリコンからなるフィールドプレート電極２３が半導体基板上に形成され、このフィールドプレート電極２３が金属電極２７に接続されている。このフィールドプレート電極２３はＭＯＳＦＥＴのポリシリコンからなるゲート電極１５と同時に形成するため、ドライエッチングによる微細加工が可能であり、層間絶縁膜１６上に形成される金属電極２７間の間隔よりも狭い間隔で形成することができる。よってフィールドプレート電極２３に接続されるガードリング層２１の間隔を狭く配置することが可能になり、半導体装置１の終端部２００において電界の集中が起こりにくく、本実施の形態に係る半導体装置においては、半導体装置の終端部における耐圧を高めることができる。
第１の実施の形態において、素子部１００に形成されるＭＯＳＦＥＴはプレーナゲート型のトランジスタとして説明したが、これは図７に示すようにトレンチゲート型のＭＯＳＦＥＴとして形成することもできる。図７に示す半導体装置の素子部１００において、ゲート電極１５はベース層１２及びソース層１３が形成された半導体層１１のトレンチにゲート酸化膜１４を介して埋め込まれるように形成されている。この場合においてもフィールドプレート電極２３は層間絶縁膜１６上に形成される金属電極２７間の間隔よりも狭い間隔で形成することができる。よってフィールドプレート電極２３に接続されるガードリング層２１の間隔を狭く配置することが可能になり、半導体装置１の終端部２００において電界の集中が起こりにくく、半導体装置の終端部における耐圧を高めることができる。
次に、本発明の第１の実施の形態に係る半導体装置１の製造方法について説明する。図３Ａ〜図３Ｅは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す工程図である。図３Ａ〜図３Ｅにおいて左側は半導体装置１の終端部２００、右側は半導体装置１の素子部１００を示している。以下、第１導電型をｎ型、第２導電型をｐ型として説明する。
図３Ａ〜図３Ｅに示す本発明の実施の形態に係る半導体装置１の製造方法は、例えばシリコンウェハであるｎ＋型の半導体基板１０上にｎ−型の半導体層１１を例えばエピタキシャル成長により形成する。終端部２００の半導体層１１上にマスクをしてパターニングを行ない、不純物をインプラントして熱により拡散させ、ｐ型のガードリング層２１を形成する。このとき同時に酸化膜２２を形成する。その後素子部１００の酸化膜２２のみエッチング除去し、マスクをしてパターニングを行ない、不純物をインプラントして拡散させ、ｐ型のベース層１２を形成する。その後、半導体層１１上に酸化により素子部１００におけるゲート酸化膜１４を形成する。これらゲート酸化膜１４及び酸化膜２２が形成された半導体層１１上の素子部１００及び終端部２００に、ポリシリコン層２０を堆積する（図３Ａ参照）。ここで酸化膜２２とゲート酸化膜１４とを別々に形成して酸化膜２２が厚くなるようにするのは、出来上がった素子に電圧を印加した時に、酸化膜２２には酸化膜１４よりも強い電界がかかるために、この強電界で酸化膜２２が破壊するのを防止するためである。
その後、ポリシリコン層２０をエッチングすることにより、素子部１００のゲート酸化膜１４上にゲート電極１５を形成する。同時に終端部２００の酸化膜２２上にフィールドプレート電極２３を形成する。このポリシリコン層２０のエッチングは例えばＣＦ４を用いたプラズマエッチングにより行われる。このエッチングはドライエッチングのため０．５μｍ以下の微細加工が可能であり、終端部２００におけるフィールドプレート電極２３間の間隔を０．５μｍ〜１μｍ程度に狭めることができる。このゲート電極１５及びフィールドプレート電極２３のエッチングは素子部１００と終端部２００とで同時に行うことができる（図３Ｂ参照）。
素子部１００のベース層１２上にイオンをインプラントして拡散させることによりｎ型の半導体ソース層１３を形成する（図３Ｃ参照）。
半導体基板上のゲート電極１５及びフィールドプレート電極２３上を含む領域に層間絶縁膜１６を形成する。その後、素子部１００における層間絶縁膜１６及びゲート酸化膜１４をエッチングしてベース層１２及びソース層１３に達するようにソース電極コンタクト穴１７を形成する。終端部２００におけるフィールドプレート電極２３上の層間絶縁膜１６をエッチングしてフィールドプレート電極２３に達するようにフィールドプレート電極コンタクト穴２５を形成する。また、終端部２００におけるフィールドプレート電極２３の形成されていない領域上の層間絶縁膜１６及び酸化膜２２をエッチングして、ガードリング層２１に達するようにガードリング層コンタクト穴２６を形成する。このソース電極コンタクト穴１７、フィールドプレート電極コンタクト穴２５及びガードリング層コンタクト穴２６を同時に形成することもできる（図３Ｄ参照）。
その後、層間絶縁膜１６上に例えばアルミニウム電極を堆積する。素子部１００において、アルミニウムからなるソース電極１８はソース電極コンタクト穴１７内にも埋め込まれるように形成される。終端部２００において、アルミニウムからなる金属電極２７はフィールドプレート電極コンタクト穴２５及びガードリング層コンタクト穴２６内にも埋め込まれるように形成され、フィールドプレート電極２３とガードリング層２１とを電気的に接続する。このソース電極１８及び金属電極２７の形成は同時に行うこともできる。終端部２００における金属電極２７はエッチングされ、複数のガードリング層２１の領域上にそれぞれ形成される。また半導体基板１０の裏面側にはドレイン電極１９が形成される（図３Ｅ参照）。
本実施の形態に係る半導体装置の製造方法によれば、終端部２００のフィールドプレート電極２３をＭＯＳＦＥＴのゲートポリシリコンにより形成しているため、ドライエッチングによる微細加工が可能であり、複数の隣り合うフィールドプレート電極間の間隔を狭めることができる。また、終端部２００のフィールドプレート電極２３を形成するためのエッチングと、素子部１００のゲート電極１５を形成するためのエッチングとを同時に行っているため、特別な工程を増加させる必要がなく、製作時間とコストを抑えることができる。
次に本発明の第２の実施の形態について説明する。図４は、本発明の第２の実施の形態に係る半導体装置を示す断面図である。本実施の形態に係る半導体装置は、センス素子がポリシリコンダイオードである点において第１の実施の形態に係る半導体装置と異なる。また、フィールドプレート電極に用いられるポリシリコンにイオンがドーピングされている点においても第１の実施の形態の半導体装置と異なる。以下、第１導電型をｎ型、第２導電型をｐ型として説明する。尚、図４においてスイッチング素子が形成される素子部の構造については、図１に示した素子部１００の構造の例と同様であることから、ここではその記載と説明を省略する。
図４に示す本実施の形態に係る半導体装置２のセンス部１１０は、ｎ＋型の半導体基板１０上にｎ−型の半導体層１１が形成され、半導体層１１中にｐ型層１１２が形成されている。ｎ−型半導体層１１上のフィールド酸化膜２２を介して例えばポリシリコンからなるセンスダイオード１１５が形成される。フィールド酸化膜２２及びセンスダイオード１１５を覆うように層間絶縁膜１６が形成される。層間絶縁膜１６上には例えばアルミニウムからなるアノード電極１１７やカソード電極１１８が形成され、これらの電極は層間絶縁膜１６を貫通して形成されたアノード電極コンタクト穴１１９又はカソード電極コンタクト穴１２０を介してセンスダイオード１１５のｐ型アノード層１１３及びｎ型カソード層１１４に接続される。
また、図４に示す本実施の形態に係る半導体装置２の終端部２１０は、ｎ＋型の半導体基板１０上にｎ−型の半導体層１１が形成されている。ｎ−型半導体層１１上にｐ型のガードリング層２１が形成されている。このガードリング層２１上も含む半導体層１１上に、フィールド酸化膜２２を介して例えばｎ型にドーピングされたポリシリコンからなるフィールドプレート電極２３’が形成されている。このフィールドプレート電極２３’は、上述のセンスダイオード１１５と同時に形成されるため、ドライエッチングによる微細加工が可能である。なお本実施の形態ではフィールドプレート電極２３’がｎ型にドーピングされているが、ｐ型にドーピングされていても同様の効果が得られる。このフィールドプレート電極２３’を覆うように層間絶縁膜１６が形成される。層間絶縁膜１６上にはガードリング層２１とフィールドプレート電極２３’とを電気的に接続する例えばアルミニウムからなる金属電極２７が形成される。この金属電極２７は層間絶縁膜１６を貫通するフィールドプレート電極コンタクト穴２５を介してフィールドプレート電極２３’に接続される。また、金属電極２７は層間絶縁膜１６及び酸化膜２２を貫通するガードリング層コンタクト穴２６を介してガードリング層２１と接続される。これにより、金属電極２７はガードリング層２１とフィールドプレート電極２３’とを電気的に接続する。また、半導体基板１０を挟んでガードリング層２１の外側にはガードリング層２１を囲むようにｎ型の高濃度ストッパー層２８が形成されている。
第２の実施の形態に係る半導体装置２においても、ポリシリコンからなるフィールドプレート電極２３’が半導体基板上に形成され、このフィールドプレート電極２３’が金属電極２７に接続されている。このフィールドプレート電極２３’はポリシリコンからなるセンスダイオード１１５と同時に形成するため、ドライエッチングによる微細加工が可能であり、層間絶縁膜１６上に形成される金属電極２７間の間隔よりも狭い間隔で形成することができる。よってフィールドプレート電極２３’に接続されるガードリング層２１の間隔を狭く配置することが可能になり、半導体装置２の終端部２１０において電界の集中が起こりにくく、本実施の形態に係る半導体装置においては、半導体装置の終端部における耐圧を高めることができる。
次に、本発明の第２の実施の形態に係る半導体装置２の製造方法について説明する。図５Ａ〜図５Ｅは、本発明の製造工程を示す工程図である。図５Ａ〜図５Ｅにおいて左側は半導体装置２の終端部２１０、右側は半導体装置２のセンス部１１０を示している。以下、第１導電型をｎ型、第２導電型をｐ型として説明する。
図５Ａ〜図５Ｅに示す本発明の実施の形態に係る半導体装置２の製造方法は、例えばシリコンウェハであるｎ＋型の半導体基板１０上にｎ−型の半導体層１１を例えばエピタキシャル成長により形成する。終端部２１０の半導体層１１上にマスクをしてパターニングを行ない、不純物をインプラントして熱により拡散させ、ｐ型のガードリング層２１を形成すると共に、センス部１１０にｐ型層１１２を形成する。そして、終端部２１０上及びセンス部１１０上にフィールド酸化膜２２を形成する。その後、図には示されていないが、終端部２１０で取り囲まれるスイッチング素子部のフィールド酸化膜２２をエッチング除去し、スイッチング素子を形成する。センス部１１０は、半導体装置２のチップ上のスイッチング素子部及び終端部２１０以外の任意の場所に形成される。例えば、終端部２１０の外側の一部領域や、ワイヤーボンディング用の電極パット近傍等である。その後、フィールド酸化膜２２が形成されたセンス部１１０および終端部２１０に、ポリシリコン層２０を堆積する（図５Ａ参照）。
その後、ポリシリコン層２０をエッチングすることにより、センス部１１０のフィールド酸化膜２２上にセンスダイオード１１５を形成する。同時に終端部２１０のフィールド酸化膜２２上にフィールドプレート電極２３’を形成する。このポリシリコン層２０のエッチングは例えばＣＦ４を用いたプラズマエッチングにより行われる。このエッチングはドライエッチングのため０．５μｍ以下の微細加工が可能であり、終端部２１０におけるフィールドプレート電極２３’間の間隔を０．５μｍ〜１μｍ程度に狭めることができる。このセンスダイオード１１５及びフィールドプレート電極２３’のエッチングはセンス部１１０と終端部２１０とで同時に行うことができる（図５Ｂ参照）。
センス部１１０のセンスダイオード１１５上にフォトレジストを用いてマスクを行い、イオンをインプラントして拡散させることによりセンスダイオードの不純物ドーピングを行う。この不純物ドーピングによりセンスダイオード１１５のｐ型アノード層１１３及びｎ型カソード層１１４を形成する。このときに同時に終端部２１０のフィールドプレート電極２３’にもイオンをインプラントして拡散することにより、フィールドプレート電極２３’を金属化する。本実施の形態ではフィールドプレート電極２３’にｎ型のドーピングを行っているがｐ型のドーピングを行うことも可能である。（図５Ｃ参照）。
半導体基板上のセンスダイオード１１５及びフィールドプレート電極２３’上を含む領域に層間絶縁膜１６を形成する。その後、センス部１１０における層間絶縁膜１６をエッチングしてｐ型アノード層１１３及びｎ型カソード層１１４に達するようにアノード電極コンタクト穴１１９及びカソード電極コンタクト穴１２０を形成する。終端部２１０におけるフィールドプレート電極２３’上の層間絶縁膜１６をエッチングしてフィールドプレート電極２３’に達するようにフィールドプレート電極コンタクト穴２５を形成する。また、終端部２１０におけるフィールドプレート電極２３’の形成されていない領域上の層間絶縁膜１６及びフィールド酸化膜２２をエッチングして、ガードリング層２１に達するようにガードリング層コンタクト穴２６を形成する。このアノード電極コンタクト穴１１９、カソード電極コンタクト穴１２０、フィールドプレート電極コンタクト穴２５及びガードリング層コンタクト穴２６を同時に形成することもできる（図５Ｄ参照）。
その後、層間絶縁膜１６上に例えばアルミニウム電極を堆積する。センス部１１０において、アルミニウムからなるアノード電極１１７及びカソード電極１１８は、それぞれアノード電極コンタクト穴１１９及びカソード電極コンタクト穴１２０内に埋め込まれるように形成される。終端部２１０において、アルミニウムからなる金属電極２７はフィールドプレート電極コンタクト穴２５及びガードリング層コンタクト穴２６内にも埋め込まれるように形成され、フィールドプレート電極２３’とガードリング層２１とを電気的に接続する。このアノード電極１１７、カソード電極１１８及び金属電極２７の形成は同時に行うこともできる。終端部２１０における金属電極２７はエッチングされ、複数のガードリング層２１の領域上にそれぞれ形成される。（図５Ｅ参照）。
本実施の形態に係る半導体装置の製造方法によれば、終端部２１０のフィールドプレート電極２３’をセンスダイオードポリシリコンにより形成している。そのため、ゲートポリシリコンを持たない主素子で構成される半導体装置においても、ドライエッチングの微細加工により、狭いフィールドプレート電極間隔の接合終端構造を得ることができる。また、終端部２１０のフィールドプレート電極２３’を形成するためのエッチングと、センス部１１０のセンスダイオード１１５を形成するためのエッチングとを同時に行っているため、特別な工程を増加させる必要がなく、製作時間とコストを抑えることができる。
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加等が可能である。
本発明の実施の形態において、第１導電型をｎ型、第２導電型をｐ型としたが、これは第１導電型をｐ型、第２導電型をｎ型とすることもできる。また、アルミニウム電極と半導体基板の接続にバリアメタルを挿む場合も多いが、この場合も本発明の効果を何ら妨げるものではない。また、フィールドプレート電極及びゲート電極としてポリシリコンを用いて説明したが、これらはシリサイド等の金属電極を用いて形成することもできる。また、素子部に形成される半導体素子は、ＭＯＳＦＥＴに限らずＩＧＢＴとすることもできる。また上記実施例ではフィールドプレート電極としてＭＯＳＦＥＴのゲートポリシリコンを用いる方法について説明したが、ドライエッチングでパターニングされれば、センスダイオードやポリシリコン抵抗、金属電極等の全ての導体とすることもできる。
１、２・・・半導体装置、 １０・・・半導体基板、 １１・・・半導体層、 １２・・・ベース層、 １３・・・ソース層、 １４・・・ゲート酸化膜、 １５・・・ゲート電極、 １６・・・層間絶縁膜、 １７・・・ソース電極コンタクト穴、 １８・・・ソース電極、 １９・・・ドレイン電極、 ２０・・・ポリシリコン層、 ２１・・・ガードリング層、 ２２・・・酸化膜、 ２３・・・フィールドプレート電極、 ２５・・・フィールドプレート電極コンタクト穴、 ２６・・・ガードリング層コンタクト穴、 ２７・・・金属電極、 ２８・・・ストッパー層、 ３０・・・半導体基板、 ３１・・・半導体層、 ３２・・・ガードリング層、 ３３・・・酸化膜、 ３４・・・層間絶縁膜、 ３５・・・金属電極、 １００・・・素子部、 １１０・・・センス部、 ２００、２１０、３００・・・終端部
Claims (5)
- 第１導電型の半導体層の一方の表面内に選択的に形成された第２導電型のベース層と、
前記ベース層を取り囲むように前記半導体層の表面内に選択的に形成された１つないし複数の第２導電型のガードリング層と、
前記半導体層の表面内で前記ガードリング層の外側に前記ガードリング層を囲むように形成された第１導電型の高濃度ストッパー層と、
前記ベース層中に選択的に形成された第１導電型のソース層と、
前記半導体層と前記ソース層に挟まれた前記ベース層の表面に沿って形成された第１の絶縁膜と、
前記ガードリング層の表面、前記ガードリング層間及び前記ガードリング層と前記ストッパー層の間の前記半導体層表面に形成された第２の絶縁膜と、
前記第１の絶縁膜上であって前記ソース層と前記半導体層との間に形成されたゲート電極と、
前記第２の絶縁膜上に選択的に形成されたフィールドプレート電極と、
前記フィールドプレート電極の上部を含めた前記第２の絶縁膜の上部に形成された第３の絶縁膜と、
前記ソース層及び前記ベース層に接続された第１の電極と、
前記第３の絶縁膜を貫通して前記フィールドプレート電極に達するように形成された第１のコンタクト穴と、
前記第２の絶縁膜及び前記第３の絶縁膜を貫通して前記ガードリング層に達するように形成された第２のコンタクト穴と、
前記第１のコンタクト穴及び前記第２のコンタクト穴に埋め込まれるように形成され前記フィールドプレート電極と前記ガードリング層とを電気的に接続する第２の電極と
を備えることを特徴とする半導体装置。 - 前記ゲート電極と前記フィールドプレート電極とは同じ材料により形成され、前記第１の電極と前記第２の電極とはまた別の同じ材料で形成されていることを特徴とする請求項１記載の半導体装置。
- 前記第２の絶縁膜厚の方が前記第１の絶縁膜厚よりも厚いことを特徴とする請求項１又は２記載の半導体装置。
- 第１導電型の半導体層の一方の表面内に選択的に形成されたスイッチング素子領域と、
前記半導体層の表面内で前記スイッチング素子領域の外側に形成された１つないし複数の第２導電型のガードリング層と、
前記半導体層の表面内で前記ガードリング層の外側に前記ガードリング層を囲むように形成された第１導電型の高濃度ストッパー層と、
前記ガードリング層の上部を含み前記半導体層の表面に形成された第１の絶縁膜と、
前記ガードリング層及び前記高濃度ストッパー層の上部を除く前記第１の絶縁膜上に選択的に形成されたポリシリコンダイオードと、
前記ガードリング層の表面、前記ガードリング層間及び前記ガードリング層と前記ストッパー層の間の前記半導体層の上部における前記第１の絶縁膜上に選択的に形成されたポリシリコンフィールドプレート電極と、
前記ポリシリコンダイオード及び前記フィールドプレート電極の上部を含めた前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記第２の絶縁膜を貫通して前記ポリシリコンダイオードに達するように形成された第１のコンタクト穴と、
前記第１のコンタクト穴を埋め込み前記ポリシリコンダイオードの上部の前記第２の絶縁膜上に形成された第１の電極と、
前記第２の絶縁膜を貫通して前記フィールドプレート電極に達するように形成された第２のコンタクト穴と、
前記第１の絶縁膜及び前記第２の絶縁膜を貫通して前記ガードリング層に達するように形成された第３のコンタクト穴と、
前記第２のコンタクト穴及び前記第３のコンタクト穴に埋め込まれるように形成され前記フィールドプレート電極と前記ガードリング層とを電気的に接続する第２の電極と
を備えることを特徴とする半導体装置。 - 第１導電型の半導体層の一方の表面に第２導電型のベース層を選択的に形成する工程と、
前記半導体ベース層を取り囲むように前記半導体層の表面内に１つないし複数の第２導電型のガードリング層を選択的に形成する工程と、
前記半導体層の表面内で前記ガードリング層の外側に前記ガードリング層を囲むように第１導電型の高濃度ストッパー層を選択的に形成する工程と、
前記半導体ベース層中に第１導電型のソース層を選択的に形成する工程と、
前記半導体層と前記ソース層に挟まれた前記ベース層の表面に沿って第１の絶縁膜を形成する工程と、
前記複数のガードリング層の表面、前記ガードリング層間及び前記ガードリング層と前記ストッパー層の間の前記半導体層表面に第２の絶縁膜を形成する工程と、
前記第１の絶縁膜上であって前記ソース層と前記半導体層との間にゲート電極を形成する工程と、
前記第２の絶縁膜上にフィールドプレート電極を選択的に形成する工程と、
前記フィールドプレート電極の上部を含めた前記第２の絶縁膜の上部に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜を貫通して前記フィールドプレート電極に達するように第１のコンタクト穴を形成する工程と、
前記第２の絶縁膜及び前記第３の絶縁膜を貫通して前記ガードリング層に達するように第２のコンタクト穴を形成する工程と、
前記ベース層及び前記ソース層に接する第１の電極を形成すると同時に、前記第１のコンタクト穴及び前記第２のコンタクト穴を埋め込み前記フィールドプレート電極と前記ガードリング層とを電気的に接続する第２の電極を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007291209A JP2009117715A (ja) | 2007-11-08 | 2007-11-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007291209A JP2009117715A (ja) | 2007-11-08 | 2007-11-08 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2009117715A true JP2009117715A (ja) | 2009-05-28 |
Family
ID=40784477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007291209A Withdrawn JP2009117715A (ja) | 2007-11-08 | 2007-11-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2009117715A (ja) |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102163621A (zh) * | 2010-02-19 | 2011-08-24 | 富士电机***株式会社 | 半导体器件以及制造半导体器件的方法 |
| EP2698822A1 (en) * | 2011-08-05 | 2014-02-19 | Fuji Electric Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| US8742500B2 (en) | 2010-10-21 | 2014-06-03 | Fuji Electric Co., Ltd | Semiconductor device |
| WO2014084124A1 (ja) | 2012-11-29 | 2014-06-05 | 富士電機株式会社 | 半導体装置 |
| CN104332491A (zh) * | 2014-11-05 | 2015-02-04 | 中国东方电气集团有限公司 | 采用金属延伸、多晶截止场板的终端单元结构及制造方法 |
| CN104377233A (zh) * | 2014-11-05 | 2015-02-25 | 中国东方电气集团有限公司 | 一种采用多晶截止场板的半导体器件终端结构 |
| CN104393028A (zh) * | 2014-11-05 | 2015-03-04 | 中国东方电气集团有限公司 | 采用多晶截止场板的半导体器件终端单元结构及制造方法 |
| CN104409479A (zh) * | 2014-11-05 | 2015-03-11 | 中国东方电气集团有限公司 | 一种电力电子半导体芯片的终端单元结构及其制造方法 |
| CN104409478A (zh) * | 2014-11-05 | 2015-03-11 | 中国东方电气集团有限公司 | 一种电力电子半导体芯片的终端结构 |
| CN104508826A (zh) * | 2012-05-30 | 2015-04-08 | 维西埃-硅化物公司 | 自适应电荷平衡的边缘终端 |
| WO2016121968A1 (ja) * | 2015-01-29 | 2016-08-04 | 富士電機株式会社 | 半導体装置 |
| US9614043B2 (en) | 2012-02-09 | 2017-04-04 | Vishay-Siliconix | MOSFET termination trench |
| JP2017199806A (ja) * | 2016-04-27 | 2017-11-02 | ローム株式会社 | 半導体装置 |
| US9882044B2 (en) | 2014-08-19 | 2018-01-30 | Vishay-Siliconix | Edge termination for super-junction MOSFETs |
| US9887259B2 (en) | 2014-06-23 | 2018-02-06 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
| DE112012006068B4 (de) | 2012-03-22 | 2020-01-16 | Toyota Jidosha Kabushiki Kaisha | Halbleitervorrichtung |
| CN111326588A (zh) * | 2020-03-11 | 2020-06-23 | 四川美阔电子科技有限公司 | 平面型场效晶体管及其制作方法 |
| DE112013006681B4 (de) | 2013-02-15 | 2022-01-20 | Denso Corporation | Halbleitervorrichtung |
-
2007
- 2007-11-08 JP JP2007291209A patent/JP2009117715A/ja not_active Withdrawn
Cited By (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011171552A (ja) * | 2010-02-19 | 2011-09-01 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| US8432013B2 (en) | 2010-02-19 | 2013-04-30 | Fuji Electric Co., Ltd. | Semiconductor device and a method of manufacturing the same |
| CN102163621A (zh) * | 2010-02-19 | 2011-08-24 | 富士电机***株式会社 | 半导体器件以及制造半导体器件的方法 |
| US8742500B2 (en) | 2010-10-21 | 2014-06-03 | Fuji Electric Co., Ltd | Semiconductor device |
| EP2698822A4 (en) * | 2011-08-05 | 2014-12-24 | Fuji Electric Co Ltd | SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE |
| EP2698822A1 (en) * | 2011-08-05 | 2014-02-19 | Fuji Electric Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| US9129819B2 (en) | 2011-08-05 | 2015-09-08 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| US9935193B2 (en) | 2012-02-09 | 2018-04-03 | Siliconix Technology C. V. | MOSFET termination trench |
| US9614043B2 (en) | 2012-02-09 | 2017-04-04 | Vishay-Siliconix | MOSFET termination trench |
| DE112012006068B8 (de) * | 2012-03-22 | 2020-03-19 | Toyota Jidosha Kabushiki Kaisha | Halbleitervorrichtung |
| DE112012006068B4 (de) | 2012-03-22 | 2020-01-16 | Toyota Jidosha Kabushiki Kaisha | Halbleitervorrichtung |
| US10229988B2 (en) | 2012-05-30 | 2019-03-12 | Vishay-Siliconix | Adaptive charge balanced edge termination |
| US9842911B2 (en) | 2012-05-30 | 2017-12-12 | Vishay-Siliconix | Adaptive charge balanced edge termination |
| CN104508826A (zh) * | 2012-05-30 | 2015-04-08 | 维西埃-硅化物公司 | 自适应电荷平衡的边缘终端 |
| JP2015521387A (ja) * | 2012-05-30 | 2015-07-27 | ヴィシェイ−シリコニックス | 適応的電荷平衡エッジ終端 |
| JP5949941B2 (ja) * | 2012-11-29 | 2016-07-13 | 富士電機株式会社 | 半導体装置 |
| WO2014084124A1 (ja) | 2012-11-29 | 2014-06-05 | 富士電機株式会社 | 半導体装置 |
| US9299771B2 (en) | 2012-11-29 | 2016-03-29 | Fuji Electric Co., Ltd. | Semiconductor device with an electric field reduction mechanism in an edge termination region surrounding the active region |
| DE112013006681B4 (de) | 2013-02-15 | 2022-01-20 | Denso Corporation | Halbleitervorrichtung |
| US9887259B2 (en) | 2014-06-23 | 2018-02-06 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
| US10283587B2 (en) | 2014-06-23 | 2019-05-07 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
| US10340377B2 (en) | 2014-08-19 | 2019-07-02 | Vishay-Siliconix | Edge termination for super-junction MOSFETs |
| US9882044B2 (en) | 2014-08-19 | 2018-01-30 | Vishay-Siliconix | Edge termination for super-junction MOSFETs |
| CN104393028A (zh) * | 2014-11-05 | 2015-03-04 | 中国东方电气集团有限公司 | 采用多晶截止场板的半导体器件终端单元结构及制造方法 |
| CN104409479A (zh) * | 2014-11-05 | 2015-03-11 | 中国东方电气集团有限公司 | 一种电力电子半导体芯片的终端单元结构及其制造方法 |
| CN104377233A (zh) * | 2014-11-05 | 2015-02-25 | 中国东方电气集团有限公司 | 一种采用多晶截止场板的半导体器件终端结构 |
| CN104332491A (zh) * | 2014-11-05 | 2015-02-04 | 中国东方电气集团有限公司 | 采用金属延伸、多晶截止场板的终端单元结构及制造方法 |
| CN104409478A (zh) * | 2014-11-05 | 2015-03-11 | 中国东方电气集团有限公司 | 一种电力电子半导体芯片的终端结构 |
| US10304948B2 (en) | 2015-01-29 | 2019-05-28 | Fuji Electric Co., Ltd. | Semiconductor device |
| JPWO2016121968A1 (ja) * | 2015-01-29 | 2017-04-27 | 富士電機株式会社 | 半導体装置 |
| WO2016121968A1 (ja) * | 2015-01-29 | 2016-08-04 | 富士電機株式会社 | 半導体装置 |
| JP2017199806A (ja) * | 2016-04-27 | 2017-11-02 | ローム株式会社 | 半導体装置 |
| US10692850B2 (en) | 2016-04-27 | 2020-06-23 | Rohm Co., Ltd. | Semiconductor device with equipotential ring electrode |
| US11621260B2 (en) | 2016-04-27 | 2023-04-04 | Rohm Co., Ltd. | Semiconductor device with equipotential ring electrode |
| CN111326588A (zh) * | 2020-03-11 | 2020-06-23 | 四川美阔电子科技有限公司 | 平面型场效晶体管及其制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2009117715A (ja) | 半導体装置及びその製造方法 | |
| JP5196980B2 (ja) | 半導体装置 | |
| JP5530602B2 (ja) | 半導体装置およびその製造方法 | |
| US9716152B2 (en) | Semiconductor device with electric field relaxation portion in insulating layer between lower and upper trench electrodes | |
| WO2014163060A1 (ja) | 半導体装置 | |
| US7915705B2 (en) | SiC semiconductor device having outer periphery structure | |
| JP2009043966A (ja) | 半導体装置及びその製造方法 | |
| JP2012204395A (ja) | 半導体装置およびその製造方法 | |
| JP2006278826A (ja) | 半導体素子及びその製造方法 | |
| JP2008277365A (ja) | 半導体装置およびその製造方法 | |
| JP2007103902A (ja) | 半導体装置 | |
| US9041100B2 (en) | Semiconductor device, and manufacturing method for same | |
| JP2006210392A (ja) | 半導体装置およびその製造方法 | |
| JP2007123570A (ja) | 半導体装置 | |
| JP2011124464A (ja) | 半導体装置及びその製造方法 | |
| JP2010251422A (ja) | 半導体装置及びその製造方法 | |
| JP2008084901A (ja) | 半導体装置およびその製造方法 | |
| JP2009246225A (ja) | 半導体装置 | |
| JP5616720B2 (ja) | 半導体装置およびその製造方法 | |
| JP2006165441A (ja) | 半導体装置及びその製造方法 | |
| WO2015008444A1 (ja) | 半導体装置 | |
| JP2011071171A (ja) | 半導体装置 | |
| JP2021150375A (ja) | 半導体装置 | |
| JP2018046256A (ja) | 半導体装置 | |
| JP5833274B1 (ja) | 炭化ケイ素半導体装置、炭化ケイ素半導体装置の製造方法及び炭化ケイ素半導体装置の設計方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20110201 |