JP6632794B2

JP6632794B2 - 入力ノードから出力ノードに結合される負荷に電力を供給するためのシステム

Info

Publication number: JP6632794B2
Application number: JP2014137399A
Authority: JP
Inventors: ジョシュア・ジョン・サイモンソン; デイビッド・ヘンリー・スー; クリストファー・ブルース・ウミンガー
Original assignee: Linear Technology LLC
Current assignee: Linear Technology LLC
Priority date: 2013-07-12
Filing date: 2014-07-03
Publication date: 2020-01-22
Anticipated expiration: 2034-07-03
Also published as: TWI637572B; TW201517435A; EP2852018A2; US20180294646A1; US10418805B2; TWI718397B; KR20150007980A; KR102306521B1; US20150016005A1; JP2015019361A; US10003190B2; TW201904157A; EP2852018A3

Description

この出願は、２０１３年７月１２日に提出され、ここに引用により援用される、「複数のスイッチを用いる突入制御（INRUSH CONTROL WITH MULTIPLE SWITCHES）」と題される、米国暫定特許出願第６１／８４５，４９１号の優先権を主張する。

技術分野
この開示は、一般に、電気システムにおいて突入電流および障害電流を制限するための回路に関する。特に、この開示は、複数のスイッチを並列に動作させて高電力システムにおいて突入電流および障害電流を制限する態様を呈示する。

背景技術
ホットスワップ回路は電力を入力源から負荷に制御および保護された態様で与える。そのようなコントローラの１つの機能は、電力が最初に与えられるときまたは電源電圧が突然増大する場合に、電源から負荷、特に負荷容量への突入電流を制限することである。別の機能は、負荷があまりにも多くの電流を引こうとする場合、たとえば、負荷に短絡がある場合に、電流を制限することである。

図１は、電流を制限するために制御回路系とともに電流検知抵抗器１０２（ＲＳ１）と直列に単一のＭＯＳＦＥＴ１００（Ｑ１）を用いる従来のホットスワップ回路を示す。多数のそのような回路が市場で入手可能である。電流を制限するとき、電流制限増幅器１０４は、ＭＯＳＦＥＴゲート対ソース電圧を調整して、電流検知抵抗器１０２にかかる電圧およびしたがってＭＯＳＦＥＴ１００を通る電流を制限する。電流制限増幅器１０４は、電流検知抵抗器１０２における電流を表す電圧を、電圧源１０６によって生成された電圧ＶＬＩＭＩＴと比較して、検知された電流が電圧ＶＬＩＭＩＴによって確立された最大値を超えるときに出力電流を低減するようにＭＯＳＦＥＴ１００のゲートを制御する。電流源１０８は、ゲート電圧を引上げるために設けられる。トランジスタ１１０は、ホットスワップ回路をオンまたはオフにするために設けられる。

この間、ＭＯＳＦＥＴ１００を通る電圧および電流は両方とも大きくあり得、結果として高電力散逸がＭＯＳＦＥＴ１００にもたらされる。この電力散逸が持続する場合、ＭＯＳＦＥＴ１００は、損傷を引起す温度に達し得る。ＭＯＳＦＥＴ製造業者は、ＭＯＳＦＥＴ電圧、電流および時間上の安全限界を、安全動作領域（ＳＯＡ）と呼ばれる曲線として呈示する。一般に、タイマ回路１１２が、ＭＯＳＦＥＴが電流制限において動作する最大時間をセットする。タイマ回路１１２は、電流制限増幅器１０４のステータスピンに結合され、電流制限増幅器１０４が電流を制限し始める時間の瞬間を検出する。タイマ回路１１２によってセットされた遅延期間が切れると、ＭＯＳＦＥＴ１００はオフにされ、それを過熱から保護する。負荷は電力を失い、ホットスワップコントローラは、障害が生じたことを示すことになる。

しばしば、高電力ホットスワップ適用例は、大きなバイパスキャパシタ１２６（Ｃ_Ｌ）を負荷にわたって帯電することを必要とする。ＭＯＳＦＥＴ１００上のストレスを低減するために、バイパスキャパシタ１２６が帯電されるまで、負荷はオフに保持されてもよい。容量のための小さな充電電流は、ＭＯＳＦＥＴ１００における電力を十分に低く維持して、温度における危険な上昇を防ぐ。充電電流を低減する１つの方法は、ＭＯＳＦＥＴゲートと接地との間に結合されるキャパシタ１２５を用いて、ゲートピンの電圧スルーレートを制限することである。ゲート電圧は、電流源１０８からの一般に１０〜５０μＡの範囲の電流によって引上げられる。ＭＯＳＦＥＴ１００は負荷容量を帯電させる一方でソースフォロワとして作用する。別の方法は、電流制限増幅器１０４を用いて、負荷容量を帯電させる電流を設定する。いずれの方法も、起動期間がＭＯＳＦＥＴ１００のＳＯＡ内に留まるように突入電流を下げることが可能である。充電が終了されると、ホットスワップコントローラは、電力経路がオンである（ＰＡＴＨ＿ＯＮ）であることを示す出力を与えて、十分な電流が負荷に利用可能であることを示すことが可能である。スイッチのオン状態は、その制御信号を監視することによって判断することが可能である。ＭＯＳＦＥＴスイッチ１００の場合、たとえば、これは、ヒステリシス比較器１１８が、ＭＯＳＦＥＴ１００のゲート対ソース電圧を、電圧源１１６によってＭＯＳＦＥＴ閾値電圧より充分上、たとえば４．５Ｖで生成された閾値電圧と比較する状態で、行うことが可能である。

ホットスワップスイッチ自体は、システムにおいて電力損失の源である抵抗を有する。ＭＯＳＦＥＴスイッチにおいては、この抵抗はオン抵抗と呼ばれる。大きな負荷電流を伴う高電力システムは、このオン抵抗のために著しい電力損失を有する。しばしば、図２に示されるように、従来の高電流ホットスワップ回路は、単一のＭＯＳＦＥＴを用いて利用不可能な低オン抵抗を達成するために並列に配置されたいくつかのＭＯＳＦＥＴ２００、２０３（Ｑ１およびＱ２）を用いる。図２におけるホットスワップ回路は、図１におけるそれぞれの要素に類似した電流および電力制御回路系要素２０２、２０４、２０６、２０８、２１０、２１２、２１６、２１８、２２５、２２６を用いる。

高電力レベルでは、ホットスワップスイッチとして働くように十分なＳＯＡ能力および十分に低いオン抵抗の両方を伴うＭＯＳＦＥＴを見出すのは困難である。高いＳＯＡ能力は、電力を散逸させることが可能であるＭＯＳＦＥＴにおけるダイ領域の量に強く関連付けられる。最も最新のＭＯＳＦＥＴ製造はダイ領域およびオン抵抗の両方を低減することに注目し、そのこともＳＯＡ能力を低下させる。高いＳＯＡを伴うＭＯＳＦＥＴプロセスは、一般的に、単位ダイ領域当たり、高いオン抵抗を有する。逆に、低いＳＯＡを伴うＭＯＳＦＥＴＳは、単位面積当たり、低いオン抵抗を有する傾向がある。高電力適用例の場合、単一のＭＯＳＦＥＴにおいて必要なＳＯＡを達成することは、多くの場合、実際的でも経済的でもない。

複数のＭＯＳＦＥＴを並列に用いることは、組み合わされたオン抵抗を低減するが、必ずしもＳＯＡを増大しない。並列のＭＯＳＦＥＴが電流を十分に共有するのは、それらのチャネルが十分に増強されるときであり、なぜならば、ＭＯＳＦＥＴオン抵抗は正の温度係数を有するからである。しかしながら、電流を制限すると、並列のＭＯＳＦＥＴは、通常、高いドレイン対ソース電圧で飽和状態で動作する。それらは電流を十分に共有せず、なぜならば、それらの閾値電圧は一致せず、負の温度係数を有するからである。これは、最低の閾値電圧を伴うＭＯＳＦＥＴが他のＭＯＳＦＥＴより多くの電流を通すことを許す。このＭＯＳＦＥＴが加熱するにつれ、その閾値電圧はさらに落ち、さらにより多くの電流を通す傾向がある。したがって、負荷電流のすべてが単一のＭＯＳＦＥＴによって伝えられるかもしれない。この理由のため、並列のＭＯＳＦＥＴの群が電流を制限するよう動作するとき、それらには、単一のＭＯＳＦＥＴのＳＯＡを有するようにしか頼ることができない。

すべての負荷が起動および突入中にオフにされ得るわけではない。ゲートキャパシタは、負荷容量への突入電流を制限する。しかしながら、それは、抵抗型負荷または抵抗性障害に流れる電流を負荷にわたって制限しない。このさらなる電流は、ＭＯＳＦＥＴスイッチにかけられるストレスを増大し、必要とされるＳＯＡを増大する。

したがって、上に論じられた欠点を克服するように複数のスイッチを制御するための突入電流制御回路系および方法を開発することが望ましい。

開示の概要
この開示は、入力ノードから出力ノードに結合される負荷に電力を供給するための新規なシステムを呈示する。

この開示の１つの局面によれば、このシステムは、入力ノードと出力ノードとの間に結合される第１および第２のスイッチと、第１のスイッチの出力を制限するように第１のスイッチを制御するために構成される第１の制限回路と、第２のスイッチの出力を制限するように第２のスイッチを制御するために構成される第２の制限回路とを含む。第２の制限回路は第１の制限回路から独立して動作するよう構成される。たとえば、第１の制限回路は第１のスイッチを通る電流を制限してもよく、第２の制限回路は、第２のスイッチを通る電流を制限してもよい。論理回路は第１および第２のステータス信号に応答して出力信号を生成するよう設けられる。第１のステータス信号は、第１の制限回路が第１のスイッチの出力を制限していることを示し、第２のステータス信号は、第２の電流制限回路が第２のスイッチの出力を制限していることを示す。論理回路は、第１のステータス信号および第２のステータス信号の両方を受けた後に出力信号を生成する。

論理回路の出力信号に応答するタイマ回路が、遅延期間の終了後に障害状態を示してもよい。

第１の電流検知要素が第１のスイッチにおける電流を検知するために配置されてもよく、第２の電流検知要素が第２のスイッチにおける電流を検知するために設けられてもよい。

第１の制限回路は、第１の検知要素によって検知された電流に応答してもよく、第２の制限回路は、第２の検知要素によって検知された電流に応答してもよい。

システムは、さらに、入力ノードと出力ノードとの間に与えられる電力経路がオンにされることを示す経路オン信号を生成するための指示回路を有してもよい。指示回路は、第１のスイッチはオン状態であることを検出するための第１の検出回路と、第２のスイッチはオン状態であることを検出するための第２の検出回路とを含んでもよい。

指示回路は、第１および第２のスイッチの両方がオン状態であるとき、または第１および第２のスイッチの一方がオン状態であり、第１および第２のスイッチの他方と関連付けられる電流制限回路が電流制限モードにあるときに、経路オン信号を生成するために構成されてもよい。

例示的な実施例においては、第１のスイッチは入力ノードと出力ノードとの間に結合されてもよく、第２のスイッチは入力ノードと出力ノードと間において第１のスイッチに並列に結合されてもよい。第１および第２のスイッチは同時にオンまたはオフにされてもよい。第１および第２のスイッチの両方は、遅延期間の終了後にオフにされてもよい。

この開示の別の局面によれば、入力ノードから出力ノードに結合される負荷に電力を供給するためのシステムは、入力ノードと出力ノードとの間に結合される第１および第２のスイッチと、第１のスイッチを通って流れる電流を第１の値に制限するように第１のスイッチを制御するために構成される第１の電流制限回路と、第２のスイッチを通って流れる電流を第１の値より大きい第２の値に制限するように第２のスイッチを制御するために構成される第２の電流制限回路とを含む。

第１のスイッチがオンにされるとき、第２のスイッチはオフ状態で維持されてもよく、第２のスイッチは、第１のスイッチはオン状態であることを示す信号に応答してオンにされてもよい。第２のスイッチは、第１のスイッチの付近の負荷電流のために低抵抗経路を与えるよう構成されてもよい。

第１のスイッチにおける電流を検知するために第１の電流検知要素が設けられてもよく、第２のスイッチにおける電流を検知するために第２の電流検知要素が設けられてもよい。第１の電流検知要素の感度は、第２の電流検知要素の感度より大きくてもよく、その場合、電流検知要素は検知抵抗器であってもよく、感度はそれぞれの抵抗器の電気抵抗に対応してもよい。第１の電流制限回路は、第１の検知要素によって検知された電流に応答してもよく、第２の電流制限回路は、第２の検知要素によって検知された電流に応答してもよい。

システムは、さらに、タイマ回路を含み、タイマ回路は、第１の電流制限回路が電流制限モードにおいて第１のスイッチを通る電流を制限するよう動作を開始することを示す第１のステータス信号に応答して第１の遅延期間を開始するよう構成される第１のタイマと、第２の電流制限回路が電流制限モードにおいて第２のスイッチを通る電流を制限するよう動作を開始することを示す第２のステータス信号に応答して第２の遅延期間を開始するよう構成される第２のタイマとを含む。第１の遅延期間は第２の遅延期間より長くてもよい。タイマ回路は第１の遅延期間または第２の遅延期間の終了後に障害状態を示すよう構成されてもよい。

指示回路は、第２のスイッチがオン状態であるとき、第１のスイッチの状態を検出せずに、経路オン信号を生成するよう構成されてもよい。

この開示のさらなる局面によれば、入力ノードから出力ノードに結合される負荷に電力を供給するためのシステムは、入力ノードと出力ノードとの間に結合される第１および第２のスイッチを含み、第１のスイッチは第２のスイッチより多くの電力を散逸するよう構成される。単一の制限回路が、第２のスイッチの出力を制御せずに、第１のスイッチの出力を制限するように第１のスイッチを制御するために構成されてもよい。たとえば、単一の制限回路は、第２のスイッチがオフにされるとき第１のスイッチを通る電流を制限するように第１のスイッチを制御するために構成されてもよい。

第１のスイッチがオンにされるとき、第２のスイッチはオフ状態で維持されてもよく、第２のスイッチは、第１のスイッチがオン状態であり、第２のスイッチにかかる電圧が閾値レベル未満であるときに、オンにされてもよい。第２のスイッチは、第１のスイッチの付近の負荷電流のために低抵抗経路を与えるよう構成されてもよい。第２のスイッチは、第２のスイッチにかかる電圧が閾値レベルを超えるとき、第１のスイッチのゲート対ソース電圧が閾値レベルより下に下がるとき、または第１のスイッチがオフにされるときに、オフにされてもよい。

指示回路は、第１のスイッチがオン状態であるとき、第２のスイッチの状態を検出せずに、経路オン信号を生成するよう構成されてもよい。

この開示のさらなる利点および局面は、当業者には、この開示の実施例が、単にこの開示の実施のために企図された最良のモードの例示により、示され記載される、以下の詳細な記載から容易に明らかになる。記載されるように、この開示は他のおよび異なる実施例が可能であり、そのいくつかの詳細は、さまざまな明らかな点において、すべてこの開示の精神から逸脱せずに、修正の余地がある。したがって、図面および記載は本質において例示的であり、限定的でないと見なされる。

図面の簡単な記載
この開示の実施例の以下の詳細な記載は、図面との関連で読まれたとき、最もよく理解され得、図面においては、特徴は、必ずしも尺度決めされるようには描かれず、関係のある特徴を最も良く示すように描かれる。

従来のホットスワップコントローラを示す図である。従来のホットスワップコントローラを示す図である。この開示に従うホットスワップコントローラの第１の例示的な実施例を示す図である。この開示に従うホットスワップコントローラの第２の例示的な実施例を示す図である。この開示に従うホットスワップコントローラの第３の例示的な実施例を示す図である。

実施例の詳細な開示
この開示は、複数のＭＯＳＦＥＴを制御するための別個の制御回路を与える。そのような制御は、複数のＭＯＳＦＥＴが、並列に同時に動作されるか、または、段階的に、段階間に時間遅延を伴って起動されることを可能にする。これは、それらＭＯＳＦＥＴ上の加熱ストレスが、複数のＭＯＳＦＥＴにわたって、同時にまたは時間において分離されて、拡散されることを可能にする。

この開示によれば、各スイッチに対する別個の制御回路は、電力散逸をスイッチ間で拡散することが可能である。各スイッチのＳＯＡ能力はより効率的に用いられる。スイッチを異なる時間にオンにすることは、異なるＭＯＳＦＥＴが、起動突入中、入力電圧段突入中、および、負荷電流がオンにされるときに、用いられることを可能にする。これらの異なる動作モードのために最適化されたＭＯＳＦＥＴは、すべての動作モードを扱うよう必要とされるＭＯＳＦＥＴより費用が低くなり得る。

この開示は、図３、図４および図５に呈示されたホットスワップコントローラの具体的な例を用いてなされる。しかしながら、この開示は、負荷に電力を供給するための任意のスイッチング回路に適用可能である。

図３は、２つのＭＯＳＦＥＴ３００および３０２が同時に並列に動作するホットスワップコントローラの例示的な実施例を示す。各ＭＯＳＦＥＴ３００および３０２は、それぞれの電流検知抵抗器３０１および３０３、ならびにそれぞれの電流制限増幅器３０４および３０５を用いて、独立して制御される。電流検知抵抗器３０１は、ＭＯＳＦＥＴ３００を表す正のノードＳＥＮＳＥ＋１と負のノードＳＥＮＳＥ−１との間に結合され、電流検知抵抗器３０３は、ＭＯＳＦＥＴ３０２を表す正のノードＳＥＮＳＥ＋２と負のノードＳＥＮＳＥ−２との間に結合される。電流制限増幅器３０４および３０５の各々は、それぞれの抵抗器３０１および３０３で検知される電流がそれぞれの電圧源３０６および３０７によって与えられたＶＬＩＭＩＴ電圧によって規定された最大電流値を超えるとき、ＭＯＳＦＥＴ３００および３０２の出力で電流を制限するように、それぞれのＭＯＳＦＥＴ３００および３０２のゲートを他方の増幅器から独立して制御する。電流源３０８および３０９は、それぞれ、ＭＯＳＦＥＴ３００および３０２のゲート電圧を引上げるように電流を与える。トランジスタ３１０および３１１はそれぞれのＭＯＳＦＥＴ３００および３０２をオンおよびオフにするために設けられる。

電流制限増幅器３０４および３０５のステータス出力でそれぞれ生成された信号ＬＩＭＩＴＩＮＧ１およびＬＩＭＩＴＩＮＧ２は、過電流障害状態を示すために遅延期間をセットするタイマ３１２に供給される出力信号を生成するＡＮＤゲート３１３のそれぞれの入力に供給される。

電流を制限するとき、電流制限増幅器３０４および３０５によって与えられる独立したゲート制御は、電流およびストレスを、ＭＯＳＦＥＴ３００と３０２との間において、それらの閾値電圧または温度におけるいかなる不整合にもかかわらず、正確に分割する。したがって、所与の負荷電力に関して、２つの、より小さい、より費用がかからないＭＯＳＦＥＴを用いることが可能である。基板抵抗、増幅器オフセットおよび不整合の影響は、電流制限増幅器３０４および３０５の一方に、電流を第２の電流制限増幅器よりも低いレベルに制限させ得る。第２の電流制限増幅器と関連付けられるＭＯＳＦＥＴは十分にオンにとどまり、ドレイン対ソース電圧（ＶＤＳ）を両方のＭＯＳＦＥＴ３００および３０２に対して低く保持するので、どちらのＭＯＳＦＥＴもこの状態において著しい加熱を受けないことになる。スイッチ３００および３０２の組み合わされたインピーダンスは依然として低く、負荷は動作し続けてもよい。

両方のＭＯＳＦＥＴ３００および３０２が電流を制限し始めた点にまで負荷電流が増大するときにのみ、ＶＤＳおよび散逸される電力は増大し始め、ＭＯＳＦＥＴＳが保護のために遮断されることを必要とする。ＡＮＤゲート３１３のため、タイマ３１２は、ＬＩＭＩＴＩＮＧ１信号およびＬＩＭＩＴＩＮＧ２信号の両方が生成されるときにのみ、つまり電流増幅器３０４および３０５の両方が電流を制限するよう動作しているとき、起動される。タイマ３１２によって確立された遅延期間が切れると、過電流障害信号を生成して、両方のＭＯＳＦＥＴ３００および３０２はＯＦＦにされるであるべきであることを示す。

さらに、図３におけるホットスワップ回路系は十分な電流が負荷に利用可能なことを示すように電力経路がオンであることを示す信号ＰＡＴＨ＿ＯＮを生成するための回路を含んでもよい。この回路は、閾値電圧源３１６、３１７、ヒステリシス比較器３１８、３１９、ＡＮＤゲート３２０、３２１、３２２、およびＯＲゲート３２３を含む。比較器３１８は、いつＭＯＳＦＥＴ３００のゲート対ソース電圧が電圧源３１６によって生成された閾値電圧を超えるかを監視し、比較器３１９は、いつＭＯＳＦＥＴ３０２のゲート対ソース電圧が電圧源３１７によって生成された閾値電圧を超えるかを示す。両方の閾値電圧は、ＭＯＳＦＥＴ閾値電圧より充分上に、たとえば４．５Ｖに設定されてもよい。

ＡＮＤゲート３２０の一方の入力は比較器３１８の出力信号を受け、ＡＮＤゲート３２０の他方の入力はＬＩＭＩＴＩＮＧ２信号を供給される。ＡＮＤゲート３２１は比較器３１８および３１９の出力信号を供給される。ＡＮＤゲート３２２の一方の入力は比較器３１９の出力信号を受け、一方、ＡＮＤゲート３２２の他方の入力はＬＩＭＩＴＩＮＧ１信号を供給される。ＡＮＤゲート３２０、３２１および３２２の出力は、ＯＲゲート３２３のそれぞれの入力に結合される。その結果、ＯＲゲート３２３は、両方のＭＯＳＦＥＴが十分にオンであるときか、またはＭＯＳＦＥＴの一方が十分にオンであり他方のＭＯＳＦＥＴが電流制限モードで動作する場合のいずれかで、ＰＡＴＨ＿ＯＮ信号をアサートする。ＰＡＴＨ＿ＯＮ信号はローになるのは、ＭＯＳＦＥＴ３００および３０２のいずれかがオフにされる場合である。さらに、図３は、バイパスキャパシタ３２６が負荷において与えられるのを示す。

突入電流が低いレベルに制限されることが可能である適用例においては、並列のＭＯＳＦＥＴＳ４００および４０２を伴うホットスワップコントローラの例示的な実施例を呈示する図４で示されるように、並列のＭＯＳＦＥＴを段階的に動作させることが可能である。ＭＯＳＦＥＴ４００はＭＯＳＦＥＴ４０２より少ない電力を散逸してもよい。特に、ＭＯＳＦＥＴ４００は、起動ＭＯＳＦＥＴとして動作して、負荷が低電流状態で保持されながら負荷電圧を上げて負荷容量４２６を帯電させる。これは、ＭＯＳＦＥＴ４００が、高いオン抵抗、小さい電流制限、および低いＳＯＡを有することを可能にする。したがって、ＭＯＳＦＥＴ４００は小さく安価になり得る。以下に論じられるように、ＭＯＳＦＥＴ４０２は、起動ＭＯＳＦＥＴ４００が十分にオンにされた後においてのみオンにされるシャントＭＯＳＦＥＴとして動作する。

図４におけるホットスワップコントローラは電流検知抵抗器４０１および４０３ならびにそれぞれの電流制限増幅器４０４および４０５を含む。電流検知抵抗器４０１は、ＭＯＳＦＥＴ４００を通る電流の測定を可能にするように正のノードＳＥＮＳＥ＋１と負のノードＳＥＮＳＥ−１との間に結合され、電流検知抵抗器４０３は、ＭＯＳＦＥＴ４０２を通る電流の測定を可能にするように正のノードＳＥＮＳＥ＋２と負のノードＳＥＮＳＥ−２との間に結合される。ＭＯＳＦＥＴ４００をＭＯＳＦＥＴ４０２より小さな電流制限で動作させるように、電流検知抵抗器４０１は電流検知抵抗器４０３の抵抗よりはるかに高い抵抗を有してもよい。

電流制限増幅器４０４および４０５は、それぞれの抵抗器４０１および４０３で検知される電流がそれぞれのＶＬＩＭＩＴ源４０６および４０７によって規定された最大電流値を超えるとき、ＭＯＳＦＥＴ４００および４０２の出力で電流を制限するように、それぞれのＭＯＳＦＥＴ４００および４０２のゲートを制御する。電流源４０８および４０９は、それぞれ、ＭＯＳＦＥＴ４００および４０２のゲート電圧を引上げるように電流を与える。トランジスタ４１０および４１１はそれぞれのＭＯＳＦＥＴ４００および４０２をオンおよびオフにするために制御される。

図４における回路は、さらに、タイマ４１２および４１４、ＯＲゲート４１３、ＲＳラッチ回路４１５、電圧源４１６および４１７、ヒステリシス比較器４１８および４１９を含んでもよい。ゲートキャパシタ４２５は、低い充電電流を得るよう、ＭＯＳＦＥＴ４００のゲートと接地との間に結合されてもよい。バイパス負荷キャパシタ４２６は負荷にわたって結合されてもよい。

電流制限増幅器４０４および４０５のステータス出力でそれぞれ生成された信号ＬＩＭＩＴＩＮＧ１およびＬＩＭＩＴＩＮＧ２は、タイマ４１２および４１４に供給される。起動ＭＯＳＦＥＴ４００と関連付けられるタイマ４１２によって規定された遅延期間は、ＭＯＳＦＥＴ４０２と関連付けられるタイマ４１４の遅延期間より長くてもよい。

起動ＭＯＳＦＥＴ４００が完全にオンにされた後、シャントＭＯＳＦＥＴ４０２はオンにされる。ＭＯＳＦＥＴ４００のゲート対ソース電圧が閾値電圧を超えたと判断することによって、ＭＯＳＦＥＴ４００がオンであることを比較器４１８が検出するまで、ラッチ回路４１５はＭＯＳＦＥＴ４０２をオフに保持する。シャントＭＯＳＦＥＴ４０２は、ＭＯＳＦＥＴ４００の付近の負荷電流のために低抵抗経路を与える。

シャントＭＯＳＦＥＴ４０２は、そのＶＤＳが小さいときにオンにされるので、それは大きなＳＯＡを必要としない。さらに、それは、そのより小さなＳＯＡに対応して、タイマ４１４によって与えられるより短い遅延期間を必要としてもよい。２つのＭＯＳＦＥＴＳ４００および４０２で段階的に電力を与えることによって、両方のＭＯＳＦＥＴのＳＯＡ要件は低減され、ＭＯＳＦＥＴ４００のオン抵抗要件はより大きくなり得る。電力経路がオンであることを示すＰＡＴＨ＿ＯＮ信号は、シャントＭＯＳＦＥＴ４０２のゲート対ソース電圧が閾値電圧を超えたとき、比較器４１９によって生成され、低抵抗チャネルは十分にオンであり、負荷電流を支持することが可能であることを示す。

いくつかの適用例は、起動中でさえ、常にオンの負荷を有するか、またはホットスワップＭＯＳＦＥＴにさらなるストレスをかける入力段および出力サージの対象となる。そのような場合、ホットスワップコントローラにおける並列のＭＯＳＦＥＴは、ＭＯＳＦＥＴＳ５００および５０２と、両方のＭＯＳＦＥＴ５００および５０２によって共有される単一の検知抵抗器５０１と、ＭＯＳＦＥＴ５００の出力電流を検知抵抗器５０１にかかる電圧および電圧源５０６によって生成されたＶＬＩＭＩＴ電圧に基づいて制限するようにＭＯＳＦＥＴ５００のゲートを制御する単一の電流制限増幅器５０４とを含む、ホットスワップコントローラの例示的な実施例を呈示する図５で示されるように、段階的に動作させることが可能である。電流源５０８および５０９は、それぞれ、ＭＯＳＦＥＴ５００および５０２のゲート電圧を引上げるように電流を与える。トランジスタ５１０および５１１はそれぞれのＭＯＳＦＥＴ５００および５０２をオンおよびオフにするために制御される。タイマ５１２は、タイマ５１２によってセットされた遅延期間が切れた後、過電流障害状態信号をアサートするように、電流制限増幅器５０４がいつ電流制限モードに入るかを検出するために、電流制限増幅器５０４に結合される。

図５におけるホットスワップコントローラは、さらに、ＭＯＳＦＥＴ５００のゲート対ソース電圧を電圧源５１６によって生成された閾値電圧に関して監視するヒステリシス比較器５１８を含む。ＰＡＴＨ＿ＯＮ信号を生成する比較器５１８の出力は、ＧＡＴＥ１＿ＯＦＦ信号をＯＲゲート５２１の入力に供給するインバータ５２０に結合される。ＯＲゲート５２１の出力は、トランジスタ５１１のゲートを制御するＯＲゲート５２２の入力に供給されるＳＴＲＥＳＳ信号を生成する。ＯＲゲート５２２の他方の入力はＭＯＳＦＥＴ５００をオンおよびオフにするＯＦＦ／ＯＮ＃信号を与えられる。ヒステリシス比較器５２４は、ＭＯＳＦＥＴ５００および５０２のドレイン対ソース電圧を電圧源５２３によって生成された閾値電圧に関して監視し、ＳＴＲＥＳＳ信号を生成するＯＲゲート５２１の入力に出力信号を供給する。

ＭＯＳＦＥＴ５００は、負荷容量５２６を帯電させて、負荷電圧を上げるために、ストレスＭＯＳＦＥＴとして動作する。それは、負荷電流に対して、過渡現象中に、起動のような限定された継続期間および入力電圧における変更を与える。ＭＯＳＦＥＴ５００はＭＯＳＦＥＴ５０２より高い電力散逸を有する。ＭＯＳＦＥＴ５００は大きな電流および大きなＶＤＳの両方を伴って動作し、高いＳＯＡ定格を有する。しかしながら、ＭＯＳＦＥＴ５００は、限定された継続期間過渡現象中にのみ負荷電流を支持するので、低いオン抵抗を必要としない。さらに、それは、タイマ５１２によって与えられる長い遅延時間を必要としてもよい。

ＭＯＳＦＥＴ５０２は、状態が安定していて変化していないときに、ＭＯＳＦＥＴ５００の付近の負荷電流のために低抵抗経路を与えるよう、シャントＭＯＳＦＥＴとして動作する。ＭＯＳＦＥＴ５０２は、信号ＳＴＲＥＳＳによってオフされて、ＶＤＳが電圧源５２３によって与えられる閾値電圧を超えるときはいつでも、またはＭＯＳＦＥＴ５００のゲート対ソース電圧が電圧源５１６によって与えられる閾値電圧未満である場合、たとえば、ＭＯＳＦＥＴ５００が電流制限モードで動作するとき、それを保護する。電圧源５２３によって規定される閾値電圧はたとえば２００ｍＶに設定されてもよく、電圧源５１６の閾値電圧はたとえば４．５Ｖに設定されてもよい。

ＭＯＳＦＥＴ５０２はＳＴＲＥＳＳ信号がローであるときにしかオンにされず、それは、ＭＯＳＦＥＴ５００は十分にオンにされ、ＶＤＳは電圧源５２３によって規定された閾値電圧未満であることを示す。したがって、ＭＯＳＦＥＴ５０２は非常に低いオン抵抗を有することが可能である。ＭＯＳＦＥＴ５０２が低いＶＤＳでオンにされるので、それは大きなＳＯＡを必要としない。ＭＯＳＦＥＴ５０２は飽和状態では決して動作せず、したがって、いくつかの並列のＭＯＳＦＥＴをＭＯＳＦＥＴ５０２の代りに用いて低いオン抵抗を達成してもよい。比較器５２８によって生成されるＰＡＴＨ＿ＯＮ信号は、ストレスＭＯＳＦＥＴ５００のオン状態から導き出される。ＭＯＳＦＥＴ５００がオンであるときはいつでも、負荷は電力を引くことを許される。

従って、この開示は、別々に制御される並列のＭＯＳＦＥＴを用いてホットスワップコントローラのＳＯＡ性能を改善することを可能にする。

ＭＯＳＦＥＴのゲート対ソース電圧レベルを条件として用いて、ホットスワップコントローラにおけるスイッチがオンかどうかを判断してもよい。代替的に、ＭＯＳＦＥＴのドレイン対ソース電圧レベルを条件として用いて、ホットスワップコントローラにおけるスイッチがオンかどうかを判断してもよい。スイッチオン信号の組合せをＰＡＴＨ＿ＯＮ信号の生成のために用いて、負荷電流がオンにされ得るかどうかを示してもよい。

２つのスイッチ経路が図３〜図５における例示的な実施例において示されるが、ホットスワップコントローラの構成はより多くの並列のスイッチ経路に拡張することが可能である。

さらに、１つの経路当たり単一のＭＯＳＦＥＴスイッチが図３〜図５に示される。しかしながら、これらの経路の各々は複数のＭＯＳＦＥＴスイッチを並列で用いてもよい。

加えて、Ｎ型ＭＯＳＦＥＴスイッチが呈示された例示的な実施例において示されるが、スイッチは、ＰＭＯＳトランジスタ、バイポーラトランジスタ、ＩＧＢＴまたはリレーのような他の装置とともに実現されてもよい。

さらに、図５における例示的な実施例に対するＳＴＲＥＳＳ信号は、ゲート対ソース電圧、ドレイン対ソース電圧を監視すること、またはＳＴＲＥＳＳＭＯＳＦＥＴにおける電流制限またはシャントＭＯＳＦＥＴ温度を検出することを、単独または組合せで行なうことによって生成されてもよい。

ＭＯＳＦＥＴがオンであるという指示は、そのゲート対ソース電圧またはそのドレイン対ソース電圧を単独または組合せで監視することによって、導き出すことが可能である。さらに、図３、図４および図５で呈示された別個のスイッチ制御回路は、例示的な実施例において示されるように、並列ではなく、直列に配置されたスイッチを制御するために用いられてもよい。

前述の記載はこの発明の局面を示し記載する。加えて、この開示は好ましい実施例のみを示し記載するが、しかし、前述のように、この発明は、さまざまな他の組合せ、修正および環境において用いることができ、上記の教示および／または関連する技術分野の技術または知識と相応して、ここに表現されるような発明の概念の範囲内において変更または修正が可能であることが理解される。

上に記載された実施例は、さらに、この発明を実施することの、知られている最良のモードについて説明するよう意図され、他の当業者が、この発明を、そのような、または他の実施例において、およびこの発明の特定の適用例または使用によって必要とされるさまざまな修正とともに利用することを可能にするよう意図される。したがって、この記載は、この発明をここに開示された形式に限定するようには意図されない。

３００ＭＯＳＦＥＴ、３０１電流検知抵抗器、３０２ＭＯＳＦＥＴ、３０３電流検知抵抗器、３０４，３０５電流制限増幅器、３１２タイマ、３１３ＡＮＤゲート、ＬＩＭＩＴＩＮＧ１，ＬＩＭＩＴＩＮＧ２信号。

Claims

入力ノードから出力ノードに結合される負荷に電力を供給するためのシステムであって、
前記入力ノードと前記出力ノードとの間に結合される第１および第２のスイッチと、
前記入力ノードと前記第１のスイッチとの間に接続され、前記第１のスイッチの出力電流を制限するように前記第１のスイッチを制御するために構成される第１の制限回路と、
前記入力ノードと前記第２のスイッチとの間に接続され、前記第２のスイッチの出力電流を制限するように前記第１の制限回路と独立して前記第２のスイッチを制御するために構成される第２の制限回路と、
前記第１の制限回路から出力され、前記第１のスイッチの出力電流が前記第１の制限回路によって制限されていることを示す第１のステータス信号に応答し、前記第２の制限回路から出力され、前記第２のスイッチの出力電流が前記第２の制限回路によって制限されていることを示す第２のステータス信号に応答する論理回路とを含み、
前記論理回路は、前記第１のステータス信号および前記第２のステータス信号の両方を受けた後に出力信号を生成するよう構成される、システム。
前記第１の制限回路は前記第１のスイッチを通る電流を制限し、前記第２の制限回路は、前記第２のスイッチを通る電流を制限する、請求項１に記載のシステム。
前記論理回路の出力信号に応答して、遅延期間の終了後に障害状態を示すためのタイマ回路をさらに含む、請求項１に記載のシステム。
前記第１のスイッチにおける電流を検知するための第１の電流検知要素、および前記第２のスイッチにおける電流を検知するための第２の電流検知要素をさらに含む、請求項１に記載のシステム。
前記第１の制限回路は、前記第１の電流検知要素によって検知された電流に応答し、前記第２の制限回路は、前記第２の電流検知要素によって検知された電流に応答する、請求項４に記載のシステム。
前記入力ノードと前記出力ノードとの間に与えられる電力経路がオンにされることを示す経路オン信号を生成するための指示回路をさらに含み、前記指示回路は、
前記第１のスイッチはオン状態であることを検出するための第１の検出回路と、
前記第２のスイッチはオン状態であることを検出するための第２の検出回路とを含む、請求項５に記載のシステム。
前記指示回路は、前記第１および第２のスイッチの両方がオン状態であるとき、または前記第１および第２のスイッチの一方がオン状態であり、前記第１および第２のスイッチの他方と関連付けられる制限回路が対応のスイッチの出力を制限しているときに、前記経路オン信号を生成するために構成される、請求項６に記載のシステム。
前記第１のスイッチは前記入力ノードと前記出力ノードとの間に結合され、前記第２のスイッチは前記入力ノードと前記出力ノードと間において前記第１のスイッチに並列に結合される、請求項１に記載のシステム。
前記第１および第２のスイッチは同時にオンまたはオフにされる、請求項１に記載のシステム。
前記第１および第２のスイッチの両方は、前記遅延期間の終了後にオフにされる、請求項３に記載のシステム。
入力ノードから出力ノードに結合される負荷に電力を供給するためのシステムであって、
前記入力ノードと前記出力ノードとの間に結合される第１および第２のスイッチと、
前記入力ノードと前記第１のスイッチとの間に接続され、前記第１のスイッチを通って流れる電流を第１の値に制限するように前記第１のスイッチを制御するために構成される第１の電流制限回路と、
前記入力ノードと前記第２のスイッチとの間に接続され、前記第２のスイッチを通って流れる電流を前記第１の値より大きい第２の値に制限するように前記第２のスイッチを制御するために構成される第２の電流制限回路と、
前記第１の電流制限回路から出力され、前記第１のスイッチを通って流れる電流が前記第１の電流制限回路によって制限されていることを示す第１のステータス信号に応答し、前記第２の電流制限回路から出力され、前記第２のスイッチを通って流れる電流が前記第２の電流制限回路によって制限されていることを示す第２のステータス信号に応答する論理回路とを含み、
前記論理回路は、前記第１のステータス信号および前記第２のステータス信号の両方を受けた後に出力信号を生成するよう構成される、システム。
前記第１のスイッチがオンにされるとき、前記第２のスイッチはオフ状態で維持され、前記第２のスイッチは、前記第１のスイッチはオン状態であることを示す信号に応答してオンにされる、請求項１１に記載のシステム。
前記第２のスイッチは、前記第１のスイッチの付近の負荷電流のために低抵抗経路を与えるよう構成される、請求項１２に記載のシステム。
前記第１のスイッチにおける電流を検知するための第１の電流検知要素、および前記第２のスイッチにおける電流を検知するための第２の電流検知要素をさらに含み、前記第１の電流検知要素の感度は、前記第２の電流検知要素の感度より大きい、請求項１１に記載のシステム。
前記第１の電流制限回路は、前記第１の検知要素によって検知された電流に応答し、前記第２の電流制限回路は、前記第２の検知要素によって検知された電流に応答する、請求項１４に記載のシステム。
前記第１の電流制限回路が電流制限モードにおいて前記第１のスイッチを通る電流を制限するよう動作を開始することを示す第１のステータス信号に応答して第１の遅延期間を開始するよう構成される第１のタイマと、
前記第２の電流制限回路が電流制限モードにおいて前記第２のスイッチを通る電流を制限するよう動作を開始することを示す第２のステータス信号に応答して第２の遅延期間を開始するよう構成される第２のタイマとを含むタイマ回路をさらに含む、請求項１１に記載のシステム。
前記タイマ回路は前記第１の遅延期間または前記第２の遅延期間の終了後に障害状態を示すよう構成される、請求項１６に記載のシステム。
前記入力ノードと前記出力ノードとの間に与えられる電力経路がオンにされることを示す経路オン信号を生成するための指示回路をさらに含み、前記指示回路は、前記第２のスイッチがオン状態であるとき、前記第１のスイッチの状態を検出せずに、前記経路オン信号を生成するよう構成される、請求項１１に記載のシステム。
入力ノードから出力ノードに結合される負荷に電力を供給するためのシステムであって、
前記入力ノードと前記出力ノードとの間に結合される第１および第２のスイッチを含み、前記第１のスイッチは、前記第２のスイッチより多くの電力を散逸するよう構成され、前記システムはさらに、
前記入力ノードと前記第１のスイッチとの間に接続され、前記第２のスイッチの出力を制御せずに前記第１のスイッチの出力電流を制限するように前記第１のスイッチを制御する第１の制限回路と、
前記入力ノードと前記第２のスイッチとの間に接続され、前記第２のスイッチの出力電流を制限するように前記第２のスイッチを制御する第２の制限回路と、
前記第１の制限回路から出力され、前記第１のスイッチの出力電流が制限されていることを示す第１のステータス信号に応答し、前記第２の制限回路から出力され、前記第２のスイッチの出力電流が制限されていることを示す第２のステータス信号に応答する論理回路とを含み、
前記論理回路は、前記第１のステータス信号および前記第２のステータス信号の両方を受けた後に出力信号を生成するよう構成される、システム。
前記第１の制限回路は、前記第２のスイッチがオフにされるとき前記第１のスイッチを通って流れる電流を制限するように前記第１のスイッチを制御するために構成される、請求項１９に記載のシステム。
前記第１のスイッチがオンにされるとき、前記第２のスイッチはオフ状態で維持され、前記第２のスイッチは、前記第１のスイッチがオン状態であり、前記第２のスイッチにかかる電圧が閾値レベル未満であるときに、オンにされる、請求項１９に記載のシステム。
前記第２のスイッチは、前記第１のスイッチの付近の負荷電流のために低抵抗経路を与えるよう構成される、請求項１９に記載のシステム。
前記第２のスイッチは、前記第２のスイッチにかかる電圧が閾値レベルを超えるときにオフにされる、請求項１９に記載のシステム。
前記第２のスイッチは、前記第１のスイッチのゲート対ソース電圧が閾値レベルより下に下がるときにオフにされる、請求項１９に記載のシステム。
前記第２のスイッチは、前記第１のスイッチがオフにされるときにオフにされる、請求項１９に記載のシステム。
前記入力ノードと前記出力ノードとの間に与えられる電力経路がオンにされることを示す経路オン信号を生成するための指示回路をさらに含み、前記指示回路は、前記第１のスイッチがオン状態であるとき、前記第２のスイッチの状態を検出せずに、前記経路オン信号を生成するよう構成される、請求項１９に記載のシステム。