JP2006148886A - パワートランジスタの保護 - Google Patents

Abstract

【課題】 少なくとも部分的に誘導性の負荷の電源を制御するトランジスタを保護するための方法を提供する。
【解決手段】 第１の導電端子及び制御端子の間に、一方向導電素子と直列逆接続で挿入される少なくとも１つのブレイクオーバコンポーネントを有するトランジスタを保護するための回路であって、前記ブレイクオーバコンポーネントと直列の抵抗素子と、前記一方向導電素子の前記トランジスタと対向する端子及び該トランジスタの第２の導電端子の間の、制御可能な電流源とを有する。そして前記電流源は、前記トランジスタにおける電流によって制御されるようにしている。
【選択図】 図２

Description

本発明は、負荷供給電流が通過するトランジスタの、過電流に対する保護に関する。

本発明の応用例は、少なくとも部分的に誘導性の負荷を制御するために並列に接続されたトランジスタの保護に関する。より具体的には、誘導負荷の減磁の際にトランジスタを保護するための個々の回路の形成に関する。

図１は、供給電力Ｖｂａｔ（例えば、バッテリの電力）が印加される端子１と、電力を供給される負荷Ｑへ接続される端子２との間に並列に接続されており、負荷Ｑのもう一方の端が例えばグラウンド３に接続される、いくつかのＭＯＳパワートランジスタＭ（Ｍ１．．．Ｍｎ）のアセンブリの従来例を示す。図１の例では、Ｍ１とＭｎとの２つのトランジスタのみが示される。実際には、並列接続されたトランジスタＭの数ｎは、負荷が必要とする電力と各トランジスタが個々に耐えることのできる電流とによって決定される。

Ｍ１からＭｎの全てのトランジスタは、それら各々が、論理及びレベル調整ブロックＢ（Ｂ１からＢｎ）（例えばチャージポンプ、セットアップ回路等）を介して各制御端子（ゲート）Ｇ（Ｇ１からＧｎ）上で受信する同一の信号ＣＴＲＬにより制御される。トランジスタＭの各導電端子（ドレイン及びソース）は、端子１及び２に直接接続される。

各トランジスタＭは、関与するトランジスタの端子１及びゲートＧの間にダイオードＤ（Ｄ１．．．Ｄｎ）及び直列逆接続で挿入されるツェナーダイオードＤＺ（ＤＺ１．．．ＤＺｎ）により形成される保護回路に接続される。

トランジスタＭ１からＭｎが信号ＣＴＲＬによりオンにされるよう制御されている場合、負荷Ｑに電圧Ｖｂａｔが供給される。ダイオードＤＺ１からＤＺｎは逆バイアスされる。ダイオードＤＺは、それらのしきい電圧が供給電圧より大きいため、導電フェーズにおいては機能を持たない。そのため、信号ＣＴＲＬがトランジスタＭをオンにするためにアクティブなときに、制御信号ＣＴＲＬ及び電圧Ｖｂａｔ間の電圧差がそれら（ダイオードＤＺ）をアバランシェにすることはない。

トランジスタＭ１からＭｎが、信号ＣＴＲＬの状態切り換えによりオンになるよう制御される場合、従来では電流分布の問題が、パワートランジスタに生じていた。この問題は、減磁現象により、少なくとも部分的に誘導性の負荷の場合に顕著となる。この減磁により、端子２における電圧が端子３（グラウンド）における電圧より低くなるため、端子１及び２の間の電圧差が大きくなる。減磁電流を除去するために、トランジスタＭ１及びＭｎはこの電流が消えるまでオンになっていなければならない。これが、減磁電圧、つまり、電力供給時の減磁電流の除去において誘導負荷Ｑの両端の電圧を設定するダイオードＤＺ１からＤＺｎの機能である。実際、減磁により端子２の電圧が下げられて、端子１及び２の間の電圧差がダイオードＤＺのしきい電圧を超えるとき、（トランジスタＭのゲート−ソース電圧Ｖｇｓ及び各順方向バイアスされたダイオードＤの電圧低下ＶＤは考慮しない）、これらのダイオードはアバランシェを開始し、対応するトランジスタＭをオンにするためにそれらのゲート及びソース間にプラスの電圧を印加する。

制御信号ＣＴＲＬがアクティブでないときは、減磁電圧Ｖｄｅｍａｇ（負荷Ｑの両端の電圧）が、以下のように各トランジスタＭについて書き込まれる。

Ｖｄｅｍａｇ＝Ｖｂａｔ−（ＶＤＺ＋ＶＤ＋Ｖｇｓ）、
ここで、ＶＤＺは、ツェナーダイオードＤＺのしきい電圧を表す。

ダイオードＤの順方向電圧降下ＶＤは全て（０．６Ｖのオーダの大きさ）固定されており、同じように、異なるＭＯＳトランジスタの電圧Ｖｇｓ及びバッテリー電圧Ｖｂａｔも近似的に固定されている。従って、上記の関係式において、負荷の減磁電圧Ｖｄｅｍａｇを条件付ける単一のパラメータが、ツェナーダイオードＤＺのしきい電圧であることが分かる。

よって、ツェナーダイオードＤＺ１からＤＺｎは、アセンブリ全体について同一の減磁電圧を設定し、全ての分岐に電流を分配するために、全て同一の公称値を有するように選択されている。

図１の回路の問題点は、製造の許容差及び技術的なばらつきにより、トランジスタＭ１からＭｎの保護回路の異なるツェナーダイオードＤＺ１からＤＺｎの各しきい電圧が分岐毎に異なってしまうということである。この問題は、各パワートランジスタＭが、その他のトランジスタとは別の回路でその保護回路及びその論理ブロックと接続され、図１に示されるようなアセンブリで並列に接続される場合特に顕著となる。ブロックＢの存在により、トランジスタＭの全てのゲートの直接配線ができなくなるため、各分岐に１つの保護回路（ダイオードＤＺ及びＤ）を提供しなければならなくなる。

実際、最小のしきい電圧を有するツェナーダイオードＤＺが最初に導通状態になり、よって、減磁電流を除去するために、そのトランジスタにプラスの電圧Ｖｇｓを印加しオンになるようにする。その他のトランジスタＭは、それらに関連する保護ツェナーダイオードＤＺのしきい値がより大きいためまだオンではなく、そのため、全ての電流が単一のトランジスタＭを介して流れる。よって、トランジスタは全ての電流に耐えるように設計されてはいないので、損傷されてしまう。

本発明は、周知の回路の問題点を回避することを目的とする。

本発明は特に、ツェナー保護ダイオードに技術的なばらつきや製造の許容差があったとしても、誘導負荷の減磁の際に、並列に結合されたいくつかのトランジスタの異なる分岐における電流間のバランスを維持することを目的とする。

これら目的の一部又は全てを達成するために、本発明は、第１の導電端子及び制御端子の間に、一方向導電素子と直列逆接続で挿入される少なくとも１つのブレイクオーバコンポーネントを有するトランジスタを保護するための回路を提供し、その回路は、ブレイクオーバコンポーネントと直列の抵抗素子と、一方向導電素子のトランジスタと対向する端子及び該トランジスタの第２の導電端子の間の、制御可能な電流源とを有する。

本発明の実施形態によると、電流源は、トランジスタにおける電流によって制御される。

本発明の実施形態によると、前記トランジスタの第２の導電端子は、少なくとも部分的に誘導性の負荷に接続されるためのものであり、電流源は、ブレイクオーバコンポーネントにより設定される減磁電圧を低下させるための回路に属する。

本発明の実施形態によると、トランジスタにおける電流がしきい値より大きくなると前記減磁電圧が下げられる。

本発明の実施形態によると、ブレークオーバコンポーネントはツェナーダイオードである。

本発明の実施形態によると、トランジスタはＭＯＳトランジスタである。

本発明はまた、供給電圧が印加される第１の端子及び負荷の第１の端子（２）の間に接続されるいくつかのトランジスタを負荷（Ｑ）に提供するための回路であって、各トランジスタは保護回路と関連する。

本発明の実施形態によると、負荷は少なくとも部分的に誘導性である。

本発明はまた、前記少なくとも部分的に誘導性の負荷を提供するために制御トランジスタを保護する方法であって、その方法は、トランジスタの導電端子及び制御端子の間に接続されるブレイクオーバコンポーネントにより設定される減磁電圧について負荷の減磁電圧を低下させることを含む。

本発明の前述及びその他の目的、特徴、効果は、以下の限定しない具体的な実施形態において、添付図面に関連して詳述される。

異なる図面において、同一の要素は同一の符号により示される。明確にするために、本発明を理解するために必要な要素のみが示され、以下詳述される。具体的には、本発明は並列のトランジスタにより従来どおり制御される負荷と互換性があるため、いくつかの並列のパワートランジスタにより供給される負荷の構造は示されていない。更に、これらパワートランジスタの制御信号の生成は示されておらず、従来のシステムと互換性がある。

本発明は、ＭＯＳパワートランジスタへの応用例に関連して、以下に詳述される。しかし、本発明は、より一般的に、例えばバイポーラトランジスタ等、あらゆる性質のトランジスタに応用されることができる。

図２は、本発明によるＭＯＳパワートランジスタ保護回路の実施形態をブロック図で概略的及び部分的に示す。

前述のように、いくつかの（ｎ個の）ＭＯＳパワートランジスタＭ１からＭｎは、供給電圧Ｖｂａｔ（例えばバッテリのＤＣ電圧）が印加される端子１と、負荷Ｑの端子の第１導電端子に接続され、もう一方の端が例えばグラウンド３に接続される、端子２との間で並列接続される。

示される実施形態によると、各トランジスタＭの制御電極（ゲート）は、抵抗Ｒ（Ｒ１からＲｎ）及びダイオードＤ（Ｄ１からＤｎ）とツェナーダイオード（ＤＺ１からＤＺｎ）の直列結合により端子１に接続される。各ダイオードＤＺのカソードが端子１に直接接続される一方で、各ダイオードＤのカソードはそれが関連するトランジスタＭのゲートＧ（Ｇ１からＧｎ）と直接接続される。各ゲートＧは従来のブロックＢ（Ｂ１からＢｎ）を介して制御信号ＣＴＲＬを受信する。他の選択肢として、抵抗ＲはダイオードＤＺのカソード及び端子１の間に挿入される。

抵抗Ｒは、ダイオードＤＺ及びダイオードＤの各アノード間に挿入される。抵抗Ｒの機能は、ツェナーダイオードＤＺのしきい電圧を架空的に高めることにより、トランジスタＭのソース電圧、つまり負荷の減磁電圧を低下させることである。

ダイオードＤのアノードは、制御可能な電流源１０により端子２に更に接続される。各ステージの電流源１０は、そのステージと関連する回路１１により個別に制御され、例示されるように、回路１１は、各トランジスタのソースＳ（Ｓ１からＳｎ）と端子２とを接続する抵抗ＲＳ（ＲＳ１からＲＳｎ）により（関連するトランジスタＭにおける）主分岐の電流を計測する。

従来の実施形態のように、用いられる異なるツェナーダイオードは、同一の公称しきい電圧を有するよう設定されているが、技術的なばらつき及び／又は製造の許容差によりダイオード毎に実際のしきい電圧が異なることもある。

しかし、ここで、（最小の実際のしきい電圧を有する）第１のツェナーダイオードがアバランシェを開始し、それに関連するトランジスタＭをオンにすると、このトランジスタを流れる電流が、回路１１を介して対応する電流源１０を開始させる。実際には、回路１１は、例えばトランジスタＭが耐えることのできる最大電流により選択されるしきい値について電流源１０をトリガする。（抵抗ＲＳにより計測される）トランジスタＭの電流が高いほど、電流源１０の電流が高くなる。

電流源１０による供給電圧からノード２への電流の分散は、減磁電圧、つまり端子２の電圧を関数的に低下させる。ここで、端子２の電圧を低下させることにより、より高い対応ツェナーダイオードのしきい電圧を有する他の分岐の開始が加速される。よって、単一の分岐が全ての減磁電流を耐えねばならないということが回避される。

第１の段階では、最初に導通状態になるトランジスタＭの電流が最大であること、つまり、それは、減磁電流全てを吸収することが分かる。この段階において、ツェナーダイオードＤＺの電流は、このダイオードが、そのしきい電圧に基づいて提供される公称電流に対応する。しかし、この第１の段階は続かない。電流源１０による電流の分散の作用によるノード２での電流の低下のため他の分岐がオンとなり、そのことにより、全ての分岐が第２の段階に置かれる。第２の段階では、ツェナーダイオードの電流が公称値に対応し、また、電流が分岐されてトランジスタＭにバランスよく分配される。

他の選択肢として、トランジスタＭを流れる電流ではなくトランジスタＭの温度が計測されてもよい。

図３は、本発明の実施形態によるパワートランジスタ（ここではＭＯＳトランジスタＳＭ）を含む集積回路２０及び保護回路の詳細な例を示す。例えば、集積回路２０は、制御信号ＣＴＲＬを受信するためのブロックＢの入力に接続される制御端子２３を有し、且つ、いくつかの集積回路２０を関連させる並列のアセンブリの端子１及び２にそれぞれ接続されるための２つの導電端子２１及び２２を有するトリポール（tripole）である。

図３の例において、ダイオードＤ（図２）の機能は、ダイオードＤＺのアノードに接続される導電端子を有し、且つ、もう一方の導電端子がトランジスタＳＭのゲートＧに接続される補助トランジスタＭ’（例えばＭＯＳ）により保証される。この例における抵抗Ｒは、ダイオードＤＺとトランジスタＭ’のゲートとの間の抵抗Ｒ’により置換され（よってダイオードＤＺとはまだ直列のままであり）、トランジスタＭ’を保護する機能を有する補助ツェナーダイオードＡＤＺと並列である。ダイオードＡＤＺのしきい電圧は、ダイオードＤＺのしきい電圧より小さい。例えば、３０ボルトの大きさのダイオードＤＺについては、数ボルトの大きさのダイオードＡＤＺで十分である。

図３の実施形態において、トランジスタＭ（図２）と直列の検出抵抗を用いることを避けるために、トランジスタＳＭを通過する電流のイメージを提供する補助端子２５を有する電流計測トランジスタＳＭ（「センスＦＥＴ」）が用いられる。機能的に、そのようなトランジスタを用いると、端子２１とブロック１１（図２）の計測入力（端子Ｓ）との間に、そのゲートを主トランジスタのゲートに接続した更なるトランジスタ（補助端子２５により表される）を接続することが必要になる。

端子２５は、計測抵抗ＲＳの第１の端子に接続され、計測抵抗ＲＳのもう一方の端子は主端子２２と接続される。抵抗ＲＳの第１の端子は、カレントミラーの第１のトランジスタ２６（例えばＭＯＳ）に更に接続され、トランジスタ２６のもう一方の導電端子は一定の電流Ｉ０を受ける。この電流は、詳述される必要の無い従来の外部の電流源からもたらされる。トランジスタ２６は、その制御端子（ゲート）を、もう１つのトランジスタ２７（例えばＭＯＳ）のそれ（制御端子）と、電流Ｉ０を受けるその導電端子とに接続させる。トランジスタ２７の２つの導電端子は、それぞれ、トランジスタＭ’のゲート及び端子２２にそれぞれ接続される。トランジスタ２６、２７により形成されるカレントミラーの機能は、抵抗ＲＳにより計測された電流から抵抗ＲＳ’により分散された電流を適合させる、制御可能な電流源を形成することである。

アセンブリが、２つ以上の並列の分岐を有するとき、第１の分岐が導通状態になれば、他の分岐が必ずしも同時に導通状態になる必要はない。それらの各導通時間は、それらの各ツェナーダイオードのしきい値によって決定される。しかし、分岐の１つの検出回路がこの分岐の主トランジスタにおいて、その許容されるしきい値（図２に示される回路１１又は図３に示される回路１１のカレントミラー２６、２７の構造により設定される）より大きい電流を検出する以上、それは端子２の電圧を低下させもう１つの分岐を開始しようとする。

本発明の利点は、並列に接続されたトランジスタの保護回路のツェナーダイオードのしきい電圧間に生じ得る差を補償することである。

本発明のもう１つの利点は、異なる並列回路が、他の（回路の）構造に自動的に適合するということである。その際、パワートランジスタに接続される各保護回路は、他の分岐と独立して形成されることが注目される。例えば、異なる分岐のトランジスタ毎の大きさが異なれば、それらの保護回路の各開始しきい値も異なる。しかし、保護回路のツェナーダイオードの公称しきい電圧は、全て同じ値を有するように選択されることが好ましい。

もちろん、本発明は、当業者が容易に思いつくことができる様々な改変、変更、改良があるであろう。具体的には、異なる構成要素の大きさはその応用によって決定され、上記提供された機能的な指示に基づいて当業者の技術範囲内である。更に、他の回路でも、その他の分岐のツェナーダイオードがトリガされる点まで減磁電圧のレベルを下げる機能を果たすことができるので、図３に示される電流源以外の電流源でもよい。更に、本発明はＭＯＳトランジスタへの応用に関連して詳述されているが、より一般的に、どんな種類のトランジスタ（特にバイポーラ）にでも応用されることができ、それらを電流制御に変える（バイポーラの場合）ための電圧制御の適合は、当業者の技術範囲内である。

そのような改変、変更、及び改良は、本開示の一部であり、本発明の精神及び範囲内である。よって、上述の説明は例であって限定するものではない。本発明は、請求項及びその均等物によってのみ規定される。

従来の技術及び解決すべき問題を示す図である。 本発明によるパワートランジスタを保護するための回路の実施形態を概略的に示すブロック図である。 本発明によるパワートランジスタ及びその保護回路の詳細な実施形態を示す図である。

符号の説明

１、２、２１、２２ 導電端子
３ グラウンド
１０、２７ 電流源
２０ 集積回路
２３ 制御端子
２５ 補助端子
１１、２６ 回路

Claims (9)

1. 第１の導電端子（１；２１）及び制御端子（Ｇ）の間に、一方向導電素子（Ｄ１、Ｄｎ；Ｍ’）と直列逆接続で挿入される少なくとも１つのブレイクオーバコンポーネント（ＤＺ１、ＤＺｎ；ＤＺ）を有するトランジスタ（Ｍ１、Ｍｎ；ＳＭ）を保護するための回路であって、
   前記ブレイクオーバコンポーネントと直列の抵抗素子（Ｒ１、Ｒｎ；Ｒ’）と、
   前記一方向導電素子の前記トランジスタと対向する端子及び該トランジスタの第２の導電端子の間の、制御可能な電流源と
   を有することを特徴とする回路。
2. 前記電流源（１０；２７）は、前記トランジスタ（Ｍ１、Ｍｎ；ＳＭ）における電流によって制御されることを特徴とする請求項１に記載の回路。
3. 前記トランジスタ（Ｍ１、Ｍｎ；ＳＭ）の第２の導電端子（２；２１）は、少なくとも部分的に誘導性の負荷（Ｑ）に接続されるためのものであり、前記電流源（１０；２７）は、前記ブレイクオーバコンポーネントにより設定される減磁電圧を低下させるための回路（１０、１１；２６、２７）に属することを特徴とする請求項１に記載の回路。
4. 前記トランジスタ（Ｍ１、Ｍｎ）における電流がしきい値より大きくなると前記減磁電圧が下げられることを特徴とする請求項１に記載の回路。
5. 前記ブレイクオーバコンポーネントはツェナーダイオード（ＤＺ１、ＤＺｎ；ＤＺ）であることを特徴とする請求項１に記載の回路。
6. 前記第１のトランジスタ（Ｍ１、Ｍｎ；ＳＭ）はＭＯＳトランジスタであることを特徴とする請求項１に記載の回路。
7. 供給電圧（Ｖｂａｔ）が印加される第１の端子（１）及び前記負荷の第１の端子（２）の間に接続されるいくつかのトランジスタ（Ｍ１，Ｍｎ）を負荷（Ｑ）に提供するための回路であって、
   各トランジスタが請求項１に記載の前記保護回路と関連することを特徴とする回路。
8. 前記少なくとも部分的に誘導性の負荷（Ｑ）を提供することを特徴とする請求項７に記載の回路。
9. 前記少なくとも部分的に誘導性の負荷（Ｑ）を提供するために制御トランジスタ（Ｍ１、Ｍｎ；ＳＭ）を保護する方法であって、
   前記トランジスタの導電端子（１、２１）及び制御端子（Ｇ１、Ｇｎ；Ｇ）の間に接続される前記ブレイクオーバコンポーネント（ＤＺ１、ＤＺｎ；ＤＺ）により設定される減磁電圧について負荷の減磁電圧を低下させることを含むことを特徴とする回路。
   

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