JP5477407B2 - ゲート駆動回路 - Google Patents

Description

本発明は、トランジスタのゲート駆動回路に関する。

ブリッジ回路を構成する上アームトランジスタと下アームトランジスタの何れ一方が短絡故障した場合において、故障していない他方のトランジスタがオンすると、これらトランジスタに短絡電流が流れて二次的な故障が生じる虞がある。これは、負荷接続用の出力端子が電源線に短絡した場合、負荷であるモータの巻線が短絡故障した場合などにおいても同様である。

そこで、トランジスタがＩＧＢＴの場合、オン指令が与えられると、しきい値電圧を僅かに超えるゲート電圧を印加して活性領域でオン動作させ、その時の検出電流に基づいて短絡故障の有無を検出する技術がある。そして、短絡故障がないと判定した後、十分に高いゲート電圧を印加して飽和領域でオン動作させる（特許文献１参照）。

特開２００９−７１９５６号公報

上記構成において、ゲート電圧が高過ぎてＩＧＢＴのゲート耐圧ＶGESを超えると、ＩＧＢＴの故障や寿命の低下が生じる。従来のゲート駆動回路では、主にサージによる過渡的なゲート電圧の上昇に対してはツェナーダイオード等により保護し、電源電圧の変動による定常的なゲート電圧の上昇に対しては安定化電源を設けることにより保護していた。上述した短絡保護を行う回路とゲート保護を行う回路は何れもゲート電圧に制限を加える回路であるが、保護の性質が全く異なるため、これまで統合した回路は存在しなかった。これに対し、本願発明者らは、従来構成における回路規模の増大、短絡保護とゲート保護で用いる保護レベル相互の相対精度の悪化などの課題を見出した。

本発明は上記事情に鑑みてなされたもので、その目的は、単一のゲート電圧制限回路を用いて短絡保護とゲート保護を可能にするゲート駆動回路を提供することにある。

請求項１に記載したゲート駆動回路は、ゲート制御回路とゲート電圧制限回路とを備えている。ゲート制御回路は、オン指令が入力されると電源線からトランジスタのゲート端子に至るゲート電圧供給経路を導通させ、オフ指令が入力されると当該ゲート電圧供給経路を遮断するように動作する。ゲート電圧制限回路は、オン指令が入力されると、少なくともトランジスタに故障判定基準値を超える電流が流れるか否かの判定が終了するまでの期間（以下、第１期間と称す）、トランジスタのゲート電圧を、トランジスタへの印加電圧にかかわらずトランジスタに流れる電流が最大許容電流以下になるように決められた第１電圧以下に制限する。その後（以下、第２期間と称す）、トランジスタのゲート電圧を、トランジスタのゲート耐圧以下に定められた第２電圧以下に制限する。

この構成によれば、本トランジスタとともにブリッジ回路を構成する他のトランジスタ、負荷接続用の出力端子、負荷などに短絡故障が生じた場合、トランジスタに流れる電流を最大許容電流以下に制限しながら短絡故障の有無を判定することができる（短絡保護）。また、トランジスタのゲート電圧をゲート耐圧以下に制限できる（ゲート保護）。ここで、第１電圧は当然にゲート耐圧以下の電圧であるため、上記短絡保護動作とゲート保護動作を同時に機能させる必要性はない。この点に着目して、本手段では、ゲート電圧に制限を加える２つの保護機能を単一の電圧制限回路を用いて実行可能とした。その結果、回路規模を縮小でき、保護機能に必要な部品の一体化により信頼性の向上を図れる。また、短絡保護とゲート保護で用いる保護レベル相互の相対精度が高まることにより、保護動作相互間の協調動作が容易になるという効果が得られる。

請求項２に記載した手段によれば、電源線の電圧がトランジスタのゲート耐圧に応じて設定された監視レベル以上に上昇している時にゲート保護信号を出力する電源電圧監視回路を備えている。ゲート電圧制限回路は、トランジスタのゲート電圧の制限値を第１電圧以下に制限する期間が終了した後、ゲート保護信号が出力されている時にトランジスタのゲート電圧を第２電圧以下に制限し、ゲート保護信号が出力されていない時にトランジスタのゲート電圧を制限しない。

ゲート電圧を制限している期間は、ゲート電圧制限回路に電流が流れる。上記構成によれば、第２期間のうちゲートを保護することが必要な期間に限りゲート電圧を制限するので、ゲート駆動回路の消費電流を低減することができる。また、ゲート駆動回路が自らゲート保護動作の実行と停止を行うので、外部からの制御信号が不要になる。

請求項３に記載した手段によれば、トランジスタの温度を検出する温度検出手段を備えている。電源電圧監視回路は、検出温度に応じて監視レベルを変更することができる。これにより、トランジスタの静特性の温度変化、ゲート酸化膜の温度による劣化特性などに基づいて、トランジスタで生じる損失やゲート酸化膜の劣化を低減しながら適切にゲートを保護することができる。

請求項４に記載した手段によれば、トランジスタの温度を検出する温度検出手段を備えている。この温度検出手段は、トランジスタの温度を検出する他の温度検出手段と兼用でもよい。ゲート電圧制限回路は、検出温度に応じて第１電圧および／または第２電圧の各レベルを変更することができる。これにより、トランジスタの静特性の温度変化、ゲート酸化膜の温度による劣化特性などに基づいて、トランジスタに流れる電流が最大許容電流以下になるように制御でき、トランジスタで生じる損失やゲート酸化膜の劣化を低減することができる。

請求項５に記載した手段によれば、ゲート電圧制限回路によりトランジスタのゲート電圧が第２電圧に等しく制限されている期間のうち少なくとも一部の期間において、ゲート電圧供給経路に流れる電流を電流制限値以下に制限する電流制限回路を備えている。ゲート電圧が第２電圧に等しく制限されている期間では、既にゲート容量の充電が完了しているので、ゲート電圧供給経路には電源電圧変動に備えるだけの電流を流せばよい。本手段によれば、ゲート駆動回路の消費電流を低減することができる。

請求項６に記載した手段によれば、電流制限回路は、電源線の電圧が高いほどゲート電圧供給経路に流れる電流が小さくなるように制限する。電流制限回路は、電源線とトランジスタのゲート端子との間に介在し、電源線の電圧が高いほど負担電圧が増加する。本手段によれば、電源線の電圧が高くなっても電流制限回路の消費電力の増加を抑えることができる。

請求項７に記載した手段によれば、電流制限回路は、トランジスタのゲート電圧の制限値を第１電圧から第２電圧に変更した時点からゲート電圧が第２電圧に達するまでの期間においてもゲート電圧供給経路に流れる電流を制限する。この期間における電流制限値は、トランジスタのゲート電圧が第２電圧に等しく制限されている期間における電流制限値よりも大きく設定されている。これにより、ゲート電圧が第２電圧に達するまでのゲート容量の充電速度すなわちゲート電圧の立ち上がり時間を短縮できるとともに、ゲート電圧が立ち上がった後の消費電流を低減することができる。

請求項８に記載した手段によれば、電流制限回路は、トランジスタのゲート電圧の制限値を第１電圧から第２電圧に変更した時点からゲート電圧が第２電圧に達するまでの期間において、ゲート電圧供給経路に流れる電流を制限しない。これにより、ゲート電圧が第２電圧に達するまでのゲート容量の充電速度すなわちゲート電圧の立ち上がり時間を一層短縮できる。

本発明の第１の実施形態を示すゲート駆動回路の構成図 インバータ装置の構成図 各信号の状態とゲート電圧の波形とを対応させて示す図 本発明の第２の実施形態を示す図１相当図 本発明の第３の実施形態を示す図１相当図 本発明の第４の実施形態を示す図１相当図 本発明の第５の実施形態を示す図１相当図 本発明の第６の実施形態を示す図１相当図 各信号の状態およびゲート電圧と電流制限値の波形を対応させて示す図

各実施形態において実質的に同一部分には同一符号を付して説明を省略する。
（第１の実施形態）
第１の実施形態について図１ないし図３を参照しながら説明する。図２に示すインバータ装置１は、車載バッテリから電源線２、３を介してバッテリ電圧ＶBATTの供給を受け、マイコン（図示せず）からフォトカプラを介して与えられるＰＷＭ制御信号Ｄup、Ｄvp、Ｄwp、Ｄun、Ｄvn、Ｄwnに従ってブラシレスＤＣモータ４に交流電圧を出力する。

電源線２、３間には、上アームのＩＧＢＴ５up、５vp、５wpと下アームのＩＧＢＴ５un、５vn、５wnが三相ブリッジ接続されており、各ＩＧＢＴには還流用ダイオードが並列に接続されている。これらのＩＧＢＴ５up〜５wnは、それぞれ電流センス用のＩＧＢＴを含んで個別のモジュールとして構成されており、それぞれ個別のＩＣとして構成されたゲート駆動回路６up〜６wnにより駆動される。

上アームのゲート駆動回路６up、６vp、６wpには、それぞれ出力ノードｎｕ、ｎｖ、ｎｗを基準電位とする電源線７ｕ、７ｖ、７ｗを介して電源電圧ＶDu、ＶDv、ＶDwが供給されている。また、下アームのゲート駆動回路６un、６vn、６wnには、グランドを基準電位とする電源線７により電源電圧ＶＤが供給されている。ゲート駆動回路６up〜６wnは同一構成であるので、これを一般化してゲート駆動回路６とし、同様にＩＧＢＴ５up〜５wnをＩＧＢＴ５とし、制御信号Ｄup〜Ｄwnを制御信号Ｄとして以下に詳述する。

図１に示すゲート駆動回路６は、ゲート制御回路として動作するＭＯＳトランジスタ８、９、ゲート電圧制限回路１０および電流制限回路１１を備えている。ＩＣの端子６ａは制御信号Ｄの入力端子であり、端子６ｂはゲート電圧ＶＧの出力端子である。フォトカプラを介してレベルシフトされた制御信号Ｄが電源電圧ＶＤに等しい時（Ｈレベルの時）はオフ指令であって、制御信号Ｄが基準電位に等しい時（Ｌレベルの時）はオン指令である。

ゲート電圧制限回路１０は、ゲート電圧ＶＧを第１電圧Ｖ１以下に制限するゲート電圧制限回路１０ａと、ゲート電圧ＶＧを第２電圧Ｖ２以下に制限するゲート電圧制限回路１０ｂとから構成されている。ゲート電圧制限回路１０ａ、１０ｂは、後述するように同時に動作することはなく、ＩＧＢＴ５のターンオン駆動時において互いに協調したタイミングで動作することができる。

ゲート電圧制限回路１０ａは、第１電圧Ｖ１を生成する基準電圧生成回路１２ａ、第１電圧Ｖ１とゲート電圧ＶＧとを入力するオペアンプ１３ａ、端子６ｂとグランドとの間に接続されたＭＯＳトランジスタ１４ａ、およびＭＯＳトランジスタ１４ａのゲートとグランドとの間に接続されたスイッチ１５ａを備えている。同様に、ゲート電圧制限回路１０ｂは、第２電圧Ｖ２を生成する基準電圧生成回路１２ｂ、第２電圧Ｖ２とゲート電圧ＶＧとを入力するオペアンプ１３ｂ、端子６ｂとグランドとの間に接続されたＭＯＳトランジスタ１４ｂ、およびＭＯＳトランジスタ１４ｂのゲートとグランドとの間に接続されたスイッチ１５ｂを備えている。

ここで、基準電圧生成回路１２ａ、１２ｂは、共通に設けられたバンドギャップ回路と、バンドギャップ電圧を増幅または分圧する増幅回路または抵抗分圧回路により構成されている。スイッチ１５ａ、１５ｂは、それぞれクランプ信号Ｓc1、Ｓc2がＬレベルの時にオンし、Ｈレベルの時にオフする。従って、クランプ信号Ｓc1、Ｓc2がＬレベルの時には、ゲート電圧制限回路１０ａ、１０ｂは動作を停止する。

電流制限回路１１は、電源線７から端子６ｂに至るゲート電圧供給経路１６に流れる電流を制限する。ゲート電圧供給経路１６には、抵抗１７とＰチャネル型のＭＯＳトランジスタ１８が直列に接続されている。抵抗１７は、電流制限値を変更可能なようにＩＣに外付けされている。

電源線７とグランドとの間には、抵抗１９と電流出力回路２０が直列に接続されている。電流出力回路２０は、その電流値を２段階に変更可能なように、並列接続された２つの定電流回路２１ａ、２１ｂと、定電流回路２１ｂに直列接続されたスイッチ２２を備えている。スイッチ２２は、電流制御信号ＳａがＨレベルの時にオンし、Ｌレベルの時にオフする。オペアンプ２３は、抵抗１７と抵抗１９の各低電位側端子の電圧を入力し、差動増幅した電圧をＭＯＳトランジスタ１８のゲートに出力する。

電源線７とＭＯＳトランジスタ１８のゲートとの間にはＰチャネル型のＭＯＳトランジスタ８が接続されている。ＭＯＳトランジスタ８のゲートには、制御信号Ｄをインバータ２４で反転した信号が与えられている。また、端子６ｂとグランドとの間には抵抗２５とＮチャネル型のＭＯＳトランジスタ９が直列に接続されている。ＭＯＳトランジスタ９のゲートには制御信号Ｄが与えられている。

次に、図３を参照しながら本実施形態の作用について説明する。図３は、制御信号Ｄ、クランプ信号Ｓc1、Ｓc2および電流制御信号Ｓａの各状態並びにゲート電圧ＶＧの波形を示している。ゲート電圧波形において、実線はゲート電圧ＶＧ、一点鎖線はゲート電圧ＶＧの制限電圧（第１電圧Ｖ１、第２電圧Ｖ２）、二点鎖線はＩＧＢＴ５のゲート耐圧ＶGESを表している。

制御信号ＤがＨレベル（オフ指令）からＬレベル（オン指令）になると、ＭＯＳトランジスタ８、９がオフしてゲート容量が定電流で充電され、ＩＧＢＴ５がターンオンする。制御信号ＤがＬレベルからＨレベルになると、ＭＯＳトランジスタ８、９がオンしてＩＧＢＴ５がターンオフする。ターンオン時にはミラー期間が存在する。

ゲート駆動回路６がＩＧＢＴ５をオン駆動するとき、ゲート電圧制限回路１０は、第１期間（時刻ｔ１からｔ３）と第２期間（時刻ｔ３以降）のそれぞれにおいてゲート電圧ＶＧを制限する。ゲート駆動回路６は、第１期間ではクランプ信号Ｓc1をＨレベル、クランプ信号Ｓc2をＬレベルにしてゲート電圧制限回路１０ａを動作させる。第２期間ではクランプ信号Ｓc1をＬレベルにし、電源電圧ＶＤがゲート耐圧ＶGESを超える場合または電源電圧ＶＤがゲート耐圧ＶGESに対し余裕がない場合に、ゲート保護信号としてのクランプ信号Ｓc2をＨレベルにしてゲート電圧制限回路１０ｂを動作させる。

オン駆動開始直後の第１期間は、本ＩＧＢＴ５（例えばＩＧＢＴ５un）とともにブリッジ回路を構成する他方アームのＩＧＢＴ５（例えばＩＧＢＴ５up）、出力ノードｎｘ（ｘ：ｕ、ｖ、ｗ）、ブラシレスＤＣモータ４の巻線などに短絡故障が生じた場合、ＩＧＢＴ５に流れる電流を当該素子の最大許容電流以下に制限しながら（短絡保護）短絡故障の有無を判定するのに必要な期間である。最大許容電流は、ＩＧＢＴ５に固有の電流であり、故障が生じることなくＩＧＢＴ５に流し得る最大電流である。

基準電圧生成回路１２ａが生成する第１電圧Ｖ１は、ＩＧＢＴ５のゲート電圧ＶＧとして用いた場合、コレクタ・エミッタ間電圧にかかわらずコレクタ電流が最大許容電流以下に制限されるように決められた電圧である。第１電圧Ｖ１は、ＩＧＢＴ５のゲート耐圧ＶGESよりも低いことは勿論である。ゲート電圧ＶＧが第１電圧Ｖ１以上になると、オペアンプ１３ａとＭＯＳトランジスタ１４ａによる定電圧作用により、ゲート電圧ＶＧが第１電圧Ｖ１にクランプされる（時刻ｔ２からｔ３の期間）。

図示しないが、ゲート駆動回路６は短絡故障判定回路を備えている。この短絡故障判定回路は、第１期間においてＩＧＢＴ５に流れるコレクタ電流が故障判定基準値を超えるか否かの判定を行う。故障判定基準値は、上述した短絡故障が生じていないときにＩＧＢＴ５に流れる最大電流よりも大きく、短絡故障が生じているときにＩＧＢＴ５に流れる電流（最大許容電流以下）よりも小さい電流の範囲内の値に設定されている。第１期間の幅は、この短絡故障判定に要する時間よりも長い一定時間に設定されている。短絡故障判定回路は、コレクタ電流が故障判定基準値を超えていると判定すると、第１期間が終了した時にＭＯＳトランジスタ８、９をオンしてＩＧＢＴ５をオフ駆動する。

電流制限回路１１は、オペアンプ２３とＭＯＳトランジスタ１８との定電流作用により、オン駆動時にゲート電圧供給経路１６に流れる電流Ｉｏを制限する。定電流回路２１ａ、２１ｂ、抵抗１９に流れる電流をＩａ、Ｉｂ、Ｉｒとし、抵抗１７、１９の抵抗値をＲ１、Ｒ２とすれば、電流Ｉｏの制限値ＩLMTは（１）式のようになる。
ＩLMT＝（Ｒ２／Ｒ１）×Ｉｒ …（１）

第１期間において、ゲート電圧ＶＧが第１電圧Ｖ１に達するまでの期間（時刻ｔ１〜ｔ２）では、電流制御信号ＳａがＨレベルになってスイッチ２２がオンする。これによりＩｒ＝Ｉａ＋Ｉｂとなって制限値ＩLMTが増えるので、ゲート容量の充電速度が速くなりミラー期間ひいては第１期間を短縮できる。ゲート電圧ＶＧが第１電圧Ｖ１に達した後の期間（時刻ｔ２〜ｔ３）では、電流制御信号ＳａがＬレベルになってスイッチ２２がオフする。これによりＩｒ＝Ｉａとなって制限値ＩLMTが減少するので、電源線７からＭＯＳトランジスタ１８、１４ａを通して無駄に捨てられる駆動電流が減少する。

第２期間は、第１期間が終了し且つ短絡故障がないと判定された場合に開始される。この第２期間では、損失を低減するため、ＩＧＢＴ５を飽和領域でオンさせるのに十分なゲート電圧ＶＧを必要とする。しかし、ＩＧＢＴ５にゲート耐圧ＶGESを超えるゲート電圧ＶＧを印加すると故障の原因となる。そこで、電源電圧ＶＤがゲート耐圧ＶGESを超える虞がある場合、ゲート電圧制限回路１０ｂを動作させる。この場合、基準電圧生成回路１２ｂが生成する第２電圧Ｖ２は、ゲート耐圧ＶGES以下であって、飽和オンさせるのに十分な電圧である（Ｖ１＜Ｖ２≦ＶGES）。実際にはマージンを確保するため、第２電圧Ｖ２はゲート耐圧ＶGESよりも若干低く設定することが好ましい。

ゲート電圧ＶＧが第２電圧Ｖ２以上になると、オペアンプ１３ｂとＭＯＳトランジスタ１４ｂによる定電圧作用により、ゲート電圧ＶＧが第２電圧Ｖ２にクランプされる（時刻ｔ４以降）。図３のゲート電圧波形に示す時刻ｔ４以降の破線は、電源電圧ＶＤがゲート耐圧ＶGESよりも高い場合において、ゲート保護動作を行わない場合のゲート電圧ＶＧを示している。

この第２期間において、ゲート電圧ＶＧが第２電圧Ｖ２に達するまでの期間（時刻ｔ３〜ｔ４）では、電流制御信号ＳａがＨレベルになってスイッチ２２がオンする。これによりＩｒ＝Ｉａ＋Ｉｂとなって制限値ＩLMTが増えるので、ゲート電圧ＶＧがＶ１からＶ２に立ち上がる時間を短縮することができる。ゲート電圧ＶＧが第２電圧Ｖ２に達した後の期間（時刻ｔ４〜）では、電流制御信号ＳａがＬレベルになってスイッチ２２がオフする。これによりＩｒ＝Ｉａとなって制限値ＩLMTが減少するので、電源線７からＭＯＳトランジスタ１８、１４ｂを通して無駄に捨てられる駆動電流が減少する。

以上説明したように、本実施形態のゲート駆動回路６は、オン指令が入力されるとゲート電圧ＶＧを第１電圧Ｖ１に制限してＩＧＢＴ５を活性領域で動作させ、コレクタ電流を最大許容電流以下に抑えながら短絡故障判定を行う。これにより、インバータ装置１の構成要素に短絡故障が生じていても、過大な短絡電流による二次的故障を防止することができる（短絡保護）。

ゲート駆動回路６は、短絡故障判定の後、ゲート電圧ＶＧの制限値を、第１電圧Ｖ１からゲート耐圧ＶGES以下に設定された第２電圧Ｖ２に変更する。これにより、電源電圧ＶＤがゲート耐圧ＶGES以上に上昇し或いは電源電圧ＶＤにサージ電圧が重畳しても、ＩＧＢＴ５のゲート故障や寿命の低下を防ぐことができる（ゲート保護）。第２電圧Ｖ２は、ＩＧＢＴ５を飽和オンさせるのに十分な電圧に設定されているので、オン期間の損失も低減できる。

第１電圧Ｖ１は当然にゲート耐圧ＶGES以下の電圧であるため、短絡保護とゲート保護を同時に動作させる必要性はない。この点に着目し、ゲート電圧制限回路１０は、本来の短絡保護動作に加えゲート保護動作も兼ねる構成を備えている。この構成により、回路規模を縮小でき、故障に対する信頼性が高まり、保護動作相互間の協調動作が容易になる。

すなわち、単一のゲート電圧制限回路１０を用いることにより、例えばクランプ信号Ｓc1、Ｓc2の変化に対する回路遅延を等しくでき、短絡保護とゲート保護とが途切れることなく連続して動作可能となる。その結果、過大な電圧から確実にゲートを保護できる。また、電圧Ｖ１、Ｖ２を共通のバンドギャップ電圧に基づいて生成したり、オペアンプ１３ａと１３ｂの各構成素子およびＭＯＳトランジスタ１４ａと１４ｂをそれぞれ対称的なレイアウトとすることにより、短絡保護で用いる保護レベルである電圧Ｖ１とゲート保護で用いる保護レベルである電圧Ｖ２との相対精度が高まり、素子のばらつきや温度の変化に起因する電圧Ｖ１、Ｖ２相互間のずれも生じにくくなる。

ゲート駆動回路６は、第１期間、第２期間において、ゲート電圧ＶＧがそれぞれ第１電圧Ｖ１、第２電圧Ｖ２にクランプされる前の電流制限値を大きく設定し、クランプされた後の電流制限値を小さく設定している。これにより、ＩＧＢＴ５のターンオン時間を短縮できるとともに、ＩＧＢＴ５のゲート駆動に係る電力損失および発熱を低減することができる。

（第２の実施形態）
図４に示すゲート駆動回路３１のゲート電圧制限回路３２は、基準電圧生成回路１２ａ、１２ｂを除き、図１に示したゲート電圧制限回路１０ａ、１０ｂを共通化した構成を備えている。すなわち、ゲート電圧制限回路３２は、基準電圧生成回路１２ａ、１２ｂ、オペアンプ１３、ＭＯＳトランジスタ１４およびスイッチ１５、３３から構成されている。クランプ信号Ｓc3はスイッチ１５をオンオフ制御し、クランプ信号Ｓc4はスイッチ３３の切り替えを制御する。

ゲート駆動回路３１は、第１期間ではクランプ信号Ｓc4により第１電圧Ｖ１を選択し、クランプ信号Ｓc3をＨレベルにしてスイッチ１５をオフすることによりゲート電圧制限回路３２を動作させる。第２期間では、電源電圧ＶＤがゲート耐圧ＶGESを超える場合または電源電圧ＶＤがゲート耐圧ＶGESに対し余裕がない場合に、クランプ信号Ｓc4により第２電圧Ｖ２を選択し、クランプ信号Ｓc3をＨレベルにしてゲート電圧制限回路３２を動作させる。

本実施形態のゲート電圧制限回路３２は、基準電圧生成回路１２ａ、１２ｂを除き、短絡保護に係るゲート電圧制限回路とゲート保護に係るゲート電圧制限回路が共通化されているので、回路規模を一層縮小でき、故障に対する信頼性も一層高まり、既述した保護動作相互間の協調動作も一層容易になる。

（第３の実施形態）
図５に示すゲート駆動回路４１は、クランプ信号Ｓc2（ゲート保護信号）を生成する電源電圧監視回路４２を備えている。電源電圧監視回路４２は、電源電圧ＶＤを所定の分圧比で分圧する抵抗４３、４４、基準電圧Ｖｃを生成する基準電圧生成回路４５、および分圧電圧と基準電圧Ｖｃとを比較するコンパレータ４６から構成されている。基準電圧Ｖｃは、ＩＧＢＴ５のゲート耐圧ＶGESに応じて設定される監視レベルに上記分圧比を乗じて得られる電圧である。

監視レベルは、第２電圧Ｖ２以下に設定されている。電源電圧ＶＤが監視レベル以上に上昇している時、クランプ信号Ｓc2がＨレベルになり、ゲート電圧制限回路１０ｂが動作してゲート電圧ＶＧを第２電圧Ｖ２以下に制限する。この場合、電源電圧ＶＤが監視レベル以上であれば、第１期間においてもスイッチ１５ｂがオフするので、ゲート電圧制限回路１０ａ、１０ｂがともに動作する。しかし、Ｖ１＜Ｖ２の関係があるので、第１期間ではゲート電圧制限回路１０ａが機能してゲート電圧ＶＧをＶ１以下に制限し、ゲート電圧制限回路１０ｂは機能しない。本実施形態によれば、ゲート駆動回路４１が自らゲート保護動作の実行と停止を行うので、外部からのクランプ信号Ｓc2が不要になる。

（第４の実施形態）
図６に示すように、ＩＧＢＴ５のパッケージ内には、ＩＧＢＴ５の温度を検出する温度検出素子５２（温度検出手段）が設けられている。温度検出素子５２は、例えば定電流駆動されるダイオードから構成されており、その順方向電圧を温度検出信号として出力する。ゲート駆動回路５１は、端子５１ｃから温度検出信号を入力し、検出温度に応じて第１電圧Ｖ１、第２電圧Ｖ２および抵抗４３の抵抗値（つまり監視レベル）を変更する。この構成によれば、例えば第２電圧Ｖ２について以下のような制御が可能になる。

（１）検出温度が高くなるほど第２電圧Ｖ２を上げる制御
ＩＧＢＴ５は、温度が高いほど静特性が悪化する（コレクタ電流が減少する）。そこで、検出温度が高くなるほどゲート電圧ＶＧを上げることにより、オン損失を低減することができる。
（２）検出温度が高くなるほど第２電圧Ｖ２を下げる制御
ＩＧＢＴ５のゲート酸化膜の劣化速度は、温度およびゲート・ソース間電圧が高いほど大きくなる。そこで、検出温度が高くなるほどゲート電圧ＶＧを下げることにより、劣化速度を低減することができる。
（３）検出温度が低くなるほど第２電圧Ｖ２を下げる制御
ＩＧＢＴ５は、温度が低いほど静特性が改善される（コレクタ電流が増加する）ので、スイッチング時に電流サージが発生し易くなる。そこで、検出温度が低くなるほどゲート電圧ＶＧを下げることにより、サージ電流を抑制することができる。

このように、本実施形態によれば、ＩＧＢＴ５の静特性の温度変化、ゲート酸化膜の温度による劣化特性などに基づいて、ＩＧＢＴ５で生じる損失やゲート酸化膜の劣化を低減しながら適切にゲートを保護することができる。また、インバータ装置１やブラシレスＤＣモータ４に短絡故障が生じているときに、ＩＧＢＴ５に流れる電流が確実に最大許容電流以下になるように保護することができる。

（第５の実施形態）
図７に示すゲート駆動回路６１は、クランプ判定回路６２を備えている。クランプ判定回路６２は、並列接続されたＭＯＳトランジスタ６３ａ、６３ｂと、そのドレインを制御用電源線６５（例えば５Ｖ）にプルアップする抵抗６４とから構成されている。ＭＯＳトランジスタ６３ａ、６３ｂのゲートは、それぞれＭＯＳトランジスタ１４ａ、１４ｂのゲートに接続されている。

ゲート電圧ＶＧが第１電圧Ｖ１にクランプされると、ＭＯＳトランジスタ１４ａがオンするとともにＭＯＳトランジスタ６３ａもオンして電流制御信号ＳａがＬレベルになる。ゲート電圧ＶＧが第２電圧Ｖ２にクランプされたときも同様にして電流制御信号ＳａがＬレベルになる。すなわち、クランプ判定回路６２は、ゲート電圧制限回路１０ａ、１０ｂの少なくとも一方がゲート電圧ＶＧをクランプしている状態を検出する回路である。この構成によれば、ゲート駆動回路６１が自ら電流制御信号Ｓａを生成して電流Ｉｏの制限値ＩLMTを適切に制御するので、外部からの制御信号が不要になる。

（第６の実施形態）
図８に示すゲート駆動回路７１の電流制限回路７２は、３つの定電流回路２１ａ、２１ｂ、２１ｃが並列接続された電流出力回路７３を備えている。定電流回路２１ｃにはスイッチ７４が直列に接続されている。このスイッチ７４は、電流制御信号ＳｂがＨレベルの時にオンし、Ｌレベルの時にオフする。定電流回路２１ａ、２１ｂ、２１ｃに流れる電流はそれぞれＩａ、Ｉｂ、Ｉｃである。Ｉａ、Ｉｂの値は、上述した各実施形態における値と同じとは限らない。従って、電流制限回路７２は、電流制御信号Ｓａ、Ｓｂに従って、上述した電流制限回路１１よりも多段階に電流値を変更可能である。

ゲート駆動回路７１は、電流制御信号Ｓｂを生成する制御電圧判定回路７５を備えている。制御用電源線６５とグランドとの間には抵抗７６とＭＯＳトランジスタ７７が直列に接続されており、そのドレイン電圧がインバータ７８を介してＮＡＮＤゲート７９に入力されている。ＭＯＳトランジスタ７７のゲートは、ＭＯＳトランジスタ１４ｂのゲートに接続されている。また、電源線７とグランドとの間には抵抗８０、８１が直列に接続されており、その分圧電圧がＮＡＮＤゲート７９に入力されている。このＮＡＮＤゲートの出力信号が上記電流制御信号Ｓｂである。

図９は、制御信号Ｄ、クランプ信号Ｓc1、Ｓc2および電流制御信号Ｓａ、Ｓｂの各状態並びにゲート電圧ＶＧおよび電流制限値ＩLMTの波形を示している。第１期間の動作および第２期間の非クランプ時の動作は、上述した各実施形態と同様である。この場合、電流Ｉｏの制限値ＩLMTは、（Ｒ２／Ｒ１）×（Ｉａ＋Ｉｂ＋Ｉｃ）または（Ｒ２／Ｒ１）×（Ｉａ＋Ｉｃ）となる。

第２期間において、ゲート電圧制限回路１０ｂがゲート電圧ＶＧを第２電圧Ｖ２にクランプすると、インバータ７８の出力がＨレベルになる。この状態で、電源電圧ＶＤが、抵抗８０、８１の分圧比とＮＡＮＤゲート７９のしきい値とから定まる判定レベルよりも低いときには、電流制御信号ＳｂがＨレベルになり、制限値ＩLMTは（Ｒ２／Ｒ１）×（Ｉａ＋Ｉｃ）になる。これに対し、電源電圧ＶＤが判定レベルよりも高くなると、電流制御信号ＳｂがＬレベルになり、制限値ＩLMTは（Ｒ２／Ｒ１）×Ｉａにまで低下する。

電流制限回路７２のＭＯＳトランジスタ１８は、第２期間のクランプ時に、電源電圧ＶＤと第２電圧Ｖ２との差電圧を負担しなければならない。このため電源電圧ＶＤが高くなるほど損失が増大する。本実施形態のゲート駆動回路７１は、電源電圧ＶＤが判定レベルよりも高くなると電流Ｉｏの制限値ＩLMTを一層低減するので、電流制限回路７２ひいてはゲート駆動回路７１の消費電力の増加を抑えることができる。

（その他の実施形態）
以上、本発明の好適な実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。

第３ないし第６の実施形態においても、第２の実施形態と同様に短絡保護に係るゲート電圧制限回路とゲート保護に係るゲート電圧制限回路を共通化してもよい。この場合、第５、第６の実施形態では、ＭＯＳトランジスタ６３ｂは不要であり、ＭＯＳトランジスタ６３ａのゲートはＭＯＳトランジスタ１４のゲートに接続されている。また、第６の実施形態では、ＭＯＳトランジスタ７７のゲートはＭＯＳトランジスタ１４のゲートに接続されている。

第４ないし第６の実施形態において、検出温度に応じて第１電圧Ｖ１、第２電圧Ｖ２および抵抗４３の抵抗値（監視レベル）のうち何れか１つまたは２つを変更可能に構成してもよい。抵抗４３に替えて、抵抗４４の抵抗値または基準電圧Ｖｃを変更可能に構成してもよい。第６の実施形態において、検出温度に応じて抵抗８０または抵抗８１の抵抗値を変更可能に構成してもよい。第１、第２の実施形態においても、検出温度に応じて第１電圧Ｖ１および／または第２電圧Ｖ２を変更可能に構成してもよい。

電流制限回路１１、７２は、第２期間において、ＩＧＢＴ５のゲート電圧が第２電圧Ｖ２に等しく制限されている期間のうち少なくとも一部の期間において、ゲート電圧供給経路１６に流れる電流を制限するように構成してもよい。

電流制限回路１１、７２は、第１期間、第２期間において、ゲート電圧ＶＧがそれぞれ第１電圧Ｖ１、第２電圧Ｖ２にクランプされる前にゲート電圧供給経路１６に流れる電流を制限しないように構成してもよい。これにより、ＩＧＢＴ５のターンオン時間を一層短縮できる。

第１ないし第３の実施形態においてクランプ判定回路６２を備えてもよい。
第１ないし第４の実施形態において、電流制限回路１１を電流制限回路７２に置き替えるとともに制御電圧判定回路７５を備えてもよい。

電流制限回路７２および制御電圧判定回路７５は、電源電圧ＶＤが高くなるほどゲート電圧供給経路１６に流れる電流が小さくなるようにより多段階に制限してもよい。電流制限回路１１は、さらに多段階に電流値を変更可能なように構成してもよい。
ＩＧＢＴ５に替えてＭＯＳトランジスタなどの電圧駆動型半導体素子を用いてもよい。

図面中、５、５up〜５wnはＩＧＢＴ（トランジスタ）、６、６up〜６wn、３１、４１、５１、６１、７１はゲート駆動回路、７、７ｕ、７ｖ、７ｗは電源線、８、９はＭＯＳトランジスタ（ゲート制御回路）、１０、３２はゲート電圧制限回路、１１、７２は電流制限回路、１６はゲート電圧供給経路、４２は電源電圧監視回路、５２は温度検出素子（温度検出手段）である。

Claims (8)

1. オン指令が入力されると電源線からトランジスタのゲート端子に至るゲート電圧供給経路を導通させ、オフ指令が入力されると当該ゲート電圧供給経路を遮断するゲート制御回路と、
   前記オン指令が入力されると、少なくとも前記トランジスタに故障判定基準値を超える電流が流れるか否かの判定が終了するまでの期間、前記トランジスタのゲート電圧を、前記トランジスタへの印加電圧にかかわらず前記トランジスタに流れる電流が最大許容電流以下になるように決められた第１電圧以下に制限し、その後、前記トランジスタのゲート電圧を、前記トランジスタのゲート耐圧以下に定められた第２電圧以下に制限するゲート電圧制限回路とを備えていることを特徴とするゲート駆動回路。
2. 前記電源線の電圧が前記トランジスタのゲート耐圧に応じて設定された監視レベル以上に上昇している時にゲート保護信号を出力する電源電圧監視回路を備え、
   前記ゲート電圧制限回路は、前記トランジスタのゲート電圧の制限値を前記第１電圧以下に制限する前記期間が終了した後、前記ゲート保護信号が出力されている時に前記トランジスタのゲート電圧を前記第２電圧以下に制限し、前記ゲート保護信号が出力されていない時に前記トランジスタのゲート電圧を制限しないことを特徴とする請求項１記載のゲート駆動回路。
3. 前記トランジスタの温度を検出する温度検出手段を備え、
   前記電源電圧監視回路は、前記検出温度に応じて前記監視レベルを変更可能に構成されていることを特徴とする請求項２記載のゲート駆動回路。
4. 前記トランジスタの温度を検出する温度検出手段を備え、
   前記ゲート電圧制限回路は、前記検出温度に応じて前記第１電圧および／または前記第２電圧の各レベルを変更可能に構成されていることを特徴とする請求項１ないし３の何れかに記載のゲート駆動回路。
5. 前記ゲート電圧制限回路により前記トランジスタのゲート電圧が前記第２電圧に等しく制限されている期間のうち少なくとも一部の期間において、前記ゲート電圧供給経路に流れる電流を電流制限値以下に制限する電流制限回路を備えていることを特徴とする請求項１ないし４の何れかに記載のゲート駆動回路。
6. 前記電流制限回路は、前記電源線の電圧が高いほど前記ゲート電圧供給経路に流れる電流が小さくなるように制限することを特徴とする請求項５記載のゲート駆動回路。
7. 前記電流制限回路は、前記トランジスタのゲート電圧の制限値を前記第１電圧から前記第２電圧に変更した時点からゲート電圧が前記第２電圧に達するまでの期間においても前記ゲート電圧供給経路に流れる電流を制限し、当該期間における電流制限値は、前記トランジスタのゲート電圧が前記第２電圧に等しく制限されている期間における電流制限値よりも大きく設定されていることを特徴とする請求項５または６記載のゲート駆動回路。
8. 前記電流制限回路は、前記トランジスタのゲート電圧の制限値を前記第１電圧から前記第２電圧に変更した時点からゲート電圧が前記第２電圧に達するまでの期間において、前記ゲート電圧供給経路に流れる電流を制限しないことを特徴とする請求項５または６記載のゲート駆動回路。

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