JP2017050663A - 静電気保護回路、半導体集積回路装置、及び、電子機器 - Google Patents
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Abstract
Description
図1及び図2は、本発明の一実施形態に係る半導体集積回路装置の構成例を示す回路図である。この半導体集積回路装置は、電源端子P1及びP2と、信号端子P3と、ダイオード1及び2と、電源配線3及び4と、本発明のいずれかの実施形態に係る静電気保護回路10と、内部回路20とを含んでいる。電源配線3及び4の各々は、抵抗成分を有している。また、内部回路20は、PチャネルMOSトランジスターQP20と、NチャネルMOSトランジスターQN20とを含んでいる。
VF+VW+VPC<VDMG ・・・(1)
ここで、VFはダイオード1の順方向電圧であり、VWは電源配線3の抵抗成分にサージ電流IESDが流れた際に発生する電圧であり、VPCは静電気保護回路10にサージ電流IESDが流れた際に発生する電圧である。
VF+VW+VPC<VDMG ・・・(2)
ここで、VFはダイオード2の順方向電圧であり、VWは電源配線4の抵抗成分にサージ電流IESDが流れた際に発生する電圧であり、VPCは静電気保護回路10にサージ電流IESDが流れた際に発生する電圧である。
図3は、本発明の第1の実施形態に係る静電気保護回路の構成例を示す回路図である。図3に示すように、この静電気保護回路は、第1〜第4のインピーダンス素子としての抵抗素子R1〜R4と、キャパシターC1及びC2と、PチャネルMOSトランジスターQP1及びQP2と、NチャネルMOSトランジスターQN3及びQN4と、検出回路11と、放電回路12とを含んでいる。
ノードN1とノードN2との間に正の電圧(ノードN1の電位>ノードN2の電位)が印加されると、ノードN1から第1の直列回路を介してノードN2に電流が流れる。それにより、抵抗素子R1の両端に発生する電位差が増大すると共に、キャパシターC1の充電が行われる。ノードN3の電位は、抵抗素子R1とキャパシターC1との時定数に従って、ノードN2の電位に対して上昇する。
VH≒VthQN3×(R3+R4)/R3 ・・・(3)
図4は、図1に示す半導体集積回路装置に従来の静電気保護回路を適用した場合のI−V特性を示す図であり、図5は、図1に示す半導体集積回路装置に本発明の第1の実施形態に係る静電気保護回路を適用した場合のI−V特性を示す図である。図4及び図5において、横軸は、放電経路における静電気保護回路の両端間の電圧を表しており、縦軸は、放電経路に流れる電流を表している。
図6は、本発明の第1の実施形態の変形例に係る静電気保護回路の構成例を示す回路図である。この静電気保護回路においては、第1のクランプ回路として、図3に示すNチャネルMOSトランジスターQN4の替りにPチャネルMOSトランジスターQP4が用いられると共に、第2のクランプ回路として、PチャネルMOSトランジスターQP5が追加されている。なお、キャパシターC2は省略しても良い。その他の点に関しては、第1の実施形態の変形例は、第1の実施形態と同様でも良い。
図7は、本発明の第2の実施形態に係る静電気保護回路の構成例を示す回路図である。第2の実施形態に係る静電気保護回路は、図3に示す第1の実施形態に係る静電気保護回路に対して、抵抗素子R4と並列に接続されたトランジスターをさらに備えており、抵抗素子R4と直列に接続されたインピーダンス素子をさらに備えても良い。その他の点に関しては、第2の実施形態は、第1の実施形態と同様でも良い。図7においては、一例として、NチャネルMOSトランジスターQN6と抵抗素子R5とが追加された静電気保護回路が示されている。
VH≒VthQN3×(R3+αR4+R5)/R3 ・・・(4)
ここで、VthQN3はトランジスターQN3の閾値電圧であり、αは0〜1の範囲内の係数であり、R3は抵抗素子R3の抵抗値であり、R4は抵抗素子R4の抵抗値であり、R5は抵抗素子R5の抵抗値である。ただし、抵抗値R3及びR4は、トランジスターQP1及びQP2のオン抵抗よりも十分大きい値であるものとする。また、抵抗素子R5を設けない場合には、R5=0となる。
VH≒VthQN3×(R3+R4+R5)/R3 ・・・(5)
一方、放電回路12のトランジスターQN12に流れる電流が大きいときには、α=0として、保持電圧VHは、次式(6)によって近似される。
VH≒VthQN3×(R3+R5)/R3 ・・・(6)
式(5)及び式(6)に従って、抵抗素子R3〜R5の抵抗値を設定することにより、所望の電圧範囲で保持電圧VHを変化させることができる。
図8は、図1に示す半導体集積回路装置に第2の実施形態に係る静電気保護回路を適用した場合のI−V特性を示す図である。図8において、横軸は、放電経路における静電気保護回路等の両端間の電圧を表しており、縦軸は、放電経路に流れる電流を表している。
図9は、本発明の第3の実施形態に係る静電気保護回路の構成例を示す回路図である。第3の実施形態に係る静電気保護回路は、図3に示す第1の実施形態に係る静電気保護回路において、1つのPチャネルMOSトランジスターをNチャネルMOSトランジスターに入れ替えたものであり、第1の実施形態に係る静電気保護回路と同様の動作を行う。その他の点に関しては、第3の実施形態は、第1又は第2の実施形態と同様でも良い。
図3に示すように、放電回路12における放電素子としてNチャネルMOSトランジスターが用いられる場合には、外部からノードN1に正の電荷が印加されたときに、NチャネルMOSトランジスターがスナップバック動作を開始して破壊に至るおそれがある。即ち、NチャネルMOSトランジスターのゲートとソースを基準電位として、NチャネルMOSトランジスターがオフ状態の状態でドレイン電圧を上昇させると、ドレイン側の空乏層内部の電界が大きくなる。それにより、ホールと電子のペアが発生して、ホールは基準電位のサブストレート(半導体基板)に移動する。
図11は、本発明の第5の実施形態に係る静電気保護回路の構成例を示す回路図である。第5の実施形態においては、図10に示す第4の実施形態におけるトランジスターQN12の位置とサイリスターS12の位置とを入れ替えたものである。その他の点に関しては、第5の実施形態は、第4の実施形態と同様でも良い。
図12は、本発明の第6の実施形態に係る静電気保護回路の構成例を示す回路図である。第6の実施形態においては、図11に示す第5の実施形態における検出回路11a及び11bの替りに検出回路11c及び11dが用いられると共に、放電回路12bの替りに放電回路12cが用いられる。その他の点に関しては、第6の実施形態は、第5の実施形態と同様でも良い。
図13は、本発明の第7の実施形態に係る静電気保護回路の構成例を示す回路図である。第7の実施形態においては、図3に示す第1の実施形態に対して、NチャネルMOSトランジスターQN13を追加したものである。その他の点に関しては、第7の実施形態は、第1の実施形態と同様でも良い。
図14は、本発明の第8の実施形態に係る静電気保護回路の構成例を示す回路図である。第8の実施形態においては、図13に示すNチャネルMOSトランジスターQN13の替りにPチャネルMOSトランジスターQP13が用いられる。その他の点に関しては、第8の実施形態は、第7の実施形態と同様でも良い。
図15は、本発明の第9の実施形態に係る静電気保護回路の構成例を示す回路図である。第9の実施形態においては、図3に示す第1の実施形態に対して、N個(Nは自然数)のダイオードDA〜DNを追加したものである。その他の点に関しては、第8の実施形態は、第1の実施形態と同様でも良い。
図16は、本発明の第10の実施形態に係る静電気保護回路の構成例を示す回路図である。本発明の第1〜第9の実施形態において、少なくとも1つのトランジスターについて、PチャネルMOSトランジスターとNチャネルMOSトランジスターとを入れ替えて、それに応じて各素子の接続を変更しても良い。図16においては、一例として、図3に示す第1の実施形態に係る静電気保護回路においてPチャネルMOSトランジスターとNチャネルMOSトランジスターとを入れ替えた静電気保護回路が示されている。
抵抗素子R1及びキャパシターC1は、第1の直列回路を構成しており、抵抗素子R2及びキャパシターC2は、第2の直列回路を構成している。以下においては、第1の直列回路の時定数が、第2の直列回路の時定数よりも大きいものとする。ノードN1とノードN2との間に正の電圧(ノードN1の電位>ノードN2の電位)が印加されると、ノードN1から第1の直列回路を介してノードN2に電流が流れる。それにより、抵抗素子R1の両端に発生する電位差が増大すると共に、キャパシターC1の充電が行われる。また、ノードN1から第2の直列回路を介してノードN2に電流が流れる。それにより、抵抗素子R2の両端に発生する電位差が増大すると共に、キャパシターC2の充電が行われる。
図17は、本発明の第11の実施形態に係る静電気保護回路の構成例を示す回路図である。本発明の第1〜第10の実施形態において、トランジスター以外のクランプ回路を用いても良いし、抵抗素子R1〜R6の内の少なくとも1つの替りに、抵抗素子以外のインピーダンス素子を用いても良い。また、キャパシターC1又はC2を省略しても良い。図17においては、一例として、図3に示す第1の実施形態において、トランジスターQN4及びキャパシターC1をクランプ回路13に置き換え、キャパシターC2をクランプ回路14に置き換え、抵抗素子R4をインピーダンス素子15に置き換えた静電気保護回路が示されている。その他の点に関しては、第11の実施形態は、第1の実施形態と同様でも良い。
図18は、本発明の第12の実施形態に係る静電気保護回路の構成例を示すブロック図である。図18に示すように、この静電気保護回路は、第1の端子P1にノードN1を介して接続されると共に、第2の端子P2にノードN2を介して接続されている。この静電気保護回路は、放電回路16と、ラッチ回路17と、スイッチ回路18と、制御回路19とを含んでいる。
図19は、本発明の各実施形態において抵抗素子以外に使用可能なインピーダンス素子の例を示す図である。本発明の各実施形態においては、図3〜図16に示す抵抗素子R1〜R6の内の少なくとも1つの替りに、図19の(a)〜(h)に示すインピーダンス素子を用いることができる。なお、図19において、「N+」は高電位側のノードを表しており、「N−」は低電位側のノードを表している。
図19の(a)〜(g)に示す素子は、本発明の各実施形態においてクランプ回路としても用いることができる。また、図20に示すように、図19の(a)〜(g)のいずれかに示す素子とキャパシターとを並列接続したものをクランプ回路として用いても良い。
本発明の各実施形態に係る静電気保護回路の放電回路において、MOSトランジスター(Metal Oxide Semiconductor FET:金属酸化膜型電界効果トランジスター)の他にも、制御信号に従って電流をオン/オフ制御する機能を有する3端子素子や回路等を用いることができる。
次に、本発明の一実施形態に係る電子機器について説明する。
図22は、本発明の一実施形態に係る電子機器の構成例を示すブロック図である。図22に示すように、電子機器110は、CPU120と、操作部130と、ROM(リードオンリー・メモリー)140と、RAM(ランダムアクセス・メモリー)150と、通信部160と、表示部170と、音声出力部180とを含んでも良い。
Claims (12)
- 第1の端子に第1のノードを介して接続されると共に、第2の端子に第2のノードを介して接続された静電気保護回路であって、
前記第1及び第2のノードの内の一方と第3のノードとの間に接続された第1のインピーダンス素子と、
前記第3のノードと前記第1及び第2のノードの内の他方との間に接続された第1のクランプ回路と、
前記第1のノードが前記第2のノードよりも高電位になったときに、前記第1のインピーダンス素子の両端に発生する電位差の増大に従って導通状態になる第1のトランジスターと、
前記第1及び第2のノードの内の前記一方と第4のノードとの間に接続された第2のインピーダンス素子と、
前記第4のノードと前記第1及び第2のノードの内の前記他方との間に接続されたキャパシター又は第2のクランプ回路と、
前記第1及び第2のノードの内の前記一方と第5のノードとの間に前記第1のトランジスターと直列に接続され、前記第1のノードが前記第2のノードよりも高電位になったときに、前記第2のインピーダンス素子の両端に発生する電位差の増大に従って導通状態になる第2のトランジスターと、
前記第5のノードと前記第1及び第2のノードの内の前記他方との間に接続された第3のインピーダンス素子と、
前記第4のノードと前記第1及び第2のノードの内の前記他方との間に接続され、前記第1のノードが前記第2のノードよりも高電位になったときに、前記第3のインピーダンス素子の両端に発生する電位差の増大に従って導通状態になる第3のトランジスターと、
前記第1のノードと前記第2のノードとの間に接続され、前記第1のノードが前記第2のノードよりも高電位になったときに、前記第2又は第3のインピーダンス素子の両端に発生する電位差の増大に従って前記第1のノードから前記第2のノードに電流を流す放電回路と、
を備える静電気保護回路。 - 第1の端子に第1のノードを介して接続されると共に、第2の端子に第2のノードを介して接続された静電気保護回路であって、
前記第1及び第2のノードの内の一方と第3のノードとの間に接続された第1のクランプ回路と、
前記第3のノードと前記第1及び第2のノードの内の他方との間に接続された第1のインピーダンス素子と、
前記第1のノードが前記第2のノードよりも高電位になったときに、前記第1のインピーダンス素子の両端に発生する電位差の増大に従って導通状態になる第1のトランジスターと、
前記第1及び第2のノードの内の前記一方と第4のノードとの間に接続された第2のインピーダンス素子と、
前記第4のノードと前記第1及び第2のノードの内の前記他方との間に接続されたキャパシター又は第2のクランプ回路と、
前記第1及び第2のノードの内の前記一方と第5のノードとの間に接続され、前記第1のノードが前記第2のノードよりも高電位になったときに、前記第2のインピーダンス素子の両端に発生する電位差の増大に従って導通状態になる第2のトランジスターと、
前記第5のノードと前記第1及び第2のノードの内の前記他方との間に接続された第3のインピーダンス素子と、
前記第4のノードと前記第1及び第2のノードの内の前記他方との間に前記第1のトランジスターと直列に接続され、前記第1のノードが前記第2のノードよりも高電位になったときに、前記第3のインピーダンス素子の両端に発生する電位差の増大に従って導通状態になる第3のトランジスターと、
前記第1のノードと前記第2のノードとの間に接続され、前記第1のノードが前記第2のノードよりも高電位になったときに、前記第2又は第3のインピーダンス素子の両端に発生する電位差の増大に従って前記第1のノードから前記第2のノードに電流を流す放電回路と、
を備える静電気保護回路。 - 前記第5のノードと第6のノードとの間に接続された第4のインピーダンス素子をさらに備え、前記第3のインピーダンス素子が、前記第6のノードと前記第1及び第2のノードの内の前記他方との間に接続されている、請求項1又は2記載の静電気保護回路。
- 前記第1のクランプ回路と並列に接続された第2のキャパシターをさらに備える、請求項3記載の静電気保護回路。
- 前記放電回路のブレークダウン電圧が、前記第1のクランプ回路のクランプ電圧よりも高く、かつ、前記第2のクランプ回路のクランプ電圧よりも高い、請求項1〜4のいずれか1項記載の静電気保護回路。
- 前記第1及び第2のクランプ回路が、第1導電型の不純物拡散領域を有するトランジスターを含み、前記放電回路が、第2導電型の不純物拡散領域を有するトランジスターを含む、請求項1〜5のいずれか1項記載の静電気保護回路。
- 前記放電回路が、直列に接続されたトランジスター及びサイリスターを含む、請求項1〜5のいずれか1項記載の静電気保護回路。
- 前記放電回路が、直列に接続された複数のトランジスターを含む、請求項1〜5のいずれか1項記載の静電気保護回路。
- 前記放電回路が、直列に接続されたトランジスター及びダイオードを含む、請求項1〜5のいずれか1項記載の静電気保護回路。
- 第1の端子に第1のノードを介して接続されると共に、第2の端子に第2のノードを介して接続された静電気保護回路であって、
前記第1のノードと前記第2のノードとの間に接続された放電回路と、
前記第1又は第2の端子に静電気が印加されたときに、前記放電回路を動作させる信号をラッチして出力するラッチ回路と、
前記ラッチ回路を制御するスイッチ回路と、
前記第1のノードと前記第2のノードとの間に印加される電圧が所定の電圧以上である場合に前記スイッチ回路をオン状態にして前記ラッチ回路を動作させる制御回路と、
を備える静電気保護回路。 - 請求項1〜10のいずれか1項記載の静電気保護回路を備える半導体集積回路装置。
- 請求項11記載の半導体集積回路装置を備える電子機器。
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