JP6562638B2 - 電気光学装置のデータ線駆動回路、電気光学装置、及び電子機器 - Google Patents

Description

本発明は、電気光学装置のデータ線駆動回路、電気光学装置、及び電子機器に関する。

マトリックス状に配置された表示素子を順次選択し、所定の機能を発揮させるように動作させる電気光学装置の一例として、電気泳動表示装置が一般に普及し始めている。電気泳動とは、例えば、液体中に微粒子を分散させた分散系に電界を作用させると、微粒子が、クーロン力により液体中で移動（泳動）する現象である。電気泳動表示装置は、この電気泳動を利用して所望の情報（画像）を表示させる。
電気泳動表示装置は、表示部の各行に配置された走査線を線順次に選択し、各行の走査線が選択されるタイミングで、シフトレジスタから供給されるサンプリング信号に基づいて第１ラッチ回路により順次データ信号をラッチし、当該行の全画素のデータ信号をラッチし終わったタイミングでラッチパルスを供給して、第２ラッチ回路により当該行の全画素のデータ信号を一斉にラッチし、当該行の全画素に一斉にデータ信号を書き込む駆動方式が採用されている（例えば、引用文献１）。

特開２００６−１１９４０９号公報

しかし、特許文献１の装置では、シフトレジスタの最終段から出力されたエンドパルスをラッチパルスとして用いているが、エンドパルスは通常１クロック分のパルス幅しかない。その結果、第１ラッチから第２ラッチにデータ信号を送る時間が足りず、表示不良が発生する確率が高い。このような表示不良を回避するためには、シフトレジスタの最終段に巨大なバッファを設け、第２ラッチラインの駆動能力を向上させることが考えられる。しかし、このようなバッファは、特に最終段のトランジスタのチャネル幅が非常に大きくなるため、トランジスタの特性によっては大きなリーク電流が発生し、消費電力が大きくなるという課題がある。
本発明は、前記の事情を鑑みて成されたものであり、マトリックス状に配置された表示素子を線順次で駆動する場合であっても、消費電力の増大を抑えつつ、表示不良を防止することのできる電気光学装置のデータ線駆動回路を実現することを解決課題の一つとする。

以上の課題を解決するため、本発明の一態様に係る電気光学装置のデータ線駆動回路は、マトリックス状に配置された複数の画素を備える表示部と、走査線駆動回路と、データ線駆動回路とを備え、一走査線に対応する複数の画素ごとにデータ線を介してデータ信号の書き込みを行う電気光学装置のデータ線駆動回路であって、前記一走査線に対応する各列の画素に書き込む前記データ信号を、各列に対応したサンプリング信号によりラッチする第１ラッチ回路と、所定のパルス信号を転送し、各列に対応した前記サンプリング信号を出力するシフトレジスタと、前記第１ラッチ回路にラッチされた各列の画素に書き込む前記データ信号を、ラッチパルス信号により一斉にラッチし、各列の前記データ線に供給する第２ラッチ回路と、前記シフトレジスタから出力される最終列に対応する前記サンプリング信号の生成のために前記最終列に対応する段まで転送された前記所定のパルス信号に基づいて、前記所定のパルス信号のパルス幅よりも広いパルス幅の前記ラッチパルス信号を生成するパルス生成回路と、を備えることを特徴とする。

この態様によれば、一走査線に対応する各列の画素へのデータ信号の書き込みのために、所定のパルス信号が出力されると、シフトレジスタは、所定のパルス信号を転送し、転送した所定のパルス信号に基づいて各列に対応したサンプリング信号を出力する。第１ラッチ回路は、各列に対応したサンプリング信号に基づいて、一走査線に対応する各列の画素に書き込むデータ信号をラッチする。所定のパルス信号が最終列に対応する段まで転送されると、シフトレジスタは最終列に対応するサンプリング信号を出力するが、パルス生成回路は、当該最終列に対応する段まで転送された所定のパルス信号に基づいて、所定のパルス信号のパルス幅よりも広いパルス幅のラッチパルス信号を生成する。第２ラッチ回路は、第１ラッチ回路にラッチされた各列の画素に書き込むデータ信号を、パルス生成回路から出力されるラッチパルス信号により一斉にラッチし、各列のデータ線に供給する。ラッチパルス信号のパルス幅は、前記所定のパルス信号のパルス幅よりも広いので、時間的に余裕を持って各列のデータ線へのデータ信号の供給が行われる。したがって、大きなバッファを設ける必要がないので、消費電力の増大を抑えつつ、表示不良が防止されることになる。なお、この態様において、「所定のパルス信号」とは、スタートパルスを含む概念である。また、「電気光学装置」は、液晶表示装置、有機ＥＬ表示装置、無機ＥＬ表示装置、電気泳動表示装置、エレクトロクロミック表示装置等を含む概念である。

本発明の他の態様に係る電気光学装置のデータ線駆動回路は、前記パルス生成回路は、前記所定のパルス信号を転送する回路を備え、前記最終列に対応する段まで転送された前記所定のパルス信号を、当該パルス信号のパルス幅よりも短い間隔でさらに複数段分転送し、転送した複数のパルス信号の論理和をとることにより、前記所定のパルス信号のパルス幅よりも広いパルス幅の前記ラッチパルス信号を生成することを特徴とする。この態様によれば、パルス生成回路は、シフトレジスタにより最終列に対応する段まで転送された所定のパルス信号を、当該パルス信号のパルス幅よりも短い間隔でさらに複数段分転送する。そして、ＯＲゲート等を用いて、転送した複数のパルス信号の論理和をとり、前記所定のパルス信号のパルス幅よりも広いパルス幅のラッチパルス信号を生成する。したがって、広いパルス幅のラッチパルス信号を簡単な構成で確実に生成することができる。

本発明の他の態様に係る電気光学装置のデータ線駆動回路は、前記パルス生成回路は、ＳＲフリップフロップ回路を備え、前記最終列に対応する段まで転送された前記所定のパルス信号を、前記ＳＲフリップフロップ回路のセット入力端子に入力させると共に、前記シフトレジスタにより転送が行われる前の前記所定のパルス信号を前記ＳＲフリップフロップ回路のリセット入力端子に入力させて、前記所定のパルス信号のパルス幅よりも広いパルス幅の前記ラッチパルス信号を生成することを特徴とする。この態様によれば、シフトレジスタにより最終列に対応する段まで転送された所定のパルス信号が、ＳＲフリップフロップ回路のセット入力端子に入力されると、ＳＲフリップフロップ回路の出力信号はＬレベルからＨレベルに立ち上がる。そして、次の行の書き込みのために所定のパルス信号が出力され、当該所定のパルス信号がＳＲフリップフロップ回路のリセット入力端子に入力されると、ＳＲフリップフロップ回路の出力信号はＨＬレベルからＬレベルに立ち下がる。したがって、ＳＲフリップフロップ回路の出力信号として生成されるラッチパルス信号は、所定のパルス信号が最終列に対応する段まで転送されるタイミングから、次の行の書き込みのために所定のパルス信号が出力されるタイミングまでの期間に相当するパルス幅を有することになる。このように、この態様によれば、広いパルス幅のラッチパルス信号を簡単な構成で確実に生成することができる。

本発明の他の態様に係る電気光学装置のデータ線駆動回路は、前記パルス生成回路は、反転出力端子とデータ入力端子を接続したＤフリップフロップ回路を備え、前記最終列に対応する段まで転送された前記所定のパルス信号、または、前記シフトレジスタにより転送が行われる前の前記所定のパルス信号を、前記Ｄフリップフロップ回路のクロック端子に入力させて、前記所定のパルス信号のパルス幅よりも広いパルス幅の前記ラッチパルス信号を生成することを特徴とする。この態様によれば、シフトレジスタにより最終列に対応する段まで転送された所定のパルス信号が、Ｄフリップフロップ回路のクロック端子に入力されると、Ｄフリップフロップ回路の出力信号はＬレベルからＨレベルに立ち上がる。そして、次の行の書き込みのために所定のパルス信号が出力され、当該所定のパルス信号がＤフリップフロップ回路のクロック端子に入力されると、Ｄフリップフロップ回路の出力信号はＨレベルからＬレベルに立ち下がる。したがって、Ｄフリップフロップ回路の出力信号として生成されるラッチパルス信号は、所定のパルス信号が最終列に対応する段まで転送されるタイミングから、次の行の書き込みのために所定のパルス信号が出力されるタイミングまでの期間に相当するパルス幅を有することになる。このように、この態様によれば、広いパルス幅のラッチパルス信号を簡単な構成で確実に生成することができる。

次に、本発明に係る電気光学装置は、上述した本発明に係るデータ線駆動回路を備える。そのような電気光学装置は、消費電力の増大を抑えつつ表示不良を防止することができる。なお、電気光学装置は、液晶表示装置、有機ＥＬ表示装置、無機ＥＬ表示装置、電気泳動表示装置、エレクトロクロミック表示装置等を含む概念である。

次に、本発明に係る電子機器は、上述した本発明に係る電気光学装置を備える。そのような電子機器は、消費電力の増大を抑えつつ表示不良を防止することができる。なお、電子機器は、タブレット、電子ブック、スマートフォン等を含む概念である。

本発明の第１実施形態に係る電気光学装置の主要構成を示すブロック図。 画素回路の構成例を示す図。 表示部の断面図。 マイクロカプセルの構成図。 マイクロカプセルの動作を説明した図。 マイクロカプセルの動作を説明した図。 データ線駆動回路の一構成例を示すブロック図。 データ線駆動回路の一構成例を示す回路図。 データ線駆動回路の１行分の書き込みにおけるタイミングチャート。 第２実施形態に係るデータ線駆動回路の一構成例を示す回路図。 第２実施形態に係るデータ線駆動回路の１行分の書き込みにおけるタイミングチャート。 第３実施形態に係るデータ線駆動回路の一構成例を示す回路図。 第３実施形態に係るデータ線駆動回路の１行分の書き込みにおけるタイミングチャート。 電子機器（情報端末）の斜視図。 電子機器（電子ペーパー）の斜視図。 比較例に係るデータ線駆動回路を示す回路図。 比較例に係るデータ線駆動回路の１行分の書き込みにおけるタイミングチャート。

＜第１実施形態＞
以下、本発明の第１実施形態について説明する。
図１は、本発明の第１実施形態に係る電気光学装置の一例としての電気泳動表示装置１００の主要構成を示す図である。同図に示すように、電気泳動表示装置１００は、電気泳動パネル１０と、制御回路２０と、を備える。

電気泳動パネル１０は、複数の画素回路Ｐが配列された表示部３０と、各画素回路Ｐを駆動する駆動部４０と、を備える。駆動部４０は、走査線駆動回路４２と、データ線駆動回路４４とを備える。
制御回路２０は、上位装置から供給される映像信号や同期信号などに基づいて、電気泳動パネル１０の各部を統括的に制御する。

表示部３０には、第２の制御線の一例としてＸ方向に延在するｍ本の走査線３２と、第１の制御線の一例としてＹ方向に延在して走査線３２に交差するｎ本のデータ線３４とが形成される（ｍ，ｎは自然数）。複数の画素回路Ｐは、走査線３２とデータ線３４との交差に配置されて縦ｍ行×横ｎ列の行列状に配列される。
図２は、画素回路Ｐの構成例を示す図である。図２においては、第ｉ行（１≦ｉ≦ｍ）の第ｊ列目（１≦ｊ≦ｎ）に位置する１個の画素回路（画素）Ｐのみを図示している。同図に示すように、画素回路Ｐは、電気泳動素子５０と、選択スイッチＴsと、メモリ回路２５と、スイッチ回路３５とを含む。

選択スイッチＴsは、Ｎ−ＭＯＳ（Negative Metal Oxide Semiconductor）で構成されている。選択スイッチＴsのゲート部には走査線３２、ソース側にはデータ線３４、ドレイン側にはメモリ回路２５がそれぞれ接続されている。選択スイッチＴsは、走査線駆動回路４２から走査線３２を介して走査信号が入力される期間中、データ線３４とメモリ回路２５とを接続させることによって、データ線駆動回路４４からデータ線３４を介して入力されるデータ信号をメモリ回路２５に入力させるために用いられる。

メモリ回路２５は、ラッチ回路であり、２つのＰ−ＭＯＳ（Positive Metal Oxide Semiconductor）２５ｐ１、２５ｐ２、及び２つのＮ−ＭＯＳ２５ｎ１、２５ｎ２によって構成されている。Ｐ−ＭＯＳ２５ｐ１、２５ｐ２のソース側に第１の電源線１３が接続され、Ｎ−ＭＯＳ２５ｎ１、２５ｎ２のソース側には第２の電源線１４が接続されている。したがって、Ｐ−ＭＯＳ２５ｐ１及びＰ−ＭＯＳ２５ｐ２のソース側が、メモリ回路２５の高電位電源端子であり、Ｎ−ＭＯＳ２５ｎ１及びＮ−ＭＯＳｎ２のソース側がメモリ回路２５の低電位電源端子である。

また、画素電極スイッチ回路の一例としてのスイッチ回路３５は、第１のトランスファーゲート３６と第２のトランスファーゲート３７とを備えている。第１のトランスファーゲート３６は、Ｐ−ＭＯＳ３６ｐとＮ−ＭＯＳ３６ｎとを備えている。第２のトランスファーゲート３７は、Ｐ−ＭＯＳ３７ｐとＮ−ＭＯＳ３７ｎとを備えている。
第１のトランスファーゲート３６のソース側は、第１の枝電源線６３と接続され、第２のトランスファーゲート３７のソース側は、第２の枝電源線６４と接続されている。トランスファーゲート３６、３７のドレイン側は、画素電極５１に接続されている。

メモリ回路２５は、選択スイッチＴsのドレイン側と接続された入力端子Ｎ１と、スイッチ回路３５と接続された第１の出力端子Ｎ２及び第２の出力端子Ｎ３とを備えている。
メモリ回路２５のＰ−ＭＯＳ２５ｐ１のゲート部及びＮ−ＭＯＳ２５ｎ１のゲート部は、メモリ回路２５の入力端子Ｎ１として機能する。入力端子Ｎ１は、選択スイッチＴsのドレイン側と接続されるとともに、メモリ回路２５の第１の出力端子Ｎ２（Ｐ−ＭＯＳ２５ｐ２のドレイン側及びＮ−ＭＯＳ２５ｎ２のドレイン側）と接続されている。
さらに、第１の出力端子Ｎ２は、第１のトランスファーゲート３６のＰ−ＭＯＳ３６ｐのゲート部、及び第２のトランスファーゲート３７のＮ−ＭＯＳ３７ｎのゲート部に接続されている。

メモリ回路２５のＰ−ＭＯＳ２５ｐ２のゲート部及びＮ−ＭＯＳ２５ｎ２のゲート部は、メモリ回路２５の第２の出力端子Ｎ３として機能する。
第２の出力端子Ｎ３は、Ｐ−ＭＯＳ２５ｐ１のドレイン側及びＮ−ＭＯＳ２５ｎ１のドレイン側と接続されるとともに、第１のトランスファーゲート３６のＮ−ＭＯＳ３６ｎのゲート部、及び第２のトランスファーゲート３７のＰ−ＭＯＳ３７ｐのゲート部に接続されている。

メモリ回路２５は、選択スイッチＴsから送られたデータ信号を保持するとともに、スイッチ回路３５にデータ信号を入力するために用いられる。
スイッチ回路３５は、メモリ回路２５から入力されたデータ信号に基づいて、第１及び第２の枝電源線６３、６４の何れかを択一的に選択し、画素電極５１と接続させるセレクタとして機能する。このとき、第１及び第２のトランスファーゲート３６、３７は、データ信号のレベルに応じて一方のみが動作する。

具体的には、データ信号としてメモリ回路２５の入力端子Ｎ１にハイレベル（Ｈ）が入力されると、第１の出力端子Ｎ２からハイレベル（Ｈ）が出力されるので、第１の出力端子Ｎ２（入力端子Ｎ１）に接続されたトランジスタのうち、Ｎ−ＭＯＳ３７ｎが動作し、また第２の出力端子Ｎ３と接続されたＰ−ＭＯＳ３７ｐが動作してトランスファーゲート３７が駆動される。したがって、第１の枝電源線６３と画素電極５１とが電気的に接続される。
一方、データ信号としてメモリ回路２５の入力端子Ｎ１にローレベル（Ｌ）が入力されると、第１の出力端子Ｎ２からはローレベル（Ｌ）が出力されるので、第１の出力端子Ｎ２（入力端子Ｎ１）に接続されたトランジスタのうち、Ｐ−ＭＯＳ３６ｐが動作し、また第２の出力端子Ｎ３と接続されたＮ−ＭＯＳ３６ｎが動作してトランスファーゲート３６が駆動される。したがって、第２の枝電源線６４と画素電極５１とが電気的に接続される。
そして、動作した方のトランスファーゲートを介して、第１の枝電源線６３又は第２の枝電源線６４が画素電極５１と導通し、画素電極５１に電位が入力される。
また、メモリ回路２５は、以上のように選択スイッチＴsを介して入力されるデータ信号を電位として保持することができ、一定期間ごとのリフレッシュ操作を行わなくてもスイッチ回路３５の状態を保持することができる。したがって、メモリ回路２５の機能によって画素電極５１の電位を保持することができる。また、異なる信号を出力する複数の出力端子を設けることができるため、スイッチ回路３５の構成に合わせた適切な制御が可能である。

電気泳動素子５０は、図３に示すように、向かい合う画素電極５１及び共通電極５２と、画素電極５１と共通電極５２との間に配置された複数のマイクロカプセル５３とを含む。本実施形態では、共通電極５２側が観察側の電極である。なお、共通電極は、画素電極５１に対向する電極であるため対向電極とも称されるが、本実施形態では共通電極として説明する。
表示素子の一例としての電気泳動素子５０は、複数のマイクロカプセル５３により構成されている。電気泳動素子５０は、接着剤層３１を用いて素子基板２８と対向基板２９の間で固定されている。すなわち、電気泳動素子５０と両基板２８、２９との間に接着剤層３１が形成されている。
なお、素子基板２８側の接着剤層３１は画素電極５１面と接着するために必用なものであるが、対向基板２９側の接着剤層３１については必須ではない。これは、あらかじめ、対向基板２９に対して、共通電極５２と複数のマイクロカプセル５３と対向基板２９側の接着剤層３１とを、一貫した製造工程で造り込んだあと、電気泳動シートとして取り扱う場合においては、接着剤層３１として必用となるのは、素子基板２８側の接着剤層３１のみとなる場合が想定されるからである。

素子基板２８は、例えばガラスやプラスティックなどからなる基板である。素子基板２８上に画素電極５１が形成され、画素電極５１はそれぞれの画素回路Ｐごとに矩形に形成されている。図示は省略しているが、各画素電極５１の間の領域や画素電極５１の下面（素子基板２８側の層）には、図１、２で示した走査線３２、データ線３４、第１の枝電源線６３、第２の枝電源線６４、電源線１３、１４、選択スイッチＴs、メモリ回路２５、スイッチ回路３５などが形成されている。

対向基板２９は、画像を表示する側となるため、例えば、ガラス等の透光性を有する基板とされる。対向基板２９上に形成された共通電極５２には、透光性と導電性とを備えた材質が用いられ、例えばＭｇＡｇ（マグネシウム銀）、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）等が用いられる。
なお、電気泳動素子５０は、あらかじめ対向基板２９側に形成され、接着剤層３１までを含めた電気泳動シートとして取り扱われるのが一般的である。また、接着剤層３１側には、保護用の剥離紙が貼り付けられている。
製造工程においては、別途製造された、画素電極５１や前記回路などが形成された素子基板２８に対して、剥離紙を剥がした当該電気泳動シートを貼り付けることによって、表示部３０を形成している。このため、一般的な構成では、接着剤層３１は画素電極５１側のみに存在することになる。

図４は、マイクロカプセル５３の構成図である。マイクロカプセル５３は、例えば５０μｍ程度の粒径を有すると共にポリメタクリル酸メチル、ポリメタクリル酸エチル等のアクリル樹脂、ユリア樹脂、アラビアゴム等の透光性を有する高分子樹脂によって形成されている。このマイクロカプセル５３は、共通電極５２と上述の画素電極５１との間に挟持されており、一つの画素内に複数のマイクロカプセル５３が縦横に配列された構成になっている。マイクロカプセル５３の周囲を埋めるように、当該マイクロカプセル５３を固定するバインダ（図示は省略）が設けられている。
マイクロカプセル５３は球状体であり、その内部には、電気泳動粒子を分散させるための溶媒である分散媒５４と、電気泳動粒子として複数の白色粒子（電気泳動粒子）５５と、複数の黒色粒子（電気泳動粒子）５６との帯電粒子が封入されている。本実施形態では、白色粒子はマイナスに帯電しており、黒色粒子はプラスに帯電している。なお、本発明はこのような態様に限定される訳ではなく、白色粒子をマイナスに帯電し、黒色粒子をプラスに帯電してもよい。

分散媒５４は、白色粒子５５と黒色粒子５６とをマイクロカプセル５３内に分散させる液体である。
分散媒５４としては、例えば水、メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブ等のアルコール系溶媒、酢酸エチル、酢酸ブチル等の各種エステル類、アセトン、メチルエチルケトン、メチルイソブチルケトン等のケトン類、ぺンタン、ヘキサン、オクタン等の脂肪族炭化水素、シクロへキサン、メチルシクロへキサン等の脂環式炭化水素、ベンゼン、トルエン、キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼン等の長鎖アルキル基を有するベンゼン類等の芳香族炭化水素、塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタン等のハロゲン化炭化水素、カルボン酸塩又はその他の種々の油類等の単独又はこれらの混合物に界面活性剤等を配合したものを挙げることができる。

白色粒子５５は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されている。
黒色粒子５６は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されている。
このため、白色粒子５５及び黒色粒子５６は、分散媒５４中で画素電極５１と共通電極５２との間の電位差によって発生する電場中を移動することができる。

これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンド等の粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤等を添加することができる。

白色粒子５５及び黒色粒子５６は溶媒中のイオンによって覆われており、これらの粒子の表面にはイオン層５７が形成されている。帯電している白色粒子５５及び黒色粒子５６とイオン層５７との間には、電気二重層が形成されている。一般的に、白色粒子５５や黒色粒子５６などの帯電粒子は、１０ｋＨｚ以上の周波数の電界を印加しても、電界にほとんど反応せず、ほとんど移動しないことが知られている。帯電粒子の周りのイオンは、帯電粒子に比べて粒子径がはるかに小さいので、電界の周波数が１０ｋＨｚ以上の電界を印加すると電界に応じて移動することが知られている。

図５及び図６はマイクロカプセル５３の動作を説明した図である。ここでは、イオン層５７が形成されない理想的な場合を例に挙げて説明する。
画素電極５１と共通電極５２との関係において、画素電極５１が低電位、共通電極５２が高電位の場合は、プラスに帯電した白色粒子５５がクーロン力によってマイクロカプセル５３内で画素電極５１に引き寄せられる。一方、マイナスに帯電した黒色粒子５６はクーロン力によってマイクロカプセル５３内で共通電極５２に引き寄せられる。これにより、マイクロカプセル５３内の表示面側（共通電極５２側）には黒色粒子５６が集まることになり、観察側である共通電極５２側からこの画素回路Ｐを見ると、黒色粒子５６の色である「黒色」が認識される。
他方、画素電極５１と共通電極５２との関係において、画素電極５１が高電位、共通電極５２が低電位の場合は、マイナスに帯電した黒色粒子５６がクーロン力によってマイクロカプセル５３内で画素電極５１に引き寄せられる。一方、プラスに帯電した白色粒子５５はクーロン力によってマイクロカプセル５３内で共通電極５２に引き寄せられる。これにより、マイクロカプセル５３の表示面側（共通電極５２側）には白色粒子５５が集まることになり、観察側である共通電極５２側からこの画素回路Ｐを見ると、白色粒子５５の色である「白色」が認識される。
このように、画素電極５１と共通電極５２との間の電圧を、表示したい階調（明るさ）に応じた値に設定して、電気泳動粒子を移動させることで、所望の階調表示を得ることができる。

なお、画素電極５１と共通電極５２との間への電圧の印加を停止すると、クーロン力が作用しなくなるので、電気泳動粒子は溶媒の粘性抵抗によって停止する。電気泳動粒子は、溶媒の粘性抵抗により所定の位置に長時間停留することができるので、所定の電圧が印加されたときの表示状態を、当該所定の電圧の印加が停止された後でも維持し得る性質（記憶性）を有する。

説明を図１に戻す。走査線駆動回路４２は、走査信号ＧW[１]〜ＧW[ｍ]を各走査線３２に出力する。ここでは、第ｉ行の走査線３２に出力される走査信号をＧW[ｉ]と表記する。走査線駆動回路４２が、走査信号ＧW[ｉ]を所定期間だけアクティブレベル（ハイレベル）に設定することにより、第ｉ行に属するｎ個の画素回路Ｐの選択スイッチＴsが一斉にオン状態に変化する。走査信号ＧW[ｉ]のハイレベルへの移行は第ｉ行の走査線３２の選択を意味する。また、走査線駆動回路４２は、通常は走査線３２を一つずつ選択してハイレベルの電圧を印加するが、必要に応じて全ての走査線３２を同時に選択してハイレベルの電圧を印加する機能を有している。さらに、走査線駆動回路４２は、特定の走査線３２のみを順次選択してハイレベルの電圧を印加する機能を有している。

データ線駆動回路４４は、走査線駆動回路４２が選択した１行分（ｎ個）の画素回路Ｐに対応するデータ信号Ｖｘ[１]〜Ｖｘ[ｎ]を生成して各データ線３４に出力する。ここでは、第ｊ列目のデータ線３４に出力されるデータ信号をＶｘ[ｊ]と表記する。
ここで、第ｉ行の第ｊ列目に位置する画素回路Ｐに対してデータ信号Ｖｘが供給される場合を想定する。この場合、データ線駆動回路４４は、走査線駆動回路４２が第ｉ行の走査線３２を選択するタイミングに同期して、当該画素回路Ｐに対して指定された階調（「指定階調」）に応じた大きさの電圧信号をデータ信号Ｖｘ[ｊ]として第ｊ列目のデータ線３４に出力する。また、データ線駆動回路４４は、必要に応じて全てのデータ線３４をハイインピーダンスにする機能も有している。

当該データ信号Ｖｘ[ｊ]は、オン状態の選択スイッチＴs（図２参照）を介して、当該画素回路Ｐの画素電極５１に供給される（書き込まれる）。これにより、当該画素回路Ｐの電気泳動素子５０の両端間の電圧（画素電極５１と共通電極５２との間の電圧）が、当該画素回路Ｐの指定階調に応じた値に設定される。
このように、駆動部４０は、第ｉ行の走査線３２を選択すると共に、第ｉ行の第ｊ列目に位置する画素回路Ｐの指定階調に応じた大きさのデータ信号Ｖｘ[ｊ]を第ｊ列目のデータ線３４に出力する。この動作を、当該画素回路Ｐに対するデータ信号Ｖｘ[ｊ]の書込動作と称する。

図７は、データ線駆動回路４４の一構成例を示す図である。同図に示すように、データ線駆動回路４４は、シフトレジスタ４４−１と、第１ラッチ回路４４−２と、第２ラッチ回路４４−３と、パルス生成回路４４−４とを備える。
シフトレジスタ４４−１は、出力段にｎ個のＮＡＮＤゲートを備えており、制御回路２０から供給されたクロック信号ＣＬＫに従って、スタートパルスＳＰをシフトして、第１列のデータ線３４に対応する１段目から、第ｎ列のデータ線３４に対応するｎ段目まで、順次、サンプリング信号ｓ１〜ｓｎを出力する。
第１ラッチ回路４４−２は、サンプリング信号ｓ１〜ｓｎが入力された段から順次、当該サンプリング信号ｓ１〜ｓｎに対応する期間、映像信号ＶＩＤＥＯを取り込み、第２ラッチ回路４４−３へ出力する。なお、映像信号ＶＩＤＥＯは、制御回路２０から第１ラッチ回路４４−２へ供給される。

第２ラッチ回路４４−３は、ラッチパルスＬＡＴがアクティブになるタイミングで、第１ラッチ回路４４−２の各段から供給された映像信号ＶＩＤＥＯ（データ信号Ｖｘ［１］〜Ｖｘ［ｎ］）を保持し、一行分のデータ信号Ｖｘ［１］〜Ｖｘ［ｎ］を、第１列から第ｎ列のデータ線３４に供給する。
詳細には、制御回路２０による制御で、第２ラッチ回路４４−３の１段目からｎ段目（１行分）の映像信号ＶＩＤＥＯの取り込みが完了すると、ラッチパルスＬＡＴが第２ラッチ回路４４−３に入力され、第１列から第ｎ列のデータ線３４に、データ信号Ｖｘ［１］〜Ｖｘ［ｎ］が出力される。

パルス生成回路４４−４は、シフトレジスタ４４−１の最終段であるｎ段目の後に３段のシフトレジスタを追加し、その出力の論理和を取ってラッチパルスＬＡＴとして出力する。これによりラッチパルスＬＡＴをクロック信号ＣＬＫの２周期分まで拡大する。

以下、データ線駆動回路４４の構成及び動作について詳しく説明する。
図８に示すように、シフトレジスタ４４−１は、複数の単位回路Ｕ０〜Ｕｎ＋３と、複数のＮＡＮＤゲートＧＴ２と、複数のインバータＩＮＶ４とを備える。初段の単位回路Ｕ０はスタートパルスＳＰをラッチする機能を有し、２段目の単位回路Ｕ１からｎ段目の単位回路Ｕｎはサンプリング信号ｓ１〜ｓｎを生成する機能を有している。また、ｎ＋１段目からｎ＋３段目の単位回路Ｕｎ＋１〜Ｕｎ＋３は、ラッチパルスＬＡＴを生成するパルス生成回路４４−４の一部として機能する。各単位回路は、クロックドインバータＩＮＶ１及びＩＮＶ２と、インバータＩＮＶ３と、ＮＯＲゲートＧＴ１とを備えている。

クロックドインバータＩＮＶ１及びＩＮＶ２は、クロック信号ＣＬＫに基づいて動作する。この例において、単位回路Ｕ０のクロックドインバータＩＮＶ１及び単位回路Ｕ１のクロックドインバータＩＮＶ２は、クロック信号ＣＬＫがＨレベルの場合にインバータとして動作し、クロック信号ＣＬＫがＬレベルの場合には出力端子をハイインピーダンス状態にする。一方、単位回路Ｕ０のクロックドインバータＩＮＶ２及び単位回路Ｕ１のクロックドインバータＩＮＶ１は、インバータＩＮＶ３を介してクロック信号ＣＬＫがＬレベルの場合にインバータとして動作し、クロック信号ＣＬＫがＨレベルの場合には出力端子をハイインピーダンス状態にする。

ＮＯＲゲートＧＴ１は、一方の入力端子にリセット信号ＲＳＴが接続され、他方の入力端子にクロックドインバータＩＮＶ１及びクロックドインバータＩＮＶ２の出力端子が接続される。また、ＮＯＲゲートＧＴ１の出力端子は、次段のＮＡＮＤゲートＧＴ２の入力端子に接続されると共に、同じ段のクロックドインバータＩＮＶ２と次段のクロックドインバータＩＮＶ１の入力端子に接続される。したがって、同じ段においては、ＮＯＲゲートＧＴ１とクロックドインバータＩＮＶ２とでラッチ回路が形成されている。

このように各単位回路は、クロックドインバータＩＮＶ２とＮＯＲゲートＧＴ１で構成されるラッチ回路と、このラッチ回路にスタートパルスＳＰの論理レベルを書き込むクロックドインバータＩＮＶ１から構成される。そして、クロックドインバータＩＮＶ１及びＩＮＶ２のアクティブ・非アクティブを排他的に制御することによって、ある単位回路では、ラッチ回路への書き込みを禁止し論理レベルをホールドする状態で動作させ、これに隣接する単位回路ではラッチ回路への書き込みを許容する状態で動作させ、これらの状態をクロック信号ＣＬＫの１／２周期で切り替える。

ＮＡＮＤゲートＧＴ２とインバータＩＮＶ４は、２段目の単位回路Ｕ１からｎ段目の単位回路Ｕｎに対応してそれぞれｎ個設けられている。ＮＡＮＤゲートＧＴ２の入力端子は、対応する単位回路におけるＮＯＲゲートＧＴ１の出力端子と、一つ前の段の単位回路におけるＮＯＲゲートＧＴ１の出力端子とが接続される。各ＮＡＮＤゲートＧＴ２の出力端子は、各インバータＩＮＶ４の入力端子に接続され、各インバータＩＮＶ４の出力端子は、第１ラッチ回路４４−２の各トランジスタＴｒ１のゲート端子に接続される。このように構成することで、ｎ個のインバータＩＮＶ４からサンプリング信号ＳＲ１〜ＳＲｎが出力される。

第１ラッチ回路４４−２は、ｎ個の単位回路Ｐ１〜Ｐｎを備える。各単位回路は、トランジスタＴｒ１と、インバータＩＮＶ５及びインバータＩＮＶ６から成るラッチ回路とを備えている。各トランジスタＴｒ１のゲート端子は、シフトレジスタ４４−１の各インバータＩＮＶ４の出力端子と接続され、各トランジスタＴｒ１のソース端子は映像信号ＶＩＤＥＯの供給線と接続される。また、各トランジスタＴｒ１のドレイン端子はインバータＩＮＶ５の入力端子に接続される。インバータＩＮＶ５の出力端子はインバータＩＮＶ６の入力端子に接続され、インバータＩＮＶ６の出力端子はインバータＩＮＶ５の入力端子に接続される。このように構成することにより、インバータＩＮＶ５とインバータＩＮＶ６はラッチ回路を形成する。第１ラッチ回路４４−２においては、サンプリング信号ＳＲ１〜ＳＲｎが入力された段から順次、トランジスタＴｒ１がオン状態となり、当該サンプリング信号ｓ１〜ｓｎに対応する期間、映像信号ＶＩＤＥＯがラッチ回路によりラッチされる。各インバータＩＮＶ５の出力端子は、第２ラッチ回路４４−３の各トランジスタＴｒ２のソース端子に接続され、映像信号ＶＩＤＥＯが第２ラッチ回路４４−３に供給される。

第２ラッチ回路４４−３は、ｎ個の単位回路Ｒ１〜Ｒｎを備える。各単位回路は、トランジスタＴｒ２と、インバータＩＮＶ７及びインバータＩＮＶ８から成るラッチ回路とを備えている。各トランジスタＴｒ２のゲート端子はラッチパルスＬＡＴの供給線と接続され、各トランジスタＴｒ２のソース端子は第１ラッチ回路４４−２の各インバータＩＮＶ５の出力端子と接続される。また、各トランジスタＴｒ２のドレイン端子はインバータＩＮＶ７の入力端子に接続される。インバータＩＮＶ７の出力端子はインバータＩＮＶ８の入力端子に接続され、インバータＩＮＶ８の出力端子はインバータＩＮＶ７の入力端子に接続される。このように構成することにより、インバータＩＮＶ７とインバータＩＮＶ８はラッチ回路を形成する。

１段目からｎ段目（１行分）の映像信号ＶＩＤＥＯが第１ラッチ回路から出力されパルス生成回路４４−４から出力されるラッチパルスＬＡＴがアクティブになるタイミングで各トランジスタＴｒ２がオン状態になると、第１ラッチ回路４４−２の各インバータＩＮＶ５から供給された映像信号ＶＩＤＥＯを保持し、Ｖｘ［１］〜Ｖｘ［ｎ］として各インバータＩＮＶ７から出力することにより、第１列から第ｎ列のデータ線３４にデータ信号Ｖｘ［１］〜Ｖｘ［ｎ］が供給される。

パルス生成回路４４−４は、シフトレジスタ４４−１の第ｎ＋１段〜第ｎ＋３段の単位回路Ｕｎ＋１〜単位回路Ｕｎ＋３と、ＯＲゲートＧＴ３とを備える。単位回路Ｕｎ＋１〜単位回路Ｕｎ＋３は、シフトレジスタ４４−１の第ｎ段目の単位回路Ｕｎから出力される出力信号ＳＲｎを、クロック信号ＣＬＫの１／２周期ごとにシフトさせて出力する。そして、ＯＲゲートＧＴ３は、単位回路Ｕｎ＋１〜単位回路Ｕｎ＋３の出力信号のいずれかがＨレベルである期間中、ＨレベルのラッチパルスＬＡＴを出力する。したがって、クロック信号ＣＬＫの２周期分の幅のラッチパルスＬＡＴが得られる。

次に、図９のタイミングチャートを参照して、データ線駆動回路４４の動作を説明する。図９に示すように、制御回路２０は、まず時刻ｔ０において、リセット信号ＲＳＴをＬレベルからＨレベルに立ち上げ、時刻ｔ０からクロック信号ＣＬＫの１／２周期後の時刻ｔ１までリセット信号ＲＳＴのＨレベルを維持する。その結果、シフトレジスタ４４−１の各単位回路の各ＮＯＲゲートＧＴ１にＨレベルのリセット信号ＲＳＴが入力され、シフトレジスタ４４−１の各ＮＯＲゲートＧＴ１出力信号である信号ＳＲ０〜ＳＲｎと、パルス生成回路４４−４において用いられる信号ＳＲｎ＋１〜ＳＲｎ＋３は、全てＬレベルにリセットされる。

次に、時刻ｔ１からクロック信号ＣＬＫの１／４周期後の時刻ｔ２において、クロック信号ＣＬＫの１周期分のパルス幅を有するスタートパルスＳＰが制御回路２０から出力され、シフトレジスタ４４−１の初段の単位回路Ｕ０におけるクロックドインバータＩＮＶ１に供給される。この段階では、クロック信号ＣＬＫがＬレベルなので、クロックドインバータＩＮＶ１の出力端子はハイインピーダンス状態となっている。次に、時刻ｔ２からクロック信号ＣＬＫの１／４周期後の時刻ｔ３において、制御回路２０からクロック信号ＣＬＫがシフトレジスタ４４−１に供給され、クロック信号ＣＬＫは時刻ｔ３においてＬレベルからＨレベルに立ち上がる。その結果、初段の単位回路Ｕ０におけるクロックドインバータＩＮＶ１はアクティブ状態となり、クロックドインバータＩＮＶ１は入力端子に供給されているＨレベルのスタートパルスＳＰを反転させてＬレベルの信号をＮＯＲゲートＧＴ１に供給する。したがって、時刻ｔ３において初段のＮＯＲゲートＧＴ１の出力信号ＳＲ０はＬレベルからＨレベルに立ち上がる。なお、時刻ｔ３においてクロック信号ＣＬＫがＬレベルからＨレベルに立ち上がると、２段目以降のクロックドインバータＩＮＶ３またはクロックドインバータＩＮＶ１もアクティブ状態となるが、２段目以降においてはいずれのＮＯＲゲートＧＴ１の出力もＬレベルのままなので、２段目以降のＮＯＲゲートＧＴ１の出力信号ＳＲ１〜ＳＲｎ＋３はＬベルを維持することになる。

クロック信号ＣＬＫのＨレベルは時刻ｔ４まで維持されており、時刻ｔ４においてはスタートパルスＳＰもＨレベルに維持されているので、初段のＮＯＲゲートＧＴ１の出力信号ＳＲ０も時刻ｔ４においてはまだＨレベルを維持している。そして、時刻ｔ４においてクロック信号ＣＬＫがＨレベルからＬレベルに立ち下がると、初段のクロックドインバータＩＮＶ３がアクティブ状態となり、初段のＮＯＲゲートＧＴ１の出力信号ＳＲ０を反転させたＬレベルの信号を初段のＮＯＲゲートＧＴ１の入力に供給する。したがって、初段のＮＯＲゲートＧＴ１の出力信号ＳＲ０は、クロック信号ＣＬＫのレベルが次に変化する時刻ｔ６までＨレベルに維持されることになる。
また、時刻ｔ４においてクロック信号ＣＬＫがＨレベルからＬレベルに立ち下がると、２段目のクロックドインバータＩＮＶ１がアクティブ状態となり、初段のＮＯＲゲートＧＴ１の出力信号ＳＲ０を反転させた信号を２段目のＮＯＲゲートＧＴ１の入力端子に供給する。したがって、２段目のＮＯＲゲートＧＴ１の出力信号ＳＲ１は時刻ｔ４においてＬレベルからＨレベルに立ち上がる。
その結果、初段のＮＯＲゲートＧＴ１の出力信号ＳＲ０と２段目のＮＯＲゲートＧＴ１の出力信号ＳＲ１が入力端子に供給されるＮＡＮＤゲートＧＴ２の出力は時刻ｔ４においてＨレベルからＬレベルに立ち下がり、インバータＩＮＶ４を介して、時刻ｔ４にＬベルからＨレベルに立ち上がるサンプリング信号ｓ１（図９には図示せず）が第１ラッチ回路４４−２の初段のトランジスタＴｒ１のゲート端子に供給される。
なお、時刻ｔ４においてクロック信号ＣＬＫがＨレベルからＬレベルに立ち下がると、３段目以降のクロックドインバータＩＮＶ３またはクロックドインバータＩＮＶ１もアクティブ状態となるが、３段目以降においてはいずれのＮＯＲゲートＧＴ１の出力もＬレベルのままなので、３段目以降のＮＯＲゲートＧＴ１の出力信号ＳＲ２〜ＳＲｎ＋３はＬベルを維持することになる。

制御回路２０が、時刻ｔ４からクロック信号ＣＬＫの１／４周期後の時刻ｔ５に、スタートパルスＳＰをＨレベルからＬレベルに立ち下げるが、初段の単位回路Ｕ０のクロックドインバータＩＮＶ１は非アクティブ状態のままなので、スタートパルスＳＰのレベルの変化は初段のＮＯＲゲートＧＴ１の出力信号ＳＲ０には影響を与えない。
また、クロック信号ＣＬＫのＬレベルは時刻ｔ６まで維持されており、時刻ｔ６までは初段のＮＯＲゲートＧＴ１の出力信号ＳＲ０もＨレベルに維持されているので、２段目のＮＯＲゲートＧＴ１の出力信号ＳＲ１も時刻ｔ６においてはまだＨレベルを維持している。そして、時刻ｔ６においてクロック信号ＣＬＫがＬレベルからＨレベルに立ち上がると、２段目のクロックドインバータＩＮＶ３がアクティブ状態となり、２段目のＮＯＲゲートＧＴ１の出力信号ＳＲ１を反転させたＬレベルの信号を２段目のＮＯＲゲートＧＴ１の入力に供給する。したがって、２段目のＮＯＲゲートＧＴ１の出力信号ＳＲ１は、クロック信号ＣＬＫのレベルが次に変化する時刻ｔ７までＨレベルに維持されることになる。

時刻ｔ４からクロック信号ＣＬＫの１／２周期後の時刻ｔ６に、クロック信号ＣＬＫがＬレベルからＨレベルに立ち上がると、初段の単位回路Ｕ０におけるクロックドインバータＩＮＶ１がアクティブがアクティブ状態となり、時刻ｔ６においては既にＬレベルとなっているスタートパルスＳＰを初段のＮＯＲゲートＧＴ１の入力端子に供給する。したがって、初段のＮＯＲゲートＧＴ１の出力信号ＳＲ０は、時刻ｔ６においてＨレベルからＬレベルに立ち下がる。
その結果、初段のＮＯＲゲートＧＴ１の出力信号ＳＲ０と２段目のＮＯＲゲートＧＴ１の出力信号ＳＲ１とが入力端子に供給されるＮＡＮＤゲートＧＴ２の出力は時刻ｔ６においてＬレベルからＨレベルに立ち上がり、インバータＩＮＶ４を介して、時刻ｔ６においてＨベルからＬレベルに立ち下がるサンプリング信号ｓ１（図９には図示せず）が、第１ラッチ回路４４−２の初段のトランジスタＴｒ１のゲート端子に供給される。
したがって、時刻ｔ４から時刻ｔ６までのクロック信号ＣＬＫの１／２周期分の期間Ｔ１において、第１ラッチ回路４４−２の初段のトランジスタＴｒ１はオン状態となり、このタイミングにおいてトランジスタＴｒ１のソース端子に供給される映像信号ＶＩＤＥＯの内容であるＤ１が、第１ラッチ回路４４−２の初段のラッチ回路にラッチされることになる。

また、時刻ｔ６においてクロック信号ＣＬＫがＬレベルからＨレベルに立ち上がると、３段目のクロックドインバータＩＮＶ１がアクティブ状態となり、２段目のＮＯＲゲートＧＴ１の出力信号ＳＲ１を反転させた信号を３段目のＮＯＲゲートＧＴ１の入力端子に供給する。したがって、３段目のＮＯＲゲートＧＴ１の出力信号ＳＲ２は時刻ｔ６においてＬレベルからＨレベルに立ち上がる。
その結果、２段目のＮＯＲゲートＧＴ１の出力信号ＳＲ１と３段目のＮＯＲゲートＧＴ１の出力信号ＳＲ２が入力端子に供給されるＮＡＮＤゲートＧＴ２の出力は時刻ｔ６においてＨレベルからＬレベルに立ち下がり、インバータＩＮＶ４を介して、時刻ｔ６にＬベルからＨレベルに立ち上がるサンプリング信号ｓ２（図９には図示せず）が第１ラッチ回路４４−２の２段目のトランジスタＴｒ１のゲート端子に供給される。
なお、時刻ｔ６においてクロック信号ＣＬＫがＬレベルからＨレベルに立ち上がると、４段目以降のクロックドインバータＩＮＶ３またはクロックドインバータＩＮＶ１もアクティブ状態となるが、４段目以降においてはいずれのＮＯＲゲートＧＴ１の出力もＬレベルのままなので、４段目以降のＮＯＲゲートＧＴ１の出力信号ＳＲ３〜ＳＲｎ＋３はＬベルを維持することになる。

また、クロック信号ＣＬＫのＨレベルは時刻ｔ７まで維持されており、時刻ｔ７までは２段目のＮＯＲゲートＧＴ１の出力信号ＳＲ１もＨレベルに維持されているので、３段目のＮＯＲゲートＧＴ１の出力信号ＳＲ２も時刻ｔ７においてはまだＨレベルを維持している。そして、時刻ｔ７においてクロック信号ＣＬＫがＨレベルからＬレベルに立ち下がると、３段目のクロックドインバータＩＮＶ３がアクティブ状態となり、３段目のＮＯＲゲートＧＴ１の出力信号ＳＲ２を反転させたＬレベルの信号を３段目のＮＯＲゲートＧＴ１の入力に供給する。したがって、３段目のＮＯＲゲートＧＴ１の出力信号ＳＲ２は、クロック信号ＣＬＫのレベルが次に変化する時刻ｔ８までＨレベルに維持されることになる。

クロック信号ＣＬＫが時刻ｔ６からクロック信号ＣＬＫの１／２周期後の時刻ｔ７にＨレベルからＬレベルに変化すると、２段目の単位回路Ｕ１のクロックドインバータＩＮＶ１はアクティブ状態となり、時刻ｔ７には既にＬレベルとなっている初段のＮＡＮＤゲートの出力信号ＳＲ０を反転させてＨレベルの信号を２段目のＮＯＲゲートＧＴ１の入力端子に供給する。その結果、２段目のＮＯＲゲートＧＴ１の出力信号ＳＲ１は、時刻ｔ７においてＨレベルからＬレベルに変化する。
その結果、２段目のＮＯＲゲートＧＴ１の出力信号ＳＲ１と３段目のＮＯＲゲートＧＴ１の出力信号ＳＲ２が入力端子に供給されるＮＡＮＤゲートＧＴ２の出力は時刻ｔ７においてＬレベルからＨレベルに立ち上がり、インバータＩＮＶ４を介して、サンプリング信号ｓ２（図９には図示せず）は時刻ｔ７にＨベルからＬレベルに変化し、Ｌレベルに変化する信号が第１ラッチ回路４４−２の２段目のトランジスタＴｒ１のゲート端子に供給される。
したがって、時刻ｔ６から時刻ｔ７までのクロック信号ＣＬＫの１／２周期分の期間Ｔ２において、第１ラッチ回路４４−２の２段目のトランジスタＴｒ１はオン状態となり、このタイミングにおいてトランジスタＴｒ１のソース端子に供給される映像信号ＶＩＤＥＯの内容であるＤ２が、第１ラッチ回路４４−２の初段のラッチ回路にラッチされることになる。

以下、同様にして、各段のＮＯＲゲートＧＴ１の出力信号は、前の段のＮＯＲゲートＧＴ１の出力信号がＬレベルからＨレベルに立ち上がるタイミングからクロック信号ＣＬＫの１／２周期分だけシフトしてＬレベルからＨレベルに立ち上がり、クロック信号ＣＬＫの１周期後にＨレベルからＬレベルに立ち下がる。つまり、クロック信号ＣＬＫの１周期分のパルス幅を有するスタートパルスＳＰが、クロック信号ＣＬＫの１／２周期分だけシフトして各段のＮＯＲゲートＧＴ１から順次出力されることになる。そして、所定の段に着目すると、当該所定の段の一つ前の段のＮＯＲゲートＧＴ１の出力信号と、当該所定の段のＮＯＲゲートＧＴ１の出力信号とが共にＨレベルになるクロック信号ＣＬＫの１／２周期分の期間において、当該所定の段に対応する第１ラッチ回路の段のトランジスタＴｒ１がオン状態となり、そのタイミングで当該トランジスタＴｒ１のソース端子に供給される映像信号ＶＩＤＥＯの内容であるデータが第１ラッチ回路の当該段のラッチ回路にラッチされることになる。このようにして、第１ラッチ回路の１段目からｎ段目までの単位回路Ｐ１〜Ｐｎにおけるラッチ回路に映像信号ＶＩＤＥＯのデータＤ１〜Ｄｎ（データ信号Ｖｘ［１］〜Ｖｘ［ｎ］）が順次ラッチされることになる。

そして、第１ラッチ回路の最終段であるｎ段目の単位回路Ｐｎにおけるラッチ回路に映像信号ＶＩＤＥＯのＤｎがラッチされ、シフトレジスタ４４−１のｎ＋１段目の単位回路Ｕｎ＋１、つまり、パルス生成回路４４−４として機能するｎ＋１段目の単位回路Ｕｎ＋１におけるＮＡＮＡゲートＧＴ１が時刻ｔ９においてＬレベルからＨレベルに立ち上がると、パルス生成回路４４−４のＯＲゲートＧＴ３の出力信号であるラッチパルスＬＡＴは時刻ｔ９においてＬレベルからＨレベルに立ち上がる。
したがって、第２ラッチ回路４４−３の各段のトランジスタＴｒ２はオン状態となり、第１ラッチ回路４４−２の各段のラッチ回路にラッチされている映像信号ＶＩＤＥＯのデータＤ１〜Ｄｎが、一斉に第２ラッチ回路４４−３の各段のラッチ回路にラッチされる。

また、パルス生成回路４４−４においては、ｎ＋１段目のＮＯＲゲートＧＴ１の出力信号ＳＲｎ＋１に続いて、ｎ＋２段目のＮＯＲゲートＧＴ１の出力信号ＳＲｎ＋２、ｎ＋３段目のＮＯＲゲートＧＴ１の出力信号ＳＲｎ＋３が、クロック信号ＣＬＫの１／２周期だけシフトしてＬレベルからＨレベルに順次立ち上がっていく。ｎ＋１段目のＮＯＲゲートＧＴ１の出力信号ＳＲｎ＋１は時刻ｔ１１に、ｎ＋２段目のＮＯＲゲートＧＴ１の出力信号ＳＲｎ＋２は時刻ｔ１２、そして、ｎ＋３段目のＮＯＲゲートＧＴ１の出力信号ＳＲｎ＋３は時刻ｔ１３にそれぞれＨレベルからＬレベルに立ち下がるが、出力信号ＳＲｎ＋１〜出力信号ＳＲｎ＋３は、それぞれクロック信号ＣＬＫの１／２周期分だけＨレベルが重なる期間を有しているので、結局、図９に示すように、ＯＲゲートＧＴ３の出力信号であるラッチパルスＬＡＴは時刻ｔ９から時刻ｔ１３まで、つまり、クロック信号ＣＬＫの２周期分の期間Ｔ３においてＨレベルを維持し、時刻ｔ１３においてＨレベルからＬレベルに変化する信号となる。言い換えれば、ラッチパルスＬＡＴはクロック信号ＣＬＫの２周期分のパルス幅を有する信号となる。

その結果、全データ線３４に対応する第２ラッチ回路４４−３の初段からｎ段までの全てのラッチ回路を、スタートパルスＳＰのパルス幅よりも広く、クロック信号ＣＬＫの２周期分という十分に余裕を持った時間で駆動することが可能となり、第１ラッチ回路４４−２にラッチされたデータ信号Ｖｘ［１］〜Ｖｘ［ｎ］を、確実に第２ラッチ回路４４−３にラッチさせることができ、かつ、第２ラッチ回路４４−３により全データ線３４に確実に書き込むことができるので、表示不良を無くすことができる。

（比較例）
図１６及び図１７を参照しつつ比較例について説明する。図１６に示す比較例のデータ線駆動回路４４０は、シフトレジスタ４４０−１と、第１ラッチ回路４４０−２と、第２ラッチ回路４４０−３と、パルス生成回路４４０−４とを備えている。第１ラッチ回路４４０−２及び第２ラッチ回路４４０−３は、それぞれ図８に示す第１実施形態におけるデータ線駆動回路４４の第１ラッチ回路４４−２及び第２ラッチ回路４４−３と同じ構成である。しかし、シフトレジスタ４４０−１は、図８に示す第１実施形態におけるシフトレジスタ４４−１に比べると、ｎ＋１個の単位回路Ｕ０〜Ｕｎ＋１を備えており、単位回路の数がシフトレジスタ４４−１よりも２個少なくなっている。そして、パルス生成回路４４０−４は、シフトレジスタ４４０−１のｎ＋１段目の単位回路Ｕｎ＋１と、ＮＡＮＤゲートＧＴ２と、５個のインバータＩＮＶ１０〜ＩＮＶ１４とで構成されている。

シフトレジスタ４４０−１が初段からｎ段までの単位回路Ｕ０〜Ｕｎを備えており、第１ラッチ回路４４０−２及び第２ラッチ回路４４０−３が、それぞれ第１実施形態におけるデータ線駆動回路４４の第１ラッチ回路４４−２及び第２ラッチ回路４４−３と同じ構成であるため、図１７に示すように、時刻ｔ０から時刻ｔ９までにおいて、映像信号ＶＩＤＥＯのデータＤ１〜Ｄｎ（データ信号Ｖｘ［１］〜Ｖｘ［ｎ］）が第１ラッチ回路４４０−２の初段からｎ段までの各ラッチ回路にラッチされる動作は第１実施形態と同様である。
しかし、時刻ｔ９においてｎ＋１段目の単位回路Ｕｎ＋１のＮＯＲゲートＧＴ１の出力信号ＳＲｎ＋１がＬレベルからＨレベルに立ち上がると、ｎ段目の単位回路ＵｎのＮＯＲゲートＧＴ１の出力信号ＳＲとｎ＋１段目の単位回路Ｕｎ＋１のＮＯＲゲートＧＴ１の出力信号ＳＲｎ＋１とが入力端子に入力されるパルス生成回路４４０−４のＮＡＮＤゲートＧＴ２の出力はＨレベルからＬレベルに変化する。その結果、ラッチパルスＬＡＴは、バッファとして機能する５個のインバータＩＮＶ１０〜ＩＮＶ１４を介して、時刻ｔ９においてＬレベルからＨレベルに立ち上がる。
したがって、第２ラッチ回路４４０−３の各段のトランジスタＴｒ２はオン状態となり、第１ラッチ回路４４０−２の各段のラッチ回路にラッチされている映像信号ＶＩＤＥＯのデータＤ１〜Ｄｎが、一斉に第２ラッチ回路４４０−３の各段のラッチ回路にラッチされる。

時刻ｔ９からクロック信号ＣＬＫの１／２周期後の時刻ｔ１０において、ｎ段目のＮＯＲゲートＧＴ１の出力信号ＳＲｎがＨレベルからＬレベルに変化すると、ｎ段目の単位回路ＵｎのＮＯＲゲートＧＴ１の出力信号ＳＲとｎ＋１段目の単位回路Ｕｎ＋１のＮＯＲゲートＧＴ１の出力信号ＳＲｎ＋１とが入力端子に入力されるパルス生成回路４４０−４のＮＡＮＤゲートＧＴ２の出力はＬレベルからＨレベルに立ち上がる。その結果、ラッチパルスＬＡＴは、バッファとして機能する５個のインバータＩＮＶ１０〜ＩＮＶ１４を介して、時刻ｔ１０においてＨレベルＬレベルからに立ち上がる。
したがって、比較例におけるパルスＬＡＴは、図１７に示すように、時刻ｔ９から時刻ｔ１０まで、つまり、クロック信号ＣＬＫの１／２周期分の期間Ｔ４においてＨレベルを維持し、時刻ｔ１０においてＨレベルからＬレベルに変化する信号となる。言い換えれば、比較例のラッチパルスＬＡＴはクロック信号ＣＬＫの１／２周期分のパルス幅を有する信号となる。

したがって、全データ線３４に対応する第２ラッチ回路４４０−３の初段からｎ段までの全てのラッチ回路を、クロック信号ＣＬＫの１／２周期分という非常に短い時間で駆動する必要がある。そこで、比較例では、表示不良を防ぐために、５個のインバータＩＮＶ１０〜ＩＮＶ１４をバッファとして機能させ、ラッチパルスＬＡＴの駆動能力を上げている。しかし、このような構成では、バッファとして機能するインバータのうち、最終段のインバータＩＮＶ１４において大きな電流を扱う必要があるため、初段のインバータＩＮＶ１０から最終段のインバータＩＮＶ１４にかけて徐々にトランジスタのチャネル幅を大きくし、最終段のインバータＩＮＶ１４では非常に大きくする必要がある。その結果、バッファを構成するインバータＩＮＶ１０からＩＮＶ１４を構成するトランジスタの特性によっては大きなリーク電流が発生し、消費電力が大きくなることがあった。

上述した比較例と第１実施形態とを比較すると明らかなように、本発明においてはクロック信号ＣＬＫの２周期分という十分に余裕を持ったパルス幅のラッチパルスＬＡＴを生成することができるので、大きなバッファを設ける必要がなく、消費電力の増大を防止しつつ、全データ信号を全データ線３４に確実に書き込んで表示不良を無くすことができる。
なお、第１実施形態においては、シフトレジスタ４４−１のｎ＋１段〜ｎ＋３段の単位回路Ｕｎ＋１〜Ｕｎ＋３をパルス生成回路４４−４の一部として用いる例について説明したが、単位回路Ｕｎ＋１〜Ｕｎ＋３に相当する回路をシフトレジスタ４４−１とは別体に構成し、これをパルス生成回路４４−４の一部として用いてもよい。

＜第２実施形態＞
次に、本発明の第２実施形態について図１０及び図１１を参照しつつ説明する。第２実施形態のデータ線駆動回路４４は、図１０に示すように、シフトレジスタ４４−１には初段からｎ段までの単位回路Ｕ０〜Ｕｎが備えられている。。また、パルス生成回路４４−４は、シフトレジスタ４４−１の最終段であるｎ段目の後に追加した１段のシフトレジスタと、ＲＳフリップフロップＦＦ１と、インバータＩＮＶ８及びインバータＩＮＶ９とを備えている。なお、第１ラッチ回路４４−２及び第２ラッチ回路４４−３の構成は、第１実施形態における第１ラッチ回路４４−２及び第２ラッチ回路４４−３の構成の構成と同じである。

ＲＳフリップフロップＦＦ１のリセット入力端子Ｒは、スタートパルスＳＰの供給端子と接続されており、セット入力端子Ｓは、シフトレジスタ４４−１の最終段のｎ段目の後に追加した単位回路Ｕｎ＋１におけるＮＯＲゲートＧＴ１の出力端子と接続されている。そして、出力端子ＱとインバータＩＮＶ８とを接続し、ラッチパルスＬＡＴを供給する。

シフトレジスタ４４−１が初段からｎ段までの単位回路Ｕ０〜Ｕｎを備えており、第１ラッチ回路４４−２及び第２ラッチ回路４４−３が、それぞれ第１実施形態における第１ラッチ回路４４−２及び第２ラッチ回路４４−３と同じ構成であるため、図１１に示すように、時刻ｔ０から時刻ｔ９までにおいて、映像信号ＶＩＤＥＯのデータＤ１〜Ｄｎ（データ信号Ｖｘ［１］〜Ｖｘ［ｎ］）が第１ラッチ回路４４−２の初段からｎ段までの各ラッチ回路にラッチされる動作は第１実施形態と同様である。

しかし、ｎ段の単位回路ＵｎのＮＯＲゲートＧＴ１の出力信号ＳＲｎがＬレベルからＨレベルに立ち上がる時刻ｔ１４よりもクロック信号ＣＬＫの１／２周期後の時刻ｔ９に、追加した１段の単位回路Ｕｎ＋１のＮＯＲゲートＧＴ１の出力信号ＳＲｎ＋１がＬレベルからＨレベルに立ち上がると、この出力信号ＳＲｎ＋１がＳＲフリップフロップＦＦ１のセット入力端子Ｓに供給され、ＳＲフリップフロップＦＦ１の出力端子Ｑからの出力信号は時刻ｔ９においてＬレベルからＨレベルに立ち上がる。その結果、ラッチパルスＬＡＴは、バッファとして機能するインバータＩＮＶ８及びＩＮＶ９を介して、時刻ｔ１４においてＬレベルからＨレベルに立ち上がる。
したがって、第２ラッチ回路４４０−３の各段のトランジスタＴｒ２はオン状態となり、第１ラッチ回路４４０−２の各段のラッチ回路にラッチされている映像信号ＶＩＤＥＯのデータＤ１〜Ｄｎが、一斉に第２ラッチ回路４４０−３の各段のラッチ回路にラッチされる。

ＳＲフリップフロップＦＦ１の出力端子Ｑからの出力信号のＨレベルは、次の行における書き込みのために時刻ｔ１５においてスタートパルスＳＰがＬレベルからＨレベルに立ち上がるまで維持される。そして、時刻ｔ１５においてスタートパルスＳＰがＬレベルからＨレベルに立ち上がり、このスタートパルスＳＰがＳＲフリップフロップＦＦ１のリセット入力端子Ｒに供給されると、ＳＲフリップフロップＦＦ１の出力端子Ｑからの出力信号は時刻ｔ１５においてＨレベルからＬレベルに立ち下がる。
したがって、第２実施形態においては、図１１に示すように、ラッチパルスＬＡＴは時刻１４から時刻ｔ１５まで、つまり、クロック信号ＣＬＫの２．５周期以上の期間Ｔ５分のパルス幅を有する信号となる。
その結果、本実施形態においても、全データ線３４に対応する第２ラッチ回路４４−３の初段からｎ段までの全てのラッチ回路を、スタートパルスＳＰのパルス幅よりも広く、クロック信号ＣＬＫの２．５周期以上という十分に余裕を持った時間で駆動することが可能となり、データ信号Ｖｘ［１］〜Ｖｘ［ｎ］を、確実に第２ラッチ回路４４−３にラッチさせることができ、かつ、第２ラッチ回路４４−３により全データ線３４に確実に書き込むことができるので、表示不良を無くすことができる。また、大きなバッファを必要としないので、消費電力の増大を抑えることができる。

＜第３実施形態＞
次に、本発明の第３実施形態を図１２及び図１３を参照しつつ説明する。図１２に示すように、シフトレジスタ４４−１、第１ラッチ回路４４−２、及び第２ラッチ回路４４−３の構成は、第２実施形態におけるシフトレジスタ４４−１、第１ラッチ回路４４−２、及び第２ラッチ回路４４−３の構成と同じである。しかし、第３実施形態のパルス生成回路４４−４は、第２実施形態のパルス生成回路４４−４と異なり、シフトレジスタ４４−１の最終段であるｎ段目の後に追加した１段のシフトレジスタと、ＯＲゲートＧＴ４と、ＤフリップフロップＦＦ２と、インバータＩＮＶ８と、インバータＩＮＶ９とから構成されている。
ＯＲゲートＧＴ４の入力端子には、シフトレジスタ４４−１の最終段であるｎ段目の後に追加した単位回路Ｕｎ＋１におけるＮＯＲゲートＧＴ１の出力端子と、スタートパルスＳＰの供給端子とが接続されている。ＯＲゲートＧＴ４の出力端子は、ＤフリップフロップＦＦ２のクロック端子に接続されている。また、本実施形態においては、ＤフリップフロップＦＦ２の反転出力端子を入力端子Ｄと接続し、分周回路を形成している。そして、ＤフリップフロップＦＦ２の反転出力端子をインバータＩＮＶ８と接続し、インバータＩＮＶ８及びインバータＩＮＶ９を介してＤフリップフロップＦＦ２の反転出力端子の出力信号をラッチパルスＬＡＴとして供給する。

シフトレジスタ４４−１、第１ラッチ回路４４−２及び第２ラッチ回路４４−３が、それぞれ第１実施形態における第１ラッチ回路４４−２及び第２ラッチ回路４４−３と同じ構成であるため、図１１に示すように、時刻ｔ０から時刻ｔ９までにおいて、映像信号ＶＩＤＥＯのデータＤ１〜Ｄｎ（データ信号Ｖｘ［１］〜Ｖｘ［ｎ］）が第１ラッチ回路４４−２の初段からｎ段までの各ラッチ回路にラッチされる動作は第１実施形態と同様である。

次に、本実施形態のパルス生成回路４４−４について説明する。初期状態においては、ＤフリップフロップＦＦ２の反転出力端子のレベルはＨレベルであるとする。この状態で、図１３に示すように最初の行の書き込みのために時刻ｔ０においてスタートパルスＳＰがＬレベルからＨレベルに立ち上がると、スタートパルスＳＰはＯＲゲートＧＴ４を介してＤフリップフロップＦＦ２のクロック端子に供給される。ＤフリップフロップＦＦ２はクロック端子に供給されるスタートパルスＳＰの立ち上がりエッジに応じて、反転出力端子のレベルをＬレベルに反転させる。その結果、反転出力端子の出力信号は、時刻ｔ２において、インバータＩＮＶ８及びインバータＩＮＶ９を介して、ＨレベルからＬレベルに立ち下がるラッチパルスＬＡＴとして供給される。

そして、ｎ段の単位回路ＵｎのＮＯＲゲートＧＴ１の出力信号ＳＲｎがＬレベルからＨレベルに立ち上がる時刻ｔ１４よりもクロック信号ＣＬＫの１／２周期後の時刻ｔ９に、追加した１段の単位回路Ｕｎ＋１のＮＯＲゲートＧＴ１の出力信号ＳＲｎ＋１がＬレベルからＨレベルに立ち上がると、この出力信号ＳＲｎ＋１がＤフリップフロップＦＦ２のクロック入力端子に供給される。ＤフリップフロップＦＦ２はクロック端子に供給される出力信号ＳＲｎ＋１の立ち上がりエッジに応じて、反転出力端子のレベルをＬレベルからＨレベルに反転させる。その結果、反転出力端子の出力信号は、時刻ｔ９において、インバータＩＮＶ８及びインバータＩＮＶ９を介して、ＬレベルからＨレベルに立ち上がるラッチパルスＬＡＴとして供給される。
したがって、第２ラッチ回路４４−３の各段のトランジスタＴｒ２はオン状態となり、第１ラッチ回路４４−２の各段のラッチ回路にラッチされている映像信号ＶＩＤＥＯのデータＤ１〜Ｄｎが、一斉に第２ラッチ回路４４−３の各段のラッチ回路にラッチされる。

ＤフリップフロップＦＦ２の反転出力端子からの出力信号のＨレベルは、次の行における書き込みのために時刻ｔ１５においてスタートパルスＳＰがＬレベルからＨレベルに立ち上がるまで維持される。そして、時刻ｔ１５においてスタートパルスＳＰがＬレベルからＨレベルに立ち上がり、このスタートパルスＳＰがＤフリップフロップＦＦ２のクロック端子に供給されると、ＤフリップフロップＦＦ２はクロック端子に供給されるスタートパルスＳＰの立ち上がりエッジに応じて、反転出力端子のレベルをＨレベルからＬレベルに反転させる。その結果、反転出力端子の出力信号は、時刻１５において、インバータＩＮＶ８及びインバータＩＮＶ９を介して、ＨレベルからＬレベルに立ち下がるラッチパルスＬＡＴとして供給される。
したがって、第３実施形態におけるラッチパルスＬＡＴは、図１３に示すように、時刻１４から時刻ｔ１５まで、つまり、クロック信号ＣＬＫの２．５周期以上の期間Ｔ５分のパルス幅を有する信号となる。
その結果、本実施形態においても、全データ線３４に対応する第２ラッチ回路４４−３の初段からｎ段までの全てのラッチ回路を、スタートパルスＳＰのパルス幅よりも広く、クロック信号ＣＬＫの２．５周期以上という十分に余裕を持った時間で駆動することが可能となり、データ信号Ｖｘ［１］〜Ｖｘ［ｎ］を、確実に第２ラッチ回路４４−３にラッチさせることができ、かつ、第２ラッチ回路４４−３により全データ線３４に確実に書き込むことができるので、表示不良を無くすことができる。また、大きなバッファを必要としないので、消費電力の増大を抑えることができる。

＜変形例＞
以下、上述した各実施形態の変形例について説明する。説明の重複を避けるため、上述した一実施形態との相違点を説明し、共通の構成などに係る説明は省略する。

（変形例１）
第１実施形態においては、パルス生成回路４４−４としてシフトレジスタ４４−１の３段の単位回路を用いる例について説明したが、本発明はこの構成に限定されるものではなく、３段以上の単位回路を用いてもよい。また、３段以上の単位回路に相当する回路をシフトレジスタ４４−１と別体に形成してパルス生成回路４４−４として用いてもよい。

（変形例２）
上述した実施形態においては、ＮＡＮＤゲート、クロックドインバータ、及びインバータにより単位回路を構成し、複数の単位回路によりシフトレジスタを構成する例について説明したが、本発明はこの構成に限定されるものではない。例えば、フリップフロップ等によりシフトレジスタを構成するようにしてもよい。

（応用例）
本発明を応用した電子機器を以下に例示する。図１４及び図１５には、以上に例示した電気泳動表示装置１００を採用した電子機器の外観が図示されている。
図１４は、電気泳動表示装置１００を利用した携帯型の情報端末（電子書籍）３１０の斜視図である。図１４に示すように、情報端末３１０は、利用者が操作する操作子３１２と、表示部３１４に画像を表示する電気泳動表示装置１００とを含んで構成される。操作子３１２が操作されると表示部３１４の表示画像が変更される。
図１５は、電気泳動表示装置１００を利用した電子ペーパー３２０の斜視図である。図１５に示すように、電子ペーパー３２０は、可撓性の基板（シート）３２２の表面に形成された電気泳動表示装置１００を含んで構成される。
本発明が適用される電子機器は以上の例示に限定されない。例えば、携帯電話機や時計（腕時計），携帯型の音響再生装置，電子手帳，タッチパネル搭載型の表示装置など、各種の電子機器に本発明の電気光学装置を採用することが可能である。
また、本発明の表示素子は、電気泳動素子に限定されるものではなく、有機ＥＬ素子、液晶素子等にも適用可能である。したがって、本発明の電気光学装置は、電気泳動表示装置に限定されるものではなく、有機ＥＬ表示装置、無機ＥＬ表示装置、液晶表示装置、エレクトロクロミック表示装置等にも適用可能である。また、電子機器の例としても、有機ＥＬ表示装置あるいは液晶表示装置を用いた情報端末、携帯電話機や時計（腕時計），携帯型の音響再生装置，電子手帳，タッチパネル搭載型の表示装置、タブレット、電子ブック、スマートフォン等、各種の電子機器に本発明の電気光学装置を採用することが可能である。

１０…電気泳動パネル、１３…第１の電源線、１４…第２の電源線、２０…制御回路、２５…メモリ回路、２８…素子基板、２９…対向基板、３０…表示部、３１…接着剤層、３２…走査線、３４…データ線、３５…スイッチ回路、３６，３７…トランスファーゲート、４０…駆動部、４２…走査線駆動回路、４４…データ線駆動回路、４４−１…シフトレジスタ、４４−２…第１ラッチ回路、４４−３…第２ラッチ回路、４４−４…パルス生成回路、５０…電気泳動素子、５１…画素電極、５２…共通電極、５３…マイクロカプセル、５４…分散媒、５５…白色粒子、５６…黒色粒子、５７…イオン層、６３…第１枝電源線、６４…第２枝電源線、１００…電気泳動表示装置、３１０…情報端末、３１２…操作子、３１４…表示部、３２０…電子ペーパー、ＣＬＫ…クロック信号、ＦＦ１…ＳＲフリップフロップ、ＦＦ２…Ｄフリップフロップ、ＧＴ１…ＮＯＲゲート、ＧＴ２…ＮＡＮＤゲート、ＧＴ３，ＧＴ４…ＯＲゲート、ＩＮＶ１，ＩＮＶ２，ＩＮＶ３…クロックドインバータ、ＩＮＶ４〜ＩＮＶ１４…インバータ、ＬＡＴ…ラッチパルス、Ｐ…画像回路、Ｐ１〜Ｐｎ…単位回路、Ｒ１〜Ｒｎ…単位回路、ｓ１〜ｓｎ…サンプリング信号、ＳＲ０〜ＳＲｎ…出力信号、Ｔs…選択スイッチ、Ｔｒ１，Ｔｒ２…トランジスタ、Ｕ０〜Ｕｎ…単位回路、ＶＩＤＥＯ…映像信号、Ｖｘ…データ信号。

Claims (5)

1. マトリックス状に配置された複数の画素を備える表示部と、走査線駆動回路と、データ線駆動回路とを備え、一走査線に対応する複数の画素ごとにデータ線を介してデータ信号の書き込みを行う電気光学装置のデータ線駆動回路であって、
   前記一走査線に対応する各列の画素に書き込む前記データ信号を、各列に対応したサンプリング信号によりラッチする第１ラッチ回路と、
   所定のパルス信号を転送し、各列に対応した前記サンプリング信号を出力するシフトレジスタと、
   前記第１ラッチ回路にラッチされた各列の画素に書き込む前記データ信号を、ラッチパルス信号により一斉にラッチし、各列の前記データ線に供給する第２ラッチ回路と、
   最終列の画素に書き込む前記データ信号の前記第１ラッチ回路によるラッチの終了に同期して前記ラッチパルス信号を前記第２ラッチ回路に出力するパルス生成回路と
   を備え、
   前記シフトレジスタは、
   各段に対応して設けられ、クロック信号に従って前記所定のパルス信号を次段に転送する単位回路を含み、前記単位回路から出力される前記所定のパルス信号に基づいて前記サンプリング信号を生成し、
   前記パルス生成回路は、
   最終列に対応する段の前記単位回路から受ける前記所定のパルス信号を前記クロック信号に従って出力する第１の転送回路と、
   前記第１の転送回路から出力された前記所定のパルス信号を、当該パルス信号のパルス幅よりも短い間隔でさらに複数段分転送する第２の転送回路と、
   を含み、
   前記第１の転送回路から出力された前記所定のパルス信号と前記第２の転送回路により複数段分転送した複数のパルス信号の各々との論理和をとることにより、前記所定のパルス信号のパルス幅よりも広いパルス幅の前記ラッチパルス信号を生成する
   ことを特徴とする電気光学装置のデータ線駆動回路。
2. マトリックス状に配置された複数の画素を備える表示部と、走査線駆動回路と、データ線駆動回路とを備え、一走査線に対応する複数の画素ごとにデータ線を介してデータ信号の書き込みを行う電気光学装置のデータ線駆動回路であって、
   前記一走査線に対応する各列の画素に書き込む前記データ信号を、各列に対応したサンプリング信号によりラッチする第１ラッチ回路と、
   所定のパルス信号を転送し、各列に対応した前記サンプリング信号を出力するシフトレジスタと、
   前記第１ラッチ回路にラッチされた各列の画素に書き込む前記データ信号を、ラッチパルス信号により一斉にラッチし、各列の前記データ線に供給する第２ラッチ回路と、
   最終列の画素に書き込む前記データ信号の前記第１ラッチ回路によるラッチの終了に同期して前記ラッチパルス信号を前記第２ラッチ回路に出力するパルス生成回路と
   を備え、
   前記シフトレジスタは、
   各段に対応して設けられ、クロック信号に従って前記所定のパルス信号を次段に転送する単位回路を備え、前記単位回路から出力される前記所定のパルス信号に基づいて前記サンプリング信号を生成し、
   前記パルス生成回路は、
   最終列に対応する段の前記単位回路から受ける前記所定のパルス信号を前記クロック信号に従って出力する第１の転送回路と、
   ＳＲフリップフロップ回路と
   を備え、
   前記第１の転送回路から出力された前記所定のパルス信号を、前記ＳＲフリップフロップ回路のセット入力端子に入力させると共に、前記シフトレジスタにより転送が行われる前の前記所定のパルス信号を前記ＳＲフリップフロップ回路のリセット入力端子に入力させて、前記所定のパルス信号のパルス幅よりも広いパルス幅の前記ラッチパルス信号を生成する
   ことを特徴とする電気光学装置のデータ線駆動回路。
3. マトリックス状に配置された複数の画素を備える表示部と、走査線駆動回路と、データ線駆動回路とを備え、一走査線に対応する複数の画素ごとにデータ線を介してデータ信号の書き込みを行う電気光学装置のデータ線駆動回路であって、
   前記一走査線に対応する各列の画素に書き込む前記データ信号を、各列に対応したサンプリング信号によりラッチする第１ラッチ回路と、
   所定のパルス信号を転送し、各列に対応した前記サンプリング信号を出力するシフトレジスタと、
   前記第１ラッチ回路にラッチされた各列の画素に書き込む前記データ信号を、ラッチパルス信号により一斉にラッチし、各列の前記データ線に供給する第２ラッチ回路と、
   最終列の画素に書き込む前記データ信号の前記第１ラッチ回路によるラッチの終了に同期して前記ラッチパルス信号を前記第２ラッチ回路に出力するパルス生成回路と、
   を備え、
   前記シフトレジスタは、
   各段に対応して設けられ、クロック信号に従って前記所定のパルス信号を次段に転送する単位回路を備え、前記単位回路から出力される前記所定のパルス信号に基づいて前記サンプリング信号を生成し、
   前記パルス生成回路は、
   最終列に対応する段の前記単位回路から受ける前記所定のパルス信号を前記クロック信号に従って出力する第１の転送回路と、
   反転出力端子とデータ入力端子を接続したＤフリップフロップ回路と
   を備え、
   前記第１の転送回路から出力された前記所定のパルス信号と前記シフトレジスタにより転送が行われる前の前記所定のパルス信号との論理和により生成される信号を、前記Ｄフリップフロップ回路のクロック端子に入力させて、前記所定のパルス信号のパルス幅よりも広いパルス幅の前記ラッチパルス信号を生成する
   ことを特徴とする電気光学装置のデータ線駆動回路。
4. 請求項１乃至請求項３のいずれか一項に記載のデータ線駆動回路を備える電気光学装置。
5. 請求項４に記載の電気光学装置を備える電子機器。

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