JP2017009801A - 記憶型表示装置および電子機器 - Google Patents

Abstract

【課題】一部の行のみの書き換え時において、画素電極へのデータ信号の書き込みに要する時間の短縮と、消費電力の低減とを実現することが可能な記憶型表示装置、電子機器を提供する。【解決手段】記憶型表示装置は、ｎ列分設けられた第１の制御線と、ｍ行分設けられた第２の制御線と、ｎ×ｍ個の画素からなる表示部とを備え、表示部に、画素電極と、対向電極と、画素スイッチング素子と、画素メモリー回路とを備え、各行ごとに画素電極へ電源を供給するための枝電源線と、幹電源線と、画素電極スイッチ回路と、幹電源線と各行ごとの枝電源線との間にそれぞれ接続され、幹電源線と各行ごとの枝電源線との接続状態をそれぞれ選択する電源線スイッチ回路と、制御回路と、第２の制御線に信号を出力する走査線駆動回路とを備え、走査線駆動回路は、表示部の所定の端部側に配置され、電源線スイッチ回路は、表示部の前記所定の端部と異なる端部側に配置されている。【選択図】図１

Description

本発明は、記憶型表示装置よび電子機器に関するものである。

液体中に帯電微粒子を分散させた分散系に電場を与えると、帯電微粒子が液体中を移動（泳動）することが知られている。この現象は電気泳動と称され、近年、この電気泳動を利用して所望の情報（画像）を表示させるようにした電気泳動表示装置が一般に普及し始めている。

例えば特許文献１には、画素電極と、対向電極と、画素電極と対向電極との間に配置されたマイクロカプセルとを含むマイクロカプセル型の電気泳動素子を備えた電気泳動表示装置が開示されている。マイクロカプセルには、電気泳動粒子をマイクロカプセル内に分散させるための分散媒と、複数の白色粒子と、複数の黒色粒子とが封入されている。

特開２０１０−２５６９１９号公報

特許文献１の装置では、画素ごとにメモリーが内蔵されており、メモリーの内容に応じて画素電極に印加する電圧が設定される。具体的には、メモリーの内容に応じて複数の枝電源線のいずれか一つと画素電極とを接続することにより、当該電源線に供給されている電圧を画素電極に印加する。各行の複数の枝電源線は共通する複数の幹電源線と接続され、複数の幹電源線から各行の複数の枝電源線に電圧が供給される。

したがって、たとえ一部の行のみの表示を変更する場合であっても、当該変更に必要な電圧が複数の幹電源線に供給され、総ての行の複数の枝電源線に当該電圧が供給される。その結果、表示の変更を行わない行においては、表示が変更されないようにするための複雑なシーケンスが必要となり、書き換え時間が長くなっていた。また、表示の変更を行わない行においてもメモリーの内容の書き換え等が必要となり、消費電力が増大する結果となっていた。

本発明の目的は、一部の行のみの書き換え時において、画素電極へのデータ信号の書き込みに要する時間の短縮と、消費電力の低減とを実現することが可能な記憶型表示装置および電子機器を提供することにある。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。

本発明の記憶型表示装置は、ｎ（ｎは２以上の整数）列分設けられた第１の制御線と、
ｍ（ｍは２以上の整数）行分設けられた第２の制御線と、
表示素子を一対の基板間に挟持してなり、ｎ×ｍ個の画素からなる表示部と、を備えた記憶型表示装置であって、
前記表示部に、前記画素ごとに形成された画素電極と、前記表示素子を介して複数の前記画素電極と対向する対向電極と、前記第１の制御線及び前記第２の制御線に接続され前記画素電極への電源の印加状態を切り替える画素スイッチング素子と、当該画素スイッチング素子に接続された画素メモリー回路と、を備え、
各行ごとに前記画素電極へ電源を供給するための枝電源線と、
各行ごとの前記枝電源線に対して共通に設けられ前記枝電源線に電源を供給するための幹電源線と、
前記画素メモリー回路に記憶された内容に応じて前記枝電源線と前記画素電極との接続状態を切り替える画素電極スイッチ回路と、
前記幹電源線と各行ごとの前記枝電源線との間にそれぞれ接続され、前記幹電源線と各行ごとの前記枝電源線との接続状態をそれぞれ選択する電源線スイッチ回路と、
前記画素メモリー回路に記憶された内容の書き換えの有無に対応して前記幹電源線と前記枝電源線とを各行ごとに遮断または接続させる制御回路と、
前記第２の制御線に信号を出力する走査線駆動回路と、を備え、
前記走査線駆動回路は、前記表示部の所定の端部側に配置され、前記電源線スイッチ回路は、前記表示部の前記所定の端部と異なる端部側に配置されている、ことを特徴とする。

これにより、画素メモリー回路に記憶された内容の書き換えがある場合には、当該画素メモリー回路に対応する行において、制御回路により枝電源線と幹電源線とを接続させればよい。また、画素メモリー回路に記憶された内容の書き換えがない場合には、当該画素メモリー回路に対応する行において、制御回路により枝電源線と幹電源線とを遮断させればよい。画素メモリー回路の内容の書き換えは、第２の制御線により当該画素メモリー回路に接続された画素スイッチをオン状態とし、当該画素スイッチに接続された第１の制御線から書き換えに応じたデータ信号を供給することにより行われる。画素電極スイッチ回路は、例えば画素メモリー回路にハイレベルのデータ信号が書き込まれた場合には、ハイレベルに対応した電圧を供給するための枝電源線と画素電極とを接続状態にする。書き換えが行われる画素メモリー回路に対応する行においては、枝電源線と幹電源線とが接続されているため、ハイレベルに対応した電圧が供給されている幹電源線からハイレベルに対応した電圧を供給するための枝電源線にハイレベルに対応した電圧が供給され、画素電極にハイレベルに対応した電圧が印加され、画素メモリー回路の内容に応じた書き換えが行われることになる。また、画素メモリー回路にローレベルのデータ信号が書き込まれた場合には、ローレベルに対応した電圧を供給するための枝電源線と画素電極とを接続状態にする。書き換えが行われる画素メモリー回路に対応する行においては、枝電源線と幹電源線とが接続されているため、ローレベルに対応した電圧が供給されている幹電源線からローレベルに対応した電圧を供給するための枝電源線にローレベルに対応した電圧が供給され、画素電極にローレベルに対応した電圧が印加され、画素メモリー回路の内容に応じた書き換えが行われることになる。一方、画素メモリー回路の内容の書き換えが行われない場合には、当該画素メモリー回路に対応する行においては、枝電源線と幹電源線とが遮断されている。したがって、画素電極スイッチ回路が、画素メモリー回路の内容に応じて枝電源線と画素電極とを接続状態にした場合でも、枝電源線には電圧が供給されていないので、結局、画素電極にも電圧は印加されない。したがって、当該メモリー回路に対応する行においては、表示の変更は行われない。以上のように、画素メモリー回路の内容を書き換える行においてのみ枝電源線と幹電源線とを接続させ、第２の制御線による画素スイッチング素子の駆動を行えばよいので、書き換え時間が短縮されると共に、消費電力の低減が図られる。

また、走査線駆動回路が表示部の所定の端部側に配置され、電源線スイッチ回路が表示部の前記所定の端部と異なる端部側に配置されていることにより、表示部の所定の端部側と前記所定の端部と異なる端部側とに位置する額縁（非表示領域）の寸法をほぼ均等にすることができる。この場合、例えば、走査線駆動回路を表示部の一端側に配置し、電源線スイッチ回路を表示部の他端側に配置することにより、表示部の一端側と他端側とに位置する額縁の寸法をほぼ均等にすることができる。

なお、第１の制御線はデータ線等を含む概念であり、各列に複数設けてもよい。また、第２の制御線は走査線等を含む概念であり、各行に複数設けてもよい。表示素子は、電気泳動素子、液晶、エレクトロクロミック素子等を含む概念である。画素スイッチング素子はトランジスター、トランスファーゲート等を含む概念である。画素メモリー回路はコンデンサー、ラッチ回路等を含む概念である。枝電源線は各行に複数設けられていてもよく、幹電源線も枝電源線に対応して複数設けられていてもよい。

本発明の記憶型表示装置では、前記走査線駆動回路と前記電源線スイッチ回路とは、前記表示部を介し、前記行の方向に沿って配置されている、ことが好ましい。

これにより、表示部の行の方向の一端側と他端側とに位置する額縁（非表示領域）の寸法をほぼ均等にすることができる。

本発明の記憶型表示装置は、ｎ（ｎは２以上の整数）列分設けられた第１の制御線と、
ｍ（ｍは２以上の整数）行分設けられた第２の制御線と、
表示素子を一対の基板間に挟持してなり、ｎ×ｍ個の画素からなる表示部と、を備えた記憶型表示装置であって、
前記表示部に、前記画素ごとに形成された画素電極と、前記表示素子を介して複数の前記画素電極と対向する対向電極と、前記第１の制御線及び前記第２の制御線に接続され前記画素電極への電源の印加状態を切り替える画素スイッチング素子と、当該画素スイッチング素子に接続された画素メモリー回路と、を備え、
各行ごとに前記画素電極へ電源を供給するための枝電源線と、
各行ごとの前記枝電源線に対して共通に設けられ前記枝電源線に電源を供給するための幹電源線と、
前記画素メモリー回路に記憶された内容に応じて前記枝電源線と前記画素電極との接続状態を切り替える画素電極スイッチ回路と、
前記幹電源線と前記枝電源線との間に接続され、前記幹電源線と前記枝電源線との接続状態を選択する単位電源線スイッチ回路を複数有する電源線スイッチ回路と、
前記画素メモリー回路に記憶された内容の書き換えの有無に対応して前記幹電源線と前記枝電源線とを遮断または接続させる制御回路と、を備え、
前記単位電源線スイッチ回路は、前記表示部の前記行の方向の一端側および他端側にそれぞれ配置されており、前記一端側および前記他端側に配置された前記単位電源線スイッチ回路は、同一の前記行の前記枝電源線に接続されている、ことを特徴とする。

これにより、前記と同様に、書き換え時間が短縮されると共に、消費電力の低減が図られる。

また、単位電源線スイッチ回路が表示部の行の方向の一端側および他端側にそれぞれ配置されており、その一端側および他端側に配置された単位電源線スイッチ回路が同一の行の枝電源線に接続されているので、表示部の行の方向における表示むらを解消または軽減することができる。

本発明の記憶型表示装置は、ｎ（ｎは２以上の整数）列分設けられた第１の制御線と、
ｍ（ｍは２以上の整数）行分設けられた第２の制御線と、
表示素子を一対の基板間に挟持してなり、ｎ×ｍ個の画素からなる表示部と、を備えた記憶型表示装置であって、
前記表示部に、前記画素ごとに形成された画素電極と、前記表示素子を介して複数の前記画素電極と対向する対向電極と、前記第１の制御線及び前記第２の制御線に接続され前記画素電極への電源の印加状態を切り替える画素スイッチング素子と、当該画素スイッチング素子に接続された画素メモリー回路と、を備え、
各行ごとに前記画素電極へ電源を供給するための枝電源線と、
各行ごとの前記枝電源線に対して共通に設けられ前記枝電源線に電源を供給するための幹電源線と、
前記画素メモリー回路に記憶された内容に応じて前記枝電源線と前記画素電極との接続状態を切り替える画素電極スイッチ回路と、
前記幹電源線と前記枝電源線との間に接続され、前記幹電源線と前記枝電源線との接続状態を選択する単位電源線スイッチ回路を複数有する電源線スイッチ回路と、
前記画素メモリー回路に記憶された内容の書き換えの有無に対応して前記幹電源線と前記枝電源線とを遮断または接続させる制御回路と、を備え、
前記単位電源線スイッチ回路は、前記表示部の前記行の方向の一端側と他端側に配置されており、かつ、１つの前記枝電源線に対して１つ設けられている、ことを特徴とする。

これにより、前記と同様に、書き換え時間が短縮されると共に、消費電力の低減が図られる。

また、単位電源線スイッチ回路が表示部の行の方向の一端側と他端側に配置されているので、表示部の行の方向における表示むらの方向が、前記一端側に配置された行と前記他端側に配置された行とで逆方向になり、その表示部の行の方向における表示むらが相殺または軽減される。

本発明の記憶型表示装置では、前記単位電源線スイッチ回路は、前記表示部の前記行の方向の一端側と他端側とに交互に配置されている、ことが好ましい。

これにより、表示部の行の方向における表示むらの方向が１行ごとに逆方向になり、その表示部の行の方向における表示むらが相殺または軽減される。

本発明の記憶型表示装置では、前記電源線スイッチ回路は、前記幹電源線と各行ごとの前記枝電源線との間にそれぞれ接続され、前記幹電源線と各行ごとの前記枝電源線との接続状態をそれぞれ選択し、
前記制御回路は、前記画素メモリー回路に記憶された内容の書き換えの有無に対応して前記幹電源線と前記枝電源線とを各行ごとに遮断または接続させる、ことが好ましい。
これにより、各画素をそれぞれ個別に制御することが可能である。

本発明の記憶型表示装置では、前記電源線スイッチ回路は、前記幹電源線と複数行ごとの前記枝電源線との間にそれぞれ接続され、前記幹電源線と複数行ごとの前記枝電源線との接続状態をそれぞれ選択し、
前記制御回路は、前記画素メモリー回路に記憶された内容の書き換えの有無に対応して前記幹電源線と前記枝電源線とを複数行ごとに遮断または接続させる、ことが好ましい。

これにより、電源線スイッチ回路の構成を簡素化することができ、すなわち、電源線スイッチ回路の規模を小さくすることができる。これにより、消費電力の低減が図られると共に、表示部の外側の額縁（非表示領域）の寸法を小さくすることができる。

本発明の記憶型表示装置は、ｎ（ｎは２以上の整数）列分設けられた第１の制御線と、
ｍ（ｍは２以上の整数）行分設けられた第２の制御線と、
表示素子を一対の基板間に挟持してなり、ｎ×ｍ個の画素からなる表示部と、を備えた記憶型表示装置であって、
前記表示部に、前記画素ごとに形成された画素電極と、前記表示素子を介して複数の前記画素電極と対向する対向電極と、前記第１の制御線及び前記第２の制御線に接続され前記画素電極への電源の印加状態を切り替える画素スイッチング素子と、当該画素スイッチング素子に接続された画素メモリー回路と、を備え、
各行ごとに前記画素電極へ電源を供給するための枝電源線と、
各行ごとの前記枝電源線に対して共通に設けられ前記枝電源線に電源を供給するための幹電源線と、
前記画素メモリー回路に記憶された内容に応じて前記枝電源線と前記画素電極との接続状態を切り替える画素電極スイッチ回路と、
前記幹電源線と複数行ごとの前記枝電源線との間にそれぞれ接続され、前記幹電源線と複数行ごとの前記枝電源線との接続状態をそれぞれ選択する電源線スイッチ回路と、
前記画素メモリー回路に記憶された内容の書き換えの有無に対応して前記幹電源線と前記枝電源線とを複数行ごとに遮断または接続させる制御回路と、を備える、ことを特徴とする。

これにより、前記と同様に、書き換え時間が短縮されると共に、消費電力の低減が図られる。

また、電源線スイッチ回路は、幹電源線と複数行ごとの枝電源線との接続状態をそれぞれ選択するように構成されているので、電源線スイッチ回路の構成を簡素化することができ、すなわち、電源線スイッチ回路の規模を小さくすることができる。これにより、消費電力の低減が図られると共に、表示部の外側の額縁（非表示領域）の寸法を小さくすることができる。

本発明の記憶型表示装置では、前記画素メモリー回路の高電位電源端子に接続された第１の電源線と、
前記画素メモリー回路の低電位電源端子に接続された第２の電源線と、
前記第１の電源線が接続された第１の共通電源線と、
前記第２の電源線が接続された第２の共通電源線と、を備え、
前記第１の共通電源線と前記第２の共通電源線との少なくとも一方は、前記行の方向に隣り合う２つの前記画素で兼用されている、ことが好ましい。

これにより、行の方向の画素ピッチを小さくすることができ、高精細化が可能であり、また、回路構成を簡素化することができる。

本発明の記憶型表示装置では、前記幹電源線に対して遮断状態の前記枝電源線を、前記共通電極に接続される電源線に接続する接続回路を備える、ことが好ましい。

これにより、画素メモリー回路の内容を書き換えない行においては、共通電極に印加される電圧が枝電源線を介して画素電極に印加される。したがって、画素電極と共通電極は同電位となり、表示が変更されることがない。

本発明の記憶型表示装置では、前記画素メモリー回路はコンデンサーである、ことが好ましい。

これにより、コンデンサーに蓄積された電圧に応じて画素電極スイッチ回路により枝電源線と画素電極との接続状態が切り替えられる。

本発明の記憶型表示装置では、前記画素メモリー回路はラッチ回路を備えている、ことが好ましい。

これにより、ラッチ回路に書き込まれた電圧に応じて画素電極スイッチ回路により枝電源線と画素電極との接続状態が切り替えられる。

本発明の記憶型表示装置では、前記電源線スイッチ回路は、トランスファーゲートを備えている、ことが好ましい。

これにより、幹電源線に印加された電圧は接続抵抗の低いトランスファーゲートにより確実に枝電源線に供給される。

本発明の記憶型表示装置では、前記電源線スイッチ回路に接続され、前記電源線スイッチ回路の駆動状態を定める電源線メモリー回路と、当該電源線メモリー回路の内容をリセットするリセット回路とを備える、ことが好ましい。

これにより、電源線メモリー回路に書き込まれた内容に基づいて電源線スイッチ回路がオン状態またはオフ状態となる。つまり、電源線メモリー回路に書き込まれた内容により幹電源線と枝電源線との接続状態が決定される。表示の変更を行う際には、初期設定としてリセット回路により総ての電源線メモリー回路の内容をリセットする。したがって、初期設定時には総ての幹電源線と枝電源線が遮断状態となり、電源線メモリー回路に書き込まれた内容に応じて、内容が書き換えられる画素メモリー回路に対応する行の枝電源線と幹電源線が接続状態とされることになる。

本発明の記憶型表示装置では、前記リセット回路において前記第２の制御線と接続され前記電源線メモリー回路に書き込む電圧を供給する電源線選択信号線と前記電源線メモリー回路との接続状態を切り替えるメモリースイッチング素子と、当該メモリースイッチング素子により前記電源線メモリー回路と前記電源線選択信号線とが接続状態になる際に前記画素スイッチング素子と前記第２の制御線とを遮断するゲートイネーブル回路と、を備える、ことが好ましい。

これにより、電源線メモリー回路のリセットを行う際には、メモリースイッチング素子をオン状態にする電圧が第２の制御線から供給され、電源線選択信号線と電源線メモリー回路とが接続状態となり、電源線選択信号線に供給された電圧が電源線メモリー回路に書き込まれる。また、電源線選択信号線と電源線メモリー回路とが接続状態になった際には、ゲートイネーブル回路により、画素スイッチング素子と第２の制御線とが遮断される。したがって、電源線メモリー回路のリセットを行う際に、第２の制御線に供給される電圧が変動しても、画素スイッチング素子に影響を与えることがない。

本発明の電子機器は、本発明の記憶型表示装置を備えることを特徴とする。
これにより、電子機器では、一部の行のみの表示の変更を行う場合でも、書き換え時間が短縮されると共に、消費電力の低減が図られる。なお、電子機器は、タブレット、電子ブック、スマートフォン等を含む概念である。

本発明の第１実施形態に係る記憶型表示装置の主要構成を示すブロック図である。 画素回路の構成例を示す図である。 表示部の断面図である。 マイクロカプセルの構成図である。 マイクロカプセルの動作を説明した図である。 マイクロカプセルの動作を説明した図である。 データ線駆動回路の一構成例を示す図である。 書き換えを行う部分行を説明する図である。 部分行の書き換え表示に係るタイミングチャートである。 第２実施形態に係る画素回路の構成例を示す図である。 第３実施形態に係る画素回路の構成例を示す図である。 第３実施形態に係る画素回路の構成例を示す図である。 第３実施形態に係る画素回路の構成例を示す図である。 変形例に係る記憶型表示装置の主要構成を示すブロック図である。 変形例に係る画素回路の構成例を示す図である。 変形例に係る画素回路の構成例を示す図である。 変形例に係る画素回路の構成例を示す図である。 変形例に係る画素回路の構成例を示す図である。 本発明の第４実施形態に係る記憶型表示装置の主要構成を示すブロック図である。 本発明の第５実施形態に係る記憶型表示装置の主要構成を示すブロック図である。 本発明の第６実施形態に係る記憶型表示装置の主要構成を示すブロック図である。 本発明の第７実施形態に係る記憶型表示装置の主要構成を示すパターンレイアウト図である。 本発明の第７実施形態に係る記憶型表示装置の主要構成を示すパターンレイアウト図である。 本発明の第８実施形態に係る記憶型表示装置の主要構成を示すパターンレイアウト図である。 本発明の第８実施形態に係る記憶型表示装置の主要構成を示すパターンレイアウト図である。 本発明の第９実施形態に係る記憶型表示装置の主要構成を示すパターンレイアウト図である。 本発明の第９実施形態に係る記憶型表示装置の主要構成を示すパターンレイアウト図である。 電子機器（情報端末）の斜視図である。 電子機器（電子ペーパー）の斜視図である。 比較例に係る記憶型表示装置の主要構成を示すブロック図である。 比較例に係る画素回路の構成例を示す図である。 比較例に係る部分行の書き換え表示に係るタイミングチャートである。

以下、本発明の記憶型表示装置および電子機器を添付図面に示す好適な実施形態に基づいて詳細に説明する。

＜第１実施形態＞
以下、本発明の第１実施形態について説明する。

図１は、本発明の第１実施形態に係る記憶型表示装置の一例としての電気泳動表示装置１００の主要構成を示す図である。

なお、以下では、説明の便宜上、図１に示すように、互いに直交する２軸をＸ軸およびＹ軸とする（他の図も同様）。また、Ｘ軸に平行な方向を「Ｘ方向」、「行の方向」とも言い、Ｙ軸に平行な方向を「Ｙ方向」、「列の方向」とも言う。すなわち、Ｘ方向と行の方向とは、同じ意味であり、Ｙ方向と列の方向とは、同じ意味である。

図１に示すように、電気泳動表示装置１００は、電気泳動パネル１０と、制御回路２０と、を備える。

電気泳動パネル１０は、複数の画素回路Ｐが配列された表示部３０と、各画素回路Ｐを駆動する駆動部４０と、枝電源線選択回路８０と、を備える。駆動部４０は、走査線駆動回路４２と、データ線駆動回路４４とを備える。

制御回路２０は、上位装置から供給される映像信号や同期信号などに基づいて、電気泳動パネル１０の各部を統括的に制御する。

表示部３０には、第２の制御線の一例としてＸ方向に延在するｍ本の走査線３２と、第１の制御線の一例としてＹ方向に延在して走査線３２に交差するｎ本のデータ線３４とが形成される（ｍ，ｎは２以上の整数）。複数の画素回路Ｐは、走査線３２とデータ線３４との交差に配置されて縦ｍ行×横ｎ列の行列状に配列される。

図２は、画素回路Ｐの構成例を示す図である。図２においては、第ｉ行（１≦ｉ≦ｍ）の第ｊ列目（１≦ｊ≦ｎ）に位置する１個の画素回路（画素）Ｐのみを図示している。同図に示すように、画素回路Ｐは、電気泳動素子５０と、選択スイッチＴsと、メモリー回路２５と、スイッチ回路３５とを含む。

画素スイッチング素子の一例としての選択スイッチＴsは、Ｎ−ＭＯＳ（Negative Metal Oxide Semiconductor）で構成されている。選択スイッチＴsのゲート部には走査線３２、ソース側にはデータ線３４、ドレイン側にはメモリー回路２５がそれぞれ接続されている。選択スイッチＴsは、走査線駆動回路４２から走査線３２を介して走査信号が入力される期間中、データ線３４とメモリー回路２５とを接続させることによって、データ線駆動回路４４からデータ線３４を介して入力されるデータ信号をメモリー回路２５に入力させるために用いられる。

画素メモリー回路の一例としてのメモリー回路２５は、ラッチ回路であり、２つのＰ−ＭＯＳ（Positive Metal Oxide Semiconductor）２５ｐ１、２５ｐ２、及び２つのＮ−ＭＯＳ２５ｎ１、２５ｎ２によって構成されている。Ｐ−ＭＯＳ２５ｐ１、２５ｐ２のソース側に第１の電源線１３が接続され、Ｎ−ＭＯＳ２５ｎ１、２５ｎ２のソース側には第２の電源線１４が接続されている。したがって、Ｐ−ＭＯＳ２５ｐ１及びＰ−ＭＯＳ２５ｐ２のソース側が、メモリー回路２５の高電位電源端子であり、Ｎ−ＭＯＳ２５ｎ１及びＮ−ＭＯＳ２５ｎ２のソース側がメモリー回路２５の低電位電源端子である。

また、画素電極スイッチ回路の一例としてのスイッチ回路３５は、第１のトランスファーゲート３６と第２のトランスファーゲート３７とを備えている。第１のトランスファーゲート３６は、Ｐ−ＭＯＳ３６ｐとＮ−ＭＯＳ３６ｎとを備えている。第２のトランスファーゲート３７は、Ｐ−ＭＯＳ３７ｐとＮ−ＭＯＳ３７ｎとを備えている。

第１のトランスファーゲート３６のソース側は、第１枝電源線６３と接続され、第２のトランスファーゲート３７のソース側は、第２枝電源線６４と接続されている。トランスファーゲート３６、３７のドレイン側は、画素電極５１に接続されている。

メモリー回路２５は、選択スイッチＴsのドレイン側と接続された入力端子Ｎ１と、スイッチ回路３５と接続された第１の出力端子Ｎ２及び第２の出力端子Ｎ３とを備えている。

メモリー回路２５のＰ−ＭＯＳ２５ｐ１のゲート部及びＮ−ＭＯＳ２５ｎ１のゲート部は、メモリー回路２５の入力端子Ｎ１として機能する。入力端子Ｎ１は、選択スイッチＴsのドレイン側と接続されるとともに、メモリー回路２５の第１の出力端子Ｎ２（Ｐ−ＭＯＳ２５ｐ２のドレイン側及びＮ−ＭＯＳ２５ｎ２のドレイン側）と接続されている。

さらに、第１の出力端子Ｎ２は、第１のトランスファーゲート３６のＰ−ＭＯＳ３６ｐのゲート部、及び第２のトランスファーゲート３７のＮ−ＭＯＳ３７ｎのゲート部に接続されている。

メモリー回路２５のＰ−ＭＯＳ２５ｐ２のゲート部及びＮ−ＭＯＳ２５ｎ２のゲート部は、メモリー回路２５の第２の出力端子Ｎ３として機能する。

第２の出力端子Ｎ３は、Ｐ−ＭＯＳ２５ｐ１のドレイン側及びＮ−ＭＯＳ２５ｎ１のドレイン側と接続されるとともに、第１のトランスファーゲート３６のＮ−ＭＯＳ３６ｎのゲート部、及び第２のトランスファーゲート３７のＰ−ＭＯＳ３７ｐのゲート部に接続されている。

メモリー回路２５は、選択スイッチＴsから送られたデータ信号を保持するとともに、スイッチ回路３５にデータ信号を入力するために用いられる。

スイッチ回路３５は、メモリー回路２５から入力されたデータ信号に基づいて、第１及び第２枝電源線６３、６４の何れかを択一的に選択し、画素電極５１と接続させるセレクタとして機能する。このとき、第１及び第２のトランスファーゲート３６、３７は、データ信号のレベルに応じて一方のみが動作する。

具体的には、データ信号としてメモリー回路２５の入力端子Ｎ１にローレベル（Ｌ）が入力されると、第１の出力端子Ｎ２からはローレベル（Ｌ）が出力されるので、第１の出力端子Ｎ２（入力端子Ｎ１）に接続されたトランジスターのうち、Ｐ−ＭＯＳ３６ｐが動作し、また第２の出力端子Ｎ３と接続されたＮ−ＭＯＳ３６ｎが動作してトランスファーゲート３６が駆動される。したがって、第１枝電源線６３と画素電極５１とが電気的に接続される。

一方、データ信号としてメモリー回路２５の入力端子Ｎ１にハイレベル（Ｈ）が入力されると、第１の出力端子Ｎ２からハイレベル（Ｈ）が出力されるので、第１の出力端子Ｎ２（入力端子Ｎ１）に接続されたトランジスターのうち、Ｎ−ＭＯＳ３７ｎが動作し、また第２の出力端子Ｎ３と接続されたＰ−ＭＯＳ３７ｐが動作してトランスファーゲート３７が駆動される。したがって、第２枝電源線６４と画素電極５１とが電気的に接続される。

そして、動作した方のトランスファーゲートを介して、第１枝電源線６３又は第２枝電源線６４が画素電極５１と導通し、画素電極５１に電圧が印加される。

また、メモリー回路２５は、以上のように選択スイッチＴsを介して入力されるデータ信号を電圧として保持することができ、一定期間ごとのリフレッシュ操作を行わなくてもスイッチ回路３５の状態を保持することができる。したがって、メモリー回路２５の機能によって画素電極５１の電圧を保持することができる。また、異なる信号を出力する複数の出力端子を設けることができるため、スイッチ回路３５の構成に合わせた適切な制御が可能である。

電気泳動素子５０は、図３に示すように、向かい合う画素電極５１及び共通電極５２と、画素電極５１と共通電極５２との間に配置された複数のマイクロカプセル５３とを含む。本実施形態では、共通電極５２側が観察側の電極である。なお、共通電極５２は、画素電極５１に対向する電極であるため対向電極とも称されるが、本実施形態では共通電極として説明する。

表示素子の一例としての電気泳動素子５０は、複数のマイクロカプセル５３により構成されている。電気泳動素子５０は、接着剤層３１を用いて素子基板２８と対向基板２９の間で固定されている。すなわち、電気泳動素子５０と両基板２８、２９との間に接着剤層３１が形成されている。

なお、素子基板２８側の接着剤層３１は画素電極５１面と接着するために必用なものであるが、対向基板２９側の接着剤層３１については必須ではない。これは、あらかじめ、対向基板２９に対して、共通電極５２と複数のマイクロカプセル５３と対向基板２９側の接着剤層３１とを、一貫した製造工程で造り込んだあと、電気泳動シートとして取り扱う場合においては、接着剤層３１として必用となるのは、素子基板２８側の接着剤層３１のみとなる場合が想定されるからである。

素子基板２８は、例えばガラスやプラスティックなどからなる基板である。素子基板２８上に画素電極５１が形成され、画素電極５１はそれぞれの画素回路Ｐごとに矩形に形成されている。図示は省略しているが、各画素電極５１の間の領域や画素電極５１の下面（素子基板２８側の層）には、図１、２で示した走査線３２、データ線３４、第１枝電源線６３、第２枝電源線６４、第１の電源線１３、第２の電源線１４、選択スイッチＴs、メモリー回路２５、スイッチ回路３５などが形成されている。

対向基板２９は、画像を表示する側となるため、例えば、ガラス等の透光性を有する基板とされる。対向基板２９上に形成された共通電極５２には、透光性と導電性とを備えた材質が用いられ、例えばＭｇＡｇ（マグネシウム銀）、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）等が用いられる。

なお、電気泳動素子５０は、あらかじめ対向基板２９側に形成され、接着剤層３１までを含めた電気泳動シートとして取り扱われるのが一般的である。また、接着剤層３１側には、保護用の剥離紙が貼り付けられている。

製造工程においては、別途製造された、画素電極５１や前記回路などが形成された素子基板２８に対して、剥離紙を剥がした当該電気泳動シートを貼り付けることによって、表示部３０を形成している。このため、一般的な構成では、接着剤層３１は画素電極５１側のみに存在することになる。

図４は、マイクロカプセル５３の構成図である。マイクロカプセル５３は、例えば５０μｍ程度の粒径を有すると共にポリメタクリル酸メチル、ポリメタクリル酸エチル等のアクリル樹脂、ユリア樹脂、アラビアゴム等の透光性を有する高分子樹脂によって形成されている。このマイクロカプセル５３は、共通電極５２と上述の画素電極５１との間に挟持されており、一つの画素内に複数のマイクロカプセル５３が縦横に配列された構成になっている。マイクロカプセル５３の周囲を埋めるように、当該マイクロカプセル５３を固定するバインダ（図示は省略）が設けられている。

マイクロカプセル５３は球状体であり、その内部には、電気泳動粒子を分散させるための溶媒である分散媒５４と、電気泳動粒子として複数の白色粒子（電気泳動粒子）５５と、複数の黒色粒子（電気泳動粒子）５６との帯電微粒子が封入されている。本実施形態では、白色粒子はプラスに帯電しており、黒色粒子はマイナスに帯電している。なお、本発明はこのような態様に限定される訳ではなく、白色粒子をマイナスに帯電し、黒色粒子をプラスに帯電してもよい。

分散媒５４は、白色粒子５５と黒色粒子５６とをマイクロカプセル５３内に分散させる液体である。

分散媒５４としては、例えば水、メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブ等のアルコール系溶媒、酢酸エチル、酢酸ブチル等の各種エステル類、アセトン、メチルエチルケトン、メチルイソブチルケトン等のケトン類、ぺンタン、ヘキサン、オクタン等の脂肪族炭化水素、シクロへキサン、メチルシクロへキサン等の脂環式炭化水素、ベンゼン、トルエン、キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼン等の長鎖アルキル基を有するベンゼン類等の芳香族炭化水素、塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタン等のハロゲン化炭化水素、カルボン酸塩又はその他の種々の油類等の単独又はこれらの混合物に界面活性剤等を配合したものを挙げることができる。

白色粒子５５は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されている。

黒色粒子５６は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されている。

このため、白色粒子５５及び黒色粒子５６は、分散媒５４中で画素電極５１と共通電極５２との間の電位差によって発生する電場により泳動することができる。

これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンド等の粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤等を添加することができる。

白色粒子５５及び黒色粒子５６は溶媒中のイオンによって覆われており、これらの粒子の表面にはイオン層５７が形成されている。帯電している白色粒子５５及び黒色粒子５６とイオン層５７との間には、電気二重層が形成されている。一般的に、白色粒子５５や黒色粒子５６などの帯電微粒子は、１０ｋＨｚ以上の周波数の電場を与えても、電場にほとんど反応せず、ほとんど泳動しないことが知られている。帯電微粒子の周りのイオンは、帯電微粒子に比べて粒子径がはるかに小さいので、周波数が１０ｋＨｚ以上の電場を与えると電場に応じて泳動することが知られている。

図５及び図６はマイクロカプセル５３の動作を説明した図である。ここでは、イオン層５７が形成されない理想的な場合を例に挙げて説明する。

画素電極５１と共通電極５２との関係において、画素電極５１を低電位、共通電極５２を高電位にすると、これで発生する電場により、プラスに帯電した白色粒子５５がマイクロカプセル５３内で画素電極５１側に泳動する。一方、マイナスに帯電した黒色粒子５６はマイクロカプセル５３内で共通電極５２側に泳動する。これにより、マイクロカプセル５３内の表示面側（共通電極５２側）には黒色粒子５６が集まることになり、観察側である共通電極５２側からこの画素回路Ｐを見ると、黒色粒子５６の色である「黒色」が認識される。

他方、画素電極５１と共通電極５２との関係において、画素電極５１を高電位、共通電極５２を低電位にすると、これで発生する電場により、マイナスに帯電した黒色粒子５６がマイクロカプセル５３内で画素電極５１側に泳動する。一方、プラスに帯電した白色粒子５５はマイクロカプセル５３内で共通電極５２側に泳動する。これにより、マイクロカプセル５３の表示面側（共通電極５２側）には白色粒子５５が集まることになり、観察側である共通電極５２側からこの画素回路Ｐを見ると、白色粒子５５の色である「白色」が認識される。

このように、画素電極５１と共通電極５２との間の電圧を、表示したい階調（明るさ）に応じた値に設定して、電気泳動粒子を泳動させることで、所望の階調表示を得ることができる。

なお、画素電極５１と共通電極５２との間への電圧の印加を停止すると、電場がなくなるので、電気泳動粒子は溶媒の粘性抵抗によって停止する。電気泳動粒子は、溶媒の粘性抵抗により所定の位置に長時間停留することができるので、所定の電圧が印加されたときの表示状態を、当該所定の電圧の印加が停止された後でも維持し得る性質（記憶性）を有する。

ここでは、白と黒の２粒子種で説明したが、１粒子種あるいは３以上の粒子種であっても良く、粒子の色も白と黒に限定されず、任意の有色粒子の組み合わせであっても良い。

また、マイクロカプセル内に粒子と分散媒を封入した構成に限らず、例えば素子基板２８上に細かい空間に分割する隔壁をエポキシ樹脂等で形成し、この中に粒子と分散媒を充填し、共通電極５２が形成された対向基板２９を、接着剤層３１で隔壁の頂部と接合した構造であっても良い。

説明を図１に戻す。
走査線駆動回路４２と枝電源線選択回路８０とは、表示部３０を介して、表示部３０のＸ方向（行の方向）（図１中の左右方向）の一端側と他端側とに配置されている。すなわち、走査線駆動回路４２は、表示部３０の図１中の右側に配置され、枝電源線選択回路８０は、その反対側、すなわち、表示部３０の図１中の左側に配置されている。これにより、表示部３０の左右に位置する額縁（非表示領域）の寸法をほぼ均等にすることができる。なお、図示の構成では、走査線駆動回路４２が右側に配置され、枝電源線選択回路８０が左側に配置されているが、これに限らず、例えば、走査線駆動回路４２が左側に配置され、枝電源線選択回路８０が右側に配置されていてもよい。あるいは、例えば、方形で構成された表示部３０の１辺側に枝電源線選択回路８０が配置され、前記１辺以外の３つの辺のいずれかに走査線駆動回路４２が配置されていてもよい。すなわち、走査線駆動回路４２は、表示部３０の所定の端部側に配置され、枝電源線選択回路８０は、表示部３０の前記所定の端部と異なる端部側に配置されていればよい。

走査線駆動回路４２は、走査信号（信号）ＧW[１]〜ＧW[ｍ]を各走査線３２に出力する。ここでは、第ｉ行の走査線３２に出力される走査信号をＧW[ｉ]と表記する。走査線駆動回路４２が、走査信号ＧW[ｉ]を所定期間だけアクティブレベル（ハイレベル）に設定することにより、第ｉ行に属するｎ個の画素回路Ｐの選択スイッチＴｓが一斉にオン状態に変化する。走査信号ＧW[ｉ]のハイレベルへの移行は第ｉ行の走査線３２の選択を意味する。また、走査線駆動回路４２は、通常は走査線３２を一つずつ選択してハイレベルの電圧を印加するが、必要に応じて総ての走査線３２を同時に選択してハイレベルの電圧を印加する機能を有している。さらに、走査線駆動回路４２は、特定の走査線３２のみを順次選択してハイレベルの電圧を印加する機能を有している。

データ線駆動回路４４は、走査線駆動回路４２が選択した１行分（ｎ個）の画素回路Ｐに対応するデータ信号（信号）Ｖｘ[１]〜Ｖｘ[ｎ]を生成して各データ線３４に出力する。ここでは、第ｊ列目のデータ線３４に出力されるデータ信号をＶｘ[ｊ]と表記する。

ここで、第ｉ行の第ｊ列目に位置する画素回路Ｐに対してデータ信号Ｖｘが供給される場合を想定する。この場合、データ線駆動回路４４は、走査線駆動回路４２が第ｉ行の走査線３２を選択するタイミングに同期して、当該画素回路Ｐに対して指定された階調（「指定階調」）に応じた大きさの電圧信号をデータ信号Ｖｘ[ｊ]として第ｊ列目のデータ線３４に出力する。また、データ線駆動回路４４は、必要に応じて総てのデータ線３４をハイインピーダンスにする機能も有している。

当該データ信号Ｖｘ[ｊ]は、オン状態の選択スイッチＴs（図２参照）を介して、当該画素回路Ｐのメモリー回路２５の入力端子Ｎ１に供給され、メモリー回路２５の内容が指定階調にプログラムされる。これにより、当該画素回路Ｐの電気泳動素子５０の両端間の電圧（画素電極５１と共通電極５２との間の電圧）が、当該画素回路Ｐの指定階調に応じた値に設定される。

このように、駆動部４０は、第ｉ行の走査線３２を選択すると共に、第ｉ行の第ｊ列目に位置する画素回路Ｐの指定階調に応じた大きさのデータ信号Ｖｘ[ｊ]を第ｊ列目のデータ線３４に出力する。この動作を、当該画素回路Ｐに対するデータ信号Ｖｘ[ｊ]の書込動作と称する。

図７は、データ線駆動回路４４の一構成例を示す図である。同図に示すように、データ線駆動回路４４は、シフトレジスター４４−１と第１ラッチ回路４４−２と第２ラッチ回路４４−３とを備える。

シフトレジスター４４−１は、制御回路２０から供給されたクロック信号ＣＫに従って、スタートパルスＳＰをシフトして、第１列のデータ線３４に対応する１段目から、第ｎ列のデータ線３４に対応するｎ段目まで、順次、サンプリング信号ｓ１〜ｓｎを出力する。

第１ラッチ回路４４−２は、サンプリング信号ｓ１〜ｓｎが入力された段から順次、当該サンプリング信号ｓ１〜ｓｎに対応する期間、映像信号ＶＩＤＥＯを取り込み、第２ラッチ回路４４−３へ出力する。なお、映像信号ＶＩＤＥＯは、制御回路２０から第１ラッチ回路４４−２へ供給される。

第２ラッチ回路４４−３は、ラッチパルスＬＡＴがアクティブになるタイミングで、第１ラッチ回路４４−２の各段から供給された映像信号ＶＩＤＥＯ（データ信号Ｖｘ［１］〜Ｖｘ［ｎ］）を取り込んで保持し、一行分のデータ信号Ｖｘ［１］〜Ｖｘ［ｎ］を、第１列から第ｎ列のデータ線３４に同時に供給する。

詳細には、制御回路２０による制御で、例えば、i行目に対応する一行分のデータ信号Ｖｘ［１］〜Ｖｘ［ｎ］を映像信号ＶＩＤＥＯから第１ラッチ回路４４−２に取り込んだ後、ラッチパルスＬＡＴをアクティブにして、i行に対応した一行分のデータ信号Ｖｘ［１］〜Ｖｘ［ｎ］を、第１列から第ｎ列のデータ線３４に同時に供給する。これと同期して、走査線駆動回路４２は走査信号Ｇｗ［ｉ］をアクティブレベルにする。
これによりi行上の全画素回路Ｐのメモリー回路２５が指定階調にプログラムされる。

以下、枝電源線選択回路８０の構成及び動作について説明する。
図１に示すように、電源線スイッチ回路の一例としての枝電源線選択回路８０は、ゲート部が各走査線３２に接続された選択スイッチＴｒａと、各選択スイッチＴｒａのドレイン側に接続されたコンデンサーＣ１と、ドレイン側が各第１枝電源線６３に接続された第１枝電源線選択スイッチＴｒｂと、ドレイン側が各第２枝電源線６４に接続された第２枝電源線選択スイッチＴｒｃとを備えている。

メモリースイッチング素子の一例としての選択スイッチＴｒａは、Ｎ−ＭＯＳで構成されている。選択スイッチＴｒａのゲート部には走査線３２、ソース側には電源線選択信号線の一例としての信号線６０、ドレイン側には電源線メモリー回路の一例としてのコンデンサーＣ１及び第１枝電源線選択スイッチＴｒｂと第２枝電源線選択スイッチＴｒｃのゲート部がそれぞれ接続されている。選択スイッチＴｒａは、信号線６０とコンデンサーＣ１とを接続させることによって、コンデンサーＣ１の電圧を信号線６０の電圧ＶＳＥＬに設定するために用いられる。

第１枝電源線選択スイッチＴｒｂは、Ｎ−ＭＯＳで構成されている。第１枝電源線選択スイッチＴｒｂのゲート部にはコンデンサーＣ１、ソース側には第１幹電源線６１、ドレイン側には第１のトランスファーゲート３６のソース側がそれぞれ接続されている。第１枝電源線選択スイッチＴｒｂは、第１幹電源線６１と第１枝電源線６３とを接続させることによって、第１のトランスファーゲート３６を介して画素電極５１の電圧を第１幹電源線６１の電圧ＶＥＰＳ０に設定するために用いられる。

第２枝電源線選択スイッチＴｒｃは、Ｎ−ＭＯＳ（Negative Metal Oxide Semiconductor）で構成されている。第２枝電源線選択スイッチＴｒｃのゲート部にはコンデンサーＣ１、ソース側には第２幹電源線６２、ドレイン側には第２のトランスファーゲート３７のソース側がそれぞれ接続されている。第２枝電源線選択スイッチＴｒｃは、第２幹電源線６２と第２枝電源線６４とを接続させることによって、第２のトランスファーゲート３７を介して画素電極５１の電圧を第２幹電源線６２の電圧ＶＥＰＳ１に設定するために用いられる。

次に、本実施形態に係る電気泳動表示装置１００の駆動方法について図面を参照して説明する。図９は電気泳動表示装置１００の駆動方法に係るタイミングチャートである。このタイミングチャートにおいては、初期設定期間、プログラム期間、駆動期間、及び表示保持期間が含まれる。なお、以下の説明においては、図８に示すように、表示部３０の一部の行（以下、部分行と称する。）においてアルファベットの「Ａ」の文字が表示されており、当該部分行における表示をアルファベットの「Ｂ」の文字に変更する場合について説明する。つまり、この例では、当該部分行以外の行における表示はどのような表示であってもよく、かつ変更されない。ここで、本実施形態で使用する２つ電圧の内、低い電圧を基準（０Ｖ）として電圧ＶＬと称し、高い電圧を電圧ＶＨと称することにする。

［初期設定期間］
図９に示すように、初期設定期間ＳＴ１においては、制御回路２０は信号線６０の電圧ＶＳＥＬとして電圧ＶＬを印加し、走査線駆動回路４２を制御して総ての走査線３２に電圧ＶＨを供給させる。その結果、総ての選択スイッチＴｒａがオン状態となり、信号線６０の電圧ＶＳＥＬ、すなわち、電圧ＶＬが総てのコンデンサーＣ１に印加され、コンデンサーＣ１の電圧は電圧ＶＬとなる。なお、図９において、Ｃ１[１]〜Ｃ１[ｍ]における括弧内の数字及び文字は、第何番目の行の走査線３２に接続されたコンデンサーＣ１であるかを示している。したがって、例えばＣ１[１]〜Ｃ１[ｍ]と記載した場合には、１行目の走査線３２に接続されたコンデンサーＣ１から、ｍ行目の走査線３２に接続されたコンデンサーＣ１までを示している。総ての行のコンデンサーＣ１の電圧が電圧ＶＬになることにより、第１枝電源線選択スイッチＴｒｂ及び第２枝電源線選択スイッチＴｒｃはいずれもオフ状態となり、第１幹電源線６１と第１枝電源線６３とは電気的に遮断され、かつ、第２幹電源線６２と第２枝電源線６４とは電気的に遮断される。なお、初期設定期間ＳＴ１は１ミリ秒以下の非常に短い期間である。

［プログラム期間］
表示の変更を行う場合には、画素メモリー回路としてのメモリー回路２５の内容を書き換える必要がある。そこで、制御回路２０は、メモリー回路２５における内容の書き換えの有無を判定し、内容の書き換えのあるメモリー回路２５に対応する行を部分行として特定する。そして、制御回路２０は、図９に示すように、プログラム期間ＳＴ２においては、制御回路２０は信号線６０の電圧ＶＳＥＬとして電圧ＶＨを印加し、走査線駆動回路４２を制御して前記部分行の走査線３２のみにハイレベルの電圧ＶＨを１行ずつ順次供給する。なお、この例では、１行目からｊ行目までが部分行であると仮定して説明を行う。つまり、図８に示すアルファベットの「Ａ」および「Ｂ」の文字を表示する行が、１行目からｊ行目までの行であるとする。また、制御回路２０は、走査線駆動回路４２を制御して、部分行以外の行、つまり、この例では、ｊ＋１行目からｍ行目までの走査線３２には電圧ＶＬが供給され続ける。また、制御回路２０は、データ線駆動回路４４を制御して、前記部分行の走査線３２に電圧ＶＨを１行ずつ順次供給する。これと同期して、当該部分行の各画素回路Ｐに対応するデータ線３４に対して、各画素回路Ｐにおいて表示させる画像に対応するデータ信号を出力させる。つまり、データ線駆動回路４４は、アルファベットの「Ｂ」の文字を表示するために黒色を表示させる画素回路Ｐに対応するデータ線３４には電圧ＶＬのデータ信号を供給し、アルファベットの「Ｂ」の文字を表示するために白色を表示させる画素回路Ｐに対応するデータ線３４には電圧ＶＨのデータ信号を供給することになる。

１行目からｊ行目までの部分行の走査線３２に電圧ＶＨが順次供給されることにより、１行目からｊ行目までの走査線３２に接続された画素回路Ｐ内の選択スイッチＴsはオン状態となり、当該選択スイッチＴsに接続されたデータ線３４の電圧が当該選択スイッチＴsに接続されたメモリー回路２５に書き込まれる。つまり、黒色を表示させる画素回路Ｐにおいては電圧ＶＬのデータ信号がメモリー回路２５に書き込まれ、白色を表示させる画素回路Ｐにおいては電圧ＶＨのデータ信号がメモリー回路２５に書き込まれる。

その結果、メモリー回路２５に電圧ＶＬのデータ信号が書き込まれた場合には、当該メモリー回路２５に接続されたトランスファーゲートのうち、第１のトランスファーゲート３６がオン状態となり、第２のトランスファーゲート３７はオフ状態となる。したがって、第１枝電源線６３が第１のトランスファーゲート３６を介して画素電極５１と導通状態になる。また、メモリー回路２５に電圧ＶＨが書き込まれた場合には、当該メモリー回路２５に接続されたトランスファーゲートのうち、第２のトランスファーゲート３７がオン状態となり、第１のトランスファーゲート３６はオフ状態となる。したがって、第２枝電源線６４が第２のトランスファーゲート３７を介して画素電極５１と導通状態になる。

また、制御回路２０は、前記部分行については第１幹電源線及び第２幹電源線と第１枝電源線及び第１枝電源線とを接続させ、前記部分行以外の行については第１幹電源線及び第２幹電源線と第１枝電源線及び第１枝電源線とを遮断させる。つまり、前記部分行の走査線３２に電圧ＶＨが供給されることにより、当該走査線３２に接続された選択スイッチＴｒａがオン状態となり、当該選択スイッチＴｒａに接続された信号線６０の電圧ＶＳＥＬ、すなわち、電圧ＶＨが当該選択スイッチＴｒａに接続されたコンデンサーＣ１に印加される。その結果、当該コンデンサーＣ１の電圧は電圧ＶＨになる。この例では、コンデンサーＣ１[１]〜Ｃ１[ｊ]の電圧が電圧ＶＨとなる。したがって、当該コンデンサーＣ１[１]〜Ｃ１[ｊ]に接続された第１枝電源線選択スイッチＴｒｂ及び第２枝電源線選択スイッチＴｒｃはいずれもオン状態となり、第１幹電源線６１と第１枝電源線６３とは電気的に接続され、かつ、第２幹電源線６２と第２枝電源線６４とは電気的に接続される。このように、前記部分行に対応する第１枝電源線６３と第２枝電源線６４とが、それぞれ第１幹電源線６１と第２幹電源線６２とに電気的に接続されることになる。

一方、前記部分行以外の走査線３２には電圧ＶＬが供給されるので、当該走査線３２に接続された選択スイッチＴｒａはオフ状態となり、当該選択スイッチＴｒａに接続されたコンデンサーＣ１の電圧は電圧ＶＬを維持する。この例では、コンデンサーＣ１[ｊ＋１]〜Ｃ１[ｍ]の電圧が電圧ＶＬを維持する。したがって、当該コンデンサーＣ１[ｊ＋１]〜Ｃ１[ｍ]に接続された第１枝電源線選択スイッチＴｒｂ及び第２枝電源線選択スイッチＴｒｃはいずれもオフ状態となり、第１幹電源線６１と第１枝電源線６３とは電気的に遮断され、かつ、第２幹電源線６２と第２枝電源線６４とは電気的に遮断される。このように、前記部分行以外の行に対応する第１枝電源線６３と第２枝電源線６４とが、それぞれ第１幹電源線６１と第２幹電源線６２とに電気的に遮断されることになる。

［駆動期間］
次に、図９に示すように、駆動期間ＳＴ３においては、制御回路２０は第１幹電源線６１の電圧ＶＥＰＳ０として電圧ＶＬを印加し、第２幹電源線６２の電圧ＶＥＰＳ１として電圧ＶＥＰＨを印加する。ここで、電圧ＶＥＰＨは電圧ＶＨより低い電圧となっている。これは、枝電源線選択スイッチＴｒｂ、Ｔｒｃのゲート電圧から枝電源線選択スイッチＴｒｂ、Ｔｒｃの閾電圧分低くして、枝電源線選択スイッチＴｒｂ、Ｔｒｃがオン状態になれるようにするためである。その結果、前記部分行に対応する第１枝電源線６３と第２枝電源線６４は、それぞれ第１幹電源線６１と第２幹電源線６２に電気的に接続されているので、第１行から第ｊ行の第１枝電源線６３の電圧ＶＥＰ０[１]〜電圧ＶＥＰ０[ｊ]は電圧ＶＬとなり、第２枝電源線６４の電圧ＶＥＰ１[１]〜電圧ＶＥＰ１[ｊ]は電圧ＶＥＰＨとなる。なお、電圧ＶＥＰ０[１]〜電圧ＶＥＰ０[ｊ]および電圧ＶＥＰ１[１]〜電圧ＶＥＰ１[ｊ]と記載した場合の括弧の中の数字および文字は、第何番目の行の第１枝電源線６３および第２枝電源線６４の電圧であるかを示している。上述したように、黒色を表示させる画素回路Ｐにおいては、第１枝電源線６３の電圧ＶＥＰ０が第１のトランスファーゲート３６を介して画素電極５１に印加されるので、電圧ＶＬが画素電極５１に印加される。また、白色を表示させる画素回路Ｐにおいては、第２枝電源線６４の電圧ＶＥＰ１が第２のトランスファーゲート３７を介して画素電極５１に印加されるので、電圧ＶＥＰＨが画素電極５１に印加される。

また、駆動期間ＳＴ３においては、各画素回路Ｐの共通電極５２には、制御回路２０により図９に示すような電圧ＶＬと電圧ＶＥＰＨを所定の周期で繰り返すパルス状の信号が入力される。このような駆動方法を本願においては「コモン振り駆動」と呼ぶ。また、コモン振り駆動の定義としては、駆動期間において、共通電極５２に電圧ＶＥＰＨと電圧ＶＬとを繰り返すパルス状の信号が少なくとも１周期以上印加される駆動方法のことである。コモン振り駆動によれば、黒色粒子と白色粒子をより確実に所望の電極に泳動させることができるため、コントラストを高めることができる。つまり、黒色を表示させる画素回路Ｐにおいては、電圧ＶＬが画素電極５１に印加されているので、共通電極５２の電圧Ｖｃｏｍが電圧ＶＬの期間には画素電極５１と共通電極５２の間に電位差は発生せず、電気泳動素子５０の黒色粒子５６及び白色粒子５５の泳動は起こらない。しかし、共通電極５２の電圧Ｖｃｏｍが電圧ＶＥＰＨの期間には画素電極５１と共通電極５２の間に大きな電位差が発生し、電気泳動素子５０の負帯電の黒色粒子５６は共通電極５２側に泳動し、正帯電の白色粒子５５は画素電極５１側に泳動する。その結果、当該画素回路Ｐにおいては黒色が表示される。

さらに、白色を表示させる画素回路Ｐにおいては、電圧ＶＥＰＨが画素電極５１に印加されているので、共通電極５２の電圧Ｖｃｏｍが電圧ＶＥＰＨの期間には画素電極５１と共通電極５２の間に電位差は発生せず、電気泳動素子５０の黒色粒子５６及び白色粒子５５の泳動は起こらない。しかし、共通電極５２の電圧Ｖｃｏｍが電圧ＶＬの期間には画素電極５１と共通電極５２の間に大きな電位差が発生し、電気泳動素子５０の負帯電の黒色粒子５６は画素電極５１側に泳動し、正帯電の白色粒子５５は共通電極５２側に泳動する。その結果、当該画素回路Ｐにおいては白色が表示される。

一方、前記部分行以外の行に対応する第１枝電源線６３と第２枝電源線６４は、それぞれ第１幹電源線６１と第２幹電源線６２に電気的に遮断されているので、ハイインピーダンス状態となり、ひいては第１枝電源線６３または第２枝電源線６４のいずれかと導通状態となっている画素電極５１もハイインピーダンス状態となるため、当該画素電極５１と共通電極５２間には電場が発生せず、電気泳動素子５０の黒色粒子５６及び白色粒子５５の泳動は起こらない。したがって、前記部分行以外の行における表示は変化しない。

［表示保持期間］
次に、図９に示すように、表示保持期間ＳＴ４においては、制御回路２０は、次の表示内容の書き換えまで、共通電極５２の電圧Ｖｃｏｍ、第１枝電源線６３の電圧ＶＥＰ０、及び第２枝電源線６４の電圧ＶＥＰ１を、総て電圧ＶＬに設定する。したがって、表示保持期間ＳＴ４においては、前記部分行に対応する画素回路Ｐの画素電極５１と共通電極５２には共に電圧ＶＬが印加されることになり、電位差は生じない。この場合には、電気泳動素子５０の保持性能により前記部分行の表示が保持される。前記部分行以外の行に対応する第１枝電源線６３と第２枝電源線６４は、それぞれ第１幹電源線６１と第２幹電源線６２に電気的に遮断されたままなので、表示保持期間ＳＴ４においても表示は変化しない。

以上のように、本発明においては、画素メモリー回路としてのメモリー回路２５に記憶された内容に応じて、画素電極スイッチ回路としてのスイッチ回路３５により第１枝電源線６３及び第２枝電源線６４と画素電極５１との接続状態を切り替える。また、電源線スイッチ回路としての枝電源線選択回路８０により、第１幹電源線６１及び第２幹電源線と各行ごとの第１枝電源線６３及び第２枝電源線６４との接続状態をそれぞれ選択する。そして、電源線スイッチ回路としての枝電源線選択回路８０は制御回路２０により制御される。つまり、制御回路２０は、画素メモリー回路としてのメモリー回路２５に記憶された内容の書き換えの有無に対応して第１幹電源線６１及び第２幹電源線６２と第１枝電源線６３及び第２枝電源線６４とを各行ごとに遮断または接続させる。具体的には、画素メモリー回路としてのメモリー回路２５に記憶された内容が書き換えられる前記部分行においては、選択スイッチＴｒａがオン状態とされて第１幹電源線６１及び第２幹電源線６２と第１枝電源線６３及び第２枝電源線６４とが接続され、当該部分行においてはデータ信号に従った表示に変更される。その結果、表示部３０におけるアルファベットの「Ａ」の文字の表示は、アルファベットの「Ｂ」の文字の表示に変更される。しかし、画素メモリー回路としてのメモリー回路２５に記憶された内容の書き換えが行われない前記部分行以外の行においては、選択スイッチＴｒａがオフ状態されて第１幹電源線６１及び第２幹電源線６２と第１枝電源線６３及び第２枝電源線６４とが遮断され、当該行の画素回路Ｐには電圧が印加されず表示は変化しない。

（比較例）
次に、本発明の実施形態と比較される比較例について説明する。図３０に示す比較例は、従来の電気泳動表示装置５００の主要構成を示す図である。同図に示すように、電気泳動表示装置５００は、電気泳動パネル５１０と、制御回路２０と、を備える。電気泳動パネル５１０の構成は、第１実施形態の電気泳動パネル１０の構成とほぼ同様であるが、電気泳動パネル５１０には、枝電源線選択回路８０が設けられていない。つまり、電気泳動パネル５１０においては、第１幹電源線６１と第１枝電源線６３、及び、第２幹電源線６２と第２枝電源線６４は、常に電気的に接続されている。

図３１は、比較例の画素回路Ｐの構成例を示す図である。図３１に示すように、比較例の画素回路Ｐの構成は、第１実施形態の画素回路Ｐの構成例と同様であり、図２に示す第１実施形態の画素回路Ｐとの共通箇所は同一符号を付してある。

比較例においては、第１幹電源線６１と第１枝電源線６３、及び、第２幹電源線６２と第２枝電源線６４が常に電気的に接続されているので、前記部分行だけを書き換えるために第１幹電源線６１の電圧ＶＥＰＳ０を電圧ＶＬ、第２幹電源線６２の電圧ＶＥＰＳ１を電圧ＶＥＰＨに設定すると、前記部分行における第１枝電源線６３の電圧ＶＥＰ０と第２枝電源線６４の電圧ＶＥＰ１だけでなく、前記部分行以外の行の第１枝電源線６３の電圧ＶＥＰ０と第２枝電源線６４の電圧ＶＥＰ１も、それぞれ第１幹電源線６１の電圧ＶＥＰＳ０と第２幹電源線６２の電圧ＶＥＰＳ１に設定される。その結果、上述した本発明の実施形態と異なり、駆動期間では、前記部分行だけでなく、前記部分行以外の行における画素回路Ｐの画素電極５１に電圧が印加される。したがって、比較例においては、前記部分行以外の行における表示が変化しないように、メモリー回路２５に書き込むデータ信号、第１枝電源線６３の電圧ＶＥＰ０、第２枝電源線６４の電圧ＶＥＰ１、及び共通電極５２の電圧Ｖｃｏｍを設定する必要がある。

前記部分行以外の行における表示を変化させないためには、プログラム期間では、前記部分行以外の行における画素回路Ｐのメモリー回路２５に、現在の表示に用いられたデータ信号と同じデータ信号を書き込み、駆動期間では、上述した実施形態と同様にコモン振り駆動により現在の表示を維持することも考えられる。しかしながら、このような処理では、消費電力が増大し、制御も複雑になってしまう。そこで、比較例では、アルファベットの「Ａ」の表示から「Ｂ」の表示に変化させる際に、前記部分行で白色を表示し続ける画素回路Ｐと、前記部分行以外の行の画素回路Ｐとにおいては、画素電極５１と共通電極５２に同じ電圧を印加することにより電気泳動素子５０の黒色粒子及び白色粒子を泳動させずに表示を変化させない駆動方法を採用する。したがって、比較例では、前記部分行で白色を表示している画素回路Ｐを黒色に直接変化させるのではなく、アルファベットの「Ａ」の文字を表示していた前記部分行の表示を、一旦総て白色の表示とする。そして、アルファベットの「Ｂ」の文字を表示させる際に、黒色を表示させる画素回路Ｐでは画素電極５１と共通電極５２との間に電位差を生じさせ、アルファベットの「Ａ」から「Ｂ」に変化させる際にも白色の表示を維持する画素回路Ｐと、前記部分行以外の行の画素回路Ｐとにおいては、画素電極５１と共通電極５２に同じ電圧を印加することにより電気泳動素子５０の黒色粒子及び白色粒子の泳動させずに表示を変化させない。

以下、比較例の電気泳動表示装置５００の具体的な駆動方法について図面を参照して説明する。図３２は電気泳動表示装置５００の駆動方法に係るタイミングチャートである。このタイミングチャートにおいては、第１プログラム期間、第１駆動期間、第２プログラム期間、第２駆動期間、及び表示保持期間が含まれる。以下の駆動方法の説明は、上述した本発明の実施形態と同様に、表示部３０前記部分行においてアルファベットの「Ａ」の文字が表示されており、当該部分行における表示をアルファベットの「Ｂ」の文字に変更する場合について説明する。比較例においても当該部分行以外の行における表示は変更されない。

［第１プログラム期間］
前記部分行にアルファベットの「Ａ」の文字が表示された状態において、第１プログラム期間では、総て前記部分行のアルファベットの「Ａ」の黒色を表示している画素回路Ｐのメモリー回路２５を電圧ＶＬでプログラムし、「Ａ」の黒色以外の画素回路Ｐと前記部分行以外の画素回路Ｐのメモリー回路２５を電圧ＶＨでプログラムする。

［第１駆動期間］
図３２に示すように、第１駆動期間ＳＴ３ａにおいては、制御回路２０は第１幹電源線６１に電圧ＶＥＰＳ０として電圧ＶＥＰＨを印加し、第２幹電源線６２の電圧ＶＥＰＳ１として電圧ＶＬを印加する。また、制御回路２０は共通電極５２の電圧Ｖｃｏｍとして電圧ＶＬを印加する。その結果、黒色を表示していた画素回路Ｐの画素電極５１には電圧ＶＥＰＨが印加される。したがって、電気泳動素子５０の負帯電の黒色粒子５６は画素電極５１側に泳動し、正帯電の白色粒子５５は共通電極５２側に泳動する。その結果、当該画素回路Ｐにおいては黒色から白色に表示が変化することになる。

一方、白色を表示していた画素回路Ｐ及び前記部分行以外の行の画素回路Ｐの画素電極５１には電圧ＶＬが印加される。したがって、画素電極５１と共通電極５２は同電位となり、電気泳動素子５０の黒色粒子５６及び白色粒子５５は泳動せず、表示が変化しない。以上のような駆動を行うことにより、前記部分行の表示は総て白色の表示となり、前記部分行以外の行の表示は変化しない。

［第２プログラム期間］
第２プログラム期間ＳＴ２ｂにおいては、前記部分行のアルファベットの「Ｂ」の黒色を表示している画素回路Ｐのメモリー回路２５を電圧ＶＬでプログラムし、「Ｂ」の黒色以外の画素回路Ｐと前記部分行以外の総ての画素回路Ｐのメモリー回路２５を電圧ＶＨでプログラムする。

［第２駆動期間］
図３２に示すように、第２駆動期間ＳＴ３ｂにおいては、制御回路２０は第１幹電源線６１に電圧ＶＥＰＳ０として電圧ＶＬを印加し、第２幹電源線６２に電圧ＶＥＰＳ１として電圧ＶＥＰＨを印加する。また、制御回路２０は共通電極５２に電圧Ｖｃｏｍとして電圧ＶＥＰＨを印加する。その結果、黒色に対応する位置の画素回路Ｐの画素電極５１には電圧ＶＬが印加される。したがって、電気泳動素子５０の正帯電の白色粒子５５は画素電極５１側に泳動し、負帯電の黒色粒子５６は共通電極５２側に泳動する。その結果、当該画素回路Ｐにおいては白色から黒色に表示が変化することになる。

一方、白色に対応する位置の画素回路Ｐ及び前記部分行以外の行の画素回路Ｐの画素電極５１には電圧ＶＥＰＨが印加される。したがって、画素電極５１と共通電極５２は同電位となり、電気泳動素子５０の黒色粒子５６及び白色粒子５５は泳動せず、表示が変化しない。以上のような駆動を行うことにより、前記部分行の表示は総て白色の状態から、アルファベットの「Ｂ」の文字を表示する状態に変化し、前記部分行以外の行の表示は変化しない。このようにして、前記部分行のみの表示の書き換えが行われることになる。

以上のような比較例と本発明の第１実施形態とを比較すると明らかなように、前記部分行の表示の書き換えを行う際に、比較例では、第１幹電源線６１と第１枝電源線６３、及び第２幹電源線６２と第２枝電源線６４が総ての行において常に電気的に接続されているため、総ての画素回路Ｐにおけるプログラムと駆動制御とが必要となる。その結果、前記部分行を一旦総て白色に表示しつつ、白色を表示し続ける画素回路Ｐと前記部分行以外の行の画素回路Ｐの表示を変化させない工程が必要となり、２つのプログラム期間と２つの駆動期間が必要となる。これに対して、本発明の第１実施形態では、前記部分行の表示の書き換えを行う際には、前記部分行以外の行における第１枝電源線６３と第２枝電源線６４は、第１幹電源線６１と第２幹電源線６２とからそれぞれ電気的に遮断されるので、前記部分行以外の行の表示に影響を与えることなく、前記部分行において、現在の表示を次の表示に直接書き換えることができ、１つのプログラム期間と１つの駆動期間が済む。第１実施形態では、初期設定期間が必要となるが、初期設定期間は極めて短い期間なので問題とならない。したがって、本発明によれば、前記部分行の表示の書き換え時間を大幅に短縮することができる。その結果、本発明は消費電力の大幅な低減も図ることができる。

＜第２実施形態＞
図１０は第２実施形態の電気泳動表示装置における１行分の画素回路Ｐ及び枝電源線選択回路８０の構成を示す図である。

以下、第２実施形態について説明するが、前述した実施形態との相違点を中心に説明し、同様の事項はその説明を省略する。

図１０に示すように、電源線スイッチ回路の一例としての枝電源線選択回路８０を、トランスファーゲート９０、９１と、電源線メモリー回路の一例としてのメモリー回路９２と、メモリースイッチング素子の一例としての選択スイッチＴｒａとにより構成してもよい。この例では、コンデンサーＣ１の代わりにメモリー回路９２が設けられ、第１枝電源線選択スイッチＴｒｂ及び第２枝電源線選択スイッチＴｒｃの代わりに、トランスファーゲート９０、９１が用いられている。この回路では、信号線６０の電圧ＶＳＥＬが電圧ＶＨの時に、メモリー回路９２に電圧ＶＨが書き込まれ、トランスファーゲート９０、９１がオン状態となり、第１枝電源線６３及び第２枝電源線６４が第１幹電源線６１及び第２幹電源線６２と接続される。しかし、信号線６０の電圧ＶＳＥＬが電圧ＶＬの時に、メモリー回路９２に電圧ＶＬが書き込まれ、トランスファーゲート９０、９１がオフ状態となり、第１枝電源線６３及び第２枝電源線６４は第１幹電源線６１及び第２幹電源線６２から遮断される。

このように構成した場合でも、書き換えを行う部分行のみにおいて第１幹電源線６１及び第２幹電源線６２と第１枝電源線６３及び第２枝電源線６４を接続し、部分行以外の行においては第１幹電源線６１及び第２幹電源線６２と第１枝電源線６３及び第２枝電源線６４とを遮断することができる。

この構成にすることで、第１幹電源線６１及び第２幹電源線６２に供給する電圧ＶＥＨの上限を電圧ＶＨまで上げることが出来る。すると、画素電極５１と共通電極５２間の電場強度を高めることが出来、より高速書き換えが可能となる。
見方をかえると、電圧ＶＨを低電圧化できるので低消費電力化が図れる。

また、本実施形態によっても、前述した第１実施形態と同様の効果を発揮することができる。

＜第３実施形態＞
図１１は第３実施形態の電気泳動表示装置における１行分の各画素回路Ｐ及び枝電源線選択回路８０の構成を示す図である。

以下、第３実施形態について説明するが、前述した実施形態との相違点を中心に説明し、同様の事項はその説明を省略する。

第１実施形態では、前記部分行以外の行の第１枝電源線６３及び第２枝電源線６４を第１幹電源線６１及び第２幹電源線６２から遮断していた。この構成では、リーク電流等で前記部分行以外の行の画素回路Ｐの画素電極５１にも何らかの電圧が印加されて、画素の表示色を変化させることも考えられる。

そこで、本実施形態では、前記部分行以外の行の第１枝電源線６３及び第２枝電源線６４を第１幹電源線６１及び第２幹電源線６２から遮断すると同時に、共通電極５２の電源線６５と接続する接続回路の一例としての枝電源線接続回路８１を設ける。

例えば、図１１に示すように、抵抗器９３，９４により枝電源線接続回路８１を構成し、共通電極５２の電源線６５と接続する。このように構成することにより、前記部分行以外の行における第１枝電源線６３及び第２枝電源線６４は、第１幹電源線６１及び第２幹電源線６２から遮断されると共に、枝電源線接続回路８１により抵抗器９３，９４を介して共通電極５２の電源線６５と接続される。したがって、画素電極５１は共通電極５２と同電位となり、前記部分行以外の行における表示は変化することがない。

図１１に示す回路構成では、消費電流が増えるので、図１２に示すように、枝電源線接続回路８１を構成してもよい。図１２に示す例では、枝電源線接続回路８１は、選択スイッチＴｒｄ、第１枝電源線接続スイッチＴｒｅ、第２枝電源線接続スイッチＴｒｆから構成されている。またこの例では、インバーター９５により信号線６０の電圧ＶＳＥＬを反転させた電圧が印加される信号線６６を備えている。

選択スイッチＴｒｄは、Ｎ−ＭＯＳで構成されている。選択スイッチＴｒｄのゲート部には走査線３２に接続され、ソース側には信号線６６、ドレイン側にはコンデンサーＣ２と、接続スイッチＴｒｅ、Ｔｒｆのゲート部が接続されている。選択スイッチＴｒｄは、信号線６６とコンデンサーＣ２とを接続させることによって、コンデンサーＣ２の電圧を信号線６６の電圧、つまり、信号線６０の電圧ＶＳＥＬを反転させた電圧に設定するために用いられる。

接続スイッチＴｒｅ、Ｔｒｆは、Ｎ−ＭＯＳで構成されている。接続スイッチＴｒｅ、Ｔｒｆのゲート部にはコンデンサーＣ２、ソース側には共通電極５２の電源線６５、ドレイン側にはそれぞれ第１枝電源線６３と第２枝電源線６４が接続されている。接続スイッチＴｒｅ、Ｔｒｆは、第１枝電源線６３と第２枝電源線６４が第１幹電源線６１及び第２幹電源線６２から遮断された際に、第１枝電源線６３と第２枝電源線６４と共通電極５２の電源線６５とを接続するために用いられる。このように構成することにより、前記部分行以外の行における第１枝電源線６３及び第２枝電源線６４は、第１幹電源線６１及び第２幹電源線６２から遮断されると共に、枝電源線接続回路８１により共通電極５２の電源線６５と接続される。したがって、画素電極５１は共通電極５２と同電位となり、前記部分行以外の行における表示は変化することがない。

また、第２実施形態のように、枝電源線選択回路８０が、トランスファーゲート９０、９１と、メモリー回路９２と、選択スイッチＴｒａとにより構成されている場合には、図１３に示すように、枝電源線接続回路８１を、トランスファーゲート９６、９７により構成してもよい。この回路では、信号線６０の電圧ＶＳＥＬが電圧ＶＨの時に、メモリー回路９２に電圧ＶＨが書き込まれ、トランスファーゲート９０、９１がオン状態となり、第１枝電源線６３及び第２枝電源線６４が第１幹電源線６１及び第２幹電源線６２と接続される。しかし、信号線６０の電圧ＶＳＥＬが電圧ＶＬの時に、メモリー回路９２に電圧ＶＬが書き込まれ、トランスファーゲート９０、９１がオフ状態となり、第１枝電源線６３及び第２枝電源線６４は第１幹電源線６１及び第２幹電源線６２から遮断される。しかし、メモリー回路９２に電圧ＶＬが書き込まれた際には、トランスファーゲート９６、９７がオン状態となり、第１枝電源線６３及び第２枝電源線６４は共通電極５２の電源線６５と接続される。したがって、画素電極５１は共通電極５２と同電位となり、前記部分行以外の行における表示は変化することがない。

以上のように、本実施形態によれば、前記部分行以外の行の第１枝電源線６３及び第２枝電源線６４を第１幹電源線６１及び第２幹電源線６２から遮断される際においても、枝電源線接続回路８１により第１幹電源線６１及び第２幹電源線６２を共通電極５２の電源線６５と接続するので、画素電極５１と共通電極５２と同電位となり、前記部分行以外の行における表示の変化をより確実に防止することができる。

また、本実施形態によっても、前述した第１実施形態と同様の効果を発揮することができる。

＜変形例＞
以下、変形例について説明するが、前述した実施形態との相違点を中心に説明し、同様の事項はその説明を省略する。

（変形例１）
上述した第１実施形態においては、初期設定期間で信号線６０の電圧ＶＳＥＬを電圧ＶＬとし、走査線駆動回路４２で総ての走査線３２を選択して、各行のコンデンサーＣ１を電圧ＶＬにリセットしている。この時、全画素回路内の選択スイッチＴｓがオン状態となり、同列の全画素回路Ｐのメモリー回路２５の入力兼出力端子が選択スイッチＴｓのソース側に電気的に接続されることになり、各メモリー回路２５の内容次第では、不必要な消費電流が発生する場合がある。

これを回避するために図１４に示すような回路構成で全行のコンデンサーＣ１を電圧ＶＬにリセットしても良い。すなわち、コンデンサーＣ１の両端に選択スイッチＴｒｇのソースとドレインを接続し、この選択スイッチＴｒｇのゲートにリセット信号線６７から電圧ＶＨのリセット信号を入力すれば良い。このようにすれば、走査線駆動回路４２で総ての走査線３２を非選択の状態で、コンデンサーＣ１をリセットすることができる。なお、信号線６０の電圧ＶＳＥＬは任意でよい。なお、図１１及び図１２に示す第３実施形態の回路に選択スイッチＴｒｇによるリセット回路を設けてもよい。

また、図１０及び図１３に示すように、コンデンサーＣ１の代わりにメモリー回路９２を用いた場合には、図１５に示すように、選択スイッチＴｒｈを用いてメモリー回路９２の内容を電圧ＶＬにリセットするようにしてもよい。この例では、選択スイッチＴｒｈのソースがメモリー回路９２の入力兼出力端子に接続され、ゲート部がリセット信号線６７に接続され、ドレインが電圧ＶＳＳが印加される電源線に接続されている。したがって、初期設定期間にリセット信号線６７に電圧ＶＨを印加することにより、選択スイッチＴｒｈがオン状態となり、メモリー回路９２の入力兼出力端子は電圧ＶＬとなり、メモリー回路９２を電圧ＶＬにリセットすることができる。

（変形例２）
また、初期設定時に画素回路Ｐ側にゲート信号が伝わらないように、図１６のようにＡＮＤ回路によるゲートイネーブル回路９８を設けても良い。この例では、ゲートイネーブル回路９８の一方の入力には走査線３２が接続され、他方の入力にはゲートイネーブル線６８が接続されている。このような構成において、初期設定期間にゲートイネーブル線６８に電圧ＶＬを印加することにより、ゲート信号が画素回路Ｐ側に伝わらないようにすることができる。なお、図２に示す第１実施形態の回路、図１１乃至図１３に示す第３実施形態の回路、及び図１５に示す変形例の回路にゲートイネーブル回路９８を設けてもよい。

（変形例３）
画素回路Ｐは図１７または図１８に示すような構成でもよい。図１７の例では、それぞれ反転したデータ信号が供給されるデータ線３４ａ、３４ｂを備えており、データ線３４ａ、３４ｂに対応して、選択スイッチも選択スイッチＴｓａ、Ｔｓｂが設けられ、画素メモリー回路としてのコンデンサーＣａ、Ｃｂが選択スイッチＴｓａ、Ｔｓｂにそれぞれ接続される。また、駆動トランジスターＴｄｒａ、ＴｄｒｂがコンデンサーＣａ、Ｃｂに接続される。そして、駆動トランジスターＴｄｒａ、Ｔｄｒｂのソース側には第１枝電源線６３及び第２枝電源線６４がそれぞれ接続され、ドレイン側には画素電極５１が接続される。

また、図１８に示すように、選択スイッチも選択スイッチＴｓａ、画素メモリー回路としてのコンデンサーＣａ、駆動トランジスターＴｄｒａのみで構成してもよい。この場合には、第１枝電源線６３のみが用いられ、第２枝電源線６４は不要となる。

＜第４実施形態＞
図１９は、本発明の第４実施形態に係る記憶型表示装置の主要構成を示すブロック図である。

以下、第４実施形態について説明するが、前述した実施形態との相違点を中心に説明し、同様の事項はその説明を省略する。

図１９に示すように、本実施形態では、枝電源線選択回路８０は、複数の単位枝電源線選択回路（単位電源線スイッチ回路）８０１を備え、表示部３０のＸ方向（行の方向）の一端側および他端側に配置されている。

単位枝電源線選択回路８０１は、選択スイッチＴｒａと、コンデンサーＣ１と、第１枝電源線選択スイッチＴｒｂと、第２枝電源線選択スイッチＴｒｃとを備え、第１実施形態で述べたように接続され、第１幹電源線６１と第１枝電源線６３との接続状態および第２幹電源線６２と第２枝電源線６４との接続状態をそれぞれ選択する。

そして、単位枝電源線選択回路８０１は、各行において、表示部３０のＸ方向の一端側および他端側にそれぞれ配置されており、その一端側および他端側に配置された２つの単位枝電源線選択回路８０１は、同一の行の第１枝電源線６３および第２枝電源線６４に接続されている。

なお、信号線６０、第１幹電源線６１および第２幹電源線６２は、それぞれ、途中で２つに分岐しており、一方は、前記一端側に配置された単位枝電源線選択回路８０１に接続され、他方は、前記他端側に配置された単位枝電源線選択回路８０１に接続されている。

本実施形態によれば、単位枝電源線選択回路８０１が、各行において、表示部３０のＸ方向の一端側および他端側にそれぞれ配置されているので、表示部３０のＸ方向における表示むらを解消または軽減することができる。

また、本実施形態によっても、前述した第１実施形態と同様の効果を発揮することができる。
なお、本実施形態は、他の実施形態や変形例にも適用することができる。

＜第５実施形態＞
図２０は、本発明の第５実施形態に係る記憶型表示装置の主要構成を示すブロック図である。

以下、第５実施形態について説明するが、前述した第１実施形態との相違点を中心に説明し、同様の事項はその説明を省略する。

図２０に示すように、本実施形態では、枝電源線選択回路８０は、複数の単位枝電源線選択回路（単位電源線スイッチ回路）８０１を備え、表示部３０のＸ方向（行の方向）の一端側および他端側に配置されている。

単位枝電源線選択回路８０１は、選択スイッチＴｒａと、コンデンサーＣ１と、第１枝電源線選択スイッチＴｒｂと、第２枝電源線選択スイッチＴｒｃとを備え、第１実施形態で述べたように接続され、第１幹電源線６１と第１枝電源線６３との接続状態および第２幹電源線６２と第２枝電源線６４との接続状態をそれぞれ選択する。

そして、単位枝電源線選択回路８０１は、表示部３０のＸ方向の一端側と他端側とに交互に配置されている。すなわち、単位枝電源線選択回路８０１は、表示部３０のＸ方向の一端側では、１行おきに配置され、他端側では、１行おきで、かつ、前記一端側に対して１行ずらして配置されている。

なお、信号線６０、第１幹電源線６１および第２幹電源線６２は、それぞれ、途中で２つに分岐しており、一方は、前記一端側に配置された単位枝電源線選択回路８０１に接続され、他方は、前記他端側に配置された単位枝電源線選択回路８０１に接続されている。

本実施形態によれば、表示部３０のＸ方向における表示むらの方向が１行ごとに逆方向になり、これにより、表示部３０のＸ方向における表示むらが相殺または軽減される。

また、本実施形態によっても、前述した第１実施形態と同様の効果を発揮することができる。

なお、本実施形態では、単位枝電源線選択回路８０１は、表示部３０のＸ方向の一端側と他端側とに１行単位で交互に配置されているが、これに限らず、例えば、１行に１つの単位枝電源線選択回路８０１を配置する構成例として、単位枝電源線選択回路８０１を複数行単位（例えば、２行単位）で交互に配置してもよい。また、単位枝電源線選択回路８０１を規則的に（規則正しく）交互に配置してもよく、また、不規則に交互に配置してもよい。

すなわち、単位枝電源線選択回路８０１は、表示部３０の行の方向の一端側と他端側に配置されており、かつ、１つ（１組）の第１枝電源線６３および第２枝電源線６４（１つの枝電源線）に対して１つ設けられていればよい。
また、本実施形態は、他の実施形態や変形例にも適用することができる。

＜第６実施形態＞
図２１は、本発明の第６実施形態に係る記憶型表示装置の主要構成を示すブロック図である。

以下、第６実施形態について説明するが、前述した第１実施形態との相違点を中心に説明し、同様の事項はその説明を省略する。

図２１に示すように、本実施形態では、枝電源線選択回路８０は、複数の単位枝電源線選択回路（単位電源線スイッチ回路）８０１を備え、表示部３０のＸ方向（行の方向）の一端側に配置されている。

単位枝電源線選択回路８０１は、選択スイッチＴｒａと、コンデンサーＣ１と、第１枝電源線選択スイッチＴｒｂと、第２枝電源線選択スイッチＴｒｃとを備え、第１実施形態で述べたように接続されている。

そして、本実施形態では、隣り合う２行分の画素回路Ｐに対して、１つの単位枝電源線選択回路８０１が設けられている。

この場合、走査線３２は、途中で２つに分岐し、分岐後の一方の走査線３２１は、前記２行のうちの一方に属する画素回路Ｐに接続され、分岐後の他方の走査線３２３は、前記２行のうちの他方に属する画素回路Ｐに接続されている。

同様に、第１枝電源線６３は、途中で２つに分岐し、分岐後の一方の第１枝電源線６３１は、前記２行のうちの一方に属する画素回路Ｐに接続され、分岐後の他方の第１枝電源線６３２は、前記２行のうちの他方に属する画素回路Ｐに接続されている。

同様に、第２枝電源線６４は、途中で２つに分岐し、分岐後の一方の第２枝電源線６４１は、前記２行のうちの一方に属する画素回路Ｐに接続され、分岐後の他方の第２枝電源線６４２は、前記２行のうちの他方に属する画素回路Ｐに接続されている。

単位枝電源線選択回路８０１は、第１幹電源線６１と第１枝電源線６３１、６３２との接続状態および第２幹電源線６２と第２枝電源線６４１、６４２との接続状態をそれぞれ選択する。

このように、本実施形態では、枝電源線選択回路８０は、第１幹電源線６１と２行ごとの第１枝電源線６３１、６３２との間、第２幹電源線６２と２行ごとの第２枝電源線６４１、６４２との間にそれぞれ接続され、第１幹電源線６１と２行ごとの第１枝電源線６３１、６３２との接続状態、第２幹電源線６２と２行ごとの第２枝電源線６４１、６４２との接続状態をそれぞれ選択する。また、制御回路２０は、メモリー回路２５に記憶された内容の書き換えの有無に対応して、２行ごとに、第１幹電源線６１と第１枝電源線（すなわち、第１枝電源線６３１、６３２）、第２幹電源線６２と第２枝電源線（すなわち、第２枝電源線６４１、６４２）とを遮断または接続させる。

なお、走査信号（信号）ＧW[１]〜ＧW[ｍ´]におけるｍ´は、第１実施形態の走査信号ＧW[１]〜ＧW[ｍ]におけるｍの１／２である。

本実施形態によれば、単位枝電源線選択回路８０１の数を減少させることができ、すなわち、枝電源線選択回路８０の規模を小さくすることができる。これにより、消費電力の低減が図られると共に、表示部３０の外側の額縁（非表示領域）の寸法を小さくすることができる。

また、本実施形態は、例えば、書き換えが行われる部分行の位置や行の数が決まっている場合において、特に有効であり、同様の制御がなされる複数の行をまとめ、それに対して１つの単位枝電源線選択回路８０１を設ける。

また、本実施形態によっても、前述した第１実施形態と同様の効果を発揮することができる。

なお、本実施形態では、２行分の画素回路Ｐに対して、１つの単位枝電源線選択回路８０１が設けられているが、これに限らず、３以上の行分の画素回路Ｐに対して、１つの単位枝電源線選択回路８０１が設けられていてもよい。また、１つの単位枝電源線選択回路８０１が設けられる複数の行は、隣り合っていなくてもよい。
また、本実施形態は、他の実施形態や変形例にも適用することができる。

＜第７実施形態＞
図２２および図２３は、それぞれ、本発明の第７実施形態に係る記憶型表示装置の主要構成を示すパターンレイアウト図である。

以下、第７実施形態について説明するが、前述した実施形態との相違点を中心に説明し、同様の事項はその説明を省略する。

本実施形態では、１画素分の画素回路Ｐ１は、図２２に示す構成をなしている。
また、画素回路Ｐ１の第１の電源線１３は、第１の共通電源線１３０に接続され、第２の電源線１４は、第２の共通電源線１４０に接続されている。第１の共通電源線１３０は、電源の高電位側に接続され、第２の共通電源線１４０は、電源の低高電位側またはアースに接続される。また、第１の共通電源線１３０は、Ｙ方向に延在し、画素回路Ｐ１の図２２中の左側に配置され、第２の共通電源線１４０は、Ｙ方向に延在し、画素回路Ｐ１の図２２中の右側に配置されている。また、第１枝電源線６３および第２枝電源線６４は、それぞれ、Ｘ方向に延在し、Ｙ方向において画素回路Ｐ１の内側に配置されている。

電気泳動表示装置１００は、縦ｍ行×横ｎ列の行列状に配列された前記画素回路Ｐ１を有している。

図２３には、２行×２列分の画素回路Ｐ１が図示されているが、図２３中の左側には、図２２に示す姿勢の画素回路Ｐ１が配置され、図２３中の右側には、図２２に示す姿勢の画素回路Ｐ１をＸ方向において反転させたものが配置されている。

これにより、第２の共通電源線１４０をＸ方向に隣り合う２つの画素回路Ｐ１、すなわち２列の画素回路Ｐ１で兼用することができる。

また、図示しないが、図２３中の右側の画素回路Ｐ１の右側には、その図２３中の右側の画素回路Ｐ１をＸ方向において反転させたもの、すなわち、図２２に示す姿勢の画素回路Ｐ１が配置される。

これにより、第１の共通電源線１３０をＸ方向に隣り合う２つの画素回路Ｐ１、すなわち２列の画素回路Ｐ１で兼用することができる。

以上説明したように、本実施形態によれば、第１の共通電源線１３０および第２の共通電源線１４０をＸ方向に隣り合う２列の画素回路Ｐ１で兼用することができ、これにより、Ｘ方向の画素ピッチを小さくすることができ、高精細化が可能となり、また、回路構成を簡素化することができる。

また、本実施形態によっても、前述した第１実施形態と同様の効果を発揮することができる。
なお、本実施形態は、他の実施形態や変形例にも適用することができる。

＜第８実施形態＞
図２４および図２５は、それぞれ、本発明の第８実施形態に係る記憶型表示装置の主要構成を示すパターンレイアウト図である。

以下、第８実施形態について説明するが、前述した実施形態との相違点を中心に説明し、同様の事項はその説明を省略する。

本実施形態では、１画素分の画素回路Ｐ２は、図２４に示す構成をなしている。
また、画素回路Ｐ２の第１の電源線１３は、第１の共通電源線１３０に接続され、第２の電源線１４は、第２の共通電源線１４０に接続されている。第１の共通電源線１３０は、電源の高電位側に接続され、第２の共通電源線１４０は、電源の低高電位側またはアースに接続される。また、第１の共通電源線１３０は、Ｙ方向に延在し、画素回路Ｐ２の図２４中の左側に配置され、第２の共通電源線１４０は、Ｙ方向に延在し、画素回路Ｐ２の図２４中の右側に配置されている。また、第１枝電源線６３は、Ｘ方向に延在し、画素回路Ｐ２の図２４中の上側に配置されている。また、第２枝電源線６４は、Ｘ方向に延在し、Ｙ方向において画素回路Ｐ２の内側に配置されている。

電気泳動表示装置１００は、縦ｍ行×横ｎ列の行列状に配列された前記画素回路Ｐ２を有している。

図２５には、２行×２列分の画素回路Ｐ２が図示されているが、図２５中の左下には、図２４に示す姿勢の画素回路Ｐ２が配置され、図２５中の右下には、図２４に示す姿勢の画素回路Ｐ２をＸ方向において反転させたものが配置されている。また、図２５中の左上には、図２４に示す姿勢の画素回路Ｐ２をＹ方向において反転させたものが配置され、図２５中の右上には、図２４に示す姿勢の画素回路Ｐ２をＸ方向およびＹ方向においてそれぞれ反転させたものが配置されている。

これにより、第２の共通電源線１４０をＸ方向に隣り合う２つの画素回路Ｐ２、すなわち２列の画素回路Ｐ２で兼用することができる。また、第１枝電源線６３をＹ方向に隣り合う２つの画素回路Ｐ２、すなわち２行の画素回路Ｐ２で兼用することができる。

また、図示しないが、図２５中の右上の画素回路Ｐ２の右側には、その図２５中の右上の画素回路Ｐ２をＸ方向において反転させたもの、すなわち、図２４に示す姿勢の画素回路Ｐ２をＹ方向において反転させたものが配置され、図２５中の右下の画素回路Ｐ２の右側には、その図２５中の右下の画素回路Ｐ２をＸ方向において反転させたもの、すなわち、図２４に示す姿勢の画素回路Ｐ２が配置される。

これにより、第１の共通電源線１３０をＸ方向に隣り合う２つの画素回路Ｐ２、すなわち２列の画素回路Ｐ２で兼用することができる。

なお、本実施形態の場合、前記単位枝電源線選択回路８０１の第１枝電源線選択スイッチＴｒｂは、２行に対して１つ設けられ、第２枝電源線選択スイッチＴｒｃは、１行に対して１つ設けられる。

以上説明したように、本実施形態によれば、第１の共通電源線１３０および第２の共通電源線１４０をＸ方向に隣り合う２列の画素回路Ｐ２で兼用することができ、第１枝電源線６３をＹ方向に隣り合う２行の画素回路Ｐ２で兼用することができる。これにより、Ｘ方向の画素ピッチおよびＹ方向の画素ピッチを小さくすることができ、高精細化が可能となり、また、回路構成を簡素化することができる。

また、本実施形態によっても、前述した第１実施形態と同様の効果を発揮することができる。

なお、前記画素回路Ｐ２のＹ方向における反転と、前記画素回路Ｐ２のＸ方向における反転とのいずれか一方を省略してもよい。
また、本実施形態は、他の実施形態や変形例にも適用することができる。

＜第９実施形態＞
図２６および図２７は、それぞれ、本発明の第９実施形態に係る記憶型表示装置の主要構成を示すパターンレイアウト図である。

以下、第９実施形態について説明するが、前述した実施形態との相違点を中心に説明し、同様の事項はその説明を省略する。

本実施形態では、１画素分の画素回路Ｐ３は、図２６に示す構成をなしている。
また、画素回路Ｐ３の第１の電源線１３は、第１の共通電源線１３０に接続され、第２の電源線１４は、第２の共通電源線１４０に接続されている。第１の共通電源線１３０は、電源の高電位側に接続され、第２の共通電源線１４０は、電源の低高電位側またはアースに接続される。また、第１の共通電源線１３０は、Ｙ方向に延在し、画素回路Ｐ３の図２６中の左側に配置され、第２の共通電源線１４０は、Ｙ方向に延在し、画素回路Ｐ３の図２６中の右側に配置されている。また、第１枝電源線６３は、Ｘ方向に延在し、画素回路Ｐ３の図２６中の上側に配置されている。また、第２枝電源線６４は、Ｘ方向に延在し、画素回路Ｐ３の図２６中の下側に配置されている。

電気泳動表示装置１００は、縦ｍ行×横ｎ列の行列状に配列された前記画素回路Ｐ３を有している。

図２７には、２行×２列分の画素回路Ｐ３が図示されているが、図２７中の左上には、図２６に示す姿勢の画素回路Ｐ３が配置され、図２７中の右上には、図２６に示す姿勢の画素回路Ｐ３をＸ方向において反転させたものが配置されている。また、図２７中の左下には、図２６に示す姿勢の画素回路Ｐ３をＹ方向において反転させたものが配置され、図２７中の右下には、図２６に示す姿勢の画素回路Ｐ３をＸ方向およびＹ方向においてそれぞれ反転させたものが配置されている。

これにより、第２の共通電源線１４０をＸ方向に隣り合う２つの画素回路Ｐ３、すなわち２列の画素回路Ｐ３で兼用することができる。また、第２枝電源線６４をＹ方向に隣り合う２つの画素回路Ｐ３、すなわち２行の画素回路Ｐ３で兼用することができる。

また、図示しないが、図２７中の右上の画素回路Ｐ３の右側には、その図２７中の右上の画素回路Ｐ３をＸ方向において反転させたもの、すなわち、図２６に示す姿勢の画素回路Ｐ３が配置され、図２７中の右下の画素回路Ｐ３の右側には、その図２７中の右下の画素回路Ｐ３をＸ方向において反転させたもの、すなわち、図２６に示す姿勢の画素回路Ｐ３をＹ方向において反転させたものが配置される。

これにより、第１の共通電源線１３０をＸ方向に隣り合う２つの画素回路Ｐ３、すなわち２列の画素回路Ｐ３で兼用することができる。

また、図示しないが、図２７中の左下の画素回路Ｐ３の下側には、その図２７中の左下の画素回路Ｐ３をＹ方向において反転させたもの、すなわち、図２６に示す姿勢の画素回路Ｐ３が配置され、図２７中の右下の画素回路Ｐ３の下側には、その図２７中の右下の画素回路Ｐ３をＹ方向において反転させたものが配置される。

これにより、第１枝電源線６３をＹ方向に隣り合う２つの画素回路Ｐ３、すなわち２行の画素回路Ｐ３で兼用することができる。

なお、本実施形態の場合、前記単位枝電源線選択回路８０１の第１枝電源線選択スイッチＴｒｂおよび第２枝電源線選択スイッチＴｒｃは、それぞれ、２行に対して１つ設けられる。

以上説明したように、本実施形態によれば、第１の共通電源線１３０および第２の共通電源線１４０をＸ方向に隣り合う２列の画素回路Ｐ３で兼用することができ、第１枝電源線６３および第２枝電源線６４をＹ方向に隣り合う２行の画素回路Ｐ３で兼用することができる。これにより、Ｘ方向の画素ピッチおよびＹ方向の画素ピッチを小さくすることができ、高精細化が可能となり、また、回路構成を簡素化することができる。

また、本実施形態によっても、前述した第１実施形態と同様の効果を発揮することができる。

なお、前記画素回路Ｐ３のＹ方向における反転と、前記画素回路Ｐ３のＸ方向における反転とのいずれか一方を省略してもよい。
また、本実施形態は、他の実施形態や変形例にも適用することができる。

（応用例）
本発明を応用した電子機器を以下に例示する。図２８及び図２９には、以上に例示した電気泳動表示装置１００を採用した電子機器の外観が図示されている。

図２８は、電気泳動表示装置１００を利用した携帯型の情報端末（電子書籍）３１０の斜視図である。図２８に示すように、情報端末３１０は、利用者が操作する操作子３１２と、表示部３１４に画像を表示する電気泳動表示装置１００とを含んで構成される。操作子３１２が操作されると表示部３１４の表示画像が変更される。

図２９は、電気泳動表示装置１００を利用した電子ペーパー３２０の斜視図である。図２９に示すように、電子ペーパー３２０は、可撓性の基板（シート）３２２の表面に形成された電気泳動表示装置１００を含んで構成される。

本発明が適用される電子機器は以上の例示に限定されない。例えば、携帯電話機や時計（腕時計），携帯型の音響再生装置，電子手帳，タッチパネル搭載型の表示装置など、各種の電子機器に本発明の電気泳動表示装置（記憶型表示装置）を採用することが可能である。

また、本発明の表示素子は、電気泳動素子に限定されるものではなく、エレクトロクロミック素子、液晶素子等にも適用可能である。したがって、本発明の記憶型表示装置は、電気泳動表示装置に限定されるものではなく、メモリー性を有するエレクトロクロミック表示装置、あるいは液晶表示装置にも適用可能である。また、電子機器の例としても、エレクトロクロミック表示装置あるいは液晶表示装置を用いた情報端末、携帯電話機や時計（腕時計），携帯型の音響再生装置，電子手帳，タッチパネル搭載型の表示装置など、各種の電子機器に本発明の記憶型表示装置を採用することが可能である。

以上、本発明の記憶型表示装置および電子機器を、図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、他の任意の構成物が付加されていてもよい。

また、本発明は、前記各実施形態、前記各変形例のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよい。

１０…電気泳動パネル、１３…第１の電源線、１４…第２の電源線、２０…制御回路、２５…メモリー回路、２８…素子基板、２９…対向基板、３０…表示部、３１…接着剤層、３２，３２１，３２３…走査線、３４、３４ａ、３４ｂ…データ線、３５…スイッチ回路、３６，３７…トランスファーゲート、４０…駆動部、４２…走査線駆動回路、４４…データ線駆動回路、４４−１…シフトレジスター、４４−２…第１ラッチ回路、４４−３…第２ラッチ回路、５０…電気泳動素子、５１…画素電極、５２…共通電極、５３…マイクロカプセル、５４…分散媒、５５…白色粒子、５６…黒色粒子、５７…イオン層、６０…信号線、６１…第１幹電源線、６２…第２幹電源線、６３，６３１，６３２…第１枝電源線、６４，６４１，６４２…第２枝電源線、６５…電源線、６６…信号線、６７…リセット信号線、６８…ゲートイネーブル線、８０…枝電源線選択回路、８１…枝電源線接続回路、８０１…単位枝電源線接続回路、９０，９１…トランスファーゲート、９２…メモリー回路、９３，９４…抵抗器、９５…インバーター、９６，９７…トランスファーゲート、９８…ゲートイネーブル回路、１００…電気泳動表示装置、１３０…第１の共通電源線、１４０…第２の共通電源線、３１０…情報端末、３１２…操作子、３１４…表示部、３２０…電子ペーパー、３２２…基板、５００…電気泳動表示装置、５１０…電気泳動パネル、２５ｐ１，２５ｐ２，３６ｐ，３７ｐ…Ｐ−ＭＯＳ、２５ｎ１，２５ｎ２，３６ｎ，３７ｎ…Ｎ−ＭＯＳ、Ｃ１，Ｃ２，Ｃａ，Ｃｂ…コンデンサー、ＧW…走査信号、Ｎ１…入力端子、Ｎ２，Ｎ３…出力端子、Ｐ，Ｐ１，Ｐ２，Ｐ３…画素回路、ｓ１〜ｓｎ…サンプリング信号、ＳＴ１…初期設定期間、ＳＴ２…プログラム期間、ＳＴ３…駆動期間、ＳＴ４…表示保持期間、ＳＴ２ｂ…第２プログラム期間、ＳＴ３ａ…第１駆動期間、ＳＴ３ｂ…第２駆動期間、Ｔs…選択スイッチ、Ｔｄｒａ，Ｔｄｒｂ…駆動トランジスター、Ｔｒａ…選択スイッチ、Ｔｒｂ…第１枝電源線選択スイッチ、Ｔｒｃ…第２枝電源線選択スイッチ、Ｔｒｄ…選択スイッチ、Ｔｒｅ…第１枝電源線接続スイッチ、Ｔｒｆ…第２枝電源線接続スイッチ、Ｔｒｇ，Ｔｒｈ，Ｔｓａ，Ｔｓｂ…選択スイッチ、Ｖｘ…データ信号

Claims (16)

1. ｎ（ｎは２以上の整数）列分設けられた第１の制御線と、
   ｍ（ｍは２以上の整数）行分設けられた第２の制御線と、
   表示素子を一対の基板間に挟持してなり、ｎ×ｍ個の画素からなる表示部と、を備えた記憶型表示装置であって、
   前記表示部に、前記画素ごとに形成された画素電極と、前記表示素子を介して複数の前記画素電極と対向する対向電極と、前記第１の制御線及び前記第２の制御線に接続され前記画素電極への電源の印加状態を切り替える画素スイッチング素子と、当該画素スイッチング素子に接続された画素メモリー回路と、を備え、
   各行ごとに前記画素電極へ電源を供給するための枝電源線と、
   各行ごとの前記枝電源線に対して共通に設けられ前記枝電源線に電源を供給するための幹電源線と、
   前記画素メモリー回路に記憶された内容に応じて前記枝電源線と前記画素電極との接続状態を切り替える画素電極スイッチ回路と、
   前記幹電源線と各行ごとの前記枝電源線との間にそれぞれ接続され、前記幹電源線と各行ごとの前記枝電源線との接続状態をそれぞれ選択する電源線スイッチ回路と、
   前記画素メモリー回路に記憶された内容の書き換えの有無に対応して前記幹電源線と前記枝電源線とを各行ごとに遮断または接続させる制御回路と、
   前記第２の制御線に信号を出力する走査線駆動回路と、を備え、
   前記走査線駆動回路は、前記表示部の所定の端部側に配置され、前記電源線スイッチ回路は、前記表示部の前記所定の端部と異なる端部側に配置されている、
   ことを特徴とする記憶型表示装置。
2. 前記走査線駆動回路と前記電源線スイッチ回路とは、前記表示部を介し、前記行の方向に沿って配置されている、
   ことを特徴とする請求項１に記載の記憶型表示装置。
3. ｎ（ｎは２以上の整数）列分設けられた第１の制御線と、
   ｍ（ｍは２以上の整数）行分設けられた第２の制御線と、
   表示素子を一対の基板間に挟持してなり、ｎ×ｍ個の画素からなる表示部と、を備えた記憶型表示装置であって、
   前記表示部に、前記画素ごとに形成された画素電極と、前記表示素子を介して複数の前記画素電極と対向する対向電極と、前記第１の制御線及び前記第２の制御線に接続され前記画素電極への電源の印加状態を切り替える画素スイッチング素子と、当該画素スイッチング素子に接続された画素メモリー回路と、を備え、
   各行ごとに前記画素電極へ電源を供給するための枝電源線と、
   各行ごとの前記枝電源線に対して共通に設けられ前記枝電源線に電源を供給するための幹電源線と、
   前記画素メモリー回路に記憶された内容に応じて前記枝電源線と前記画素電極との接続状態を切り替える画素電極スイッチ回路と、
   前記幹電源線と前記枝電源線との間に接続され、前記幹電源線と前記枝電源線との接続状態を選択する単位電源線スイッチ回路を複数有する電源線スイッチ回路と、
   前記画素メモリー回路に記憶された内容の書き換えの有無に対応して前記幹電源線と前記枝電源線とを遮断または接続させる制御回路と、を備え、
   前記単位電源線スイッチ回路は、前記表示部の前記行の方向の一端側および他端側にそれぞれ配置されており、前記一端側および前記他端側に配置された前記単位電源線スイッチ回路は、同一の前記行の前記枝電源線に接続されている、
   ことを特徴とする記憶型表示装置。
4. ｎ（ｎは２以上の整数）列分設けられた第１の制御線と、
   ｍ（ｍは２以上の整数）行分設けられた第２の制御線と、
   表示素子を一対の基板間に挟持してなり、ｎ×ｍ個の画素からなる表示部と、を備えた記憶型表示装置であって、
   前記表示部に、前記画素ごとに形成された画素電極と、前記表示素子を介して複数の前記画素電極と対向する対向電極と、前記第１の制御線及び前記第２の制御線に接続され前記画素電極への電源の印加状態を切り替える画素スイッチング素子と、当該画素スイッチング素子に接続された画素メモリー回路と、を備え、
   各行ごとに前記画素電極へ電源を供給するための枝電源線と、
   各行ごとの前記枝電源線に対して共通に設けられ前記枝電源線に電源を供給するための幹電源線と、
   前記画素メモリー回路に記憶された内容に応じて前記枝電源線と前記画素電極との接続状態を切り替える画素電極スイッチ回路と、
   前記幹電源線と前記枝電源線との間に接続され、前記幹電源線と前記枝電源線との接続状態を選択する単位電源線スイッチ回路を複数有する電源線スイッチ回路と、
   前記画素メモリー回路に記憶された内容の書き換えの有無に対応して前記幹電源線と前記枝電源線とを遮断または接続させる制御回路と、を備え、
   前記単位電源線スイッチ回路は、前記表示部の前記行の方向の一端側と他端側に配置されており、かつ、１つの前記枝電源線に対して１つ設けられている、
   ことを特徴とする記憶型表示装置。
5. 前記単位電源線スイッチ回路は、前記表示部の前記行の方向の一端側と他端側とに交互に配置されている、
   ことを特徴とする請求項１乃至４のいずれか一項に記載の記憶型表示装置。
6. 前記電源線スイッチ回路は、前記幹電源線と各行ごとの前記枝電源線との間にそれぞれ接続され、前記幹電源線と各行ごとの前記枝電源線との接続状態をそれぞれ選択し、
   前記制御回路は、前記画素メモリー回路に記憶された内容の書き換えの有無に対応して前記幹電源線と前記枝電源線とを各行ごとに遮断または接続させる、
   ことを特徴とする請求項１乃至５のいずれか一項に記載の記憶型表示装置。
7. 前記電源線スイッチ回路は、前記幹電源線と複数行ごとの前記枝電源線との間にそれぞれ接続され、前記幹電源線と複数行ごとの前記枝電源線との接続状態をそれぞれ選択し、
   前記制御回路は、前記画素メモリー回路に記憶された内容の書き換えの有無に対応して前記幹電源線と前記枝電源線とを複数行ごとに遮断または接続させる、
   ことを特徴とする請求項１乃至５のいずれか一項に記載の記憶型表示装置。
8. ｎ（ｎは２以上の整数）列分設けられた第１の制御線と、
   ｍ（ｍは２以上の整数）行分設けられた第２の制御線と、
   表示素子を一対の基板間に挟持してなり、ｎ×ｍ個の画素からなる表示部と、を備えた記憶型表示装置であって、
   前記表示部に、前記画素ごとに形成された画素電極と、前記表示素子を介して複数の前記画素電極と対向する対向電極と、前記第１の制御線及び前記第２の制御線に接続され前記画素電極への電源の印加状態を切り替える画素スイッチング素子と、当該画素スイッチング素子に接続された画素メモリー回路と、を備え、
   各行ごとに前記画素電極へ電源を供給するための枝電源線と、
   各行ごとの前記枝電源線に対して共通に設けられ前記枝電源線に電源を供給するための幹電源線と、
   前記画素メモリー回路に記憶された内容に応じて前記枝電源線と前記画素電極との接続状態を切り替える画素電極スイッチ回路と、
   前記幹電源線と複数行ごとの前記枝電源線との間にそれぞれ接続され、前記幹電源線と複数行ごとの前記枝電源線との接続状態をそれぞれ選択する電源線スイッチ回路と、
   前記画素メモリー回路に記憶された内容の書き換えの有無に対応して前記幹電源線と前記枝電源線とを複数行ごとに遮断または接続させる制御回路と、を備える、
   ことを特徴とする記憶型表示装置。
9. 前記画素メモリー回路の高電位電源端子に接続された第１の電源線と、
   前記画素メモリー回路の低電位電源端子に接続された第２の電源線と、
   前記第１の電源線が接続された第１の共通電源線と、
   前記第２の電源線が接続された第２の共通電源線と、を備え、
   前記第１の共通電源線と前記第２の共通電源線との少なくとも一方は、前記行の方向に隣り合う２つの前記画素で兼用されている、
   ことを特徴とする請求項１乃至８のいずれか一項に記載の記憶型表示装置。
10. 前記幹電源線に対して遮断状態の前記枝電源線を、前記共通電極に接続される電源線に接続する接続回路を備える、
    ことを特徴とする請求項１乃至９のいずれか一項に記載の記憶型表示装置。
11. 前記画素メモリー回路はコンデンサーである、
    ことを特徴とする請求項１乃至１０のいずれか一項に記載の記憶型表示装置。
12. 前記画素メモリー回路はラッチ回路を備えている、
    ことを特徴とする請求項１乃至１０のいずれか一項に記載の記憶型表示装置。
13. 前記電源線スイッチ回路は、トランスファーゲートを備えている、
    ことを特徴とする請求項１乃至１２のいずれか一項に記載の記憶型表示装置。
14. 前記電源線スイッチ回路に接続され、前記電源線スイッチ回路の駆動状態を定める電源線メモリー回路と、当該電源線メモリー回路の内容をリセットするリセット回路とを備える、
    ことを特徴とする請求項１乃至１３のいずれか一項に記載の記憶型表示装置。
15. 前記リセット回路において前記第２の制御線と接続され前記電源線メモリー回路に書き込む電圧を供給する電源線選択信号線と前記電源線メモリー回路との接続状態を切り替えるメモリースイッチング素子と、当該メモリースイッチング素子により前記電源線メモリー回路と前記電源線選択信号線とが接続状態になる際に前記画素スイッチング素子と前記第２の制御線とを遮断するゲートイネーブル回路と、を備える、
    ことを特徴とする請求項１乃至１４のいずれか一項に記載の記憶型表示装置。
16. 請求項１乃至１５のいずれか一項に記載の記憶型表示装置を備えることを特徴とする電子機器。

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