JP5375007B2 - マトリクス装置の駆動回路、マトリクス装置、画像表示装置、電気泳動表示装置、及び電子機器 - Google Patents

Description

本発明は、マトリクス装置の駆動回路、マトリクス装置、画像表示装置、電気泳動表示装置、及び電子機器に関するものである。

マトリクス状に配列された機能素子を備え、かかる機能素子を順次選択して所定の機能を発揮させるマトリクス装置は、種々のデバイスに用いられている。例えば、電気泳動表示装置、液晶表示装置、ＥＬ表示装置などの画像表示装置や、指紋センサ等の構成要素である静電容量検出装置などの種々のデバイスに用いられている。

マトリクス装置には、機能素子に配線を介して接続された駆動回路が備えられている。例えば、画像表示装置では、機能素子である画素に選択信号を入力する走査線駆動回路と、画素に画像信号を入力するデータ線駆動回路とが備えられている。さらに、データ線駆動回路においても用途に応じて複数の方式（点順次方式、線順次方式、ブロック順次方式等）が採用されている。

上記複数方式のデータ線駆動回路のうちでも、線順次方式は、他の方式に比べて信号入力時間を長く確保できるため、画像表示装置に好適な駆動方式である（特許文献１参照）。
ここで図１２は、線順次方式のデータ線駆動回路の一部を示す図である。データ線駆動回路３００は、シフトレジスタ３１０と、第１のデータラッチ回路３１１と、第２のデータラッチ回路３１２と、データバッファ回路３１３とを備えている。

データ線駆動回路３００では、シフトレジスタ３１０から順次出力される選択信号ＳＥＬ［０］〜ＳＥＬ［２］により第１のデータラッチ回路３１１のラッチ回路が有効化され、各々のラッチ回路に、対応するデータ信号線３１５を介して供給される画像信号Ｄ１〜Ｄ３が書き込まれる。この第１のデータラッチ回路３１１への書き込みが終了した後、ラッチ制御線３１７を介して第２のデータラッチ回路３１２にラッチ有効化信号ＬＡＴが入力される。これにより、第１のデータラッチ回路３１１の出力（画像信号）が第２のデータラッチ回路３１２に転送される。そして、第２のデータラッチ回路３１２から出力される画像信号が、データバッファ回路３１３を介してすべてのデータ線６８に対して一斉に出力される。以上の動作により、表示部５の画素４０に対して画像信号が入力される。
特開２００６−１１９４０９号公報

しかし、線順次方式のデータ線駆動回路を備えた画像表示装置では、ラッチ有効化信号ＬＡＴを入力すると第２のデータラッチ回路３１２を構成するすべてのラッチ回路が一斉に動作し、すべてのデータ線６８に対して一斉に画像信号が出力される。このとき、データバッファ回路３１３において瞬間的に大電流が流れるために、電源の電圧降下が生じる。そうすると、画像表示装置の電源がボタン電池などの電源能力の低いものである場合には、電源が一度遮断されて再投入されたような状態となり機器が初期化されてしまうおそれがある。

本発明は、上記従来技術の問題点に鑑み成されたものであって、瞬間的に大きな電力消費が発生するのを抑えることができ、安定して動作させることができるマトリクス装置の駆動回路、及びかかる駆動回路を備えたマトリクス装置、画像表示装置、及び電気泳動表示装置を提供することを目的の一つとする。

本発明の駆動回路は、上記課題を解決するために、マトリクス状に配列された複数の機能素子を備えたマトリクス装置に適用され、前記機能素子とデータ線を介して接続される駆動回路であって、シフトレジスタと、データ信号線と、前記シフトレジスタの出力端子及び前記データ信号線と接続された第１のデータラッチ回路と、前記シフトレジスタの出力端子及び前記第１のデータラッチ回路の出力端子に接続されるとともに前記データ線と直接又は他の回路を介して接続された第２のデータラッチ回路とを有し、前記第１及び第２のデータラッチ回路は、一又は複数の前記データ線に対応するラッチ回路により構成される複数段の動作単位にそれぞれ分割されており、同一段に属する前記第１及び第２のデータラッチ回路の前記動作単位に対して、前記シフトレジスタの異なる前記出力端子が接続され、前記第２のデータラッチ回路の各々の前記動作単位に対して、前記シフトレジスタの互いに異なる前記出力端子が接続されていることを特徴とする。

この構成によれば、第１及び第２のデータラッチ回路が複数の動作単位に分割され、動作単位ごとにデータ線に対して信号入力を行うので、線順次方式のデータ線駆動回路のようにすべてのデータ線に対して一斉に信号が入力される場合に比して、１動作単位当たりの電流量が大幅に少なくなる。したがって、瞬間的に大きなピーク電流が発生することはない。よって、本発明によれば、能力の低い電源を備えたマトリクス装置においても安定動作する駆動回路を提供することができる。

また、本発明では、同一段に属する第１のデータラッチ回路の動作単位と第２のデータラッチ回路の動作単位とを、シフトレジスタの異なる段に接続している。このように、第２のデータラッチ回路の動作制御をシフトレジスタにより行う構成とすることで、ラッチ有効化信号を供給する配線が不要になり、回路面積を大きくすることなく形成することができる。

前記シフトレジスタの同一の前記出力端子に、前記第１のデータラッチ回路の前記動作単位と、前記第１のデータラッチ回路の前記動作単位とは異なる段に属する前記第２のデータラッチ回路の前記動作単位と、が接続されていることが好ましい。
すなわち、シフトレジスタの出力端子に接続された配線を分岐させて第１のデータラッチ回路の動作単位と第２のデータラッチ回路の動作単位とに接続した構成とすることが好ましい。このような構成とすることで、第１のデータラッチ回路の動作単位と第２のデータラッチ回路の動作単位とを同時に動作させて信号入力動作を行うことができる。また、シフトレジスタの段数を最小限に抑えることができるので、駆動回路の小型化に有利な構成となる。

前記第２のデータラッチ回路の前記動作単位が、前記第１のデータラッチ回路の前記動作単位に対して前記シフトレジスタの走査方向の前段に配置されていることが好ましい。
このような構成とすれば、シフトレジスタの１回の走査において、第１のデータラッチ回路の動作単位に対する信号入力と、第１のデータラッチ回路から第２のデータラッチ回路への信号転送とを実行することができる。

前記第２のデータラッチ回路の前記動作単位が、前記第１のデータラッチ回路の前記動作単位の直前の段に配置されていることが好ましい。
このような構成とすれば、シフトレジスタの出力端子と第２のデータラッチ回路とを接続する配線長を短くすることができ、駆動回路の小型化に有利な構成となる。

前記第１及び第２のデータラッチ回路における各々の前記動作単位に対応する前記データ線の本数が同一であることが好ましい。このような構成とすることで、動作単位ごとに必要な電流や電力を均一化することができる。

次に、本発明のマトリクス装置は、先に記載の駆動回路を備えたことを特徴とする。
この構成によれば、駆動回路における瞬間的なピーク電流の発生が抑えられ、能力の低い電源でも安定して動作するマトリクス装置を提供することができる。

本発明の画像表示装置は、マトリクス状に配列された複数の画素を有する画像表示装置であって、複数の前記画素とデータ線を介して接続された先に記載の駆動回路を備えたことを特徴とする。
この構成によれば、駆動回路における瞬間的なピーク電流の発生が抑えられ、能力の低い電源でも安定して動作する画像表示装置を提供することができる。

本発明の電気泳動表示装置は、一対の基板間に電気泳動素子を挟持してなり、マトリクス状に配列された複数の画素を有する電気泳動表示装置であって、複数の前記画素とデータ線を介して接続された先に記載の駆動回路を備えたことを特徴とする。
この構成によれば、駆動回路における瞬間的なピーク電流の発生が抑えられ、能力の低い電源でも安定して動作する電気泳動表示装置を提供することができる。

本発明の電子機器は、先に記載のマトリクス装置、画像表示装置、及び電気泳動表示装置の少なくとも一つを備えたことを特徴とする。
この構成によれば、駆動回路における瞬間的なピーク電流の発生が抑えられ、能力の低い電源でも安定して動作する表示装置や容量検出装置を具備した電子機器を提供することができる。

以下、図面を用いて本発明に係るマトリクス装置の一実施形態であるアクティブマトリクス方式電気泳動表示装置について説明する。
なお、以下の実施の実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等を異ならせている。

図１は、本実施形態に係る電気泳動表示装置１００の概略構成図である。
電気泳動表示装置１００は、複数の画素４０（機能素子）がマトリクス状に配列された表示部５を備えている。表示部５の周辺には、走査線駆動回路６１、データ線駆動回路６２、コントローラ（制御部）６３、及び共通電源変調回路６４が配置されている。走査線駆動回路６１、データ線駆動回路６２、及び共通電源変調回路６４は、それぞれコントローラ６３と接続されている。コントローラ６３は、上位装置から供給される画像データや同期信号に基づき、これらの回路を総合的に制御する。

表示部５には走査線駆動回路６１から延びる複数の走査線６６と、データ線駆動回路６２から延びる複数のデータ線６８とが形成されており、これらの交差位置に対応して画素４０が設けられている。

走査線駆動回路６１は、ｉ本の走査線６６（Ｙ１、Ｙ２、…、Ｙｉ）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、１行目からｉ行目までの走査線６６を順次選択し、画素４０に設けられた選択トランジスタ４１（図２参照）のオンタイミングを規定する選択信号を、選択した走査線６６を介して供給する。

データ線駆動回路６２は、ｊ本のデータ線６８（Ｘ１、Ｘ２、…、Ｘｊ）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、画素４０の各々に対応する１ビットの画素データを規定する画像信号を画素４０に供給する。
なお、本実施形態では、画素データ「０」を規定する場合にはローレベル（Ｌ）の画像信号を画素４０に供給し、画素データ「１」を規定する場合はハイレベル（Ｈ）の画像信号を画素４０に供給するものとする。

表示部５にはまた、共通電源変調回路６４から延びる低電位電源線４９、高電位電源線５０、及び共通電極配線５５が設けられており、それぞれの配線は画素４０と接続されている。共通電源変調回路６４は、コントローラ６３の制御のもと、上記の配線の各々に供給すべき各種信号を生成する一方、これら各配線の電気的な接続及び切断（ハイインピーダンス化）を行う。

図２は、表示部５に設けられた画素４０の回路構成図である。
画素４０は、選択トランジスタ４１（画素スイッチング素子）と、ラッチ回路７０と、電気泳動素子３２と、画素電極３５（第１電極）と、共通電極３７（第２電極；対向電極）とを備えて構成されている。これらの素子を取り囲むように、走査線６６、データ線６８、低電位電源線４９、及び高電位電源線５０が配置されている。画素４０は、ラッチ回路７０により画像信号を電位として保持するＳＲＡＭ（Static Random Access Memory）方式の構成である。

選択トランジスタ４１は、Ｎ−ＭＯＳ（Negative Metal Oxide Semiconductor）トランジスタであり、そのゲート端子は走査線６６に接続され、ソース端子はデータ線６８に接続され、ドレイン端子はラッチ回路７０のデータ入力端子Ｎ１に接続されている。ラッチ回路７０のデータ出力端子Ｎ２は画素電極３５と接続されている。画素電極３５と共通電極３７との間に電気泳動素子３２が挟持されている。

ラッチ回路７０は、転送インバータ７０ｔと帰還インバータ７０ｆとを備えている。転送インバータ７０ｔ及び帰還インバータ７０ｆはいずれもＣ−ＭＯＳインバータである。転送インバータ７０ｔと帰還インバータ７０ｆとは、互いの入力端子に他方の出力端子が接続されたループ構造を成しており、それぞれのインバータには、高電位電源端子ＰＨを介して接続された高電位電源線５０と、低電位電源端子ＰＬを介して接続された低電位電源線４９とから電源電圧が供給される。

転送インバータ７０ｔは、Ｐ−ＭＯＳ（Positive Metal Oxide Semiconductor）トランジスタ７１とＮ−ＭＯＳトランジスタ７２とを有する。Ｐ−ＭＯＳトランジスタ７１のソース端子は高電位電源端子ＰＨに接続され、ドレイン端子はデータ出力端子Ｎ２に接続されている。Ｎ−ＭＯＳトランジスタ７２のソース端子は低電位電源端子ＰＬに接続され、ドレイン端子はデータ出力端子Ｎ２に接続されている。Ｐ−ＭＯＳトランジスタ７１及びＮ−ＭＯＳトランジスタ７２のゲート端子（転送インバータ７０ｔの入力端子）は、データ入力端子Ｎ１（帰還インバータ７０ｆの出力端子）に接続されている。

帰還インバータ７０ｆは、Ｐ−ＭＯＳトランジスタ７３とＮ−ＭＯＳトランジスタ７４とを有する。Ｐ−ＭＯＳトランジスタ７３のソース端子は高電位電源端子ＰＨに接続され、ドレイン端子はデータ入力端子Ｎ１に接続されている。Ｎ−ＭＯＳトランジスタ７４のソース端子は低電位電源端子ＰＬに接続され、ドレイン端子はデータ入力端子Ｎ１に接続されている。Ｐ−ＭＯＳトランジスタ７３及びＮ−ＭＯＳトランジスタ７４のゲート端子（帰還インバータ７０ｆの入力端子）は、データ出力端子Ｎ２（転送インバータ７０ｔの出力端子）と接続されている。

上記構成のラッチ回路７０において、ハイレベル（Ｈ）の画像信号（画素データ「１」）が記憶されると、ラッチ回路７０のデータ出力端子Ｎ２からローレベル（Ｌ）の信号が出力される。一方、ラッチ回路７０にローレベル（Ｌ）の画像信号（画素データ「０」）が記憶されると、データ出力端子Ｎ２からハイレベル（Ｈ）の信号が出力される。
そして、データ出力端子Ｎ２から出力された電位が画素電極３５に入力される。一方、共通電極３７には、共通電極配線５５（図１）を介して共通電極電位Ｖcomが供給される。電気泳動素子３２は、画素電極３５と共通電極３７との電位差によって生じる電界により画像を表示させる。

次に、図３（ａ）は、表示部５における電気泳動表示装置１００の部分断面図である。電気泳動表示装置１００は、素子基板（第１基板）３０と対向基板（第２基板）３１との間に、複数のマイクロカプセル２０を配列してなる電気泳動素子３２を挟持した構成を備えている。

表示部５において、素子基板３０の電気泳動素子３２側には、図１や図２に示した走査線６６、データ線６８、選択トランジスタ４１、ラッチ回路７０などが形成された回路層３４が設けられており、回路層３４上に複数の画素電極３５が配列形成されている。
素子基板３０は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。画素電極３５は、Ｃｕ（銅）箔上にニッケルメッキと金メッキとをこの順番で積層したものや、Ａｌ（アルミニウム）、ＩＴＯ（インジウム・スズ酸化物）などにより形成された電気泳動素子３２に電圧を印加する電極である。

一方、対向基板３１の電気泳動素子３２側には複数の画素電極３５と対向する平面形状の共通電極３７が形成されており、共通電極３７上に電気泳動素子３２が設けられている。
対向基板３１はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため透明基板とされる。共通電極３７は、画素電極３５とともに電気泳動素子３２に電圧を印加する電極であり、ＭｇＡｇ（マグネシウム銀）、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）などから形成された透明電極である。
そして、電気泳動素子３２と画素電極３５とが、接着剤層３３を介して接着されることで、素子基板３０と対向基板３１とが接合されている。

なお、電気泳動素子３２は、あらかじめ対向基板３１側に形成され、接着剤層３３までを含めた電気泳動シートとして取り扱われるのが一般的である。製造工程において、電気泳動シートは接着剤層３３の表面に保護用の離型シートが貼り付けられた状態で取り扱われる。そして、別途製造された素子基板３０（画素電極３５や各種回路などが形成されている）に対して、離型シートを剥がした当該電気泳動シートを貼り付けることによって、表示部５を形成する。このため、接着剤層３３は画素電極３５側のみに存在することになる。

図３（ｂ）は、マイクロカプセル２０の模式断面図である。マイクロカプセル２０は、例えば５０μｍ程度の粒径を有しており、内部に分散媒２１と、複数の白色粒子（電気泳動粒子）２７と、複数の黒色粒子（電気泳動粒子）２６とを封入した球状体である。マイクロカプセル２０は、図３に示すように共通電極３７と画素電極３５とで挟持され、１つの画素４０内に１つ又は複数のマイクロカプセル２０が配置される。

マイクロカプセル２０の外殻部（壁膜）は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアガムなどの透光性を持つ高分子樹脂などを用いて形成される。
分散媒２１は、白色粒子２７と黒色粒子２６とをマイクロカプセル２０内に分散させる液体である。分散媒２１としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。

白色粒子２７は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されて用いられる。黒色粒子２６は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されて用いられる。
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子２６及び白色粒子２７に代えて、例えば赤色、緑色、青色などの顔料を用いてもよい。かかる構成によれば、表示部５に赤色、緑色、青色などを表示することができる。

図４は、電気泳動素子の動作説明図である。図４（ａ）は、画素４０を白表示する場合、図４（ｂ）は、画素４０を黒表示する場合をそれぞれ示している。
電気泳動表示装置１００では、選択トランジスタ４１を介して入力される画像信号をラッチ回路７０に記憶し、画像信号を保持したラッチ回路７０から出力される電位を画素電極３５に入力する。これにより、画素電極３５に所定の電位が入力され、図４に示すように、画素電極３５と共通電極３７との電位差に基づいて画素４０が黒又は白表示される。

図４（ａ）に示す白表示の場合には、共通電極３７が相対的に高電位、画素電極３５が相対的に低電位に保持される。これにより、負に帯電した白色粒子２７が共通電極３７に引き寄せられる一方、正に帯電した黒色粒子２６が画素電極３５に引き寄せられる。その結果、表示面側となる共通電極３７側からこの画素を見ると、白色（Ｗ）が認識される。
図４（ｂ）に示す黒表示の場合、共通電極３７が相対的に低電位、画素電極３５が相対的に高電位に保持される。これにより、正に帯電した黒色粒子２６が共通電極３７に引き寄せられる一方、負に帯電した白色粒子２７が画素電極３５に引き寄せられる。その結果、共通電極３７側からこの画素を見ると黒色（Ｂ）が認識される。

次に、図５は、本実施形態の電気泳動表示装置１００に備えられたデータ線駆動回路６２の一部を示す部分構成図である。図６は、図５に示すデータ線駆動回路６２の具体的な構成の一例を示す図である。

図５に示すように、データ線駆動回路６２は、シフトレジスタ１６０と、第１のデータラッチ回路１６１と、第２のデータラッチ回路１６２と、データバッファ回路１６３とを有する。
本実施形態の場合、データ線駆動回路６２は、４本のデータ線６８に画像信号を出力する部分を１つの動作単位（ブロック）とする複数段のブロックｂｌｋに分割されている。
具体的には、第１のデータラッチ回路１６１は、複数のブロックｂｌｋにそれぞれ対応する複数のブロックＬＡＴ１に分割されている。また、第２のデータラッチ回路１６２は、複数のブロックｂｌｋにそれぞれ対応する複数のブロックＬＡＴ２に分割されている。さらに、データバッファ回路１６３は、複数のブロックｂｌｋにそれぞれ対応する複数のブロックＢＵＦに分割されている。

なお、本願明細書では、データ線駆動回路６２がＮ段のｂｌｋに分割されているとき、任意のｎ段目のブロックｂｌｋをｂｌｋ［ｎ］（ｎは０≦ｎ≦Ｎ−１なる範囲の整数）と表記し、ｂｌｋ［ｎ］に属する構成要素に対して添字［ｎ］を有する符号（ＳＲ［ｎ］、ＬＡＴ１［ｎ］等）を付し、他の構成要素と明確に区別することとする。
ここで、シフトレジスタの走査方向は、ｎが増加する方向とする。また、相対的にｎが大きいブロックｂｌｋを「後段」のブロックｂｌｋとも呼び、相対的にｎの小さいブロックｂｌｋを「前段」のブロックｂｌｋとも呼ぶ。また、以下の説明では、ＳＲ［ｎ−１］、ＬＡＴ１［ｎ−２］などと表記する場合もあるが、これらはブロックの相対位置を示すために表記したものであり、ブロックｂｌｋ［０］より前の段は存在しない。

シフトレジスタ１６０は、各々のブロックｂｌｋに対応するレジスタ部ＳＲを縦続接続してなる構成を備えている。シフトレジスタ１６０は、クロックパルスに同期して入力信号をレジスタ部ＳＲ［０］、ＳＲ［１］、…に順次転送することで各々のレジスタ部ＳＲを順に動作させ、レジスタ部ＳＲの出力端子１６０ａから選択信号ＳＥＬを順次出力する。

シフトレジスタ１６０のｎ段目のレジスタ部ＳＲ［ｎ］の出力端子は、第１のデータラッチ回路１６１のｎ段目のブロックＬＡＴ１［ｎ］と、第２のデータラッチ回路１６２の（ｎ−１）段目のブロックＬＡＴ２［ｎ−１］と、に接続されている。換言すれば、あるレジスタ部ＳＲ［ｎ］の出力端子に接続される第２のデータラッチ回路１６２のブロックＬＡＴ２［ｎ−１］は、当該レジスタ部ＳＲ［ｎ］の出力端子に接続される第１のデータラッチ回路１６１のブロックＬＡＴ１［ｎ］に対してシフトレジスタ１６０の走査方向の前段に配置されている。

第１のデータラッチ回路１６１のブロックＬＡＴ１［ｎ］には、レジスタ部ＳＲ［ｎ］とともに複数本（本実施形態では４本）のデータ信号線１６５が接続されている。また、ブロックＬＡＴ１［ｎ］の出力端子は、第２のデータラッチ回路１６２のｎ段目のブロックＬＡＴ２［ｎ］の入力端子と接続されている。

第２のデータラッチ回路１６２のブロックＬＡＴ２［ｎ］には、第１のデータラッチ回路１６１のブロックＬＡＴ１［ｎ］とともにシフトレジスタ１６０の（ｎ＋１）段目のレジスタ部ＳＲ［ｎ＋１］が接続されている。また、第２のデータラッチ回路１６２の出力端子は、データバッファ回路１６３のｎ段目のブロックＢＵＦ［ｎ］の入力端子に接続されている。ブロックＢＵＦ［ｎ］の出力端子は、４本のデータ線６８に接続されている。

図６に示す具体例では、シフトレジスタ１６０は、レジスタ部ＳＲごとに一対の出力端子を有している。レジスタ部ＳＲ［ｎ］の一方の出力端子（第１出力端子）からは選択信号ｓｅｌ［ｎ］が出力され、他方の出力端子（第２出力端子）からは反転選択信号ｘｓｅｌ［ｎ］が出力される。したがって、図３に示した選択信号ＳＥＬ［ｎ］は、同期出力される選択信号ｓｅｌ［ｎ］と反転選択信号ｘｓｅｌ［ｎ］の２つの信号により構成される。

レジスタ部ＳＲ［ｎ］の第１及び第２出力端子は、レジスタ部ＳＲ［ｎ］に対応する第１のデータラッチ回路１６１のｎ段目のブロックＬＡＴ１［ｎ］に接続されるとともに、第２のデータラッチ回路１６２の（ｎ−１）段目のブロックＬＡＴ２［ｎ−１］に接続されている。

第１のデータラッチ回路１６１は、各々のデータ線６８に対応して設けられた複数のラッチ回路ＬＴ１と、各々のラッチ回路ＬＴ１に接続されたトランスミッションゲートＳＷ１とを有する。本実施形態の場合、それぞれのブロックＬＡＴ１は、４つのラッチ回路ＬＴ１と４つのトランスミッションゲートＳＷ１とを備えて構成されている。

第１のデータラッチ回路１６１のｎ段目のブロックＬＡＴ１［ｎ］において、４つのトランスミッションゲートＳＷ１のそれぞれの入力端子は互いに異なるデータ信号線１６５に接続されている。各々のトランスミッションゲートＳＷ１の出力端子は、対応するラッチ回路ＬＴ１の入力端子に接続されている。
トランスミッションゲートＳＷ１の制御入力端子には、レジスタ部ＳＲ［ｎ］の第１出力端子（選択信号ｓｅｌ［ｎ］）が接続され、反転制御入力端子には、レジスタ部ＳＲ［ｎ］の第２出力端子（反転選択信号ｘｓｅｌ［ｎ］）が接続されている。
トランスミッションゲートＳＷ１は、レジスタ部ＳＲ［ｎ］から入力される選択信号ｓｅｌ［ｎ］及び反転選択信号ｘｓｅｌ［ｎ］に基づいてオンオフ動作し、データ信号線１６５とラッチ回路ＬＴ１との接続状態をスイッチングする。

ラッチ回路ＬＴ１は、図４に示す構成では２つのインバータをループ接続した構成である。ラッチ回路ＬＴ１は、トランスミッションゲートＳＷ１を介して入力されるデータ信号線１６５の電位（画像信号Ｄ１〜Ｄ４）を保持する。ラッチ回路ＬＴ１の出力端子は、第２のデータラッチ回路１６２のブロックＬＡＴ２［ｎ］に接続されている。
なお、ラッチ回路ＬＴ１には、レジスタ部ＳＲ［ｎ］の第２出力端子から反転選択信号ｘｓｅｌ［ｎ］が入力されるようになっており、反転選択信号ｘｓｅｌ［ｎ］の入力によりラッチ回路ＬＴ１への書き込みが有効化される構成である。

第２のデータラッチ回路１６２は、各々のデータ線６８に対応して設けられた複数のラッチ回路ＬＴ２と、各々のラッチ回路ＬＴ２の入力端子に接続されたトランスミッションゲートＳＷ２とを有する。本実施形態の場合、それぞれのブロックＬＡＴ２は、４つのラッチ回路ＬＴ２と４つのトランスミッションゲートＳＷ２とを備えて構成されている。

第２のデータラッチ回路１６２のｎ段目のブロックＬＡＴ２［ｎ］を構成する４つのトランスミッションゲートＳＷ２の入力端子は、対応するブロックＬＡＴ１［ｎ］のラッチ回路ＬＴ１の出力端子とそれぞれ接続されている。トランスミッションゲートＳＷ１の出力端子は、対応するラッチ回路ＬＴ２の入力端子に接続されている。

各々のトランスミッションゲートＳＷ２の制御入力端子には、（ｎ＋１）段目（次段）のレジスタ部ＳＲ［ｎ＋１］の第１出力端子（選択信号ｓｅｌ［ｎ＋１］）が接続され、反転制御入力端子には、レジスタ部ＳＲ［ｎ＋１］の第２出力端子（反転選択信号ｘｓｅｌ［ｎ＋１］）が接続されている。
ｎ段目のブロックＬＡＴ２［ｎ］に属するトランスミッションゲートＳＷ２は、（ｎ＋１）段目のレジスタ部ＳＲ［ｎ＋１］から入力される選択信号ｓｅｌ［ｎ＋１］及び反転選択信号ｘｓｅｌ［ｎ＋１］に基づいて、ラッチ回路ＬＴ１とラッチ回路ＬＴ２との接続状態をスイッチングする。

ラッチ回路ＬＴ２は、図４に示す構成では２つのインバータをループ接続した構成である。ラッチ回路ＬＴ２は、トランスミッションゲートＳＷ２を介して入力されるラッチ回路ＬＴ１の出力電位を保持する。ラッチ回路ＬＴ２の出力端子は、データバッファ回路１６３のｎ段目のブロックＢＵＦ［ｎ］に接続されている。
なお、ラッチ回路ＬＴ２には、（ｎ＋１）段目のレジスタ部ＳＲ［ｎ＋１］の第２出力端子から反転選択信号ｘｓｅｌ［ｎ＋１］が入力されるようになっており、反転選択信号ｘｓｅｌ［ｎ＋１］の入力によりラッチ回路ＬＴ２への書き込みが有効化される構成である。

データバッファ回路１６３は、各々のデータ線６８に対応して設けられたバッファｂｕｆを有する複数のブロックＢＵＦからなる。本実施形態の場合、それぞれのブロックＢＵＦは、４つのバッファｂｕｆを備えて構成されている。さらにそれぞれのバッファｂｕｆは、対応するデータ線６８に縦続接続されたインバータＩＮＶ１〜ＩＮＶ４を有する。
ｎ段目のブロックＢＵＦ［ｎ］に属する４つのバッファｂｕｆの入力端子は、同一段に属するブロックＬＡＴ２［ｎ］の対応するラッチ回路ＬＴ２の出力端子にそれぞれ接続されている。

以上の構成を備えたデータ線駆動回路６２では、シフトレジスタ１６０のレジスタ部ＳＲ［ｎ］の第１及び第２出力端子から選択信号ＳＥＬ［ｎ］（ｓｅｌ［ｎ］及びｘｓｅｌ［ｎ］）が出力される。すると、第１のデータラッチ回路１６１のブロックＬＡＴ１［ｎ］に属する４つのトランスミッションゲートＳＷ１がオン状態になるとともに、４つのラッチ回路ＬＴ１への書き込みが有効化される。これにより、４つのラッチ回路ＬＴ１とそれらに対応するデータ信号線１６５とが接続され、データ信号線１６５からラッチ回路ＬＴ１に画像信号Ｄ１〜Ｄ４が入力される。

なお、この時点では、同一のブロックｂｌｋ［ｎ］に属する第２のデータラッチ回路１６２のブロックＬＡＴ２［ｎ］において、トランスミッションゲートＳＷ２はオフ状態である。したがって、ブロックＬＡＴ１［ｎ］のラッチ回路ＬＴ１の出力電位は、第２のデータラッチ回路１６２のブロックＬＡＴ２［ｎ］に転送されない。

その後、シフトレジスタ１６０のシフト動作によりレジスタ部ＳＲ［ｎ］が非動作状態とされ、次段のレジスタ部ＳＲ［ｎ＋１］が動作状態に移行すると、レジスタ部ＳＲ［ｎ＋１］の第１及び第２の出力端子から選択信号ＳＥＬ［ｎ＋１］（ｓｅｌ［ｎ＋１］及びｘｓｅｌ［ｎ＋１］）が出力される。この選択信号ＳＥＬ［ｎ＋１］は、第１のデータラッチ回路１６１の（ｎ＋１）段目のブロックＬＡＴ１［ｎ＋１］と、第２のデータラッチ回路１６２のｎ段目のブロックＬＡＴ２［ｎ］に入力される。

そして、第２のデータラッチ回路１６２のｎ段目のブロックＬＡＴ２［ｎ］では、選択信号ＳＥＬ［ｎ＋１］によりトランスミッションゲートＳＷ２がオン状態になるとともに、４つのラッチ回路ＬＴ２への書き込みが有効化される。これにより、４つのラッチ回路ＬＴ２に対して、ブロックＬＡＴ１［ｎ］の４つのラッチ回路ＬＴ１がそれぞれ接続され、ラッチ回路ＬＴ１が保持している画像信号Ｄ１〜Ｄ４が、第２のデータラッチ回路１６２の対応するラッチ回路ＬＴ２に転送される。

そして、ブロックＬＡＴ２［ｎ］のラッチ回路ＬＴ２は、保持した画像信号Ｄ１〜Ｄ４をデータバッファ回路１６３の対応するバッファｂｕｆに出力し、バッファｂｕｆにより電流増幅された画像信号Ｄ１〜Ｄ４が、対応するデータ線６８に入力される。これにより、ブロックｂｌｋ［ｎ］に対応する表示部５の４つの画素４０に対して画像信号が入力される。

また、第１のデータラッチ回路１６１のブロックＬＡＴ１［ｎ］から第２のデータラッチ回路１６２のブロックＬＡＴ２［ｎ］への画像信号の転送動作に並行して、第１のデータラッチ回路１６１の（ｎ＋１）段目のブロックＬＡＴ１［ｎ＋１］において、データ信号線１６５からラッチ回路ＬＴ１への画像信号Ｄ１〜Ｄ４の書き込みが行われる。
すなわち、本実施形態のデータ線駆動回路６２では、ｎ段目のレジスタ部ＳＲ［ｎ］の動作に連動して、第１のデータラッチ回路１６１のｎ段目のブロックＬＡＴ１［ｎ］への画像信号入力と、第２のデータラッチ回路１６２の（ｎ−１）段目のブロックＬＡＴ２［ｎ−１］への画像信号入力（データ線６８への画像信号出力）とが実行される。

なお、本実施形態の構成において、第１及び第２のデータラッチ回路１６１、１６２、並びにデータバッファ回路１６３がＮ段に分割されている場合、シフトレジスタ１６０は（Ｎ＋１）段のレジスタ部ＳＲを備えた構成とされる。これは、第２のデータラッチ回路１６２の最終段のブロックＬＡＴ２［Ｎ−１］への画像信号の転送を行うために、レジスタ部ＳＲ［Ｎ−１］の後段にさらに１段のレジスタ部ＳＲ［Ｎ］が必要になるためである。

以上の構成を備えた本実施形態の電気泳動表示装置１００によれば、図５及び図６に示した構成を具備したデータ線駆動回路６２を備えたことで、瞬間的なピーク電流の発生を回避することができる。
本実施形態のデータ線駆動回路６２では、第１及び第２のデータラッチ回路１６１、１６２と、データバッファ回路１６３とが、複数本（４本）のデータ線６８ごとのブロックに分割されており、ブロックごとにデータ線６８に対する画像信号の書き込みが成されるようになっている。
これにより、線順次方式のデータ線駆動回路のように、すべてのデータ線６８に対して一斉に画像信号が送信される場合に比して、１ブロックごとのデータバッファ回路１６３の電流量が大幅に少なくなり、瞬間的に大きなピーク電流が発生することがなくなる。

また本実施形態に係るデータ線駆動回路６２では、第２のデータラッチ回路１６２のｎ段目のブロックＬＡＴ２［ｎ］への画像信号の転送を、シフトレジスタ１６０の（ｎ＋１）段目のレジスタ部［ｎ＋１］から出力される選択信号ＳＥＬ［ｎ＋１］に基づいて行うようになっている。
このように、複数段に分割された第２のデータラッチ回路１６２の動作制御をシフトレジスタ１６０により行う構成とすることで、第２のデータラッチ回路１６２のラッチ回路ＬＴ２を有効化する信号を供給する配線（図１２に示したラッチ制御線３１７）を別途形成する必要が無くなり、回路面積を大きくすることなくデータ線駆動回路６２を形成することができる。

また、レジスタ部ＳＲ［ｎ］から出力される選択信号ＳＥＬ［ｎ］により有効化される第１のデータラッチ回路１６１のブロックＬＡＴ１［ｎ］と第２のデータラッチ回路１６２のブロックＬＡＴ２［ｎ−１］は、互いに異なるブロックｂｌｋ［ｎ］、ｂｌｋ［ｎ−１］にそれぞれ属するので、動作時にデータ信号線１６５とデータ線６８とが直接接続されることはない。つまり、データ信号線１６５から第１のデータラッチ回路１６１に画像信号を供給するに際して、データ線６８の寄生容量を充電する必要がないため、データ信号線１６５における消費電力を低く抑えることができる。

上記のデータ信号線１６５において大きな電流量が不要であることは、点順次方式のデータ線駆動回路に対して本発明に係る駆動回路が有利な点である。以下、この点について、本発明に係る駆動回路と点順次方式の駆動回路とを比較しつつ説明する。

図７は、本発明に係るデータ線駆動回路６２のタイミングチャートの一例を示す図である。図１３は、点順次方式のデータ線駆動回路を示す概略構成図である。図１４及び図１５は、点順次方式のデータ線駆動回路の２種類の駆動方法におけるタイミングチャートを示す図である。
なお、図７、図１４、及び図１５のタイミングチャートにおいて、符号Ｘとともに模様を付して示す期間は、当該配線が電気的に切断された状態（ハイインピーダンス状態）であることを示す。

図７において、”Ｃｌｏｃｋ”はシフトレジスタ１６０のクロック、”ＳＥＬ［ｎ］”はｎ段目のレジスタ部ＳＲ［ｎ］から出力される選択信号である。”Ｑ［ｎ］”は、図５に示すように、第１のデータラッチ回路１６１のｎ段目のブロックＬＡＴ１［ｎ］に属する複数のラッチ回路ＬＴ１のうち、画像信号Ｄ１を入力されるラッチ回路ＬＴ１の出力端子の電位である。また、”Ｘ［ｎ］”は、第２のデータラッチ回路１６２のｎ段目のブロックＬＡＴ２［ｎ］に属する複数のラッチ回路ＬＴ２のうち、ブロックＬＡＴ１［ｎ］から画像信号Ｄ１を転送されるラッチ回路ＬＴ２の出力端子の電位である。

まず、図１３に示す点順次方式のデータ線駆動回路４００は、シフトレジスタ４１０から順次出力される選択信号ＳＥＬ［０］〜ＳＥＬ［２］により、データ線６８とデータ信号線４１５との間に設けられたスイッチング素子４１１を順次駆動し、データ信号線４１５を介して供給される画像信号ＤＡＴＡをデータ線６８に入力する構成である。

図１４のタイミングチャートには、３本のデータ線６８についての上記の動作が、シフトレジスタ４１０のクロックＣｌｏｃｋ及び外部システムのクロックとともに示されている。図１４において、”Ｃｌｏｃｋ”はシフトレジスタ４１０のクロック、”ＳＥＬ［ｎ］”はシフトレジスタ４１０のｎ段目のレジスタ部から出力される選択信号である。また、”Ｘ［ｎ］”は、選択信号ＳＥＬ［ｎ］によりデータ信号線４１５と接続されるデータ線６８の電位である。

図１４に示す駆動方法では、シフトレジスタ３１０は、クロックＣｌｏｃｋの立上がり及び立下がりに同期して選択信号ＳＥＬ［０］〜ＳＥＬ［２］を順次連続して出力する。そのため、ハイレベルの画像信号ＤＡＴＡをデータ線６８（Ｘ［０］）に供給する場合には、データ信号線４１５の電位（ＤＡＴＡ）を、選択信号ＳＥＬ［０］の出力期間にローレベルからハイレベルに遷移させることになる。一方、ローレベルの画像信号ＤＡＴＡをデータ線６８（Ｘ［２］）に供給する場合には、データ信号線４１５の電位（ＤＡＴＡ）は、選択信号ＳＥＬ［２］の出力期間にハイレベルからローレベルに遷移させることになる。

そうすると、ハイレベルの画像信号ＤＡＴＡを入力されるデータ線６８の電位Ｘ［０］は、データ信号線１６５と接続されている期間に一度ローレベルまで下降し、その後ハイレベルに遷移することになる。また、ローレベルの画像信号ＤＡＴＡを入力されるデータ線６８の電位Ｘ［２］は、データ信号線１６５と接続されている期間に一度ハイレベルに上昇し、その後ローレベルに遷移することとなる。

つまり、画像信号ＤＡＴＡの電位が変動するタイミングで画像信号を入力されるデータ線６８（Ｘ［０］、Ｘ［２］）では、データ信号線４１５と接続されている期間に最大の幅で電位が変動する。そのため、データ信号線１６５は、データ線６８の最大の寄生容量を充電しながら画像信号入力を行うこととなり、消費電力が大きくなる。特に、配列されたデータ線６８に対してハイレベルとローレベルの画像信号を交互に入力する場合には、すべてのデータ線６８において最大の寄生容量を充電しながら画像信号入力を行うため、消費電力が大幅に増加する。

上記の消費電力の問題は、例えば図１５にタイミングチャートを示す駆動方法を採用することで解消することが可能である。図１５に示す駆動方法は、データ信号線４１５の電位（ＤＡＴＡ）が遷移している期間には、データ信号線４１５とデータ線６８とを接続させないようにしたものである。
つまり、シフトレジスタ４１０をクロックＣｌｏｃｋの立ち下がりにのみ同期して選択信号ＳＥＬ［ｎ］を出力するように構成する。そして、クロックＣｌｏｃｋの立ち上がりから立ち下がりまでの期間をシフトレジスタ４１０の非動作期間（Ｗｔ）とし、非動作期間Ｗｔ中にデータ信号線４１５の電位（ＤＡＴＡ）を遷移させる。
そうすると、データ線６８とデータ信号線４１５とが接続される期間では、データ信号線４１５の電位が一定になっているため、充電すべき寄生容量が必ず最大の寄生容量となってしまうことはない。したがって、上述した消費電力の問題を解決できる。

しかしながら、図１５に示す駆動方法では、非動作期間Ｗｔを設ける必要があるため、シフトレジスタ４１０のクロックＣｌｏｃｋが一定周波数であるとすれば、図１４の駆動方法に対して２倍の書き込み時間を要することになる。
一方、図１５に示す駆動方法を採用するに際して、シフトレジスタ４１０のクロックＣｌｏｃｋを２倍にすれば、図１４の駆動方法と同等の時間で書き込みを終了することができる。しかしこの場合には、データ線６８の一本当たりの書き込み時間が１／２になる。また、シフトレジスタ４１０に選択信号ＳＥＬの出力タイミングを調整するための段が必要になり、シフトレジスタ４１０の回路規模が２倍になる。

一方、本実施形態に係るデータ線駆動回路６２では、図７に示すように、シフトレジスタ１６０から選択信号ＳＥＬ［０］〜ＳＥＬ［２］が順次連続して出力される。そのため、データ信号線１６５の電圧（ＤＡＴＡ）は、図１４に示した点順次方式の駆動方法と同様に、選択信号ＳＥＬ［０］、ＳＥＬ［２］の出力期間中に遷移する。

しかし、データ線駆動回路６２では、シフトレジスタ１６０から選択信号ＳＥＬ［ｎ］が出力されている期間に、ブロックＬＡＴ１［ｎ］のラッチ回路ＬＴ１への画像信号入力は行われるが、ブロックＬＡＴ１［ｎ］のラッチ回路ＬＴ１からブロックＬＡＴ２［ｎ］のラッチ回路ＬＴ２への画像信号の転送は行われない。
そのため、選択信号ＳＥＬ［０］の出力期間中に、ラッチ回路ＬＴ１の出力端子の電位Ｑ［０］はローレベルからハイレベルに遷移するが、対応するラッチ回路ＬＴ２の出力端子の電位Ｘ［０］は変動しない。また、選択信号ＳＥＬ［２］の出力期間中に、ラッチ回路ＬＴ１の出力端子の電位Ｑ［２］は変動するが、対応するラッチ回路ＬＴ２の出力端子の電位Ｘ［２］は変動しない。

そして、次段の選択信号ＳＥＬによりラッチ回路ＬＴ２が有効化され、ラッチ回路ＬＴ２からデータ線６８に対して画像信号が出力される際には、ラッチ回路の出力端子の電位Ｘ［０］〜Ｘ［２］はいずれも一定電位となっているため、充電すべきデータ線６８の寄生容量が必ず最大の寄生容量となってしまうことはない。
したがって、本実施形態のデータ線駆動回路６２では、シフトレジスタ１６０から順次連続的に選択信号ＳＥＬを出力しつつ、データ線６８の寄生容量充電に伴う消費電力の増加も抑えることができる。
このように、本実施形態のデータ線駆動回路６２は、図１４及び図１５のいずれの駆動方法を採用した点順次方式のデータ線駆動回路に対しても有利な効果を奏するものである。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内において種々の構成を取りうる。
例えば、図３に示したデータ線駆動回路６２では、４本のデータ線６８に対応させてブロックｂｌｋ（ブロックＬＡＴ１、ＬＡＴ２、ＢＵＦ）を設定したが、ブロックｂｌｋに対応するデータ線６８の本数は任意に設定することができる。例えば、８本のデータ線６８ごとにブロックｂｌｋを設定してもよく、１本や２本のデータ線６８ごとにブロックｂｌｋを設定してもよい。ただし、ブロックごとのデータ線６８の本数を少なくするとデータ線６８の１本当たりの画像信号入力期間が短くなり、データ線６８の本数を多くすると、シフトレジスタ１６０の出力端子に設けられるバッファを大きくする必要が生じる。

さらに、動作単位に対応するデータ線６８の本数を動作単位間で異ならせてもよい。例えば、２本のデータ線６８に対応する動作単位と、４本のデータ線６８に対応する動作単位とを、１つのデータ線駆動回路６２内に混在させてもよい。

また、先の実施形態では、ｎ段目のレジスタ部ＳＲ［ｎ］から出力される選択信号ＳＥＬ［ｎ］を、第１のデータラッチ回路１６１のｎ段目のブロックＬＡＴ１［ｎ］と、第２のデータラッチ回路１６２の（ｎ−１）段目のブロックＬＡＴ２［ｎ−１］とに入力する構成としたが、第２のデータラッチ回路１６２の異なる段のブロックＬＡＴ２に選択信号［ｎ］を入力する構成としてもよい。
例えば、図８（ａ）に示すように、選択信号ＳＥＬ［ｎ］を、第２のデータラッチ回路１６２の（ｎ＋１）段目のブロックＬＡＴ２［ｎ＋１］に入力する構成としてもよい。あるいは、図８（ｂ）に示すように、選択信号ＳＥＬ［ｎ］を（ｎ−２）段目のブロックＬＡＴ２［ｎ−２］に入力する構成としてもよい。このうち、図８（ｂ）構成においては、電圧低下などに起因して回路動作が遅延したとしても、同一のブロックｂｌｋ［ｎ］に属するＬＡＴ１［ｎ］、ＬＡＴ２［ｎ］を有効にするスイッチが同時にオン状態となることがない。このため、より確実に低電圧動作を実現することができる。

また、先の実施形態では、１つのレジスタ部ＳＲ［ｎ］の出力を分岐させ、第１のデータラッチ回路１６１のブロックＬＡＴ１［ｎ］と、第２のデータラッチ回路１６２のブロックＬＡＴ２［ｎ−１］とに選択信号ＳＥＬ［ｎ］を出力する構成としたが、レジスタ部ＳＲ［ｎ］の出力を分岐させない構成とすることもできる。
例えば、図８（ｃ）に示すように、１つのブロックｂｌｋ［ｎ］ごとに２つのレジスタ部ＳＲ［ｍ］、ＳＲ［ｍ＋１］（ｍ＝２ｎ）を割り当て、レジスタ部ＳＲ［ｍ］から出力される選択信号ＳＥＬ［ｍ］を、第１のデータラッチ回路１６１のブロックＬＡＴ１［ｎ］に入力し、次段のレジスタ部ＳＲ［ｍ＋１］から出力される選択信号ＳＥＬ［ｍ＋１］を第２のデータラッチ回路１６２のブロックＬＡＴ２［ｎ］に入力する構成とすることができる。

さらに、先の実施形態では、データ線駆動回路６２に本発明の駆動回路の構成を採用した場合について説明したが、走査線駆動回路６１に本発明の駆動回路の構成を採用することもできる。

また、上述した各実施形態では、マトリクス装置として、電気泳動素子を備えた画素を機能素子として採用した電気泳動表示装置を例示して説明したが、本発明に係るマトリクス装置は、電気泳動表示装置に限定されるものではなく、液晶表示装置、有機ＥＬ表示装置等の画像表示装置、静電容量検出装置などとして構成することができる。

（電子機器）
次に、上記実施形態の電気泳動表示装置１００を、電子機器に適用した場合について説明する。
図９は、腕時計１０００の正面図である。腕時計１０００は、時計ケース１００２と、時計ケース１００２に連結された一対のバンド１００３とを備えている。
時計ケース１００２の正面には、上記実施形態の電気泳動表示装置１００からなる表示部１００５と、秒針１０２１と、分針１０２２と、時針１０２３とが設けられている。時計ケース１００２の側面には、操作子としての竜頭１０１０と操作ボタン１０１１とが設けられている。竜頭１０１０は、ケース内部に設けられる巻真（図示は省略）に連結されており、巻真と一体となって多段階（例えば２段階）で押し引き自在、かつ、回転自在に設けられている。表示部１００５では、背景となる画像、日付や時間などの文字列、あるいは秒針、分針、時針などを表示することができる。

図１０は電子ペーパー１１００の構成を示す斜視図である。電子ペーパー１１００は、上記実施形態の電気泳動表示装置１００を表示領域１１０１に備えている。電子ペーパー１１００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体１１０２を備えて構成されている。

図１１は、電子ノート１２００の構成を示す斜視図である。電子ノート１２００は、上記の電子ペーパー１１００が複数枚束ねられ、カバー１２０１に挟まれているものである。カバー１２０１は、例えば外部の装置から送られる表示データを入力する図示は省略の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。

以上の腕時計１０００、電子ペーパー１１００、及び電子ノート１２００によれば、本発明に係る電気泳動表示装置１００が採用されているので、低能力の電源でも安定して動作する表示部を備え、省電力性に優れる電子機器となる。
なお、上記の電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気泳動表示装置は好適に用いることができる。

実施形態に係る電気泳動表示装置の概略構成図。 画素の回路構成図。 電気泳動表示装置及びマイクロカプセルの断面図。 電気泳動素子の動作説明図。 実施形態に係るデータ線駆動回路の部分構成図。 実施形態に係るデータ線駆動回路の具体的構成例を示す図。 実施形態に係るタイミングチャートの一例を示す図 実施形態に係る電気泳動表示装置の変形例を示す図。 電子機器の一例を示す図。 電子機器の一例を示す図。 電子機器の一例を示す図。 線順次方式のデータ線駆動回路の概略構成図。 点順次方式のデータ線駆動回路の概略構成図。 点順次方式のデータ線駆動回路におけるタイミングチャートを示す図。 点順次方式のデータ線駆動回路におけるタイミングチャートを示す図。

符号の説明

１００ 電気泳動表示装置（マトリクス装置／画像表示装置）、５ 表示部、２０ マイクロカプセル、３２ 電気泳動素子、３５ 画素電極、３７ 共通電極（対向電極）、４０ 画素（機能素子）、６１ 走査線駆動回路、６２ データ線駆動回路、６３ コントローラ（制御部）、６４ 共通電源変調回路、６６ 走査線、６８ データ線、１６０ シフトレジスタ、１６１ 第１のデータラッチ回路、１６２ 第２のデータラッチ回路、１６３ データバッファ回路、１６５ データ信号線、ｂｌｋ，ＬＡＴ１，ＬＡＴ２，ＢＵＦ ブロック（動作単位）、ＳＲ レジスタ部、ＬＴ１，ＬＴ２ ラッチ回路、ＳＷ１，ＳＷ２ トランスミッションゲート、ｂｕｆ バッファ

Claims (9)

1. マトリクス状に配列された複数の機能素子を備えたマトリクス装置に適用され、前記機能素子とデータ線を介して接続される駆動回路であって、
   シフトレジスタと、データ信号線と、前記シフトレジスタの出力端子及び前記データ信号線と接続された第１のデータラッチ回路と、前記シフトレジスタの出力端子及び前記第１のデータラッチ回路の出力端子に接続されるとともに前記データ線と直接又は他の回路を介して接続された第２のデータラッチ回路とを有し、
   前記第１及び第２のデータラッチ回路は、一又は複数の前記データ線に対応するラッチ回路により構成される複数段の動作単位にそれぞれ分割されており、
   同一段に属する前記第１及び第２のデータラッチ回路の前記動作単位に対して、前記シフトレジスタの異なる前記出力端子が接続され、
   前記第２のデータラッチ回路の各々の前記動作単位に対して、前記シフトレジスタの互いに異なる前記出力端子が接続されていることを特徴とするマトリクス装置の駆動回路。
2. 前記シフトレジスタの同一の前記出力端子に、前記第１のデータラッチ回路の前記動作単位と、前記第１のデータラッチ回路の前記動作単位とは異なる段に属する前記第２のデータラッチ回路の前記動作単位と、が接続されていることを特徴とする請求項１に記載のマトリクス装置の駆動回路。
3. 前記第２のデータラッチ回路の前記動作単位が、前記第１のデータラッチ回路の前記動作単位に対して前記シフトレジスタの走査方向の前段に配置されていることを特徴とする請求項２に記載のマトリクス装置の駆動回路。
4. 前記第２のデータラッチ回路の前記動作単位が、前記第１のデータラッチ回路の前記動作単位の直前の段に配置されていることを特徴とする請求項３に記載のマトリクス装置の駆動回路。
5. 前記第１及び第２のデータラッチ回路における各々の前記動作単位に対応する前記データ線の本数が同一であることを特徴とする請求項１から４のいずれか１項に記載のマトリクス装置の駆動回路。
6. 請求項１から５のいずれか１項に記載の駆動回路を備えたことを特徴とするマトリクス装置。
7. マトリクス状に配列された複数の画素を有する画像表示装置であって、
   複数の前記画素とデータ線を介して接続された請求項１から５のいずれか１項に記載の駆動回路を備えたことを特徴とする画像表示装置。
8. 一対の基板間に電気泳動素子を挟持してなり、マトリクス状に配列された複数の画素を有する電気泳動表示装置であって、
   複数の前記画素とデータ線を介して接続された請求項１から５のいずれか１項に記載の駆動回路を備えたことを特徴とする電気泳動表示装置。
9. 請求項６に記載のマトリクス装置、請求項７に記載の画像表示装置、及び請求項８に記載の電気泳動表示装置の少なくとも一つを備えたことを特徴とする電子機器。

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