JP2016133622A - 記憶型表示装置、記憶型表示装置の駆動方法、及び電子機器 - Google Patents
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Abstract
【課題】対向電極に印加する電圧の周波数を不要に高くすることなく、ちらつきを防止することができ、かつ、低消費電力かつ短時間で残像のない消去や画像の書き換えを可能とすること。
【解決手段】電気泳動素子において、複数のマイクロカプセルを介して画素電極と対向する対向電極を、第１の対向電極５２−１と第２の対向電極５２−２とで構成する。第１の対向電極５２−１及び第２の対向電極５２−２は、マトリックス状に配置された画素の行方向を長手方向とする矩形形状に形成し、列方向において第１の対向電極５２−１と第２の対向電極５２−２とを交互に配置する。制御回路により、所定の周期の電圧波形を前記第１の対向電極に印加し、位相をずらして前記第２の対向電極に印加する。
【選択図】図８
【解決手段】電気泳動素子において、複数のマイクロカプセルを介して画素電極と対向する対向電極を、第１の対向電極５２−１と第２の対向電極５２−２とで構成する。第１の対向電極５２−１及び第２の対向電極５２−２は、マトリックス状に配置された画素の行方向を長手方向とする矩形形状に形成し、列方向において第１の対向電極５２−１と第２の対向電極５２−２とを交互に配置する。制御回路により、所定の周期の電圧波形を前記第１の対向電極に印加し、位相をずらして前記第２の対向電極に印加する。
【選択図】図８
Description
本発明は、記憶型表示装置、記憶型表示装置の駆動方法、及び電子機器に関する。
液体中に帯電粒子を分散させた分散系に電界を印加すると、帯電粒子が、液体中で移動（泳動）することが知られている。この現象は電気泳動と称され、近年、この電気泳動を利用して所望の情報（画像）を表示させるようにした電気泳動表示装置が一般に普及し始めている。
例えば、画素電極と、対向電極と、画素電極と対向電極との間に配置されたマイクロカプセルとを含むマイクロカプセル型の電気泳動素子を備えた電気泳動表示装置が提案されている。マイクロカプセルには、電気泳動粒子をマイクロカプセル内に分散させるための分散媒と、複数の白色粒子と、複数の黒色粒子とが封入されている。画素電極にはデータ信号を供給するデータ線が接続され、このデータ線を介して画素電極にデータ信号が書き込まれる。
電気泳動表示装置の駆動方法としては、例えば特許文献１のように、各画素の画素電極にローレベルかハイレベルの電圧を印加し、対向電極にローレベルとハイレベルの電圧を周期的に交互に印加するコモン振りと呼ばれる駆動方法が知られている。
例えば、画素電極と、対向電極と、画素電極と対向電極との間に配置されたマイクロカプセルとを含むマイクロカプセル型の電気泳動素子を備えた電気泳動表示装置が提案されている。マイクロカプセルには、電気泳動粒子をマイクロカプセル内に分散させるための分散媒と、複数の白色粒子と、複数の黒色粒子とが封入されている。画素電極にはデータ信号を供給するデータ線が接続され、このデータ線を介して画素電極にデータ信号が書き込まれる。
電気泳動表示装置の駆動方法としては、例えば特許文献１のように、各画素の画素電極にローレベルかハイレベルの電圧を印加し、対向電極にローレベルとハイレベルの電圧を周期的に交互に印加するコモン振りと呼ばれる駆動方法が知られている。
また、電気泳動表示装置において表示内容を書き換える際には、表示を書き換えない画素の画素電極の電圧を対向電極の電圧と等しくすると共に、表示を書き換える画素の画素電極の電位が対向電極に対して所定の電位となるように画素電極の電圧を設定することが考えられる。しかし、画素電極への電圧印加のタイミングと対向電極への電圧印加のタイミングとのずれ、あるいは、画素トランジスタのリーク等により、表示を書き換えない画素における表示状態を維持することが困難になる場合がある。そこで、従来は、全ての画素を例えば白色にする電圧を画素電極に印加して、表示を一旦消去する方法が採用されている。
しかしながら、従来の消去方法では、対向電極から画素電極へ向かう垂直方向、あるいは画素電極から対向電極へ向かう垂直方向の電界のみで白色粒子と黒色粒子の駆動を行っているため、白色粒子と黒色粒子とが互いに移動を阻害し、移動が円滑に行われない場合がる。その結果、前の表示画像が薄く残る、いわゆる残像が発生することがあった。
そこで、このような残像を発生させずに表示を白色で消去する方法として、例えば特許文献２のように、隣接画素の各々の画素電極と対向電極間の電位差を異ならせて消去を行う方法が提案されている。
しかしながら、従来の消去方法では、対向電極から画素電極へ向かう垂直方向、あるいは画素電極から対向電極へ向かう垂直方向の電界のみで白色粒子と黒色粒子の駆動を行っているため、白色粒子と黒色粒子とが互いに移動を阻害し、移動が円滑に行われない場合がる。その結果、前の表示画像が薄く残る、いわゆる残像が発生することがあった。
そこで、このような残像を発生させずに表示を白色で消去する方法として、例えば特許文献２のように、隣接画素の各々の画素電極と対向電極間の電位差を異ならせて消去を行う方法が提案されている。
特許文献１の装置では、例えばローレベルの電圧を０Ｖ、ハイレベルの電圧を１５Ｖとすると、対向電極の電圧は所定の周期で０Ｖになる期間（期間１とする。）と１５Ｖになる期間（期間２とする。）が繰り返される。したがって、画素電極に０Ｖの電圧が書き込まれている画素では、対向電極の電位を基準とした画素電極の電位は期間１では０Ｖであり、期間２では−１５Ｖになる。また、画素電極に１５Ｖの電圧が書き込まれている画素では、対向電極の電位を基準とした画素電極の電位は期間１では１５Ｖであり、期間２では０Ｖになる。例えば、白色粒子が正帯電粒子であり、黒色粒子が負帯電粒子だとすると、画素電極に０Ｖの電圧が書き込まれている画素では、期間１では階調の変化がなく、期間２では黒色粒子が対向基板に移動を始めるので階調が変化する。また、画素電極に１５Ｖの電圧が書き込まれている画素では、期間１では白色粒子が対向基板に移動を始めるので階調が変化するが、期間２では階調の変化がない。
このように、全ての画素において、階調が連続的に変化するのではなく、階調が変化する期間と変化しない期間とが交互に発生することになり、階調の変化の仕方が不連続であるために、ちらつきとして認識されることになる。
このちらつきは、対向電極に印加する電圧の周波数を高くすることで解消できるが、周波数を高くすると、浮遊容量による無駄な消費電力が増大したり、対向電極の抵抗による電圧波形の鈍りが生じて所定の電圧が印加できなくなり、より大きな電圧を供給する必要が生じるという課題がある。
このように、全ての画素において、階調が連続的に変化するのではなく、階調が変化する期間と変化しない期間とが交互に発生することになり、階調の変化の仕方が不連続であるために、ちらつきとして認識されることになる。
このちらつきは、対向電極に印加する電圧の周波数を高くすることで解消できるが、周波数を高くすると、浮遊容量による無駄な消費電力が増大したり、対向電極の抵抗による電圧波形の鈍りが生じて所定の電圧が印加できなくなり、より大きな電圧を供給する必要が生じるという課題がある。
特許文献２の装置では、隣接画素の各々の画素電極と対向電極間の電位差を異ならせるためには、このような電位差を実現させるためのパターンを全ての画素にプログラムする必要がある。このようなプログラムを実行すると、１行ごとに全データ線の電位が必ずローレベルとハイレベルとの間で切り替わるため、データ線に付随する寄生容量により大きな消費電力が発生してしまう。また、全画面分をプログラムするための時間が必要となり、表示の書き換えを短時間で実行できないという課題がある。
本発明は、前記の事情を鑑みて成されたものであり、対向電極に印加する電圧の周波数を不要に高くすることなく、ちらつきを防止することができ、かつ、低消費電力かつ短時間で残像のない消去や画像の書き換えを可能とすることを解決課題の一つとする。
本発明は、前記の事情を鑑みて成されたものであり、対向電極に印加する電圧の周波数を不要に高くすることなく、ちらつきを防止することができ、かつ、低消費電力かつ短時間で残像のない消去や画像の書き換えを可能とすることを解決課題の一つとする。
以上の課題を解決するため、本発明の一態様に係る記憶型表示装置は、マトリックス状に配置された複数の画素を備え、前記画素は、前記画素ごとに形成された複数の画素電極と、前記画素電極に対向する対向電極と、前記画素電極と前記対向電極との間に挟持される表示素子とを備えた記憶型表示装置であって、前記対向電極は、第１の対向電極と第２対向電極とを備え、前記第１の対向電極と前記第２の対向電極は、行方向または列方向の少なくとも一方向に交互に並んで配置されており、
所定の周期の電圧波形を前記第１の対向電極に印加し、前記電圧波形を、位相をずらして前記第２の対向電極に印加する制御回路を備えることを特徴とする。
所定の周期の電圧波形を前記第１の対向電極に印加し、前記電圧波形を、位相をずらして前記第２の対向電極に印加する制御回路を備えることを特徴とする。
この態様によれば、第１の対向電極と第２の対向電極に印加する電圧が異なる期間が生じるので、例えば、前記第１の対向電極にハイレベルの電圧を印加し、前記第２の対向電極にはローレベルの電圧を印加する期間では、ハイレベルの電圧を印加する画素電極の内、前記第１の対向電極と対向する画素電極あるいは画素電極の一部部分には電場が生じず、その部分の階調は変化しない。一方、前記第２の対向電極と対向する画素電極あるいは画素電極の一部分には電場が生じて階調が変化する。
また、ローレベルの電圧を印加する画素電極の内、前記第１の対向電極と対向する画素電極あるいは画素電極の一部部分には電場が生じて、その部分の階調が変化する。一方、前記第２の対向電極と対向する画素電極あるいは画素電極の一部分には電場が生じず階調が変化しない。
次に、前記第１の対向電極にローレベルの電圧を印加し、前記第２の対向電極にはハイレベルの電圧を印加する期間では、ハイレベルの電圧を印加する画素電極の内、前記第１の対向電極と対向する画素電極あるいは画素電極の一部分には電場が生じ、その部分の階調が変化する。一方、前記第２の対向電極と対向する画素電極あるいは画素電極の一部分には電場が生じず階調が変化しない。
また、ローレベルの電圧の印加する画素電極の内、前記第１の対向電極と対向する画素電極あるいは画素電極の一部分には電場が生じず、その部分の階調は変化しない。一方、前記第２の対向電極と対向する画素電極あるいは画素電極の一部部分には電場が生じて階調が変化する。
したがって、画素電極の電圧が同じ画素において、一方では階調の変化が生じる期間と階調の変化が生じない期間とが繰り返されると共に、他方では階調の変化が生じない期間と階調の変化が生じる期間とが繰り返される。その結果、表示部を見ている使用者にとっては混合されて見えるので、不連続な光学変化が平均化され滑らかな変化となってちらつきが軽減する。また、画素電極の電圧が同じであっても、それぞれに対向する対向電極に印加される電圧は互いに異なるので、電界が発生する際には、画素電極から対向電極へ向かう方向、あるいは、対向電極から画素電極へ向かう方向の垂直方向の電界だけでなく、隣り合う対向電極間において水平方向の電界が発生する。その結果、垂直方向と水平方向の電界が合成され、一つの画素においては、垂直方向の電界だけでなく、斜め方向の電界が発生し、画素境界の粒子が斜め方向に駆動されるので、粒子の移動方向が複数になり、移動が円滑になると考えられる。このように粒子の移動が円滑になるので、前の表示画像が薄く残る、いわゆる残像を発生させることなく、消去動作が行われる。
また、ローレベルの電圧を印加する画素電極の内、前記第１の対向電極と対向する画素電極あるいは画素電極の一部部分には電場が生じて、その部分の階調が変化する。一方、前記第２の対向電極と対向する画素電極あるいは画素電極の一部分には電場が生じず階調が変化しない。
次に、前記第１の対向電極にローレベルの電圧を印加し、前記第２の対向電極にはハイレベルの電圧を印加する期間では、ハイレベルの電圧を印加する画素電極の内、前記第１の対向電極と対向する画素電極あるいは画素電極の一部分には電場が生じ、その部分の階調が変化する。一方、前記第２の対向電極と対向する画素電極あるいは画素電極の一部分には電場が生じず階調が変化しない。
また、ローレベルの電圧の印加する画素電極の内、前記第１の対向電極と対向する画素電極あるいは画素電極の一部分には電場が生じず、その部分の階調は変化しない。一方、前記第２の対向電極と対向する画素電極あるいは画素電極の一部部分には電場が生じて階調が変化する。
したがって、画素電極の電圧が同じ画素において、一方では階調の変化が生じる期間と階調の変化が生じない期間とが繰り返されると共に、他方では階調の変化が生じない期間と階調の変化が生じる期間とが繰り返される。その結果、表示部を見ている使用者にとっては混合されて見えるので、不連続な光学変化が平均化され滑らかな変化となってちらつきが軽減する。また、画素電極の電圧が同じであっても、それぞれに対向する対向電極に印加される電圧は互いに異なるので、電界が発生する際には、画素電極から対向電極へ向かう方向、あるいは、対向電極から画素電極へ向かう方向の垂直方向の電界だけでなく、隣り合う対向電極間において水平方向の電界が発生する。その結果、垂直方向と水平方向の電界が合成され、一つの画素においては、垂直方向の電界だけでなく、斜め方向の電界が発生し、画素境界の粒子が斜め方向に駆動されるので、粒子の移動方向が複数になり、移動が円滑になると考えられる。このように粒子の移動が円滑になるので、前の表示画像が薄く残る、いわゆる残像を発生させることなく、消去動作が行われる。
なお、この態様においては、表示素子は、電気泳動素子、液晶、飛翔粉粒体素子等を含む概念である。第１の対向電極と第２の対向電極は、行方向に交互に並んでいてもよいし、列方向に交互に並んでいてもよい。さらには、行方向及び列方向に交互に並んでいてもよい。
本発明の他の態様に係る記憶型表示装置は、前記第１の対向電極と前記第２の対向電極は、行方向を長手方向とする形状に形成されていることを特徴とする。この態様によれば、第１の対向電極と第２の対向電極を容易に作成でき、ちらつきが軽減されると共に、残像を発生させることなく、消去動作が行われる。
本発明の他の態様に係る記憶型表示装置は、前記第１の対向電極と前記第２の対向電極は、矩形形状に形成されており、格子状に配置されていることを特徴とする。この態様によれば、行方向だけでなく列方向においても対向電極に印加される電圧の極性が所定の周期で反転されるので、ちらつきがより一層軽減されると共に、残像の発生をより一層抑えて消去動作が行われる。
本発明の他の態様に係る記憶型表示装置は、前記第１の対向電極と前記第２の対向電極は、対角線上で接続されていることを特徴とする。この態様によれば、行方向だけでなく列方向においても対向電極に印加される電圧の極性が所定の周期で反転されるので、ちらつきがより一層軽減されると共に、残像の発生をより一層抑えて消去動作が行われる。
本発明の他の態様に係る記憶型表示装置は、前記第１の対向電極と前記第２の対向電極は、静電容量型入力検出素子を兼ねることを特徴とする。この態様によれば、ちらつきのない表示と残像のない消去が行われると共に、表示が変更されない期間において、表示部に接触させた指の位置が検出される。
以上の課題を解決するため、本発明の一態様に係る記憶型表示装置の駆動方法は、マトリックス状に配置された複数の画素を備え、前記画素は、前記画素ごとに形成された複数の画素電極と、前記画素電極に対向する対向電極と、前記画素電極と前記対向電極との間に挟持される表示素子とを備え、前記対向電極は、第１の対向電極と第２対向電極とを備え、前記第１の対向電極と前記第２の対向電極は、行方向または列方向の少なくとも一方向に交互に並んで配置された記憶型表示装置の駆動方法であって、 所定の周期の電圧波形を前記第１の対向電極に印加する工程と、前記電圧波形を、位相をずらして前記第２の対向電極に印加する工程とを備えることを特徴とする。
次に、本発明に係る電子機器は、上述した本発明に係る記憶型表示装置を備える。そのような電子機器は、ちらつきが軽減されると共に、残像の発生を抑えた消去動作や画像の書き換えが行われる。なお、電子機器は、タブレット、電子ブック、スマートフォン等を含む概念である。
＜第１実施形態＞
以下、本発明の第１実施形態について説明する。
図１は、本発明の第１実施形態に係る記憶型表示装置の一例としての電気泳動表示装置１００の主要構成を示す図である。同図に示すように、電気泳動表示装置１００は、電気泳動パネル１０と、制御回路２０と、を備える。
以下、本発明の第１実施形態について説明する。
図１は、本発明の第１実施形態に係る記憶型表示装置の一例としての電気泳動表示装置１００の主要構成を示す図である。同図に示すように、電気泳動表示装置１００は、電気泳動パネル１０と、制御回路２０と、を備える。
電気泳動パネル１０は、複数の画素回路Ｐが配列された表示部３０と、各画素回路Ｐを駆動する駆動部４０とを備える。駆動部４０は、走査線駆動回路４２と、データ線駆動回路４４とを備える。
制御回路２０は、上位装置から供給される映像信号や同期信号などに基づいて、電気泳動パネル１０の各部を統括的に制御する。
制御回路２０は、上位装置から供給される映像信号や同期信号などに基づいて、電気泳動パネル１０の各部を統括的に制御する。
表示部３０には、Ｘ方向に延在するｍ本の走査線３２と、Ｙ方向に延在して走査線３２に交差するｎ本のデータ線３４とが形成される（ｍ，ｎは自然数）。複数の画素回路Ｐは、走査線３２とデータ線３４との交差に配置されて縦ｍ行×横ｎ列の行列状に配列される。
第１の電源線６１と第２の電源線６２が全画素回路Ｐに対して配列される。
図２は、画素回路Ｐの構成例を示す図である。図２においては、第ｉ行（１≦ｉ≦ｍ）の第ｊ列目（１≦ｊ≦ｎ）に位置する１個の画素回路（画素）Ｐのみを図示している。同図に示すように、画素回路Ｐは、電気泳動素子５０と、選択スイッチＴsと、メモリ回路２５と、スイッチ回路３５とを含む。
第１の電源線６１と第２の電源線６２が全画素回路Ｐに対して配列される。
図２は、画素回路Ｐの構成例を示す図である。図２においては、第ｉ行（１≦ｉ≦ｍ）の第ｊ列目（１≦ｊ≦ｎ）に位置する１個の画素回路（画素）Ｐのみを図示している。同図に示すように、画素回路Ｐは、電気泳動素子５０と、選択スイッチＴsと、メモリ回路２５と、スイッチ回路３５とを含む。
選択スイッチＴsは、Ｎ−ＭＯＳ（Negative Metal Oxide Semiconductor）で構成されている。選択スイッチＴsのゲート部には走査線３２、ソース側にはデータ線３４、ドレイン側にはメモリ回路２５がそれぞれ接続されている。選択スイッチＴsは、走査線駆動回路４２から走査線３２を介して走査信号が入力される期間中、データ線３４とメモリ回路２５とを接続させることによって、データ線駆動回路４４からデータ線３４を介して入力されるデータ信号をメモリ回路２５に入力させるために用いられる。
メモリ回路２５は、ラッチ回路であり、２つのＰ−ＭＯＳ（Positive Metal Oxide Semiconductor）２５ｐ１、２５ｐ２、及び２つのＮ−ＭＯＳ２５ｎ１、２５ｎ２によって構成されている。Ｐ−ＭＯＳ２５ｐ１、２５ｐ２のソース側に第１の電源線１３が接続され、Ｎ−ＭＯＳ２５ｎ１、２５ｎ２のソース側には第２の電源線１４が接続されている。したがって、Ｐ−ＭＯＳ２５ｐ１及びＰ−ＭＯＳ２５ｐ２のソース側が、メモリ回路２５の高電位電源端子であり、Ｎ−ＭＯＳ２５ｎ１及びＮ−ＭＯＳｎ２のソース側がメモリ回路２５の低電位電源端子である。
また、スイッチ回路３５は、第１のトランスファーゲート３６と第２のトランスファーゲート３７とを備えている。第１のトランスファーゲート３６は、Ｐ−ＭＯＳ３６ｐとＮ−ＭＯＳ３６ｎとを備えている。第２のトランスファーゲート３７は、Ｐ−ＭＯＳ３７ｐとＮ−ＭＯＳ３７ｎとを備えている。
第１のトランスファーゲート３６のソース側は、第１の電源線６１と接続され、第２のトランスファーゲート３７のソース側は、第２の電源線６２と接続されている。トランスファーゲート３６、３７のドレイン側は、画素電極５１に接続されている。
第１のトランスファーゲート３６のソース側は、第１の電源線６１と接続され、第２のトランスファーゲート３７のソース側は、第２の電源線６２と接続されている。トランスファーゲート３６、３７のドレイン側は、画素電極５１に接続されている。
メモリ回路２５は、選択スイッチＴsのドレイン側と接続された入力端子Ｎ１と、スイッチ回路３５と接続された第１の出力端子Ｎ２及び第２の出力端子Ｎ３とを備えている。
メモリ回路２５のＰ−ＭＯＳ２５ｐ１のゲート部及びＮ−ＭＯＳ２５ｎ１のゲート部は、メモリ回路２５の入力端子Ｎ１として機能する。入力端子Ｎ１は、選択スイッチＴsのドレイン側と接続されるとともに、メモリ回路２５の第１の出力端子Ｎ２（Ｐ−ＭＯＳ２５ｐ２のドレイン側及びＮ−ＭＯＳ２５ｎ２のドレイン側）と接続されている。
さらに、第１の出力端子Ｎ２は、第１のトランスファーゲート３６のＰ−ＭＯＳ３６ｐのゲート部、及び第２のトランスファーゲート３７のＮ−ＭＯＳ３７ｎのゲート部に接続されている。
メモリ回路２５のＰ−ＭＯＳ２５ｐ１のゲート部及びＮ−ＭＯＳ２５ｎ１のゲート部は、メモリ回路２５の入力端子Ｎ１として機能する。入力端子Ｎ１は、選択スイッチＴsのドレイン側と接続されるとともに、メモリ回路２５の第１の出力端子Ｎ２（Ｐ−ＭＯＳ２５ｐ２のドレイン側及びＮ−ＭＯＳ２５ｎ２のドレイン側）と接続されている。
さらに、第１の出力端子Ｎ２は、第１のトランスファーゲート３６のＰ−ＭＯＳ３６ｐのゲート部、及び第２のトランスファーゲート３７のＮ−ＭＯＳ３７ｎのゲート部に接続されている。
メモリ回路２５のＰ−ＭＯＳ２５ｐ２のゲート部及びＮ−ＭＯＳ２５ｎ２のゲート部は、メモリ回路２５の第２の出力端子Ｎ３として機能する。
第２の出力端子Ｎ３は、Ｐ−ＭＯＳ２５ｐ１のドレイン側及びＮ−ＭＯＳ２５ｎ１のドレイン側と接続されるとともに、第１のトランスファーゲート３６のＮ−ＭＯＳ３６ｎのゲート部、及び第２のトランスファーゲート３７のＰ−ＭＯＳ３７ｐのゲート部に接続されている。
第２の出力端子Ｎ３は、Ｐ−ＭＯＳ２５ｐ１のドレイン側及びＮ−ＭＯＳ２５ｎ１のドレイン側と接続されるとともに、第１のトランスファーゲート３６のＮ−ＭＯＳ３６ｎのゲート部、及び第２のトランスファーゲート３７のＰ−ＭＯＳ３７ｐのゲート部に接続されている。
メモリ回路２５は、選択スイッチＴsから送られたデータ信号を保持するとともに、スイッチ回路３５にデータ信号を入力するために用いられる。
スイッチ回路３５は、メモリ回路２５から入力されたデータ信号に基づいて、第１及び第２の電源線６１、６２の何れかを択一的に選択し、画素電極５１と接続させるセレクタとして機能する。このとき、第１及び第２のトランスファーゲート３６、３７は、データ信号のレベルに応じて一方のみが動作する。
スイッチ回路３５は、メモリ回路２５から入力されたデータ信号に基づいて、第１及び第２の電源線６１、６２の何れかを択一的に選択し、画素電極５１と接続させるセレクタとして機能する。このとき、第１及び第２のトランスファーゲート３６、３７は、データ信号のレベルに応じて一方のみが動作する。
具体的には、データ信号としてメモリ回路２５の入力端子Ｎ１にハイレベルが入力されると、第１の出力端子Ｎ２からハイレベルが出力されるので、第１の出力端子Ｎ２（入力端子Ｎ１）に接続されたトランジスタのうち、Ｎ−ＭＯＳ３７ｎが動作し、また第２の出力端子Ｎ３と接続されたＰ−ＭＯＳ３７ｐが動作してトランスファーゲート３７が駆動される。したがって、第２の電源線６２と画素電極５１とが電気的に接続される。
一方、データ信号としてメモリ回路２５の入力端子Ｎ１にローレベルが入力されると、第１の出力端子Ｎ２からはローレベルが出力されるので、第１の出力端子Ｎ２（入力端子Ｎ１）に接続されたトランジスタのうち、Ｐ−ＭＯＳ３６ｐが動作し、また第２の出力端子Ｎ３と接続されたＮ−ＭＯＳ３６ｎが動作してトランスファーゲート３６が駆動される。したがって、第１の電源線６１と画素電極５１とが電気的に接続される。
そして、動作した方のトランスファーゲートを介して、第１の電源線６１又は第２の枝電源線６２が画素電極５１と導通し、画素電極５１に電位が入力される。
また、メモリ回路２５は、以上のように選択スイッチＴsを介して入力されるデータ信号を保持することができる。したがって、メモリ回路２５の状態、即ち、第１の出力端子の電圧状態がローレベルの時、第１の電源線６１と画素電極５１とが接続し、ハイレベルの時、第１の電源線６２と画素電極５１とが接続する。
一方、データ信号としてメモリ回路２５の入力端子Ｎ１にローレベルが入力されると、第１の出力端子Ｎ２からはローレベルが出力されるので、第１の出力端子Ｎ２（入力端子Ｎ１）に接続されたトランジスタのうち、Ｐ−ＭＯＳ３６ｐが動作し、また第２の出力端子Ｎ３と接続されたＮ−ＭＯＳ３６ｎが動作してトランスファーゲート３６が駆動される。したがって、第１の電源線６１と画素電極５１とが電気的に接続される。
そして、動作した方のトランスファーゲートを介して、第１の電源線６１又は第２の枝電源線６２が画素電極５１と導通し、画素電極５１に電位が入力される。
また、メモリ回路２５は、以上のように選択スイッチＴsを介して入力されるデータ信号を保持することができる。したがって、メモリ回路２５の状態、即ち、第１の出力端子の電圧状態がローレベルの時、第１の電源線６１と画素電極５１とが接続し、ハイレベルの時、第１の電源線６２と画素電極５１とが接続する。
電気泳動素子５０は、図３に示すように、向かい合う画素電極５１及び対向電極５２と、画素電極５１と対向電極５２との間に配置された複数のマイクロカプセル５３とを含む。本実施形態では、対向電極５２側が観察側の電極である。なお、対向電極５２は、第１の対向電極５２−１と第２の対向電極５２−２とから構成される。詳しくは後述する。
表示素子の一例としての電気泳動素子５０は、複数のマイクロカプセル５３により構成されている。電気泳動素子５０は、接着剤層３１を用いて素子基板２８と対向基板２９の間で固定されている。すなわち、電気泳動素子５０と両基板２８、２９との間に接着剤層３１が形成されている。
なお、素子基板２８側の接着剤層３１は画素電極５１面と接着するために必用なものであるが、対向基板２９側の接着剤層３１については必須ではない。これは、あらかじめ、対向基板２９に対して、対向電極５２と複数のマイクロカプセル５３と対向基板２９側の接着剤層３１とを、一貫した製造工程で造り込んだあと、電気泳動シートとして取り扱う場合においては、接着剤層３１として必用となるのは、素子基板２８側の接着剤層３１のみとなる場合が想定されるからである。
表示素子の一例としての電気泳動素子５０は、複数のマイクロカプセル５３により構成されている。電気泳動素子５０は、接着剤層３１を用いて素子基板２８と対向基板２９の間で固定されている。すなわち、電気泳動素子５０と両基板２８、２９との間に接着剤層３１が形成されている。
なお、素子基板２８側の接着剤層３１は画素電極５１面と接着するために必用なものであるが、対向基板２９側の接着剤層３１については必須ではない。これは、あらかじめ、対向基板２９に対して、対向電極５２と複数のマイクロカプセル５３と対向基板２９側の接着剤層３１とを、一貫した製造工程で造り込んだあと、電気泳動シートとして取り扱う場合においては、接着剤層３１として必用となるのは、素子基板２８側の接着剤層３１のみとなる場合が想定されるからである。
素子基板２８は、例えばガラスやプラスティックなどからなる基板である。素子基板２８上に画素電極５１が形成され、画素電極５１はそれぞれの画素回路Ｐごとに矩形に形成されている。図示は省略しているが、各画素電極５１の間の領域や画素電極５１の下面（素子基板２８側の層）には、図１、２で示した走査線３２、データ線３４、第１の枝電源線６３、第２の枝電源線６４、電源線１３、１４、選択スイッチＴs、メモリ回路２５、スイッチ回路３５などが形成されている。
対向基板２９は、画像を表示する側となるため、例えば、ガラス等の透光性を有する基板とされる。対向基板２９上に形成された対向電極５２には、透光性と導電性とを備えた材質が用いられ、例えばＭｇＡｇ（マグネシウム銀）、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）等が用いられる。
なお、電気泳動素子５０は、あらかじめ対向基板２９側に形成され、接着剤層３１までを含めた電気泳動シートとして取り扱われるのが一般的である。また、接着剤層３１側には、保護用の剥離紙が貼り付けられている。
製造工程においては、別途製造された、画素電極５１や前記回路などが形成された素子基板２８に対して、剥離紙を剥がした当該電気泳動シートを貼り付けることによって、表示部３０を形成している。このため、一般的な構成では、接着剤層３１は画素電極５１側のみに存在することになる。
なお、電気泳動素子５０は、あらかじめ対向基板２９側に形成され、接着剤層３１までを含めた電気泳動シートとして取り扱われるのが一般的である。また、接着剤層３１側には、保護用の剥離紙が貼り付けられている。
製造工程においては、別途製造された、画素電極５１や前記回路などが形成された素子基板２８に対して、剥離紙を剥がした当該電気泳動シートを貼り付けることによって、表示部３０を形成している。このため、一般的な構成では、接着剤層３１は画素電極５１側のみに存在することになる。
図４は、マイクロカプセル５３の構成図である。マイクロカプセル５３は、例えば５０μｍ程度の粒径を有すると共にポリメタクリル酸メチル、ポリメタクリル酸エチル等のアクリル樹脂、ユリア樹脂、アラビアゴム等の透光性を有する高分子樹脂によって形成されている。このマイクロカプセル５３は、対向電極５２と上述の画素電極５１との間に挟持されており、一つの画素内に複数のマイクロカプセル５３が縦横に配列された構成になっている。マイクロカプセル５３の周囲を埋めるように、当該マイクロカプセル５３を固定するバインダ（図示は省略）が設けられている。
マイクロカプセル５３は球状体であり、その内部には、電気泳動粒子を分散させるための溶媒である分散媒５４と、電気泳動粒子として複数の白色粒子（電気泳動粒子）５５と、複数の黒色粒子（電気泳動粒子）５６との帯電粒子が封入されている。本実施形態では、白色粒子はマイナスに帯電しており、黒色粒子はプラスに帯電している。なお、本発明はこのような態様に限定される訳ではなく、白色粒子をマイナスに帯電し、黒色粒子をプラスに帯電してもよい。
マイクロカプセル５３は球状体であり、その内部には、電気泳動粒子を分散させるための溶媒である分散媒５４と、電気泳動粒子として複数の白色粒子（電気泳動粒子）５５と、複数の黒色粒子（電気泳動粒子）５６との帯電粒子が封入されている。本実施形態では、白色粒子はマイナスに帯電しており、黒色粒子はプラスに帯電している。なお、本発明はこのような態様に限定される訳ではなく、白色粒子をマイナスに帯電し、黒色粒子をプラスに帯電してもよい。
分散媒５４は、白色粒子５５と黒色粒子５６とをマイクロカプセル５３内に分散させる液体である。
分散媒５４としては、例えば水、メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブ等のアルコール系溶媒、酢酸エチル、酢酸ブチル等の各種エステル類、アセトン、メチルエチルケトン、メチルイソブチルケトン等のケトン類、ぺンタン、ヘキサン、オクタン等の脂肪族炭化水素、シクロへキサン、メチルシクロへキサン等の脂環式炭化水素、ベンゼン、トルエン、キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼン等の長鎖アルキル基を有するベンゼン類等の芳香族炭化水素、塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタン等のハロゲン化炭化水素、カルボン酸塩又はその他の種々の油類等の単独又はこれらの混合物に界面活性剤等を配合したものを挙げることができる。
分散媒５４としては、例えば水、メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブ等のアルコール系溶媒、酢酸エチル、酢酸ブチル等の各種エステル類、アセトン、メチルエチルケトン、メチルイソブチルケトン等のケトン類、ぺンタン、ヘキサン、オクタン等の脂肪族炭化水素、シクロへキサン、メチルシクロへキサン等の脂環式炭化水素、ベンゼン、トルエン、キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼン等の長鎖アルキル基を有するベンゼン類等の芳香族炭化水素、塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタン等のハロゲン化炭化水素、カルボン酸塩又はその他の種々の油類等の単独又はこれらの混合物に界面活性剤等を配合したものを挙げることができる。
白色粒子５５は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されている。
黒色粒子５６は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されている。
このため、白色粒子５５及び黒色粒子５６は、分散媒５４中で画素電極５１と対向電極５２との間の電位差によって発生する電場中を移動することができる。
黒色粒子５６は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されている。
このため、白色粒子５５及び黒色粒子５６は、分散媒５４中で画素電極５１と対向電極５２との間の電位差によって発生する電場中を移動することができる。
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンド等の粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤等を添加することができる。
ここでは、白と黒の２粒子種で説明したが、１粒子種でもあるいは３以上の粒子種であっても良く、粒子の色も白と黒に限定されず、任意の有色粒子の組み合わせであっても良い。
また、マイクロカプセル内に粒子と分散媒を封入した構成に限らず、例えば素子基板２８上に細かい空間に分割する隔壁をエポキシ樹脂等で形成し、この中に粒子と分散媒を充填し、共通電極５２が形成された対向基板２９を、接着層３１で隔壁の頂部と接合した構造であっても良い。
ここでは、白と黒の２粒子種で説明したが、１粒子種でもあるいは３以上の粒子種であっても良く、粒子の色も白と黒に限定されず、任意の有色粒子の組み合わせであっても良い。
また、マイクロカプセル内に粒子と分散媒を封入した構成に限らず、例えば素子基板２８上に細かい空間に分割する隔壁をエポキシ樹脂等で形成し、この中に粒子と分散媒を充填し、共通電極５２が形成された対向基板２９を、接着層３１で隔壁の頂部と接合した構造であっても良い。
図５及び図６はマイクロカプセル５３の動作を説明した図である。 画素電極５１と対向電極５２との関係において、画素電極５１が低電位、対向電極５２が高電位の場合は、プラスに帯電した白色粒子５５がマイクロカプセル５３内で画素電極５１側に泳動する。一方、マイナスに帯電した黒色粒子５６はマイクロカプセル５３内で対向電極５２側に泳動する。これにより、マイクロカプセル５３内の表示面側（対向電極５２側）には黒色粒子５６が集まることになり、観察側である対向電極５２側からこの画素回路Ｐを見ると、黒色粒子５６の色である「黒色」が認識される。
他方、画素電極５１と対向電極５２との関係において、画素電極５１が高電位、対向電極５２が低電位の場合は、マイナスに帯電した黒色粒子５６がマイクロカプセル５３内で画素電極５１側に泳動する。一方、プラスに帯電した白色粒子５５はマイクロカプセル５３内で対向電極５２側に泳動する。これにより、マイクロカプセル５３の表示面側（対向電極５２側）には白色粒子５５が集まることになり、観察側である対向電極５２側からこの画素回路Ｐを見ると、白色粒子５５の色である「白色」が認識される。
このように、画素電極５１と対向電極５２との間の電圧を、表示したい階調（明るさ）に応じた値に設定して、帯電粒子を泳動させることで、所望の階調表示を得ることができる。
他方、画素電極５１と対向電極５２との関係において、画素電極５１が高電位、対向電極５２が低電位の場合は、マイナスに帯電した黒色粒子５６がマイクロカプセル５３内で画素電極５１側に泳動する。一方、プラスに帯電した白色粒子５５はマイクロカプセル５３内で対向電極５２側に泳動する。これにより、マイクロカプセル５３の表示面側（対向電極５２側）には白色粒子５５が集まることになり、観察側である対向電極５２側からこの画素回路Ｐを見ると、白色粒子５５の色である「白色」が認識される。
このように、画素電極５１と対向電極５２との間の電圧を、表示したい階調（明るさ）に応じた値に設定して、帯電粒子を泳動させることで、所望の階調表示を得ることができる。
なお、画素電極５１と対向電極５２との間への電圧の印加を停止すると、電場がなくなるので、電気泳動粒子は溶媒の粘性抵抗によって停止する。帯電粒子は、対向電極５２との電気鏡映力やファン＝デル＝ワースル力等の引力で、所定の電圧が印加されたときの表示状態を、当該所定の電圧の印加が停止された後でも維持し得る性質（記憶性）を有する。
説明を図１に戻す。走査線駆動回路４２は、走査信号を各走査線３２に出力する。即ち、走査線駆動回路４２は、所定の走査線３２を順次選択し、選択した走査線３２にハイレベルの電圧を印加し、選択していない走査線３２にはローレベルの電圧を印加する走査信号を各走査線３２に出力する。
したがって第ｉ行の走査線３２が選択されると、第ｉ行の走査線３２にハイレベルの電圧が印加されるので、第ｉ行に属するｎ個の画素回路Ｐの選択スイッチＴが一斉にオン状態に変化する。
したがって第ｉ行の走査線３２が選択されると、第ｉ行の走査線３２にハイレベルの電圧が印加されるので、第ｉ行に属するｎ個の画素回路Ｐの選択スイッチＴが一斉にオン状態に変化する。
データ線駆動回路４４は、走査線駆動回路４２が選択した１行分（ｎ個）の画素回路Ｐに対応するデータ信号Ｖｘ[１]〜Ｖｘ[ｎ]を生成して各データ線３４に出力する。ここでは、第ｊ列目のデータ線３４に出力されるデータ信号をＶｘ[ｊ]と表記する。
ここで、第ｉ行の第ｊ列目に位置する画素回路Ｐに対してデータ信号Ｖｘが供給される場合を想定する。この場合、データ線駆動回路４４は、走査線駆動回路４２が第ｉ行の走査線３２を選択するタイミングに同期して、当該画素回路Ｐに対して指定された階調（「指定階調」）に応じた大きさの電圧信号をデータ信号Ｖｘ[ｊ]として第ｊ列目のデータ線３４に出力する。
ここで、第ｉ行の第ｊ列目に位置する画素回路Ｐに対してデータ信号Ｖｘが供給される場合を想定する。この場合、データ線駆動回路４４は、走査線駆動回路４２が第ｉ行の走査線３２を選択するタイミングに同期して、当該画素回路Ｐに対して指定された階調（「指定階調」）に応じた大きさの電圧信号をデータ信号Ｖｘ[ｊ]として第ｊ列目のデータ線３４に出力する。
当該データ信号Ｖｘ[ｊ]は、オン状態の選択スイッチＴs（図２参照）を介して、当該画素回路Ｐの画素電極５１に供給される（書き込まれる）。これにより、当該画素回路Ｐの電気泳動素子５０の両端間の電圧（画素電極５１と対向電極５２との間の電圧）が、当該画素回路Ｐの指定階調に応じた値に設定される。
なお、本実施形態では、指定階調は「黒」（ローレベル）と「白」（ハイレベル）の２値となっている。
このように、駆動部４０は、第ｉ行の走査線３２を選択すると共に、第ｉ行の第ｊ列目に位置する画素回路Ｐの指定階調に応じた大きさのデータ信号Ｖｘ[ｊ]を第ｊ列目のデータ線３４に出力する。
すると、当該データ信号Ｖｘ[ｊ]は、オン状態の選択スイッチＴs（図２参照）を介して、当該画素回路Ｐのメモリ回路２５の入力端子Ｎ１に供給され、メモリ回路２５の内容が指定階調にプログラムされる。これにより、当該画素回路Ｐの電気泳動素子５０の両端間の電圧（画素電極５１と共通電極５２との間の電圧）が、当該画素回路Ｐの指定階調に応じた値に設定される。
このように、駆動部４０は、第ｉ行の走査線３２を選択すると共に、第ｉ行の第ｊ列目に位置する画素回路Ｐの指定階調に応じた大きさのデータ信号Ｖｘ[ｊ]を第ｊ列目のデータ線３４に出力する。
この動作を、当該画素回路Ｐに対するデータ信号Ｖｘ[ｊ]のプログラムと称する。
なお、本実施形態では、指定階調は「黒」（ローレベル）と「白」（ハイレベル）の２値となっている。
このように、駆動部４０は、第ｉ行の走査線３２を選択すると共に、第ｉ行の第ｊ列目に位置する画素回路Ｐの指定階調に応じた大きさのデータ信号Ｖｘ[ｊ]を第ｊ列目のデータ線３４に出力する。
すると、当該データ信号Ｖｘ[ｊ]は、オン状態の選択スイッチＴs（図２参照）を介して、当該画素回路Ｐのメモリ回路２５の入力端子Ｎ１に供給され、メモリ回路２５の内容が指定階調にプログラムされる。これにより、当該画素回路Ｐの電気泳動素子５０の両端間の電圧（画素電極５１と共通電極５２との間の電圧）が、当該画素回路Ｐの指定階調に応じた値に設定される。
このように、駆動部４０は、第ｉ行の走査線３２を選択すると共に、第ｉ行の第ｊ列目に位置する画素回路Ｐの指定階調に応じた大きさのデータ信号Ｖｘ[ｊ]を第ｊ列目のデータ線３４に出力する。
この動作を、当該画素回路Ｐに対するデータ信号Ｖｘ[ｊ]のプログラムと称する。
図７は、データ線駆動回路４４の一構成例を示す図である。同図に示すように、データ線駆動回路４４は、シフトレジスター４４−１と第１ラッチ回路４４−２と第２ラッチ回路４４−３とを備える。
シフトレジスター４４−１は、制御回路２０から供給されたクロック信号ＣＫに従って、スタートパルスＳＰをシフトして、第１列のデータ線３４に対応する１段目から、第ｎ列のデータ線３４に対応するｎ段目まで、順次、サンプリング信号ｓ１〜ｓｎを出力する。
第１ラッチ回路４４−２は、サンプリング信号ｓ１〜ｓｎが入力された段から順次、当該サンプリング信号ｓ１〜ｓｎに対応する期間、映像信号ＶＩＤＥＯを取り込み、第２ラッチ回路４４−３へ出力する。なお、映像信号ＶＩＤＥＯは、制御回路２０から第１ラッチ回路４４−２へ供給される。
シフトレジスター４４−１は、制御回路２０から供給されたクロック信号ＣＫに従って、スタートパルスＳＰをシフトして、第１列のデータ線３４に対応する１段目から、第ｎ列のデータ線３４に対応するｎ段目まで、順次、サンプリング信号ｓ１〜ｓｎを出力する。
第１ラッチ回路４４−２は、サンプリング信号ｓ１〜ｓｎが入力された段から順次、当該サンプリング信号ｓ１〜ｓｎに対応する期間、映像信号ＶＩＤＥＯを取り込み、第２ラッチ回路４４−３へ出力する。なお、映像信号ＶＩＤＥＯは、制御回路２０から第１ラッチ回路４４−２へ供給される。
第２ラッチ回路４４−３は、ラッチパルスＬＡＴがアクティブになるタイミングで、第１ラッチ回路４４−２の各段から供給された映像信号ＶＩＤＥＯ（一行分のデータ信号Ｖｘ［１］〜Ｖｘ［ｎ］）を取り込み保持し、一行分のデータ信号Ｖｘ［１］〜Ｖｘ［ｎ］を、第１列から第ｎ列のデータ線３４に同時に供給する。
詳細には、例えば、i行目に対応する一行分のデータ信号Ｖｘ［１］〜Ｖｘ［ｎ］を映像信号ＶＩＤＥＯから第１ラッチ回路４４−２に取り込んだ後、ラッチパルスＬＡＴをアクティブにして、i行に対応した一行分のデータ信号Ｖｘ［１］〜Ｖｘ［ｎ］を、第１列から第ｎ列のデータ線３４に同時に供給する。これと同期して、走査線駆動回路４２は走査信号Ｇｗ［ｉ］をアクティブレベルにする。
これによりi行上の全画素回路Ｐのメモリ回路２５が指定階調にプログラムされる。
詳細には、例えば、i行目に対応する一行分のデータ信号Ｖｘ［１］〜Ｖｘ［ｎ］を映像信号ＶＩＤＥＯから第１ラッチ回路４４−２に取り込んだ後、ラッチパルスＬＡＴをアクティブにして、i行に対応した一行分のデータ信号Ｖｘ［１］〜Ｖｘ［ｎ］を、第１列から第ｎ列のデータ線３４に同時に供給する。これと同期して、走査線駆動回路４２は走査信号Ｇｗ［ｉ］をアクティブレベルにする。
これによりi行上の全画素回路Ｐのメモリ回路２５が指定階調にプログラムされる。
［表示変更時の駆動］
次に、本実施形態における対向電極５２（５２−１，５２−２）と、対向電極５２（５２−１，５２−２）への電圧の印加方法、並びに表示変更時の画素回路の光学変化について説明する。
図８に示すように、本実施形態における対向電極は、第１の対向電極５２−１と第２の対向電極５２−２とを備えている。第１の対向電極５２−１と第２の対向電極５２−２は、行方向を長手方向とする矩形の電極であり、列方向に交互に並んで配置されている。第１の対向電極５２−１は第１の共通電源線６５に接続され、第２の対向電極５２−２は第２の共通電源線６６に接続されている。なお、第１の対向電極５２−１と第２の対向電極５２−２の列方向の幅及び位置は、画素電極Ｐの列方向の幅及び位置と一致していなくても良い。
次に、本実施形態における対向電極５２（５２−１，５２−２）と、対向電極５２（５２−１，５２−２）への電圧の印加方法、並びに表示変更時の画素回路の光学変化について説明する。
図８に示すように、本実施形態における対向電極は、第１の対向電極５２−１と第２の対向電極５２−２とを備えている。第１の対向電極５２−１と第２の対向電極５２−２は、行方向を長手方向とする矩形の電極であり、列方向に交互に並んで配置されている。第１の対向電極５２−１は第１の共通電源線６５に接続され、第２の対向電極５２−２は第２の共通電源線６６に接続されている。なお、第１の対向電極５２−１と第２の対向電極５２−２の列方向の幅及び位置は、画素電極Ｐの列方向の幅及び位置と一致していなくても良い。
制御回路２０は、第１の共通電源線６５には、図９に示すように、所定周期でハイレベルの電圧とローレベルの電圧が交互に繰り返される電圧波形を第１共通電圧ＶＣＯＭ０として印加する。また、制御回路２０は、第２の共通電源線６６には、位相が第１共通電圧ＶＣＯＭ０よりも半周期(πラジアン)位相がずれており、第１共通電圧ＶＣＯＭ０と同一周期でハイレベルの電圧とローレベルの電圧が交互に繰り返される電圧波形を第２共通電圧ＶＣＯＭ１として印加する。つまり、制御回路２０は、第１の対向電極５２−１と第２の対向電極５２−２の一方にハイレベルの電圧が印加する期間では、他方にはローレベルの電圧を印加し、一方にローレベルの電圧が印加する期間では、他方にはハイレベルの電圧が印加する。
図９は、第１の対向電極５２−１が対向電極であり、白色を表示している画素回路Ｐ０＿０と、第２の対向電極５２−２が対向電極であり、白色を表示している画素回路Ｐ０＿１とを黒色に表示を変更する場合(メモリ回路２５がローレベルにプログラムされている)の各画素回路の光学応答を模式的に示している。また、図９は、第１の対向電極５２−１が対向電極であり、黒色を表示している画素回路Ｐ１＿０と、第２の対向電極５２−２が対向電極であり、黒色を表示している画素回路Ｐ１＿１とを白色に表示を変更する場合(メモリ回路２５がハイレベルにプログラムされている)の各画素回路の光学応答を模式的に示している。
図９に示す例では、ローレベルの電位を基準（０Ｖ）としてハイレベルの電圧である１５Ｖの電圧を印加する。そして、駆動期間中は第１の電源線６１にローレベルの電圧０Ｖを印加し、第２の電源線６２にはハイレベルの電圧１５Ｖを印加する。
すると、メモリ回路２５がローレベルにプログラムされている白色を表示している画素回路Ｐ０＿０と画素回路Ｐ０＿１の画素電極５１には、駆動期間中に０Ｖの電圧を印加する。また、メモリ回路２５がハイレベルにプログラムされている黒色を表示している画素回路Ｐ１＿０と画素回路Ｐ１＿１の画素電極５１には、駆動期間中に１５Ｖの電圧を印加する。また、第１共通電圧ＶＣＯＭ０として１５Ｖと０Ｖを交互に繰り返す電圧を印加する。さらに、第２共通電圧ＶＣＯＭ１として０Ｖと１５Ｖを交互に繰り返す電圧を印加する。
すると、メモリ回路２５がローレベルにプログラムされている白色を表示している画素回路Ｐ０＿０と画素回路Ｐ０＿１の画素電極５１には、駆動期間中に０Ｖの電圧を印加する。また、メモリ回路２５がハイレベルにプログラムされている黒色を表示している画素回路Ｐ１＿０と画素回路Ｐ１＿１の画素電極５１には、駆動期間中に１５Ｖの電圧を印加する。また、第１共通電圧ＶＣＯＭ０として１５Ｖと０Ｖを交互に繰り返す電圧を印加する。さらに、第２共通電圧ＶＣＯＭ１として０Ｖと１５Ｖを交互に繰り返す電圧を印加する。
図９に示すように、駆動期間の最初の期間Ｔ１においては、白色を表示している画素回路Ｐ０＿０と画素回路Ｐ０＿１の画素電極５１には０Ｖの電圧が印加され、画素回路Ｐ０＿０における第１の対向電極５２−１には１５Ｖの第１共通電圧ＶＣＯＭ０が印加される。また、画素回路Ｐ０＿１における第２の対向電極５２−２には０Ｖの第２共通電圧ＶＣＯＭ１が印加される。したがって、画素回路Ｐ０＿０の第１の対向電極５２−１を基準とした画素電極５１の電位差は−１５Ｖとなり、負帯電の黒色粒子は第１の対向電極５２−１への移動を開始し、階調の変化が発生する。図９において画素回路Ｐ０＿０の光学応答を模式的に示す点線は期間Ｔ１にて傾きを有する点線として描かれているが、これは階調の変化が生じていることを示している。しかし、画素回路Ｐ０＿１においては第２の対向電極５２−２を基準とした画素電極５１の電位差は０Ｖとなり、いずれの粒子の移動も発生せず、階調の変化は発生しない。図９において画素回路Ｐ０＿１の光学応答を模式的に示す実線は期間Ｔ１にて傾きを有さない実線として描かれているが、これは階調の変化が生じていないことを示している。
次の期間Ｔ２においては、画素回路Ｐ０＿０と画素回路Ｐ０＿１の画素電極５１には０Ｖの電圧が印加され、画素回路Ｐ０＿０における第１の対向電極５２−１には０Ｖの第１共通電圧ＶＣＯＭ０が印加される。また、画素回路Ｐ０＿１における第２の対向電極５２−２には１５Ｖの電圧が印加される。したがって、画素回路Ｐ０＿０の第１の対向電極５２−１を基準とした画素電極５１の電位差は０Ｖとなり、いずれの粒子の移動も発生せず、階調の変化は発生しない。しかし、画素回路Ｐ０＿１においては第２の対向電極５２−２を基準とした画素電極５１の電位差は−１５Ｖとなり、負帯電の黒色粒子は第２の対向電極５２−２への移動を開始し、階調の変化が発生する。
次の期間Ｔ３においては、画素回路Ｐ０＿０と画素回路Ｐ０＿１の画素電極５１には０Ｖの電圧が印加され、画素回路Ｐ０＿０における第１の対向電極５２−１には１５Ｖの第１共通電圧ＶＣＯＭ０が印加される。また、画素回路Ｐ０＿１における第２の対向電極５２−２には０Ｖの第２共通電圧ＶＣＯＭ１が印加される。したがって、画素回路Ｐ０＿０の第１の対向電極５２−１を基準とした画素電極５１の電位差は−１５Ｖとなり、負帯電の黒色粒子は第１の対向電極５２−１への移動を開始し、階調の変化が発生する。しかし、画素回路Ｐ０＿１においては第２の対向電極５２−２を基準とした画素電極５１の電位差は０Ｖとなり、いずれの粒子の移動も発生せず、階調の変化は発生しない。
以下、同様にして、白色を表示していた画素回路Ｐ０＿０は、階調変化有りの期間と階調変化無しの期間を順次繰り返し、徐々に白色から黒色に表示色が変化していく。また、白色を表示していた画素回路Ｐ０＿１は、階調変化無しの期間と階調変化有りの期間とを順次繰り返し、徐々に白色から黒色に表示色が変化していく。したがって、隣接する第１の対向電極５２−１と第２の対向電極５２−２に対応する同色の画素回路Ｐ０＿０とＰ０＿１は、一方の階調の変化がある時には他方の階調の変化がなく、また、一方の階調の変化がない時には他方の階調の変化があるため、表示部を見ている使用者にとっては混合されて見えるので、不連続な光学変化が図９に一点鎖線で示すように平均化され滑らかな変化となってちらつきが軽減する。
次に、黒色を表示している画素回路Ｐ１＿０と画素回路Ｐ１＿１の画素電極５１には、図９に示すように、駆動期間の最初の期間Ｔ１においては、１５Ｖの電圧が印加され、画素回路Ｐ１＿０における第１の対向電極５２−１には１５Ｖの第１共通電圧ＶＣＯＭ０が印加される。また、画素回路Ｐ１＿１における第２の対向電極５２−２には０Ｖの第２共通電圧ＶＣＯＭ１が印加される。したがって、画素回路Ｐ１＿０の第１の対向電極５２−１を基準とした画素電極５１の電位差は０Ｖとなり、いずれの粒子の移動も発生せず、階調の変化は発生しない。図９において画素回路Ｐ１＿０の光学応答を模式的に示す点線は期間Ｔ１にて傾きを有さない点線として描かれているが、これは階調の変化が生じていないことを示している。しかし、画素回路Ｐ１＿１においては第２の対向電極５２−２を基準とした画素電極５１の電位差は１５Ｖとなり、正帯電の白色粒子は第２の対向電極５２−２への移動を開始し、階調の変化が発生する。図９において画素回路Ｐ１＿１の光学応答を模式的に点線で示す直線は期間Ｔ１にて傾きを有する直線として描かれているが、これは階調の変化が生じていることを示している。
次の期間Ｔ２においては、画素回路Ｐ１＿０と画素回路Ｐ１＿１の画素電極５１には１５Ｖの電圧が印加され、画素回路Ｐ１＿０における第１の対向電極５２−１には０Ｖの第１共通電圧ＶＣＯＭ０の電圧が印加される。また、画素回路Ｐ１＿１における第２の対向電極５２−２には１５Ｖの電圧が印加される。したがって、画素回路Ｐ１＿０の第１の対向電極５２−１を基準とした画素電極５１の電位差は１５Ｖとなり、正帯電の白色粒子は第２の対向電極５２−２への移動を開始し、階調の変化が発生する。しかし、画素回路Ｐ１＿１においては第２の対向電極５２−２を基準とした画素電極５１の電位差は０Ｖとなり、いずれの粒子の移動も発生せず、階調の変化は発生しない。
次の期間Ｔ３においては、画素回路Ｐ１＿０と画素回路Ｐ１＿１の画素電極５１には１５Ｖの電圧が印加され、画素回路Ｐ１＿０における第１の対向電極５２−１には１５Ｖの第１共通電圧ＶＣＯＭ０が印加される。また、画素回路Ｐ１＿１における第２の対向電極５２−２には０Ｖの第２共通電圧ＶＣＯＭ１が印加される。したがって、画素回路Ｐ１＿０の第１の対向電極５２−１を基準とした画素電極５１の電位差は０Ｖとなり、いずれの粒子の移動も発生せず、階調の変化は発生しない。しかし、画素回路Ｐ１＿１においては第２の対向電極５２−２を基準とした画素電極５１の電位差は１５Ｖとなり、正帯電の白色粒子は第１の対向電極５２−１への移動を開始し、階調の変化が発生する。
以下、同様にして、黒色を表示していた画素回路Ｐ１＿０は、階調変化無しの期間と階調変化有りの期間を順次繰り返し、徐々に黒色から白色に表示色が変化していく。また、黒色を表示していた画素回路Ｐ１＿１は、階調変化有りの期間と階調変化無しの期間とを順次繰り返し、徐々に黒色から白色に表示色が変化していく。したがって、隣接する第１の対向電極５２−１と第２の対向電極５２−２に対応する同色の画素回路Ｐ１＿０とＰ１＿１は、一方の階調の変化がある時には他方の階調の変化がなく、また、一方の階調の変化がない時には他方の階調の変化があるため、表示部を見ている使用者にとっては混合されて見えるので、不連続な光学変化が図９に一点鎖線で示すように平均化され滑らかな変化となってちらつきが軽減する。
以上は第１の対向電極５２−１と対向する画素回路Ｐと、第２の対向電極５２−２と対向する画素回路Ｐの場合で説明したが、ある１つの画素回路Ｐの画素電極５１が、第１の対向電極５２−１と第２の対向電極５２−２の両方に対向した場合でも同じ効果が得られる。
以上は第１の対向電極５２−１と対向する画素回路Ｐと、第２の対向電極５２−２と対向する画素回路Ｐの場合で説明したが、ある１つの画素回路Ｐの画素電極５１が、第１の対向電極５２−１と第２の対向電極５２−２の両方に対向した場合でも同じ効果が得られる。
（比較例）
次に、本発明の実施形態と比較される比較例について説明する。図１５は、対向電極５２が全ての画素回路に対して共通に設けられた比較例における各画素回路の光学応答を模式的に示している。比較例においては画素回路Ｐ０が白色を表示しており、メモリ回路２５がローレベルにプログラムされていて、画素回路Ｐ１が黒色を表示して、メモリ回路２５がハイレベルにプログラムされているものとする。
図１５に示すように、駆動期間の最初の期間Ｔ１においては、白色を表示している画素回路Ｐ０の画素電極５１には０Ｖの電圧が印加され、対向電極５２には１５Ｖの共通電圧ＶＣＯＭが印加される。したがって、画素回路Ｐ０の対向電極５２を基準とした画素電極５１の電位差は−１５Ｖとなり、負帯電の黒色粒子は対向電極５２への移動を開始し、階調の変化が発生する。図１５において画素回路Ｐ０の光学応答を模式的に示す実線は期間Ｔ１にて傾きを有する実線として描かれているが、これは階調の変化が生じていることを示している。
次に、本発明の実施形態と比較される比較例について説明する。図１５は、対向電極５２が全ての画素回路に対して共通に設けられた比較例における各画素回路の光学応答を模式的に示している。比較例においては画素回路Ｐ０が白色を表示しており、メモリ回路２５がローレベルにプログラムされていて、画素回路Ｐ１が黒色を表示して、メモリ回路２５がハイレベルにプログラムされているものとする。
図１５に示すように、駆動期間の最初の期間Ｔ１においては、白色を表示している画素回路Ｐ０の画素電極５１には０Ｖの電圧が印加され、対向電極５２には１５Ｖの共通電圧ＶＣＯＭが印加される。したがって、画素回路Ｐ０の対向電極５２を基準とした画素電極５１の電位差は−１５Ｖとなり、負帯電の黒色粒子は対向電極５２への移動を開始し、階調の変化が発生する。図１５において画素回路Ｐ０の光学応答を模式的に示す実線は期間Ｔ１にて傾きを有する実線として描かれているが、これは階調の変化が生じていることを示している。
次の期間Ｔ２においては、画素回路Ｐ０の画素電極５１には０Ｖの電圧が印加され、対向電極５２には０Ｖの共通電圧ＶＣＯＭが印加される。したがって、画素回路Ｐ０における画素電極５１の対向電極５２を基準とした電位差は０Ｖとなり、いずれの粒子の移動も発生せず、階調の変化は発生しない。図１５において画素回路Ｐ０の光学応答を模式的に示す実線は期間Ｔ２にて傾きを有さない実線として描かれているが、これは階調の変化が生じていないことを示している。
次の期間Ｔ３においては、画素回路Ｐ０の画素電極５１には０Ｖの電圧が印加され、対向電極５２には１５Ｖの共通電圧ＶＣＯＭが印加される。したがって、画素回路Ｐ０における対向電極５２を基準とした画素電極５１の電位差は−１５Ｖとなり、負帯電の黒色粒子は対向電極５２への移動を開始し、階調の変化が発生する。
以下、同様にして、白色を表示していた画素回路Ｐ０は、階調変化有りの期間と階調変化無しの期間を順次繰り返し、徐々に白色から黒色に表示色が変化していく。したがって、画素回路Ｐ０における光学変化は図１５に示すように不連続になり、ちらつきが発生する。
次に、黒色を表示している画素回路Ｐ１の画素電極５１には、図１５に示すように、駆動期間の最初の期間Ｔ１においては、１５Ｖの電圧が印加され、対向電極５２には１５Ｖの共通電圧ＶＣＯＭが印加される。したがって、画素回路Ｐ１における対向電極５２を基準とした画素電極５１の電位差は０Ｖとなり、いずれの粒子の移動も発生せず、階調の変化は発生しない。図１５において画素回路Ｐ１の光学応答を模式的に示す実線は期間Ｔ１にて傾きを有さない実線として描かれているが、これは階調の変化が生じていないことを示している。
次の期間Ｔ２においては、画素回路Ｐ１の画素電極５１には１５Ｖの電圧が印加され、対向電極５２には０Ｖの共通電圧ＶＣＯＭが印加される。したがって、画素回路Ｐ１における対向電極５２を基準とした画素電極５１の電位差は１５Ｖとなり、正帯電の白色粒子は対向電極５２への移動を開始し、階調の変化が発生する。図１５において画素回路Ｐ１の光学応答を模式的に示す実線は期間Ｔ２にて傾きを有する実線として描かれているが、これは階調の変化が発生したことを示している。
次の期間Ｔ３においては、画素回路Ｐ１の画素電極５１には１５Ｖの電圧が印加され、対向電極５２には１５Ｖの共通電圧ＶＣＯＭが印加される。したがって、画素回路Ｐ１における対向電極５２を基準とした画素電極５１の電位差は０Ｖとなり、いずれの粒子の移動も発生せず、階調の変化は発生しない。
以下、同様にして、黒色を表示していた画素回路Ｐ１は、階調変化無しの期間と階調変化有りの期間を順次繰り返し、徐々に黒色から白色に表示色が変化していく。したがって、画素回路Ｐ１における光学変化は図１５に示すように不連続になり、ちらつきが発生する。
以上のような比較例と本実施形態を比較すると明らかなように、比較例においては不連続な光学変化がちらつきを発生させる。したがって、ちらつきを防止するためには共通電圧ＶＣＯＭの周波数を高くする必要がある。その結果、浮遊容量により無駄に消費電力が増大する場合がある。また、電極の抵抗による電圧波形の鈍りが生じ所定の電圧が印加できなくなって、より大きな電圧の供給を必要とする場合がある。
しかしながら、本実施形態においては、隣接する第１の対向電極５２−１と第２の対向電極５２−２に対応する同色の画素回路は、一方の階調の変化がある時には他方の階調の変化がなく、また、一方の階調の変化がない時には他方の階調の変化があるため、表示部を見ている使用者にとっては混合されて見えるので、不連続な光学変化が平均化され滑らかな変化となってちらつきが軽減する。したがって、本実施形態においては不必要に共通電圧ＶＣＯＭ０，ＶＣＯＭ１の周波数を高くしなくても良く、無駄な消費電力の増大を防ぎ、大きな電圧の供給をする必要もなくなる。
しかしながら、本実施形態においては、隣接する第１の対向電極５２−１と第２の対向電極５２−２に対応する同色の画素回路は、一方の階調の変化がある時には他方の階調の変化がなく、また、一方の階調の変化がない時には他方の階調の変化があるため、表示部を見ている使用者にとっては混合されて見えるので、不連続な光学変化が平均化され滑らかな変化となってちらつきが軽減する。したがって、本実施形態においては不必要に共通電圧ＶＣＯＭ０，ＶＣＯＭ１の周波数を高くしなくても良く、無駄な消費電力の増大を防ぎ、大きな電圧の供給をする必要もなくなる。
［消去時の駆動］
次に、本実施形態における消去時の画素回路の光学変化について説明する。消去時においては、図１０に示すように、全ての画素回路の画素電極に例えば１５Ｖの電圧を印加する。白色を表示していた画素回路Ｐ０−０，Ｐ０−１においては、第１の対向電極５２−１または第２の対向電極５２−１を基準とした画素電極の電位差が０Ｖの場合には階調の変化が発生しない。また、第１の対向電極５２−１または第２の対向電極５２−１を基準とした画素電極の電位差が１５Ｖとなる場合でも、電界の方向は正帯電の白色粒子が第１の対向電極５２−１または第２の対向電極５２−１へ向かう方向なので、結局、階調の変化はなく、白色の表示が維持される。
次に、本実施形態における消去時の画素回路の光学変化について説明する。消去時においては、図１０に示すように、全ての画素回路の画素電極に例えば１５Ｖの電圧を印加する。白色を表示していた画素回路Ｐ０−０，Ｐ０−１においては、第１の対向電極５２−１または第２の対向電極５２−１を基準とした画素電極の電位差が０Ｖの場合には階調の変化が発生しない。また、第１の対向電極５２−１または第２の対向電極５２−１を基準とした画素電極の電位差が１５Ｖとなる場合でも、電界の方向は正帯電の白色粒子が第１の対向電極５２−１または第２の対向電極５２−１へ向かう方向なので、結局、階調の変化はなく、白色の表示が維持される。
また、黒色を表示していた画素回路Ｐ１−０，Ｐ１−１においては、図９を参照して説明した動作と同じ動作となるため、図１０に示すように、一方の階調の変化がある時には他方の階調の変化がなく、また、一方の階調の変化がない時には他方の階調の変化があるため、表示部を見ている使用者にとっては混合されて見えるので、不連続な光学変化が平均化され滑らかな変化となってちらつきが軽減する。
以上は、第１の対向電極５２−１に矩形電圧波形を印加し、第２の対向電極５２−２には、この矩形電圧波形の位相をπラジアンずらしたものを印加する場合で説明した。
しかし、位相のずらしをπラジアンに限定するものではなく、例えばπ/8〜π/２ラジアンずらしても良く、あるいはずらした方が良い場合がある。
例えば、第１の対向電極５２−１と第２の対向電極５２−２の間の電圧差が大きい期間が長くなると、水平方向へ帯電粒子の泳動し画像滲みが発生しやすくなる。
したがって、残像消去の効果が得られかつ画像滲みの無いように位相のずらし量を適宜設定しても良い。
また、電圧波形も、矩形波の他に、台形形状、三角波、鋸歯波、階段状波、正弦波等であっても良い。電圧波形形状は光学素子の電気光学特性等によって変更すべきもので、例えば、電気泳動素子の場合には駆動期間の初期に高い駆動電圧を印加し、対向電極５２から粒子を引きはがして泳動しやすくして、その後比較的低い駆動波形にする場合には階段状波が適しており、光学素子が容量性の場合、過渡電流の増大を防止する為に、三角波や正弦波が適していす場合がある。従って、電圧波形形状についても適宜設定しても良い。
また、第１の対向電極５２−１と第２の対向電極５２−２に印加する電圧波形は完全に同一形状である必要はなく、駆動期間の一部期間に含まれていても良い。
以上は、第１の対向電極５２−１に矩形電圧波形を印加し、第２の対向電極５２−２には、この矩形電圧波形の位相をπラジアンずらしたものを印加する場合で説明した。
しかし、位相のずらしをπラジアンに限定するものではなく、例えばπ/8〜π/２ラジアンずらしても良く、あるいはずらした方が良い場合がある。
例えば、第１の対向電極５２−１と第２の対向電極５２−２の間の電圧差が大きい期間が長くなると、水平方向へ帯電粒子の泳動し画像滲みが発生しやすくなる。
したがって、残像消去の効果が得られかつ画像滲みの無いように位相のずらし量を適宜設定しても良い。
また、電圧波形も、矩形波の他に、台形形状、三角波、鋸歯波、階段状波、正弦波等であっても良い。電圧波形形状は光学素子の電気光学特性等によって変更すべきもので、例えば、電気泳動素子の場合には駆動期間の初期に高い駆動電圧を印加し、対向電極５２から粒子を引きはがして泳動しやすくして、その後比較的低い駆動波形にする場合には階段状波が適しており、光学素子が容量性の場合、過渡電流の増大を防止する為に、三角波や正弦波が適していす場合がある。従って、電圧波形形状についても適宜設定しても良い。
また、第１の対向電極５２−１と第２の対向電極５２−２に印加する電圧波形は完全に同一形状である必要はなく、駆動期間の一部期間に含まれていても良い。
また、本実施形態の場合、隣接する画素回路Ｐ１−０，Ｐ１−１の画素電極５１は同電位（１５Ｖ）となっているが、隣接する画素回路Ｐ１−０と画素回路Ｐ１−１に対応する第１の対向電極５２−１と第２の対向電極５２−２の電位は互いに異なっている。つまり、第１の対向電極５２−１の電圧が１５Ｖの場合には、第２の対向電極５２−２の電圧は０Ｖであり、第１の対向電極５２−１の電圧が０Ｖの場合には、第２の対向電極５２−２の電圧は１５Ｖであり、互いに逆になっている。したがって、本実施形態においては、画素電極５１から第１の対向電極５２−１または第２の対向電極５２−２へ向かう方向の電界、つまり、垂直方向の電界だけでなく、隣接する第１の対向電極５２−１と第２の対向電極５２−２との間の水平方向の電界も発生している。
その結果、本実施形態においては、垂直方向の電界と水平方向の電界とが合成されて、斜め方向の電界が発生することになる。画素電極から対向電極、あるいは対向電極から画素電極へ向かう垂直方向の電界のみの場合には、白色粒子と黒色粒子とが互いに移動を阻害し、移動が円滑に行われない場合がる。その結果、前の表示画像が薄く残る、いわゆる残像が発生することがあった。しかし、斜め方向の電界が発生すると、画素境界の粒子が斜め方向に駆動されるので、粒子の移動方向が複数になり、移動が円滑になると考えられる。このように粒子の移動が円滑になるので、前の表示画像が薄く残る、いわゆる残像を発生させることなく、消去動作を行うことが可能である。
以上のように、本実施形態においては、隣接する画素回路の各々の画素電極と対向電極間の電位差が異なるようにプログラムを行わなくても、列方向に交互に配置された二種類の対向電極に、互いに異なる電圧が印加されているので、全ての画素回路の画素電極に例えば１５Ｖの電圧を印加するという簡単な方法で斜め方向の電界を発生させることが可能となる。
その結果、本実施形態においては、垂直方向の電界と水平方向の電界とが合成されて、斜め方向の電界が発生することになる。画素電極から対向電極、あるいは対向電極から画素電極へ向かう垂直方向の電界のみの場合には、白色粒子と黒色粒子とが互いに移動を阻害し、移動が円滑に行われない場合がる。その結果、前の表示画像が薄く残る、いわゆる残像が発生することがあった。しかし、斜め方向の電界が発生すると、画素境界の粒子が斜め方向に駆動されるので、粒子の移動方向が複数になり、移動が円滑になると考えられる。このように粒子の移動が円滑になるので、前の表示画像が薄く残る、いわゆる残像を発生させることなく、消去動作を行うことが可能である。
以上のように、本実施形態においては、隣接する画素回路の各々の画素電極と対向電極間の電位差が異なるようにプログラムを行わなくても、列方向に交互に配置された二種類の対向電極に、互いに異なる電圧が印加されているので、全ての画素回路の画素電極に例えば１５Ｖの電圧を印加するという簡単な方法で斜め方向の電界を発生させることが可能となる。
（比較例）
従来の電気泳動表示装置においては、上述したように全ての画素回路に対して共通の対向電極を設けている。したがって、隣接する画素回路の各々の画素電極と対向電極間の電位差が異なるようにするには、隣接する各画素回路の画素電極同士に異なる電圧が印加されるように、各画素回路のメモリも回路に予めプログラムを行う必要がある。このプログラムを実行すると、１行ごとに全データ線の電位が必ずローレベル（例えば０Ｖ）とハイレベル（例えば１５Ｖ）とで切り替わるため、データ線に付随する寄生容量により大きな消費電力が発生してしまうことがあった。また、全画面分をプログラムするのに時間を費やしてしまうことになる。
従来の電気泳動表示装置においては、上述したように全ての画素回路に対して共通の対向電極を設けている。したがって、隣接する画素回路の各々の画素電極と対向電極間の電位差が異なるようにするには、隣接する各画素回路の画素電極同士に異なる電圧が印加されるように、各画素回路のメモリも回路に予めプログラムを行う必要がある。このプログラムを実行すると、１行ごとに全データ線の電位が必ずローレベル（例えば０Ｖ）とハイレベル（例えば１５Ｖ）とで切り替わるため、データ線に付随する寄生容量により大きな消費電力が発生してしまうことがあった。また、全画面分をプログラムするのに時間を費やしてしまうことになる。
以上のような比較例と本実施形態とを比較する明らかなように、本実施形態では全画面分をプログラムすることなく、斜め方向の電界を発生させて、残像のない消去動作を行うことが可能なので、低消費電力かつ短時間での残像のない消去動作を行うことができる。
上述したように、本発明によれば、対向電極を第１の対向電極と第２対向電極とに分割し、第１の対向電極と第２の対向電極を列方向に交互に並んで配置すると共に、記第１の対向電極と第２の対向電極に互いに極性の反転した電圧を所定の周期で交互に印加する制御回路を備えることにより、隣接画素で表示色を同じ色に変化させる過渡応答を平滑化することができ、対向電極に印加する電圧の周波数を高くすることなく、ちらつきを防止できる。また、低消費かつ短時間で残像の無い消去が可能となる。
＜第２実施形態＞
次に、本発明の第２実施形態について図１１を参照しつつ説明する。図１１は第２実施形態における第１の対向電極５２−１及び第２の対向電極５２−２の構成を示す図である。
図１１に示すように、本実施形態における第１の対向電極５２−１及び第２の対向電極５２−２は、いずれも矩形形状に形成されており、それぞれ格子状に配置されている。つまり、本実施形態においては、第１の対向電極５２−１及び第２の対向電極５２−２は、行方向においても、また、列方向においても交互に配置されている。第１の対向電極５２−１は第１の共通電源線６５に接続、第２の対向電極５２−２は第２の共通電源線６６に接続される。
次に、本発明の第２実施形態について図１１を参照しつつ説明する。図１１は第２実施形態における第１の対向電極５２−１及び第２の対向電極５２−２の構成を示す図である。
図１１に示すように、本実施形態における第１の対向電極５２−１及び第２の対向電極５２−２は、いずれも矩形形状に形成されており、それぞれ格子状に配置されている。つまり、本実施形態においては、第１の対向電極５２−１及び第２の対向電極５２−２は、行方向においても、また、列方向においても交互に配置されている。第１の対向電極５２−１は第１の共通電源線６５に接続、第２の対向電極５２−２は第２の共通電源線６６に接続される。
第１の対向電極５２−１及び第２の対向電極５２−２への電圧の印加方法は、第１実施形態と同様であり、第１の共通電源線６５にはハイレベルとローレベルの電圧が所定周期で交互に切り替えられる第１共通電圧ＶＣＯＭ０を印加する。また、第２の共通電源線６６には、位相が第１共通電圧ＶＣＯＭ０よりも半周期分ずれており、ハイレベルとローレベルの電圧が所定周期で交互に切り替えられる第２共通電圧ＶＣＯＭ０を印加する。このように第１の対向電極５２−１及び第２の対向電極５２−２へ共通電圧を印加することにより、行方向及び列方向において隣り合う第１の対向電極５２−１と第２の対向電極５２−２に対して極性の反転した電圧を印加することができる。
本実施形態においても、隣接画素で表示色を同じ色に変化させる過渡応答を平滑化することができ、対向電極に印加する電圧の周波数を高くすることなく、ちらつきを防止できる。また、低消費かつ短時間で残像の無い消去が可能となる。特に、本実施形態においては、行方向だけでなく、列方向においても隣接する対向電極間で極性の反転した電圧を印加することができるので、ちらつきの防止と残像を軽減した消去により一層優れた効果を発揮することができる。なお、本実施形態においても、第１の対向電極５２−１と第２の対向電極５２−２の列方向及び行方向の幅並びに位置は、画素電極Ｐの列方向及び行方向の幅並びに位置と一致していなくても良い。
＜第３実施形態＞
次に、本発明の第２実施形態について図１２を参照しつつ説明する。図１２は第３実施形態における第１の対向電極５２−１及び第２の対向電極５２−２の構成を示す図である。図１２に示すように、本実施形態においても第２実施形態と同様に、第１の対向電極５２−１及び第２の対向電極５２−２は、いずれも矩形形状に形成されており、それぞれ格子状に配置されている。つまり、本実施形態においては、第１の対向電極５２−１及び第２の対向電極５２−２は、行方向においても、また、列方向においても交互に配置されている。図１２において白色で表示している対向電極が第１の対向電極５２−１であり、黒色で表示している対向電極が第２の対向電極５２−２である。
次に、本発明の第２実施形態について図１２を参照しつつ説明する。図１２は第３実施形態における第１の対向電極５２−１及び第２の対向電極５２−２の構成を示す図である。図１２に示すように、本実施形態においても第２実施形態と同様に、第１の対向電極５２−１及び第２の対向電極５２−２は、いずれも矩形形状に形成されており、それぞれ格子状に配置されている。つまり、本実施形態においては、第１の対向電極５２−１及び第２の対向電極５２−２は、行方向においても、また、列方向においても交互に配置されている。図１２において白色で表示している対向電極が第１の対向電極５２−１であり、黒色で表示している対向電極が第２の対向電極５２−２である。
但し、本実施形態においては、第１の対向電極５２−１及び第２の対向電極５２−２はそれぞれ対角線上で接続されており、第１の対向電極５２−１同士を接続する接続線と、第２の対向電極５２−２同士を接続する接続線との交差部は絶縁されている。その上で、第１実施形態及び第２実施形態と同様に、第１の対向電極５２−１は第１の共通電源線６５（図１２においては図示せず）に接続され、第２の対向電極５２−２は第２の共通電源線６６（図１２においては図示せず）に接続される。
第１の対向電極５２−１及び第２の対向電極５２−２への電圧の印加方法は、第１実施形態及び第２実施形態と同様であり、第１の共通電源線６５にはハイレベルとローレベルの電圧が所定周期で交互に切り替えられる第１共通電圧ＶＣＯＭ０を印加する。また、第２の共通電源線６６には、位相が第１共通電圧ＶＣＯＭ０よりも半周期分ずれており、ハイレベルとローレベルの電圧が所定周期で交互に切り替えられる第２共通電圧ＶＣＯＭ０を印加する。このように第１の対向電極５２−１及び第２の対向電極５２−２へ共通電圧を印加することにより、行方向及び列方向において隣り合う第１の対向電極５２−１と第２の対向電極５２−２に対して極性の反転した電圧を印加することができる。
本実施形態においても、隣接画素で表示色を同じ色に変化させる過渡応答を平滑化することができ、対向電極に印加する電圧の周波数を高くすることなく、ちらつきを防止できる。また、低消費かつ短時間で残像の無い消去が可能となる。特に、本実施形態においては、行方向だけでなく、列方向においても隣接する対向電極間で極性の反転した電圧を印加することができるので、ちらつきの防止と残像を軽減した消去により一層優れた効果を発揮することができる。なお、本実施形態においても、第１の対向電極５２−１と第２の対向電極５２−２の列方向及び行方向の幅並びに位置は、画素電極Ｐの列方向及び行方向の幅並びに位置と一致していなくても良い。
また、本実施形態は、電気泳動表示装置として機能させることができるだけでなく、検出素子（静電容量型入力センサ素子）としても機能させることができる。例えば、表示を変更しない期間において、図１２において黒色で表示された第２の対向電極５２−２を順次選択し、所定の電圧信号を供給すると共に、図１２において白色で表示された第１の対向電極５２−１群で、容量結合による信号を取り込む。さらに、図１２において白色で表示された第１の対向電極５２−１を順次選択し、所定の電圧信号を供給すると共に、図１２において黒色で表示された第２の対向電極５２−２群で、容量結合による信号を取り込む操作を行う。このようにして第１の対向電極５２−１と第２の対向電極５２−２と間に電位差が生じれば、絶縁物（誘導体）に応じた静電容量が得られる。人体は水分が多く導電性があるため対向電極に近づくと指と対向電極間の静電容量が増加する。したがって、これを行方向と列方向のどのラインが大きくなっているかを調べることで入力座標を検知することができる。このように、本実施形態によれば、電気泳動表示装置として機能させることができるだけでなく、検出素子（静電容量型入力センサ素子）としても機能させることができる。
＜変形例＞
以下、上述した各実施形態の変形例について説明する。説明の重複を避けるため、上述した一実施形態との相違点を説明し、共通の構成などに係る説明は省略する。
上述した第１実施形態においては、第１の対向電極５２−１と第２の対向電極５２−２の形状を、行方向を長手方向とする矩形形状に形成した例について説明したが、本発明はこの構成に限定されているものではない。例えば、第１の対向電極５２−１と第２の対向電極５２−２の形状を、列方向を長手方向とする矩形形状に形成してもよい。
以下、上述した各実施形態の変形例について説明する。説明の重複を避けるため、上述した一実施形態との相違点を説明し、共通の構成などに係る説明は省略する。
上述した第１実施形態においては、第１の対向電極５２−１と第２の対向電極５２−２の形状を、行方向を長手方向とする矩形形状に形成した例について説明したが、本発明はこの構成に限定されているものではない。例えば、第１の対向電極５２−１と第２の対向電極５２−２の形状を、列方向を長手方向とする矩形形状に形成してもよい。
＜応用例＞
本発明を応用した電子機器を以下に例示する。図１３及び図１４には、以上に例示した電気泳動表示装置１００を採用した電子機器の外観が図示されている。
図１３は、電気泳動表示装置１００を利用した携帯型の情報端末（電子書籍）３１０の斜視図である。図１３に示すように、情報端末３１０は、利用者が操作する操作子３１２と、表示部３１４に画像を表示する電気泳動表示装置１００とを含んで構成される。操作子３１２が操作されると表示部３１４の表示画像が変更される。
図１４は、電気泳動表示装置１００を利用した電子ペーパー３２０の斜視図である。図１４に示すように、電子ペーパー３２０は、可撓性の基板（シート）３２２の表面に形成された電気泳動表示装置１００を含んで構成される。
本発明が適用される電子機器は以上の例示に限定されない。例えば、携帯電話機や時計（腕時計），携帯型の音響再生装置，電子手帳，タッチパネル搭載型の表示装置など、各種の電子機器に本発明の電気泳動表示装置を採用することが可能である。
また、本発明の表示素子は、電気泳動素子に限定されるものではなく、飛翔粉粒体素子、液晶素子等にも適用可能である。したがって、本発明の記憶型表示装置は、電気泳動表示装置に限定されるものではなく、メモリー性を有する液晶表示装置にも適用可能である。また、電子機器の例としても、液晶表示装置を用いた情報端末、携帯電話機や時計（腕時計），携帯型の音響再生装置，電子手帳，タッチパネル搭載型の表示装置、タブレット、電子ブック、スマートフォンなど、各種の電子機器に本発明の記憶型表示装置を採用することが可能である。
本発明を応用した電子機器を以下に例示する。図１３及び図１４には、以上に例示した電気泳動表示装置１００を採用した電子機器の外観が図示されている。
図１３は、電気泳動表示装置１００を利用した携帯型の情報端末（電子書籍）３１０の斜視図である。図１３に示すように、情報端末３１０は、利用者が操作する操作子３１２と、表示部３１４に画像を表示する電気泳動表示装置１００とを含んで構成される。操作子３１２が操作されると表示部３１４の表示画像が変更される。
図１４は、電気泳動表示装置１００を利用した電子ペーパー３２０の斜視図である。図１４に示すように、電子ペーパー３２０は、可撓性の基板（シート）３２２の表面に形成された電気泳動表示装置１００を含んで構成される。
本発明が適用される電子機器は以上の例示に限定されない。例えば、携帯電話機や時計（腕時計），携帯型の音響再生装置，電子手帳，タッチパネル搭載型の表示装置など、各種の電子機器に本発明の電気泳動表示装置を採用することが可能である。
また、本発明の表示素子は、電気泳動素子に限定されるものではなく、飛翔粉粒体素子、液晶素子等にも適用可能である。したがって、本発明の記憶型表示装置は、電気泳動表示装置に限定されるものではなく、メモリー性を有する液晶表示装置にも適用可能である。また、電子機器の例としても、液晶表示装置を用いた情報端末、携帯電話機や時計（腕時計），携帯型の音響再生装置，電子手帳，タッチパネル搭載型の表示装置、タブレット、電子ブック、スマートフォンなど、各種の電子機器に本発明の記憶型表示装置を採用することが可能である。
１０…電気泳動パネル、１３…第１の電源線、１４…第２の電源線、２０…制御回路、２８…素子基板、２９…対向基板、３０…表示部、３１…接着剤層、３２…走査線、３４３４ａ、３４ｂ…データ線、３５…スイッチ回路、３６，３７…トランスファーゲート、４０…駆動部、４２…走査線駆動回路、４４…データ線駆動回路、４４−１…シフトレジスター、４４−２…第１ラッチ回路、４４−３…第２ラッチ回路、５０…電気泳動素子、５１…画素電極、５２…対向電極、５２−１…第１の対向電極、５２−２…第２の対向電極、５３…マイクロカプセル、５４…分散媒、５５…白色粒子、５６…黒色粒子、５７…イオン層、６０…信号線、６１…第１の電源線、６２…第２の電源線、６５…第１の共通電源線、６６…第２の共通電源線、１００…電気泳動表示装置、３１０…情報端末、３１２…操作子、３１４…表示部、３２０…電子ペーパー、Ｐ，Ｐ０＿０，Ｐ０＿１，Ｐ１＿０，Ｐ１＿１，…画像回路、Ｔs…選択スイッチ。
Claims (7)
- マトリックス状に配置された複数の画素を備え、前記画素は、前記画素ごとに形成された複数の画素電極と、前記画素電極に対向する対向電極と、前記画素電極と前記対向電極との間に挟持される表示素子とを備えた記憶型表示装置であって、
前記対向電極は、第１の対向電極と第２対向電極とを備え、
前記第１の対向電極と前記第２の対向電極は、行方向または列方向の少なくとも一方向に交互に並んで配置されており、
所定の周期の電圧波形を前記第１の対向電極に印加し、前記電圧波形を、位相をずらして前記第２の対向電極に印加する制御回路を備える、
ことを特徴とする記憶型表示装置。 - 前記第１の対向電極と前記第２の対向電極は、行方向を長手方向とする形状に形成されている、
ことを特徴とする請求項１に記載の記憶型表示装置。 - 前記第１の対向電極と前記第２の対向電極は、矩形形状に形成されており、格子状に配置されている、
ことを特徴とする請求項１に記載の記憶型表示装置。 - 前記第１の対向電極と前記第２の対向電極は、対角線上で接続されている、
ことを特徴とする請求項３に記載の記憶型表示装置。 - 前記第１の対向電極と前記第２の対向電極は、静電容量型入力検出素子を兼ねる、
ことを特徴とする請求項４に記載の記憶型表示装置。 - マトリックス状に配置された複数の画素を備え、前記画素は、前記画素ごとに形成された複数の画素電極と、前記画素電極に対向する対向電極と、前記画素電極と前記対向電極との間に挟持される表示素子とを備え、前記対向電極は、第１の対向電極と第２対向電極とを備え、前記第１の対向電極と前記第２の対向電極は、行方向または列方向の少なくとも一方向に交互に並んで配置された記憶型表示装置の駆動方法であって、
所定の周期の電圧波形を前記第１の対向電極に印加する工程と、
前記電圧波形を、位相をずらして前記第２の対向電極に印加する工程と、を備える、
ことを特徴とする記憶型表示装置の駆動方法。 - 請求項１乃至請求項６のいずれか一項に記載の記憶型表示装置を備える電子機器。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015008050A JP2016133622A (ja) | 2015-01-19 | 2015-01-19 | 記憶型表示装置、記憶型表示装置の駆動方法、及び電子機器 |
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|---|---|---|---|---|
| DE102016214042A1 (de) | 2015-07-30 | 2017-02-02 | Yazaki Corporation | Schmelzbare Verbindungseinheit |
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| JP2009192637A (ja) * | 2008-02-12 | 2009-08-27 | Seiko Epson Corp | 電気泳動表示シート、電気泳動表示装置および電子機器 |
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| US20120007897A1 (en) * | 2010-07-08 | 2012-01-12 | Bo-Ru Yang | Three dimensional driving scheme for electrophoretic display devices |
| JP2016110643A (ja) * | 2014-12-01 | 2016-06-20 | 株式会社半導体エネルギー研究所 | タッチパネル |
-
2015
- 2015-01-19 JP JP2015008050A patent/JP2016133622A/ja active Pending
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