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Description
路、上記順序回路を用いた半導体表示装置などの、半導体装置に関する。
、画素部以外の領域を狭くする(狭額縁化する)ことが求められている。駆動回路の一部
または全てを画素部と同じ基板上に作製するシステムオンパネルは、上記要求を満たすの
に有効である。そして、システムオンパネルの場合、画素部と同様に、駆動回路が単極性
のトランジスタで構成されている方が、パネルの作製に要するコストを下げられるので望
ましい。以下の特許文献1及び特許文献2では、半導体表示装置の駆動回路に用いられる
、インバータやシフトレジスタなどの各種回路を、単極性のトランジスタで構成する技術
について開示されている。
の画素に占める割合、所謂開口率を高めると、バックライトから発せられる光を有効的に
利用することができるため、消費電力を低減させることができる。しかし、開口率の向上
を優先させて画素のレイアウトを定めるならば、画素を構成しているトランジスタや容量
素子などの半導体素子のサイズも縮小化せざるを得ない。容量素子の容量値が小さくなる
と、駆動周波数を落とさずに液晶分子の配向を制御することが困難になる、画像信号の電
位を保持できる期間が短くなる、などの不具合が生じるため、表示される画質が低下する
。
スタを有する半導体表示装置の駆動回路では、パルスを有する信号を出力する順序回路に
おいて、トランジスタに閾値電圧のシフトなどの電気的特性の劣化が見られることがあり
、半導体表示装置には信頼性の確保も求められている。
を低くすることができる半導体装置の提供を、課題の一つとする。或いは、本発明の一態
様は、信頼性が高く、狭額縁化を実現できる半導体装置の提供を、課題の一つとする。
有する金属酸化物膜と、可視光に対して透光性を有する画素電極と、上記金属酸化物膜と
上記画素電極の間に設けられた窒化物絶縁膜とを少なくとも有する容量素子を、画素に有
する。上記構成では、容量素子が可視光に対して透光性を有することとなる。そのため、
高い画質を得るために必要な容量値を確保しつつ、画素の開口率を高められるため、パネ
ル内における光の損失を小さく抑えることができ、半導体装置の消費電力を低減させるこ
とができる。
場合、容量素子の容量値を高めるために、アクリル等の樹脂膜を金属酸化物膜と画素電極
の間に設けないことが望ましい。しかし、樹脂膜を設けない場合、ゲート電極から遠い側
の、半導体膜の表面近傍の領域(バックチャネル領域)と、トランジスタが形成された素
子基板の表面との距離が、樹脂膜が設けられている場合に比べて近くなる。よって、素子
基板の表面に大気中の水分等が付着することで、当該表面近傍にプラスの固定電荷が発生
すると、上記固定電荷によりバックチャネル領域にマイナスの電荷が生じやすくなる。そ
のため、ソース電極またはドレイン電極に対してゲート電極の電位が低い状態にある期間
が長いトランジスタほど、閾値電圧がマイナス方向へシフトしやすいことが、経験的に見
出されているが、樹脂膜がない場合、樹脂膜を設けた場合に比べて、上記閾値電圧のマイ
ナス方向へのシフトが特に大きくなりやすいことがわかった。
ンジスタのうち、閾値電圧がマイナス方向へシフトしやすいトランジスタが、通常のゲー
ト電極に加えて、半導体膜のバックチャネル領域側にもゲート電極を有するものとする。
そして、バックチャネル領域側のゲート電極は、通常のゲート電極と電気的に接続されて
いるものとする。
荷が生じるのを防ぎ、トランジスタの閾値電圧がマイナス方向へシフトするのを抑えるこ
とができる。また、バックチャネル領域側のゲート電極に一定の電位を与えるのではなく
、当該ゲート電極を通常のゲート電極と電気的に接続させ、一対のゲート電極に同じ電位
を与えることで、チャネル形成領域を増加させ、ドレイン電流の増加を実現することがで
きる。よって、オン電流の低下を抑えつつトランジスタのサイズを小さく抑えることがで
き、駆動回路の面積を小さく抑えることができる。
装置を提供することができる。或いは、本発明の一態様により、信頼性が高く、狭額縁化
された半導体装置を提供することができる。
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
ゆる半導体装置を、その範疇に含む。なお、集積回路には、マイクロプロセッサ、画像処
理回路、DSP(Digital Signal Processor)、マイクロコン
トローラを含むLSI(Large Scale Integrated Circui
t)、FPGA(Field Programmable Gate Array)やC
PLD(Complex PLD)などのプログラマブル論理回路(PLD:Progr
ammable Logic Device)が、その範疇に含まれる。また、半導体表
示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装
置、電子ペーパー、DMD(Digital Micromirror Device)
、PDP(Plasma Display Panel)、FED(Field Emi
ssion Display)など、半導体膜を用いた回路素子を駆動回路に有している
半導体表示装置が、その範疇に含まれる。
素に形成されたパネルと、該パネルにコントローラを含むIC等を実装した状態にあるモ
ジュールとを、その範疇に含む。さらに、本発明の一態様に係る半導体表示装置は、当該
半導体表示装置を作製する過程において、表示素子が完成する前の一形態に相当する素子
基板をその範疇に含み、当該素子基板は、トランジスタと、表示素子に用いられる画素電
極または共通電極などの電極と、容量素子とを、複数の各画素に備える。
位置を検出し、その位置情報を含む信号を生成することができる位置入力装置であるタッ
チパネルが、構成要素に含まれていても良い。
、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接
続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或い
は伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介し
て間接的に接続している状態も、その範疇に含む。また、回路図上は独立している構成要
素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極として機
能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本
明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っ
ている場合も、その範疇に含める。
域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのド
レインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続された
ドレイン電極を意味する。また、ゲートはゲート電極を意味する。
る電位の高低によって、その呼び方が入れ替わる。一般的に、nチャネル型トランジスタ
では、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレイ
ンと呼ばれる。また、pチャネル型トランジスタでは、低い電位が与えられる端子がドレ
インと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、
ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明す
る場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わ
る。
図1(A)に、本発明の一態様にかかる順序回路の構成を一例として示す。図1(A)に
示す順序回路10は、回路11と、トランジスタ12と、トランジスタ13とを有する。
回路11は、信号LIN及び信号RINの電位に従って、トランジスタ12のゲートとト
ランジスタ13のゲートの電位を制御する機能を有する。
力端子OUTとの電気的な接続を制御する機能を有する。また、トランジスタ13は、ロ
ーレベルの電位VSSが与えられる配線と、出力端子OUTとの電気的な接続を制御する
機能を有する。具体的に、トランジスタ12のソース及びドレインの一方は、信号Sig
またはハイレベルの電位VDDが与えられる配線に接続されており、トランジスタ13の
ソース及びドレインの一方は、ローレベルの電位VSSが与えられる配線に接続されてい
る。信号Sigには、クロック信号などの、パルス周期に対するパルス幅の割合であるデ
ューティ比が0.5程度の信号を用いることができる。また、トランジスタ12のソース
及びドレインの他方と、トランジスタ13のソース及びドレインの他方は、出力端子OU
Tに接続されている。
制御されることで、トランジスタ12の導通または非導通が選択され、トランジスタ13
の導通または非導通が選択される。そして、トランジスタ12が導通状態にあり、トラン
ジスタ13が非導通状態にあるとき、信号Sigまたは電位VDDが与えられる配線と出
力端子OUTとが接続される。また、トランジスタ12が非導通状態にあり、トランジス
タ13が導通状態にあるとき、電位VSSが与えられる配線と出力端子OUTとが接続さ
れる。
バスラインと呼ばれる配線、例えば走査線などに供給する場合、上記出力信号のデューテ
ィ比は、クロック信号などに比べて著しく小さい。この場合、トランジスタ12は出力信
号のパルス以外の期間において連続的に非導通状態にあるため、トランジスタ12が非導
通状態にある期間は、トランジスタ13が非導通状態にある期間よりも著しく長くなる。
そして、トランジスタ12のソース及びドレインの一方には、信号Sigまたは電位VD
Dが与えられているため、トランジスタ12は、ソースまたはドレインの一方に対してゲ
ートの電位が低い状態にある期間が、トランジスタ13に比べて長く、閾値電圧がマイナ
ス方向へシフトしやすいことがわかる。
膜を間に挟んで重なり合った、一対のゲート電極を有するものとする。電気的に接続され
た一対のゲート電極をトランジスタ12に設けることで、素子基板の表面近傍にプラスの
固定電荷が発生しても、固定電荷によって半導体膜の表面近傍にマイナスの電荷が生じる
のを防ぎ、トランジスタ12の閾値電圧がマイナス方向へシフトするのを抑えることがで
きる。よって、順序回路10、延いては順序回路10を用いた半導体装置の信頼性を高め
ることができる。
定の電位を与える場合とは異なり、一対のゲート電極に同じ電位が与えられるので、チャ
ネル形成領域が増え、トランジスタ12のドレイン電流の増加を実現することができる。
よって、オン電流の低下を抑えつつトランジスタ12のサイズを小さく抑えることができ
るので、順序回路10、延いては順序回路10を用いた駆動回路の面積を小さく抑えるこ
とができる。特に、順序回路10の出力側に設けられたトランジスタ12には、回路11
に用いられるトランジスタよりも大きな電流供給能力が求められるため、トランジスタ1
2が上述したような一対のゲート電極を有することで、順序回路10内の他のトランジス
タに同じ構成を適用させた場合に比べて、順序回路または駆動回路の面積を小さく抑える
効果は大きいと言える。
すくなるため、トランジスタ12のS値(サブスレッショルド値)を改善することができ
る。
1(B)に示す順序回路10は、図1(A)に示した順序回路10と同じく、回路11と
、トランジスタ12と、トランジスタ13とを有する。そして、図1(B)では、回路1
1が、トランジスタ14乃至トランジスタ17を有する場合を例示している。
ジスタ14が導通状態にあるとき、電位VDDの与えられる配線と、トランジスタ12の
ゲートとが電気的に接続される。トランジスタ15は、信号RINの電位に従って導通ま
たは非導通が選択される。トランジスタ15が導通状態にあるとき、電位VDDの与えら
れる配線と、トランジスタ13のゲートとが電気的に接続される。トランジスタ16は、
信号RINの電位に従って導通または非導通が選択される。トランジスタ16が導通状態
にあるとき、電位VSSの与えられる配線と、トランジスタ12のゲートとが電気的に接
続される。トランジスタ17は、信号LINの電位に従って導通または非導通が選択され
る。トランジスタ17が導通状態にあるとき、電位VSSの与えられる配線と、トランジ
スタ13のゲートとが電気的に接続される。
ンの一方が、信号Sigが与えられる配線に接続されている場合を例に挙げて説明する。
また、図3に、図1(B)に示す順序回路10のタイミングチャートを例示する。ただし
、図3では、トランジスタ12乃至トランジスタ17が全てnチャネル型である場合のタ
イミングチャートを例示している。また、図3では、トランジスタ12のゲートをノード
αとして示している。
ハイレベル、信号RINの電位がローレベルである。よって、期間T1では、トランジス
タ14及びトランジスタ17が導通状態になり、トランジスタ15及びトランジスタ16
が非導通状態になる。よって、ノードαには、電位VDDからトランジスタ14の閾値電
圧分だけ降下した電位が与えられる。また、トランジスタ13のゲートには電位VSSが
与えられるため、トランジスタ13は非導通状態となる。
の電位がローレベル、信号RINの電位がローレベルである。そのため、期間T2では、
トランジスタ14乃至トランジスタ17が非導通状態になるため、ノードαがフローティ
ングの状態となる。よって、ノードαに付加された寄生容量がトランジスタ12のソース
とゲートの間に形成される容量に比べて著しく小さい理想的な状態の場合、期間T1から
期間T2にかけて生じた信号Sigの電位の変化分だけ、すなわち信号Sigのローレベ
ルの電位とハイレベルの電位の電位差だけ、ノードαの電位が上昇する。そして、ノード
αの電位が上昇すると、トランジスタ12のゲート電圧がその閾値電圧よりも十分高くな
るため、信号Sigのハイレベルの電位が、出力端子OUTに与えられる。
ソースとゲートの間に形成される容量Cとの、容量比によって変化する。すなわち、ノー
ドαに付加された寄生容量が容量Cに比べて小さいほど、ノードαの電位の上昇幅は大き
く、ノードαに付加された寄生容量が容量Cに比べて大きいほど、ノードαの電位の上昇
幅は小さい。よって、トランジスタ12のゲート電圧がその閾値電圧よりも十分高くなる
程度に、ノードαの電位が上昇するように、トランジスタ14のソースとゲートの間に形
成される容量Cを、ノードαに付加された寄生容量よりも大きくすることが望ましい。
の電位がローレベル、信号RINの電位がハイレベルである。そのため、期間T3では、
トランジスタ14及びトランジスタ17が非導通状態になり、トランジスタ15及びトラ
ンジスタ16が導通状態になる。よって、ノードαには、電位VSSが与えられるため、
トランジスタ12は非導通状態となる。また、トランジスタ13のゲートには電位VDD
が与えられるため、トランジスタ13は導通状態となる。そのため、電位VSSが、出力
端子OUTに与えられる。
の電位がローレベル、信号RINの電位がローレベルである。そのため、期間T4では、
トランジスタ14乃至トランジスタ17が非導通状態になる。よって、トランジスタ12
は非導通状態を維持し、トランジスタ13は導通状態を維持する。そのため、電位VSS
が、出力端子OUTに与えられる。
パルスを有する出力信号が出力される。なお、順序回路10の出力端子OUTの電位を含
む出力信号を、複数の画素に接続されたバスラインと呼ばれる配線、例えば走査線などに
供給する場合、トランジスタ12と同様に、トランジスタ14乃至トランジスタ17は、
ソースまたはドレインの一方に対してゲートの電位が低い状態にある期間が、トランジス
タ13に比べて長く、閾値電圧がマイナス方向へシフトしやすいことがわかる。
が、電気的に接続され、なおかつ半導体膜を間に挟んで重なり合った、一対のゲート電極
を有していてもよい。図1(B)では、トランジスタ14乃至トランジスタ17が、電気
的に接続された一対のゲート電極を有する場合を例示している。電気的に接続された一対
のゲート電極をトランジスタ14乃至トランジスタ17に設けることで、トランジスタ1
4乃至トランジスタ17の閾値電圧がマイナス方向へシフトするのを抑えることができる
。よって、順序回路10、延いては順序回路10を用いた半導体装置の信頼性を高めるこ
とができる。
く抑えることができるので、順序回路10、延いては順序回路10を用いた駆動回路の面
積を小さく抑えることができる。
すくなるため、トランジスタ14乃至トランジスタ17のS値を改善することができる。
次いで、図1に示したトランジスタ12、トランジスタ14乃至トランジスタ17として
用いることができる、電気的に接続された一対のゲート電極を有するトランジスタ20の
具体的な構成例を、図2に示す。図2(A)には、トランジスタ20の上面図を示す。な
お、図2(A)では、トランジスタ20のレイアウトを明確にするために、ゲート絶縁膜
などの各種の絶縁膜を省略している。また、図2(A)に示した上面図の、破線A1−A
2における断面図を図2(B)に示し、破線A3−A4における断面図を図2(C)に示
す。
しての機能を有する導電膜21と、ゲート絶縁膜としての機能を有し、なおかつ導電膜2
1上に位置する絶縁膜22と、絶縁膜22上において導電膜21と重なる酸化物半導体膜
23と、酸化物半導体膜23に電気的に接続され、ソース電極またはドレイン電極として
の機能を有する導電膜24及び導電膜25とを有する。
絶縁膜27が、順に積層するように設けられている。トランジスタ20は、絶縁膜26及
び絶縁膜27をその構成要素に含んでいても良い。なお、図2では、順に積層された絶縁
膜26及び絶縁膜27を例示しているが、絶縁膜26及び絶縁膜27の代わりに、単層の
絶縁膜が用いられていてもよいし、積層された3層以上の絶縁膜が用いられていてもよい
。
するように設けられている。絶縁膜29は必ずしも設ける必要はない。ただし、絶縁膜2
9は窒化物絶縁膜28と共に、後述する画素の容量素子の誘電体膜としての機能を有する
。窒化物絶縁膜28は、酸化珪素などの酸化物絶縁膜に比べて、比誘電率が高く、内部応
力が大きい傾向を有する。そのため、容量素子の誘電体膜として絶縁膜29を用いずに窒
化物絶縁膜28だけを用いる場合、窒化物絶縁膜28の膜厚が小さいと容量素子の容量値
が大きくなりすぎてしまい、画像信号の画素への書き込みの速度を低消費電力にて高める
ことが難しくなる。逆に、窒化物絶縁膜28の膜厚が大きいと、内部応力が大きくなりす
ぎて、トランジスタの閾値電圧がシフトするなど、半導体膜を用いて形成される半導体素
子の特性が悪化する恐れが生じる。また、窒化物絶縁膜28の内部応力が大きくなりすぎ
ると、窒化物絶縁膜28が基板31から剥離しやすくなり、歩留りの向上を妨げる。しか
し、窒化物絶縁膜28よりも比誘電率の低い酸化珪素などの絶縁物を用いた絶縁膜29を
、窒化物絶縁膜28と共に、画素の容量素子の誘電体膜として用いることで、誘電体膜の
誘電率を、窒化物絶縁膜28の膜厚を大きくすることなく所望の値に調整することができ
る。
2を有する。開口部32は、酸化物半導体膜23、導電膜24及び導電膜25とは異なる
領域であって、なおかつ導電膜21と重なる領域に設けられている。
上に、或いは絶縁膜29が設けられていない場合は窒化物絶縁膜28上に有する。導電膜
30は、導電膜21及び酸化物半導体膜23と重なる位置に設けられている。よって、ト
ランジスタ20は、電気的に接続されており、なおかつ、半導体膜である酸化物半導体膜
23を間に挟んで重なり合った一対のゲート電極を有することとなる。また、導電膜30
は、開口部32において導電膜21と電気的に接続されている。導電膜30は可視光に対
して透光性を有する。
28、及び絶縁膜29を形成し、次いで、当該開口部と重なるように絶縁膜22、窒化物
絶縁膜28、及び絶縁膜29に開口部32が形成されている場合を例示している。しかし
、本発明の一態様では、絶縁膜22、絶縁膜26、絶縁膜27、窒化物絶縁膜28、及び
絶縁膜29に、一のマスクを用いてエッチング等により開口部32が形成されていてもよ
い。ただし、画素において、絶縁膜29上に、或いは絶縁膜29が設けられていない場合
は窒化物絶縁膜28上に画素電極が設けられており、当該画素電極が、絶縁膜22と絶縁
膜26及び絶縁膜27との間に位置する導電膜と、絶縁膜26、絶縁膜27、窒化物絶縁
膜28、及び絶縁膜29に形成された開口部において電気的に接続されている場合、画素
電極用の当該開口部と開口部32とでは、エッチングにより除去する絶縁膜の膜厚に差を
有することとなる。そのため、一のマスクで画素電極用の開口部と開口部32とを共に形
成する場合、絶縁膜22と絶縁膜26及び絶縁膜27の間に位置する導電膜が画素電極用
の開口部において部分的にエッチングされ過ぎる、或いはエッチングが足りずに開口部3
2において導電膜21が露出されないなどの不具合が生じる恐れがある。しかし、図2(
C)に示す断面図の構造が得られるように、絶縁膜26及び絶縁膜27に開口部を形成し
た後、絶縁膜22、窒化物絶縁膜28、及び絶縁膜29に開口部32を形成する場合、一
のマスクで上記開口部と開口部32とを共に形成しても、開口部と開口部32とでエッチ
ングにより除去する絶縁膜の膜厚に差が生じにくい。よって、上述したような不具合が生
じにくく、歩留りを高めることができる。
び導電膜25とは重ならない端部、言い換えると、導電膜24及び導電膜25が位置する
領域とは異なる領域に位置する端部と、導電膜21及び導電膜30とが、重なる構成を有
する。酸化物半導体膜23の端部は、当該端部を形成するためのエッチングでプラズマに
曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物
半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金
属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、n型化
しやすいと考えられる。しかし、図2に示すトランジスタ20では、導電膜24及び導電
膜25とは重ならない酸化物半導体膜23の端部と、導電膜21及び導電膜30とが重な
るため、導電膜21及び導電膜30の電位を制御することにより、当該端部にかかる電界
を制御することができる。よって、酸化物半導体膜23の端部を介して導電膜24と導電
膜25の間に流れる電流を、導電膜21及び導電膜30に与える電位によって制御するこ
とができる。
に与えたときは、当該端部を介して導電膜24と導電膜25の間に流れるオフ電流を小さ
く抑えることができる。そのため、トランジスタ20では、大きなオン電流を得るために
チャネル長を短くし、その結果、酸化物半導体膜23の端部における導電膜24と導電膜
25の間の長さが短くなっても、トランジスタ20のオフ電流を小さく抑えることができ
る。よって、トランジスタ20は、チャネル長を短くすることで、導通状態のときには大
きいオン電流を得ることができ、非導通状態のときにはオフ電流を小さく抑えることがで
きる。大きなオン電流を得るために、チャネル長は、0.5μm以上4.5μm以下が好
ましく、さらには1μm以上4μm以下が好ましく、よりさらには1μm以上3.5μm
以下が好ましく、よりさらには1μm以上2.5μm以下が好ましく、2μmとするのが
最も好ましい。
なお、図25では、図2(A)の破線A3−A4に相当するチャネル幅方向において、酸
化物半導体膜23の端部が、導電膜21と重なるように位置する場合を例示している。ま
た、図25では、絶縁膜26、絶縁膜27、窒化物絶縁膜28、及び絶縁膜29を、単層
の絶縁膜として示している。
し、導電膜21と導電膜30の距離をTgeとする。本発明の一態様では、TovがTg
eの1.0倍以上である方が、酸化物半導体膜23の端部を介して導電膜24と導電膜2
5の間に流れる電流を制御することができるので好ましい。また、TovがTgeの7.
5倍以下である方が、上記電流を制御できるという効果を得ることができ、なおかつ、ト
ランジスタ20のサイズをより小さく抑えることができる。
30に与えたときは、当該端部を介して導電膜24と導電膜25の間に流れる電流を大き
くすることができる。当該電流は、トランジスタ20の電界効果移動度とオン電流の増大
に寄与する。そして、酸化物半導体膜23の端部と、導電膜21及び導電膜30とが重な
ることで、酸化物半導体膜23においてキャリアが、絶縁膜22及び絶縁膜26と酸化物
半導体膜23との界面のみでなく、酸化物半導体膜23の広い範囲において流れるため、
トランジスタ20におけるキャリアの移動量が増加する。この結果、トランジスタ20の
オン電流が大きくなる共に、電界効果移動度が高くなり、代表的には電界効果移動度が1
0cm2/V・s以上、さらには20cm2/V・s以上となる。なお、ここでの電界効
果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの
飽和領域における電界効果移動度である。
チング時において、酸化物半導体膜23の表面を保護するための絶縁膜(保護絶縁膜)が
設けられている構造(チャネル保護構造)とは異なり、当該保護絶縁膜が設けられていな
い構造(チャネルエッチ構造)を有する。
的を達成するために、導電膜24の端部及び導電膜25の端部が、それぞれ保護絶縁膜上
に位置している必要がある。そのため、導電膜24及び導電膜25をエッチングにより形
成する際に用いるマスクの位置合わせには、チャネル保護構造のトランジスタの方が、チ
ャネルエッチ構造のトランジスタよりも、より高い精度が求められる。よって、チャネル
保護構造のトランジスタの場合、導電膜24の端部及び導電膜25の端部を、より確実に
保護絶縁膜上に位置させるために、チャネル長方向における導電膜24の端部と導電膜2
5の端部の距離を短くすることが、歩留まりの低下を抑えるために望ましい。しかし、導
電膜24の端部と導電膜25の端部の距離を短くすると、導電膜24及び導電膜25と酸
化物半導体膜23とが重なる領域が広くなるため、ゲートとしての機能を有する導電膜3
0から、酸化物半導体膜23に加えられるはずの電界が、導電膜24及び導電膜25によ
り遮蔽されやすくなる。なお、チャネル長方向とは、導電膜24及び導電膜25の間を最
短距離でキャリアが移動する方向に相当する。
チングにより形成する際に用いるマスクの位置合わせに、チャネル保護構造のトランジス
タよりも高い精度は求められない。そのため、チャネルエッチ構造のトランジスタ20は
、チャネル保護構造のトランジスタよりも、導電膜24の端部と導電膜25の端部の距離
を長くしても、歩留まりの低下は抑えられる。よって、導電膜24及び導電膜25と酸化
物半導体膜23とが重なる領域を狭くすることができるため、導電膜30から酸化物半導
体膜23に加えられるはずの電界が、導電膜24及び導電膜25により遮蔽されにくくな
る。したがって、チャネルエッチ構造のトランジスタ20の方が、チャネル保護構造のト
ランジスタよりも、大きなオン電流が得られやすく、また、チャネル長を短くしても、酸
化物半導体膜23の端部に流れるオフ電流を小さく抑えることができる。
曝されるため、酸素が脱離しやすい状態にあり、酸素欠損が形成されやすいと考えられる
。よって、保護絶縁膜は、保護絶縁膜に接する酸化物半導体膜23に、酸化物半導体膜2
3中の酸素欠損を低減させるのに十分な量の酸素を供給する能力が、乏しいと言える。一
方、チャネルエッチ構造のトランジスタ20では、酸化物半導体膜23のうち、導電膜2
4及び導電膜25とは重ならない部分が、導電膜24及び導電膜25を形成する際のエッ
チングでプラズマに曝される。しかし、導電膜24及び導電膜25を形成した後に、十分
な量の酸素を酸化物半導体膜23に供給する能力を有する、絶縁膜26及び絶縁膜27を
形成することで、酸化物半導体膜23中の酸素欠損を低減させることができる。よって、
チャネルエッチ構造のトランジスタ20の方が、チャネル保護構造のトランジスタよりも
、高い信頼性を得ることができる。
−OS(C Axis Aligned Crystalline Oxide Sem
iconductor)膜を用いる場合、非晶質酸化物半導体膜、または微結晶酸化物半
導体膜を酸化物半導体膜23に用いる場合に比べて、導電膜24及び導電膜25を形成す
る際のエッチングにより、酸化物半導体膜23のうち導電膜24及び導電膜25とは重な
らない領域が、エッチングにより除去されにくい。よって、酸化物半導体膜23にCAA
C−OS膜を用いたトランジスタ20は、より高い信頼性が得られる。CAAC−OS膜
、非晶質酸化物半導体膜、及び微結晶酸化物半導体膜の詳細について、後述する。
酸化物半導体膜を有するトランジスタのオフ状態及びオン状態におけるキャリアの流れに
ついて、図36に示す模式図を用いて説明する。また、図36(A)及び図36(B)は
、チャネル長方向の断面図であり、図36(C)は、チャネル幅方向の断面図である。
ト電極GE_1上のゲート絶縁膜GI_1と、ゲート絶縁膜GI_1上の酸化物半導体膜
OSと、酸化物半導体膜OS上の電極S、Dと、酸化物半導体膜OS及び電極S、D上の
ゲート絶縁膜GI_2と、ゲート絶縁膜GI_2上のゲート電極GE_2とを有する。酸
化物半導体膜OSは、チャネル領域iと、電極S、Dに接する低抵抗領域n+とを有する
。ゲート電極GE_1及びゲート電極GE_2は、図36(C)に示すように、接続され
ている。
_2に負の電圧が印加されると、酸化物半導体膜OSのチャネル領域iから電子が排斥さ
れ、チャネル領域iは完全に空乏化する。この結果、トランジスタのオフ電流が極めて小
さくなる。
電極Dと接する低抵抗領域n+へかけて電子が蓄積され、矢印で示すように電流パスが形
成される。図36(C)に示すように、ゲート電極GE_1及びゲート電極GE_2を同
電位とし、且つ酸化物半導体膜OSの側面がゲート電極GE_2と対向することで、さら
には、チャネル幅方向において、ゲート電極GE_1及びゲート電極GE_2が、ゲート
絶縁膜GI_1及びゲート絶縁膜GI_2を介して酸化物半導体膜OSを囲むことで、図
36(B)に示すように、酸化物半導体膜OSにおいてキャリアが、ゲート絶縁膜GI_
1、GI_2と酸化物半導体膜OSとの界面のみでなく、酸化物半導体膜OS中の広い範
囲において流れるため、トランジスタにおけるキャリアの移動量が増加する。この結果、
トランジスタのオン電流が大きくなると共に、電界効果移動度が高くなり、代表的には電
界効果移動度が10cm2/V・s以上、さらには20cm2/V・s以上となる。なお
、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく
、トランジスタの飽和領域における電界効果移動度である。なお、トランジスタのチャネ
ル長Lを0.5μm以上6.5μm以下、好ましくは1μmより大きく6μm未満、より
好ましくは1μmより大きく4μm以下、より好ましくは1μmより大きく3.5μm以
下、より好ましくは1μmより大きく2.5μm以下とすることで、電界効果移動度の増
加が顕著である。また、チャネル長が0.5μm以上6.5μm以下のように小さいこと
で、チャネル幅も小さくすることが可能である。このため、図36(C)に示すように、
ゲート電極GE_1及びゲート電極GE_2の接続部となるための領域を設けても、トラ
ンジスタの面積を縮小することが可能である。
成例を図19に示す。図19(A)には、トランジスタ20の上面図を示す。なお、図1
9(A)では、トランジスタ20のレイアウトを明確にするために、絶縁膜26及び絶縁
膜27以外の、ゲート絶縁膜などの各種の絶縁膜を省略している。また、図19(A)に
示した上面図の、破線A1−A2における断面図を図19(B)に示し、破線A3−A4
における断面図を図19(C)に示す。
において部分的に除去されている点において、図2に示すトランジスタ20と構造が異な
る。具体的に、図19では、酸化物半導体膜23の端部のうち、導電膜24及び導電膜2
5とは重ならない端部を、絶縁膜26及び絶縁膜27が少なくとも覆うように、絶縁膜2
6及び絶縁膜27が部分的に除去されている。図19に示すトランジスタ20では、上記
構成により、ゲートとして機能する導電膜30を、絶縁膜26及び絶縁膜27の端部にお
いて、酸化物半導体膜23の端部により近づけることができる。上述したように、酸化物
半導体膜23の端部はn型化しやすいが、導電膜30を酸化物半導体膜23の上記端部に
より近づけることで、導電膜30から当該端部にかかる電界をより強くすることができる
。よって、酸化物半導体膜23の端部を介して導電膜24と導電膜25の間に流れる電流
を、導電膜30に与える電位によって、より確実に制御することができる。その結果、ト
ランジスタ20のチャネル長を短くしても、トランジスタ20のオフ電流をより小さく抑
えることができ、なおかつより大きなオン電流を確保することができる。
30の端部が酸化物半導体膜23と重なる位置に設けられているが、酸化物半導体膜23
の端部が導電膜30と重なる位置に設けられていてもよい。
例を図20に示す。図20(A)には、トランジスタ20の上面図を示す。なお、図20
(A)では、トランジスタ20のレイアウトを明確にするために、ゲート絶縁膜などの各
種の絶縁膜を省略している。また、図20(A)に示した上面図の、破線A1−A2にお
ける断面図を図20(B)に示し、破線A3−A4における断面図を図20(C)に示す
。
0が導電膜24及び導電膜25と重なっていない点において、言い換えると、酸化物半導
体膜23が位置する領域内にて、導電膜24及び導電膜25が位置する領域とは異なる領
域に、導電膜30が位置する点において、図2に示すトランジスタ20と構造が異なる。
例を図21に示す。図21(A)には、トランジスタ20の上面図を示す。なお、図21
(A)では、トランジスタ20のレイアウトを明確にするために、ゲート絶縁膜などの各
種の絶縁膜を省略している。また、図21(A)に示した上面図の、破線A1−A2にお
ける断面図を図21(B)に示し、破線A3−A4における断面図を図21(C)に示す
。
0が、導電膜24と重なり、導電膜25と重なっていない点において、図2に示すトラン
ジスタ20と構造が異なる。言い換えると、酸化物半導体膜23が位置する領域内にて、
導電膜24が位置する領域の一部に導電膜30が位置し、なおかつ、酸化物半導体膜23
が位置する領域内にて、導電膜25が位置する領域とは異なる領域に、導電膜30が位置
する点において、図2に示すトランジスタ20と構造が異なる。
例を図24に示す。図24(A)には、トランジスタ20の上面図を示す。なお、図24
(A)では、トランジスタ20のレイアウトを明確にするために、ゲート絶縁膜などの各
種の絶縁膜を省略している。また、図24(A)に示した上面図の、破線A1−A2にお
ける断面図を図24(B)に示し、破線A3−A4における断面図を図24(C)に示す
。
気的に接続されている点において、図2に示すトランジスタ20と構造が異なる。具体的
に、導電膜34は絶縁膜22上に形成されており、絶縁膜22に形成された開口部32a
において導電膜21と接している。また、導電膜30は、絶縁膜26乃至絶縁膜29に形
成された開口部32bにおいて導電膜34と接している。
様に、絶縁膜26及び絶縁膜27が部分的に除去されていてもよい。
23は、単膜の酸化物半導体膜で構成されているとは限らず、積層された複数の酸化物半
導体膜で構成されていても良い。図23(A)では、酸化物半導体膜23が、3層の積層
された酸化物半導体膜で構成されている場合を、例示している。具体的に、図23(A)
に示すトランジスタ20では、酸化物半導体膜23として、酸化物半導体膜23a乃至酸
化物半導体膜23cが、絶縁膜22側から順に積層されている。
成する金属元素の少なくとも1つを、その構成要素に含み、伝導帯下端のエネルギーが酸
化物半導体膜23bよりも0.05eV以上、0.07eV以上、0.1eV以上又は0
.15eV以上、かつ2eV以下、1eV以下、0.5eV以下又は0.4eV以下、真
空準位に近い酸化物膜である。さらに、酸化物半導体膜23bは、少なくともインジウム
を含むと、キャリア移動度が高くなるため好ましい。
上層で絶縁膜22と重畳させて設ける構成としてもよい。
路記号を図22(A)に示す。図22(A)に示す回路記号では、一対のゲート電極をF
G、BGで示し、ソース電極をS、ドレイン電極をDで示している。図22(A)に示す
回路記号では、ゲート電極として機能する導電膜30と、ソース電極またはドレイン電極
として機能する導電膜24及び導電膜25の位置関係には、限定がない。
25が、酸化物半導体膜23上において、ゲート電極として機能する導電膜30と部分的
に重なっているトランジスタ20の、回路記号を示す。図22(B1)に示す回路記号で
は、図22(A)に示す回路記号と同様に、一対のゲート電極をFG、BGで示し、ソー
ス電極をS、ドレイン電極をDで示している。
図を一例として示す。図22(B2)に示すトランジスタ20は、チャネル長方向におい
て、導電膜24の端部と導電膜25の端部の距離Wsdが、導電膜30の端部間の距離W
bgに比べて短い。そして、チャネル長方向における断面図では、導電膜30の一対の端
部が、導電膜24及び導電膜25と重なっている。
導電膜25が、酸化物半導体膜23上において、ゲート電極として機能する導電膜30と
重なっていないトランジスタ20の、回路記号を示す。図22(C1)に示す回路記号で
は、図22(A)に示す回路記号と同様に、一対のゲート電極をFG、BGで示し、ソー
ス電極をS、ドレイン電極をDで示している。
図を一例として示す。図22(C2)に示すトランジスタ20は、チャネル長方向におい
て、導電膜24の端部と導電膜25の端部の距離Wsdが、導電膜30の端部間の距離W
bgに比べて長い。そして、チャネル長方向における断面図では、導電膜30の一対の端
部が、導電膜24及び導電膜25と重なってない。
記号で表される構造のトランジスタ20と、図22(C1)の回路記号で表される構造の
トランジスタ20とを、含むものとする。
次いで、酸化物半導体膜にチャネル形成領域を有するトランジスタに光を照射したときの
、トランジスタの電気的特性を測定した結果について述べる。
有する第1トランジスタと、半導体膜を間に挟んで重なり合う一対のゲート電極を有する
第2トランジスタとを用いた。
極と、上記ゲート電極上において、膜厚400nmの窒化珪素膜と膜厚50nmの酸化窒
化珪素膜とが順に積層されたゲート絶縁膜とを有していた。さらに、第1トランジスタは
、ゲート絶縁膜上においてゲート電極と重なる位置に、膜厚35nmのIn−Ga−Zn
系酸化物半導体膜を有していた。また、第1トランジスタは、酸化物半導体膜上に、膜厚
が50nmのタングステン膜と、膜厚が400nmのアルミニウム膜と、膜厚が200n
mのチタン膜とが順に積層されたソース電極及びドレイン電極を有していた。また、酸化
物半導体膜及びソース電極及びドレイン電極上には、膜厚が50nmの酸化窒化珪素膜と
、膜厚が400nmの酸化窒化珪素膜と、膜厚100nmの窒化珪素膜が、順に積層され
るように設けられていた。
ム錫酸化物膜を用いたゲート電極をさらに有する点においてのみ、第1トランジスタと構
成が異なっていた。そして、第2トランジスタでは、タングステン膜を用いたゲート電極
と、酸化珪素を添加したインジウム錫酸化物膜を用いたゲート電極とは、電気的に接続さ
れていた。
体膜は、In、Ga、Znの組成(原子数比)が1:1:1であるターゲットを用い、ス
パッタリング法により形成された。また、第1トランジスタ及び第2トランジスタにおい
て、膜厚が50nmの酸化窒化珪素膜は、流量20sccmのシラン及び流量3000s
ccmの一酸化二窒素を原料ガスとし、処理室の圧力を200Pa、基板温度を350℃
とし、27.12MHzの高周波電源を用いて150W(電力密度2.5×10−2W/
cm2)の高周波電力を平行平板電極に供給したプラズマCVD法により、形成された。
また、第1トランジスタ及び第2トランジスタにおいて、膜厚が400nmの酸化窒化珪
素膜は、流量160sccmのシラン及び流量4000sccmの一酸化二窒素を原料ガ
スとし、処理室の圧力を200Pa、基板温度を220℃とし、27.12MHzの高周
波電源を用いて1500W(電力密度2.5×10−1W/cm2)の高周波電力を平行
平板電極に供給したプラズマCVD法により、形成された。また、第1トランジスタ及び
第2トランジスタにおいて、膜厚100nmの窒化珪素膜は、流量50sccmのシラン
と、流量5000sccmの窒素と、流量100sccmのアンモニアとを原料ガスとし
、処理室の圧力を100Pa、基板温度を350℃とし、27.12MHzの高周波電源
を用いて1000W(電力密度1.6×10−1W/cm2)の高周波電力を平行平板電
極に供給したプラズマCVD法により、形成された。
が50μmであった。
程前のドレイン電流の測定(測定1)、ストレス印加工程後のドレイン電流の測定(測定
2)の順序で行われた。ストレス印加工程では、暗室内の光の照射が行われない環境下に
おいて、基板温度が60℃、ゲート電圧Vgが−30Vである状態を1時間保った。具体
的に、測定1及び測定2におけるドレイン電流の測定は、暗室内の光の照射が行われない
環境下において、基板温度60℃として行った。また、測定時は、ゲート電圧Vgを−1
5Vと30Vの間において0.25Vずつ変化させ、ソース電極とドレイン電極間の電圧
Vdsは0.1Vまたは10Vとした。
電流Idの関係を示す。さらに、電圧Vdsが10Vの場合において、計算により得られ
た電界効果移動度μFEも、併せて示す。また、図17(B)に、測定によって得られた
、第2トランジスタのゲート電圧Vgとドレイン電流Idの関係を示す。さらに、電圧V
dsが10Vの場合において、計算により得られた電界効果移動度μFEも、併せて示す
。図17(A)及び図17(B)から、第2トランジスタの方が第1トランジスタよりも
、ドレイン電流Idと電界効果移動度μFEが大きいことが分かった。
e)と、第2トランジスタ(Dual Gate)の閾値電圧(Vth)と、シフト値(
Shift)とを示す。なお、シフト値とは、ドレイン電流が立ち上がるときのゲート電
圧の値と定義する。具体的には、リニアスケールのゲート電圧に対するLogスケールの
ドレイン電流の関係を示す片対数グラフにおいて、ドレイン電流の傾きの変化が最も急峻
となる接線と、1e−12[A]のドレイン電流に対応する目盛線と、が交差する点にお
ける電圧と定義している。シフト値は、電圧Vdsが10Vであるときの値を用いた。
48V、シフト値が−6.80Vシフトしたことが分かった。また、第2トランジスタで
は、ストレス印加工程により、閾値電圧が0.27V、シフト値が0.25Vシフトした
ことが分かった。したがって、第2トランジスタの方が第1トランジスタよりも、閾値電
圧及びシフト値のマイナス方向へのシフトが抑えられることが分かった。
で、トランジスタの閾値電圧がマイナス方向へシフトするのを抑えられることが分かった
。また、一対のゲート電極に同じ電位を与えることで、ドレイン電流の増加を実現できる
ことが分かった。
のトランジスタの比較〉
ここで、チャネルエッチ型のトランジスタ及びチャネル保護型のトランジスタ、それぞれ
の電界効果移動度及びオン電流について比較する。なお、ここでは、酸化物半導体膜を挟
んで対向するゲート電極が接続され、同電位であるDual Gate駆動のトランジス
タの電界効果移動度(μFE)及びオン電流(Ion)について、比較する。
て計算した。図29(A)に、計算で用いたチャネル保護型のトランジスタの構造を示す
。なお、計算にはデバイスシミュレーションソフト Atlas(Silvaco社製)
を用いた。
され、ゲート絶縁膜GI_1上に酸化物半導体膜OSが形成される。ゲート絶縁膜GI_
1及び酸化物半導体膜OS上にソース電極S及びドレイン電極Dが形成される。なお、ソ
ース電極S及びドレイン電極Dの端部と酸化物半導体膜OSの間にはチャネル保護膜CS
が形成される。酸化物半導体膜OS、ソース電極S及びドレイン電極D、並びにチャネル
保護膜CS上にゲート絶縁膜GI_2が形成される。ゲート絶縁膜GI_2上にゲート電
極GE_2が形成される。また、ゲート電極GE_1及びゲート電極GE_2は、ゲート
絶縁膜GI_1及びゲート絶縁膜GI_2に形成される開口部(図示しない。)において
、接続する。
びドレイン電極Dの端部が、酸化物半導体膜OSに接する構造である。
ト電極GE_2を有さない、Single Gate駆動のトランジスタに関しても、D
ual Gate駆動のトランジスタと同様の計算を行った。
OSとソース電極Sまたはドレイン電極Dとが重畳する領域の長さをSovとする。また
、ソース電極S及びドレイン電極Dにおいて、チャネル保護膜CSを介して酸化物半導体
膜OSと重畳する領域をSov領域とする。Sovと電界効果移動度との関係を計算した
結果を図29(B)に示し、Sovとオン電流との関係を計算した結果を図29(C)に
示す。
動度及びオン電流を計算した。また、計算結果をそれぞれ図29(B)及び図29(C)
に示す。
(C)は、ドレイン電圧Vdを1V、ゲート電圧Vgを10Vとしたときの結果である。
Single Gate駆動のトランジスタと比較して、Dual Gate駆動のトラ
ンジスタの電界効果移動度は約2倍になっている。一方、チャネル保護型のトランジスタ
では、Dual Gate駆動のトランジスタの電界効果移動度は、Sovの長さが大き
くなるに従って減少している。
では、Single Gate駆動のトランジスタと比較して、Dual Gate駆動
のトランジスタのオン電流は約2倍になっている。一方、チャネル保護型のトランジスタ
では、Dual Gate駆動のトランジスタのオン電流は、Sovの長さが大きくなる
に従って減少している。
域がゲート電極GE_2の電界を遮蔽する。このため、酸化物半導体膜OSにおいて、ゲ
ート電極GE_2の電圧によりキャリア密度を制御ができない領域が広がる。この結果、
Sovの長さが大きくなるにつれ、電界効果移動度が低減し、オン電流が小さくなると考
えられる。以上のことから、チャネル保護型のトランジスタと比較して、チャネルエッチ
型のトランジスタの方が、Dual Gate駆動における電界効果移動度の上昇効果及
び電流増幅効果が有効である。
酸化物半導体膜を挟んで対向するゲート電極が接続し、同電位であるDual Gate
駆動のトランジスタにおいて、チャネル長Lを小さくすることにより、電流駆動力が向上
することについて説明する。
はじめに、界面準位や界面散乱などの効果を考慮しない、理想的なモデルについてシミュ
レーションで検討を行った。図30に、計算で用いたトランジスタのモデルを示す。なお
、計算にはデバイスシミュレーションソフト Atlas(Silvaco社製)を用い
た。
、ゲート絶縁膜GI_1上に酸化物半導体膜OSが形成される。ゲート絶縁膜GI_1及
び酸化物半導体膜OS上にソース電極S及びドレイン電極Dが形成される。酸化物半導体
膜OS、ソース電極S及びドレイン電極D上にゲート絶縁膜GI_2が形成される。ゲー
ト絶縁膜GI_2上にゲート電極GE_2が形成される。また、ゲート電極GE_1及び
ゲート電極GE_2は、ゲート絶縁膜GI_1及びゲート絶縁膜GI_2に形成される開
口部(図示しない。)において、接続する。
また、当該モデルは二次元シミュレーションを用いているため、チャネル幅方向の効果に
ついては考慮されない。また、ドレイン電圧(Vd)が10VのときのVg−Id特性の
値を数式1に代入することよって飽和移動度μFEを算出した。なお、ここでは、飽和領
域の電界効果移動度を飽和移動度として説明する。計算によって得られる飽和移動度の最
大値は、飽和領域(ゲート電圧(Vg)<ドレイン電圧(Vd)+しきい値電圧(Vth
))における電流駆動力の指標であって、酸化物半導体膜の物性値としての移動度の近似
値とは異なる。
ト電極GE_1及び酸化物半導体膜OSの間の単位面積あたりの容量値である。Dual
Gate駆動のトランジスタの場合はさらにゲート電極GE_2と酸化物半導体膜OS
との間にも容量が形成されるが、飽和移動度を電流駆動能力を比べる指標として用いるた
めに、Dual Gate駆動トランジスタにおけるゲート電極GE_2側の容量は省略
し、Dual Gate駆動トランジスタもSingle Gate駆動トランジスタと
同じ数式1を用いている。
E_2を有さないSingle Gate駆動のトランジスタの計算結果を図31(B)
に示す。
のトランジスタそれぞれにおいて、鋭いピークを有する飽和移動度が得られた。また、L
長が短いほど飽和移動度のピーク値が高くなっている。
タの電流駆動力の向上に相当するかについて、以下に説明する。
h+5のときとVg=Vth+10のときにおける、オン電流をL長に対してプロットし
たグラフを図32に示す。図32の上段は、オン電流を示し、図32の下段は、オン電流
×チャネル長を示す。なお、図32では、左欄はドレイン電圧(Vd)が1Vのときの計
算結果であり、右欄はドレイン電圧(Vd)が10Vのときの計算結果を示す。
ネル長(L)に反比例するためである。
ャネル長に依存せず一定値となる。図32において、ドレイン電圧(Vd)が1Vの場合
は、オン電流×チャネル長の値は、チャネル長(L)に対して一定値となっている。一方
、ドレイン電圧(Vd)が10Vの場合は、チャネル長(L)が短くなるにつれ、オン電
流×チャネル長の値が増加している。これは、ドレイン電圧(Vd)が10Vの場合は、
実効チャネル長(後述において説明する)が、図30において定められるチャネル長(ソ
ース電極Sとドレイン電極Dの間の距離)よりも短くなっていることを表している。
以下、理想的なモデルのトランジスタの飽和移動度において、低いゲート電圧でピークが
生じる原因について説明する。
半導体膜OSの膜厚方向に一定の値n0(y)で表されると仮定する。yは酸化物半導体
膜OS内のチャネル長方向の任意の位置を表している。酸化物半導体膜OSの膜厚方向に
おけるポテンシャルφは数式2に示され、一定となる。ただし、ゲート電極GE_1のゲ
ート電圧Vg_1及びゲート電極GE_2のゲート電圧Vg_2が同電位であり、ゲート
電極GE_1側及びゲート電極GE_2側におけるフラットバンド電圧を共に、フラット
バンド電圧VFBと仮定する。
dは、数式3に示すようなバルク電流Ibulkのみで近似的に与えられる。
kBはボルツマン定数、Tは絶対温度、Leffは実効チャネル長である。なお、ここで
は、チャネル長はソース電極及びドレイン電極の間隔のことであり、実効チャネル長とは
、酸化物半導体膜において、ソース電極下から広がるn領域と、ドレイン電極下から広が
るn領域の間の距離を表す。特に、チャネル長が短い場合あるいはドレイン電圧が高い場
合、実効チャネル長はチャネル長よりも短くなる。
電子密度であり、数式4で表させる。また、n0(Leff)は、上述の実効チャネル長
で定められる領域のドレイン電極側端部における電子密度であり、数式5で表される。な
お、数式4及び数式5において、NDは酸化物半導体膜のチャネル領域のドナー密度であ
り、qは素電荷である。
thに置き換えられるので、数式3は数式6となる。
7となる。
限大に発散する。この性質が、図31に示されるような飽和移動度における、低いゲート
電圧Vgでのピークの原因である。すなわち、酸化物半導体膜OSの内部を流れるバルク
電流がドレイン電流の主要因であればあるほど、図31のチャネル長が2μmのときの飽
和移動度のように、よりはっきりとしたピークが表れる。
ル長Lに比べて短くなることが考えられる。例えば、酸化物半導体膜OSにおいて、ソー
ス電極S及びドレイン電極Dと接する領域近傍において、n領域が広がることにより、実
効チャネル長Leffがチャネル長Lより短くなる。この影響は、数式7に示す飽和移動
度μFE satのL/Leffに対する比例関係からも明らかである。
バルク電流が飽和移動度に影響することは、蓄積型のデバイスである酸化物半導体膜を有
するトランジスタに特有の現象であり、半導体膜としてシリコン膜を有するトランジスタ
のような、反転型のデバイスではバルク電流の影響が少ない。
を図33に示す。図33(A)は、ドレイン電圧を10Vとして計算で得られたVg−I
d特性を示し、図33(B)及び図33(C)は、酸化物半導体膜のA1−A2の断面方
向の電流密度分布を示す。図33(B)は飽和領域(Vg=0.5V)、図33(C)は
線形領域(Vg=15V)における電流密度分布を示す。なお、計算に用いたトランジス
タのチャネル長L/チャネル幅Wは2μm/50μmであり、ドレイン電圧Vdを10V
とした。
一様に電流密度が分布している。一方で、図33(C)に示すように、線形領域(高いゲ
ート電圧Vg)では、酸化物半導体膜OSの表面付近を流れる電流が支配的になっている
。図33(B)に示すように飽和領域では、酸化物半導体膜OS中において電流密度がほ
ぼ一様に分布していることから、飽和移動度にピークが生じている原因の一つは、バルク
電流であることが分かる。
分布を図34に示す。図34は、図30に示すトランジスタの酸化物半導体膜OSを、n
−p−n接合を含む半導体膜(シリコン)に置き換えた場合の計算結果である。半導体膜
のチャネル領域には、1×17/cm3の密度をもつアクセプタ型不純物を仮定した。
34(B)及び図34(C)は、図30に示す半導体膜のA1−A2の断面方向の電流密
度分布を示す。図34(B)は飽和領域(Vg=0.5V)、図34(C)は線形領域(
Vg=15V)における電流密度分布である。なお、計算に用いたトランジスタのチャネ
ル長L/チャネル幅Wは2μm/50μmであり、ドレイン電圧Vdを10Vとした。
ある半導体膜を有するトランジスタは、図34(B)に示すように、しきい値電圧近傍に
おいても、半導体膜の表面を流れる電流が多くなっており、バルク電流の寄与は蓄積型デ
バイスと比べると小さい。
理想的なモデルでは、バルク電流によって飽和移動度に鋭いピークが生じることが分かる
。
高くなる原因として、酸化物半導体膜OSにおいて、ソース電極S及びドレイン電極Dと
接する領域近傍において、n領域が広がることにより、実効チャネル長Leffがチャネ
ル長Lより短くなることが考えられる。また、チャネル長Lが小さいと、ソース電極S及
びドレイン電極Dの影響で酸化物半導体膜OSの伝導帯下端のエネルギー(Ec)が低く
なり、伝導帯下端のエネルギーとフェルミエネルギーが近づく現象(CBL効果(Con
duction band lowering effect))により、実効チャネル
長Leffがチャネル長Lより短くなることが考えられる。飽和移動度は、数式7に示し
たように、実効チャネル長Leffが小さくなることで、L/Leffに比例して大きく
なる。この効果は、チャネル長Lが小さいほど顕著に生じるので、チャネル長Lが小さい
ほど飽和移動度が向上していると考えられる。
次に、実際のトランジスタの飽和移動度に近似させるために、理想的なモデルのトランジ
スタにおいて、ゲート絶縁膜GI_1及び酸化物半導体膜OSの界面に、電子をトラップ
すると負に帯電するアクセプタ型の準位、即ち浅い電子トラップ準位を仮定して計算した
結果を図35に示す。
ラップ準位のDOS(density of state)を示す。
ジスタそれぞれの飽和移動度を計算した。Dual Gate駆動のトランジスタの計算
結果を図35(B)に示し、Single Gate駆動のトランジスタの計算結果を図
35(C)に示す。
gle Gate駆動のトランジスタの飽和移動度において、理想的なモデルで得られた
ような鋭いピークが現れなかった。また、図35(C)より、Single Gate駆
動のトランジスタでは、チャネル長Lにあまり依存せず、飽和移動度のピーク値はおよそ
5前後であった。一方、Dual Gate駆動のトランジスタでは、チャネル長Lが小
さくなるほど、飽和移動度のピーク値が高くなり、その値は15乃至20弱となった。こ
の結果は、後述する実施例の結果と同じ傾向である。
する程、飽和移動度が上昇することが分かる。
次いで、本発明の一態様にかかる半導体表示装置の構成例について説明する。
を行毎に選択するための、配線GL1乃至配線GLy(yは自然数)で示される配線GL
と、選択された画素55に画像信号を供給するための、配線SL1乃至配線SLx(xは
自然数)で示される配線SLとが、設けられている。配線GLへの信号の入力は、駆動回
路72により制御されている。配線SLへの画像信号の入力は、駆動回路73により制御
されている。複数の画素55は、配線GLの少なくとも一つと、配線SLの少なくとも一
つとに、それぞれ接続されている。
よって決めることができる。具体的に、図6(A)に示す画素部71の場合、x列×y行
の画素55がマトリクス状に配置されており、配線SL1乃至配線SLx、配線GL1乃
至配線GLyが、画素部71内に配置されている場合を例示している。
上に形成されている場合を例示しているが、駆動回路72及び駆動回路73は、画素部7
1と異なる基板上に形成されていても良い。
、当該液晶素子60への画像信号の供給を制御するトランジスタ56と、液晶素子60の
画素電極と共通電極間の電圧を保持するための容量素子57とを有する。液晶素子60は
、画素電極と、共通電極と、画素電極と共通電極の間の電圧が印加される液晶材料を含ん
だ液晶層と、を有している。
する。液晶素子60の共通電極には、所定の電位が与えられている。
)では、トランジスタ56のゲートが、配線GL1から配線GLyのいずれか1つに接続
されている。トランジスタ56のソース及びドレインの一方は、配線SL1から配線SL
xのいずれか1つに接続され、トランジスタ56のソース及びドレインの他方は、液晶素
子60の画素電極に接続されている。
まれる液晶分子の配向が変化し、透過率が変化する。よって、液晶素子60は、画素電極
に与えられる画像信号の電位によって、その透過率が制御されることで、階調を表示する
ことができる。そして、画素部71が有する複数の画素55のそれぞれにおいて、液晶素
子60の階調が画像情報を有する画像信号に従って調整されることで、画素部71に画像
が表示される。
して、一のトランジスタ56を用いる場合を例示している。しかし、一のスイッチとして
機能する、複数のトランジスタを、画素55に用いていても良い。
への入力を制御するスイッチとして用いるのが好ましい。トランジスタ56のオフ電流が
小さいと、トランジスタ56を介して電荷がリークするのを防ぐことができる。よって、
液晶素子60及び容量素子57に与えられた画像信号の電位をより確実に保持することが
できるので、1フレーム期間内において電荷のリークにより液晶素子60の透過率が変化
するのを防ぎ、それにより、表示する画像の質を向上させることができる。また、トラン
ジスタ56のオフ電流が小さい場合、トランジスタ56を介して電荷がリークするのを防
ぐことができるため、静止画を表示する期間において、駆動回路72及び駆動回路73へ
の電源電位または信号の供給を停止しても良い。上記構成により、画素部71への画像信
号の書き込み回数を少なくし、半導体表示装置の消費電力を低減させることができる。
該をトランジスタ56として用いるのが適している。
のゲート電極を有する場合を例示している。当該一対のゲート電極は電気的に接続されて
いる。本発明の一態様では、上記構成により、トランジスタ56のオン電流を大きくし、
なおかつトランジスタ56の信頼性を高めることができる。
の入力を制御するトランジスタ95と、発光素子98と、画像信号に従って発光素子98
に供給する電流値を制御するトランジスタ96と、画像信号の電位を保持するための容量
素子97と、を有する。
rganic Light Emitting Diode)などの、電流または電圧に
よって輝度が制御される素子をその範疇に含んでいる。例えば、OLEDは、EL層と、
アノードと、カソードとを少なくとも有している。EL層はアノードとカソードの間に設
けられた単層または複数の層で構成されており、これらの層の中に、発光性の物質を含む
発光層を少なくとも含んでいる。
たときに供給される電流により、エレクトロルミネッセンスが得られる。エレクトロルミ
ネッセンスには、一重項励起状態から基底状態に戻る際の発光(蛍光)と三重項励起状態
から基底状態に戻る際の発光(リン光)とが含まれる。
従ってその電位が制御される。アノードとカソードのうち、画像信号に従ってその電位が
制御される電極を画素電極とし、もう一方の電極を共通電極とする。発光素子98の共通
電極には、所定の電位が与えられており、発光素子98の輝度は、画素電極と共通電極間
の電位差によって定まる。よって、発光素子98は、画像信号の電位に従ってその輝度が
制御されることで、階調を表示することができる。そして、画素部が有する複数の画素5
5のそれぞれにおいて、発光素子98の階調が画像情報を有する画像信号に従って調整さ
れることで、画素部71に画像が表示される。
素子98の接続構成について説明する。
ドレインの他方がトランジスタ96のゲートに接続されている。トランジスタ95のゲー
トは、配線GLに接続されている。トランジスタ96は、ソースまたはドレインの一方が
電源線VLに接続され、ソースまたはドレインの他方が発光素子98に接続されている。
具体的に、トランジスタ96のソースまたはドレインの他方は、発光素子98のアノード
とカソードのいずれか一方に接続されている。発光素子98のアノードとカソードのいず
れか他方には、所定の電位が与えられる。
ト電極を有する場合を例示している。当該一対のゲート電極は電気的に接続されている。
本発明の一態様では、上記構成により、トランジスタ96のオン電流を大きくし、なおか
つトランジスタ96の信頼性を高めることができる。
次いで、図6(A)に示した半導体表示装置70の一つである液晶表示装置を例に挙げて
、画素55の構成例について説明する。図4に、図2に示したトランジスタ20と共に基
板31上に形成された画素55の上面図を、一例として示す。なお、図4では、画素55
のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図4に示す画素
55を有する素子基板を用いて形成された液晶表示装置の断面図を、図5に示す。図5に
示す液晶表示装置のうち、基板31を含む素子基板は、図4の破線B1−B2における断
面図に相当する。
、図5に示す画素55は、液晶素子60を有する。
導電膜40と、ゲート絶縁膜としての機能を有し、なおかつ導電膜40上に位置する絶縁
膜22と、絶縁膜22上において導電膜40と重なる酸化物半導体膜41と、酸化物半導
体膜41に電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電
膜43及び導電膜44とを有する。導電膜40は、図6(B)に示す配線GLとしての機
能を有する。また、導電膜43は、図6(B)に示す配線SLとしての機能を有する。
視光に対して透光性を有する導電膜である。そして、金属酸化物膜42上には、金属酸化
物膜42に電気的に接続された導電膜61が設けられている、導電膜61は、金属酸化物
膜42に所定の電位を供給する配線としての機能を有する。
2及び導電膜61上とに、絶縁膜26及び絶縁膜27が、順に積層するように設けられて
いる。トランジスタ56は、絶縁膜26及び絶縁膜27をその構成要素に含んでいても良
い。なお、図5では、順に積層された絶縁膜26及び絶縁膜27を例示しているが、絶縁
膜26及び絶縁膜27の代わりに、単層の絶縁膜が用いられていてもよいし、積層された
3層以上の絶縁膜が用いられていてもよい。
する。開口部58は、酸化物半導体膜41、導電膜43及び導電膜44とは異なる領域で
あって、なおかつ金属酸化物膜42と重なる領域に設けられている。
上とに、窒化物絶縁膜28と、絶縁膜29とが、順に積層するように設けられている。
物絶縁膜28を形成することで、上記酸化物半導体膜の導電性を高めることができる。そ
して、導電性の高まった酸化物半導体膜を、金属酸化物膜42として用いることができる
。酸化物半導体膜の導電性が高まるのは、開口部58の形成時、または、窒化物絶縁膜2
8の形成時に酸化物半導体膜中に酸素欠損が形成され、窒化物絶縁膜28から拡散してき
た水素が当該酸素欠損に結合することでドナーが生成されるからだと考えられる。具体的
に、金属酸化物膜42の抵抗率は、代表的には1×10−3Ωcm以上1×104Ωcm
未満、さらに好ましくは、抵抗率が1×10−3Ωcm以上1×10−1Ωcm未満であ
るとよい。
物膜42において、二次イオン質量分析法(SIMS:Secondary Ion M
ass Spectrometry)により得られる水素濃度は、8×1019atom
s/cm3以上、好ましくは1×1020atoms/cm3以上、より好ましくは5×
1020atoms/cm3以上である。酸化物半導体膜41において、二次イオン質量
分析法により得られる水素濃度は、5×1019atoms/cm3未満、好ましくは5
×1018atoms/cm3未満、好ましくは1×1018atoms/cm3以下、
より好ましくは5×1017atoms/cm3以下、さらに好ましくは1×1016a
toms/cm3以下である。
、窒化酸化アルミニウムなどを用いることができる。上述した材料を用いた窒化物絶縁膜
28は、酸化シリコンや酸化アルミニウムなどの酸化物絶縁膜に比べて、外部からの不純
物、例えば、水、アルカリ金属、アルカリ土類金属等が、酸化物半導体膜41に拡散する
のを防ぐことができる。
けられている。そして、窒化物絶縁膜28及び絶縁膜29上には、可視光に対して透光性
を有し、画素電極としての機能を有する導電膜45が設けられている。導電膜45は、開
口部62において、導電膜44に電気的に接続されている。また、導電膜45は、開口部
58において金属酸化物膜42と重なっている。導電膜45と金属酸化物膜42とが、窒
化物絶縁膜28及び絶縁膜29を間に挟んで重なる部分が、容量素子57として機能する
。
膜として機能する窒化物絶縁膜28及び絶縁膜29とが、可視光に対して透光性を有して
いる。よって、容量素子57は可視光に対して透光性を有することとなり、容量素子の可
視光に対する透光性が低い画素に比べて、画素55の開口率を高めることができる。その
ため、高い画質を得るために必要な容量値を確保しつつ、パネル内における光の損失を小
さく抑えて、半導体装置の消費電力を低減させることができる。
りも比誘電率の低い絶縁物を用いた絶縁膜29を窒化物絶縁膜28と共に誘電体膜として
用いることで、容量素子57の誘電体膜の誘電率を、窒化物絶縁膜28の膜厚を大きくす
ることなく所望の値に調整することができる。
を遮る機能を有する遮蔽膜47と、特定の波長範囲の可視光を透過する着色層48とが、
設けられている。遮蔽膜47及び着色層48上には、樹脂膜50が設けられており、樹脂
膜50上には共通電極としての機能を有する導電膜59が設けられている。また、導電膜
59上には配向膜51が設けられている。
材料を含む液晶層53が設けられている。液晶素子60は、導電膜45、導電膜59、及
び液晶層53を有する。
)モードを用いる場合を例示したが、液晶の駆動方法としては、FFS(Fringe
Field Switching)モード、STN(Super Twisted Ne
matic)モード、VA(Vertical Alignment)モード、MVA(
Multi−domain Vertical Alignment)モード、IPS(
In−Plane Switching)モード、OCB(Optically Com
pensated Birefringence)モード、ブルー相モード、TBA(T
ransverse Bend Alignment)モード、VA−IPSモード、E
CB(Electrically Controlled Birefringence
)モード、FLC(Ferroelectric Liquid Crystal)モー
ド、AFLC(AntiFerroelectric Liquid Crystal)
モード、PDLC(Polymer Dispersed Liquid Crysta
l)モード、PNLC(Polymer Network Liquid Crysta
l)モード、ゲストホストモード、ASV(Advanced Super View)
モードなどを適用することも可能である。
ック液晶またはリオトロピック液晶に分類される液晶材料を用いることができる。或いは
、液晶層には、例えば、ネマチック液晶、スメクチック液晶、コレステリック液晶、また
は、ディスコチック液晶に分類される液晶材料を用いることができる。或いは、液晶層に
は、例えば、強誘電性液晶、または反強誘電性液晶に分類される液晶材料を用いることが
できる。或いは、液晶層には、例えば、主鎖型高分子液晶、側鎖型高分子液晶、或いは、
複合型高分子液晶などの高分子液晶、または低分子液晶に分類される液晶材料を用いるこ
とができる。或いは、液晶層には、例えば、高分子分散型液晶(PDLC)に分類される
液晶材料を用いることができる。
の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転
移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、カイラ
ル剤や紫外線硬化樹脂を添加して温度範囲を改善する。ブルー相を示す液晶とカイラル剤
とを含む液晶組成物は、応答速度が1msec以下と短く、光学的等方性であるため配向
処理が不要であり、視野角依存性が小さいため好ましい。
例示しているが、本発明の一態様にかかる液晶表示装置は、異なる色相の光を発する複数
の光源を順次点灯させることで、カラーの画像を表示する構成を有していてもよい。
次いで、本発明の一態様にかかる順序回路の、図1とは異なる構成例について説明する。
順序回路10は、トランジスタ80乃至トランジスタ86を有する。また、順序回路10
には、信号RES、信号LIN、信号RIN、信号CK1、及び信号CK2が入力されて
いる。また、順序回路10には、ハイレベルの電位VDDとローレベルの電位VSSが供
給されている。そして、上記信号の電位に従って、トランジスタ80乃至トランジスタ8
6の導通または非導通がそれぞれ選択されることで、順序回路10が有する出力端子A及
び出力端子Bから、電位VSSまたは電位VDDを含む信号が出力される。
。トランジスタ80が有するソース及びドレインは、一方が出力端子Aに接続されており
、他方が電位VDDの与えられる配線に接続されている。トランジスタ81のゲートは、
出力端子Bに接続されている。トランジスタ81が有するソース及びドレインは、一方が
電位VSSの与えられる配線に接続されており、他方が出力端子Aに接続されている。ト
ランジスタ82のゲートは、信号CK2の入力される配線に接続されている。トランジス
タ82が有するソース及びドレインは、一方が、トランジスタ83のソース及びドレイン
の他方に接続されており、他方が、電位VDDの与えられる配線に接続されている。トラ
ンジスタ83のゲートは、信号CK1の入力される配線に接続されている。トランジスタ
83が有するソース及びドレインは、一方が、出力端子Bに接続されており、他方が、ト
ランジスタ82のソース及びドレインの一方に接続されている。トランジスタ84のゲー
トは、信号RINの入力される配線に接続されている。トランジスタ84が有するソース
及びドレインは、一方が出力端子Bに接続されており、他方が電位VDDの与えられる配
線に接続されている。トランジスタ85のゲートは、信号LINの入力される配線に接続
されている。トランジスタ85が有するソース及びドレインは、一方が電位VSSの与え
られる配線に接続されており、他方が出力端子Bに接続されている。トランジスタ86の
ゲートは、信号RESの入力される配線に接続されている。トランジスタ86が有するソ
ース及びドレインは、一方が出力端子Bに接続されており、他方が電位VDDの与えられ
る配線に接続されている。
OUTに相当し、トランジスタ80が図1(A)のトランジスタ12としての機能を有し
、トランジスタ81が図1(A)のトランジスタ13としての機能を有する。そして、ト
ランジスタ82乃至トランジスタ86が、図1(A)の回路11としての機能を有する。
、トランジスタ84、トランジスタ85、及びトランジスタ86の少なくともいずれか一
つが、電気的に接続され、なおかつ半導体膜を間に挟んで重なり合った、一対のゲート電
極を有するものとする。図7(A)では、トランジスタ80、トランジスタ82、トラン
ジスタ83、トランジスタ84、トランジスタ85、及びトランジスタ86の全てが、上
述した一対のゲート電極を有する場合を例示している。電気的に接続された一対のゲート
電極を上記複数のトランジスタの一つまたは全てに設けることで、素子基板の表面近傍に
プラスの固定電荷が発生しても、固定電荷によって半導体膜の表面近傍にマイナスの電荷
が生じるのを防ぎ、当該トランジスタの閾値電圧がマイナス方向へシフトするのを抑える
ことができる。よって、順序回路10、延いては順序回路10を用いた半導体装置の信頼
性を高めることができる。
定の電位を与える場合とは異なり、一対のゲート電極に同じ電位が与えられるので、チャ
ネル形成領域が増え、上記トランジスタのドレイン電流の増加を実現することができる。
よって、オン電流の低下を抑えつつ上記トランジスタのサイズを小さく抑えることができ
るので、順序回路10、延いては順序回路10を用いた駆動回路の面積を小さく抑えるこ
とができる。
すくなるため、上記トランジスタのS値(サブスレッショルド値)を改善することができ
る。
ジスタを、一例として示す。
路10_1乃至順序回路10_yは、それぞれ、図7(A)に示した順序回路10と同じ
構成を有する。ただし、図8に示す順序回路10_1乃至順序回路10_yでは、信号C
K1及び信号CK2として、信号CLK1乃至信号CLK8のいずれか二つが、それぞれ
用いられている。また、図8に示すシフトレジスタは、バッファBUF_1乃至バッファ
BUF_yで示される複数のバッファBUFを有する。バッファBUF_1乃至バッファ
BUF_yには、順序回路10_1乃至順序回路10_yからの出力信号が、それぞれ入
力される。さらに、図8に示すシフトレジスタは、ダミーとして用いる順序回路10_D
UM及びバッファBUF_DUMを有する。順序回路10_DUMからの出力信号が、バ
ッファBUF_DUMに入力される。
6及び信号CLK7が、それぞれ用いられる。順序回路10_8m+2では、信号CK1
及び信号CK2として、信号CLK3及び信号CLK4が、それぞれ用いられる。順序回
路10_8m+3では、信号CK1及び信号CK2として、信号CLK8及び信号CLK
1が、それぞれ用いられる。順序回路10_8m+4では、信号CK1及び信号CK2と
して、信号CLK5及び信号CLK6が、それぞれ用いられる。順序回路10_8m+5
では、信号CK1及び信号CK2として、信号CLK2及び信号CLK3が、それぞれ用
いられる。順序回路10_8m+6では、信号CK1及び信号CK2として、信号CLK
7及び信号CLK8が、それぞれ用いられる。順序回路10_8m+7では、信号CK1
及び信号CK2として、信号CLK4及び信号CLK5が、それぞれ用いられる。順序回
路10_8mでは、信号CK1及び信号CK2として、信号CLK1及び信号CLK2が
、それぞれ用いられる。ただし、8m乃至8m+7は、順序回路10の総数がyであるこ
とを満たす、任意の自然数とする。
の順序回路10の段数によって異なる。例えば、前段に順序回路10_8m+1が存在す
る場合、順序回路10_DUMでは、信号CK1及び信号CK2として、信号CLK3及
び信号CLK4がそれぞれ用いられる。前段に順序回路10_8m+2が存在する場合、
順序回路10_DUMでは、信号CK1及び信号CK2として、信号CLK8及び信号C
LK1がそれぞれ用いられる。前段に順序回路10_8m+3が存在する場合、順序回路
10_DUMでは、信号CK1及び信号CK2として、信号CLK5及び信号CLK6が
それぞれ用いられる。前段に順序回路10_8m+4が存在する場合、順序回路10_D
UMでは、信号CK1及び信号CK2として、信号CLK2及び信号CLK3がそれぞれ
用いられる。前段に順序回路10_8m+5が存在する場合、順序回路10_DUMでは
、信号CK1及び信号CK2として、信号CLK7及び信号CLK8がそれぞれ用いられ
る。前段に順序回路10_8m+6が存在する場合、順序回路10_DUMでは、信号C
K1及び信号CK2として、信号CLK4及び信号CLK5がそれぞれ用いられる。前段
に順序回路10_8m+7が存在する場合、順序回路10_DUMでは、信号CK1及び
信号CK2として、信号CLK1及び信号CLK2がそれぞれ用いられる。前段に順序回
路10_8mが存在する場合、順序回路10_DUMでは、信号CK1及び信号CK2と
して、信号CLK6及び信号CLK7がそれぞれ用いられる。
)に接続された各配線の位置を、図7(B)に模式的に示す。図8と図7(B)から分か
るように、順序回路10_jでは、信号LINとして、前段の順序回路10_j−1の出
力端子A及び出力端子Bに接続されたバッファBUFが有する、出力端子GOUT5(j
−2)+5からの出力信号が用いられる。ただし、1段目の順序回路10_1では、信号
LINとして、信号SPが用いられる。
子A及び出力端子Bに接続されたバッファBUFが有する、出力端子GOUT5j+2か
らの出力信号が用いられる。ただし、y段目の順序回路10_yでは、順序回路10_D
UMの出力端子A及び出力端子Bに接続されたバッファBUF_DUMが有する、出力端
子OUT2からの出力信号が用いられる。
を、図9(A)に模式的に示す。図9(A)に示すように、バッファBUFには、順序回
路10の出力端子A及び出力端子Bからの出力信号に加えて、信号CK1乃至信号CK5
が入力されている。バッファBUFでは、信号CK1乃至信号CK5として、信号CLK
1乃至信号CLK8のいずれか五つが、それぞれ用いられている。
K1乃至信号CLK5が、それぞれ用いられる。バッファBUF_8m+2では、信号C
K1乃至信号CK5として、信号CLK6乃至信号CLK8と、信号CLK1及び信号C
LK2とが、それぞれ用いられる。バッファBUF_8m+3では、信号CK1乃至信号
CK5として、信号CLK3乃至信号CLK7が、それぞれ用いられる。バッファBUF
_8m+4では、信号CK1乃至信号CK5として、信号CLK8と、信号CLK1乃至
信号CLK4とが、それぞれ用いられる。バッファBUF_8m+5では、信号CK1乃
至信号CK5として、信号CLK5乃至信号CLK8と、信号CLK1とが、それぞれ用
いられる。バッファBUF_8m+6では、信号CK1乃至信号CK5として、信号CL
K2乃至信号CLK6が、それぞれ用いられる。バッファBUF_8m+7では、信号C
K1乃至信号CK5として、信号CLK7及び信号CLK8と、信号CLK1乃至信号C
LK3が、それぞれ用いられる。バッファBUF_8mでは、信号CK1乃至信号CK5
として、信号CLK4乃至信号CLK8が、それぞれ用いられる。
線の位置を、図9(B)に模式的に示す。図9(B)に示すように、バッファBUF_D
UMには、順序回路10の出力端子A及び出力端子Bからの出力信号に加えて、信号CK
1及び信号CK2が入力されている。バッファBUF_DUMでは、信号CK1及び信号
CK2として、信号CLK1乃至信号CLK8のいずれか二つが、それぞれ用いられてい
る。
ッファBUFの段数によって異なる。例えば、前段にバッファBUF_8m+1が存在す
る場合、バッファBUF_DUMでは、信号CK1及び信号CK2として、信号CLK6
及び信号CLK7がそれぞれ用いられる。前段にバッファBUF_8m+2が存在する場
合、バッファBUF_DUMでは、信号CK1及び信号CK2として、信号CLK3及び
信号CLK4がそれぞれ用いられる。前段にバッファBUF_8m+3が存在する場合、
バッファBUF_DUMでは、信号CK1及び信号CK2として、信号CLK8及び信号
CLK1がそれぞれ用いられる。前段にバッファBUF_8m+4が存在する場合、バッ
ファBUF_DUMでは、信号CK1及び信号CK2として、信号CLK5及び信号CL
K6がそれぞれ用いられる。前段にバッファBUF_8m+5が存在する場合、バッファ
BUF_DUMでは、信号CK1及び信号CK2として、信号CLK2及び信号CLK3
がそれぞれ用いられる。前段にバッファBUF_8m+6が存在する場合、バッファBU
F_DUMでは、信号CK1及び信号CK2として、信号CLK7及び信号CLK8がそ
れぞれ用いられる。前段にバッファBUF_8m+7が存在する場合、バッファBUF_
DUMでは、信号CK1及び信号CK2として、信号CLK4及び信号CLK5がそれぞ
れ用いられる。前段にバッファBUF_8mが存在する場合、バッファBUF_DUMで
は、信号CK1及び信号CK2として、信号CLK1及び信号CLK2がそれぞれ用いら
れる。
力端子OUT5を有する。バッファBUF_1乃至バッファBUF_yが有する全ての出
力端子OUT1乃至出力端子OUT5から、出力信号GOUT1乃至出力信号GOUTy
がそれぞれ出力される。バッファBUF_DUMは、出力端子DUMOUT1及び出力端
子DUMOUT2を有する。
ファBUFは、五つのバッファ90を有する。各バッファ90には、順序回路10の出力
端子A及び出力端子Bからの出力信号に加えて、信号CK1乃至信号CK5のいずれか一
つが、それぞれ入力されている。そして、五つのバッファ90の各出力端子が、バッファ
BUFの出力端子OUT1乃至出力端子OUT5のそれぞれに相当する。
有する場合を例示しているが、バッファBUFが有するバッファ90の数は五つ以外の複
数であってもよいし、単数であってもよい。バッファBUFが有するバッファ90の数が
多いほど、シフトレジスタが有する順序回路10の数を小さく抑えることができるので、
当該シフトレジスタを有する駆動回路の面積を縮小し、半導体表示装置の狭額縁化を実現
することができる。
D)に示すバッファBUF_DUMは、二つのバッファ90を有する。各バッファ90に
は、順序回路10_DUMの出力端子A及び出力端子Bからの出力信号に加えて、信号C
K1及び信号CK2のいずれか一つが、それぞれ入力されている。そして、二つのバッフ
ァ90の各出力端子が、バッファBUF_DUMの出力端子OUT1及び出力端子OUT
2のそれぞれに相当する。なお、図8、図9(B)及び図9(D)では、バッファBUF
_DUMが、二つのバッファ90を有する場合を例示しているが、バッファBUF_DU
Mが有するバッファ90の数は二つ以外の複数であってもよいし、単数であってもよい。
ランジスタ91乃至トランジスタ93を有する。トランジスタ91は、ゲートが、電位V
DDの与えられる配線に接続されている。また、トランジスタ91は、ソース及びドレイ
ンの一方が、順序回路10_DUMの出力端子Bに接続されており、ソース及びドレイン
の他方が、トランジスタ92のゲートに接続されている。トランジスタ92は、ソース及
びドレインの一方が、バッファ90の出力端子OUT1乃至出力端子OUT5のいずれか
一つ(図10では出力端子OUTとして示す)に接続されており、ソース及びドレインの
他方が、信号CK1乃至信号CK5のいずれか一つ(図10では信号CKとして示す)が
入力される配線に接続されている。トランジスタ93は、ゲートが、順序回路10_DU
Mの出力端子Aに接続されている。また、トランジスタ93は、ソース及びドレインの一
方が、電位VSSの与えられる配線に接続されており、ソース及びドレインの他方が、出
力端子OUT1乃至出力端子OUT5のいずれか一つ(図10では出力端子OUTとして
示す)に接続されている。
ジスタ92が、電気的に接続され、なおかつ半導体膜を間に挟んで重なり合った、一対の
ゲート電極を有するものとする。電気的に接続された一対のゲート電極をトランジスタ9
2に設けることで、素子基板の表面近傍にプラスの固定電荷が発生しても、固定電荷によ
って半導体膜の表面近傍にマイナスの電荷が生じるのを防ぎ、トランジスタ92の閾値電
圧がマイナス方向へシフトするのを抑えることができる。よって、バッファBUF、延い
てはバッファBUFを用いた半導体装置の信頼性を高めることができる。
定の電位を与える場合とは異なり、一対のゲート電極に同じ電位が与えられるので、チャ
ネル形成領域が増え、トランジスタ92のドレイン電流の増加を実現することができる。
よって、オン電流の低下を抑えつつトランジスタ92のサイズを小さく抑えることができ
るので、バッファBUF、延いてはバッファBUFを用いた駆動回路の面積を小さく抑え
ることができる。特に、バッファBUFの出力側に設けられたトランジスタ92には、ト
ランジスタ91よりも大きな電流供給能力が求められるため、トランジスタ92が上述し
たような一対のゲート電極を有することで、トランジスタ91に同じ構成を適用させた場
合に比べて、バッファBUFまたは駆動回路の面積を小さく抑える効果は大きいと言える
。
すくなるため、トランジスタ92のS値(サブスレッショルド値)を改善することができ
る。
なお、電子供与体(ドナー)となる水分または水素などの不純物が低減され、なおかつ酸
素欠損が低減されることにより高純度化された酸化物半導体(purified Oxi
de Semiconductor)は、キャリア発生源が少ないため、i型(真性半導
体)又はi型に限りなく近くすることができる。そのため、高純度化された酸化物半導体
膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い
。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電
圧がプラスとなる電気的特性(ノーマリーオフ特性ともいう。)になりやすい。
フ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が1×1
06μmでチャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電圧
(ドレイン電圧)が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナ
ライザの測定限界以下、すなわち1×10−13A以下という特性を得ることができる。
この場合、トランジスタのチャネル幅で規格化したオフ電流は、100zA/μm以下で
あることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または
容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定
を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル
形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ
電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が3Vの
場合に、数十yA/μmという、さらに小さいオフ電流が得られることが分かった。従っ
て、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電
流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
インジウム(In)あるいは亜鉛(Zn)を含むことが好ましい。また、該酸化物半導体
を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、そ
れらに加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてス
ズ(Sn)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を
有することが好ましい。また、スタビライザーとしてアルミニウム(Al)を有すること
が好ましい。また、スタビライザーとしてジルコニウム(Zr)を含むことが好ましい。
化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法
により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れると
いった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり
、上記In−Ga−Zn系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタ
を作製することが可能である。また、基板の大型化にも対応が可能である。
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種または複数種を含んでいてもよい。
n−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、S
n−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、In−Ga−Zn系酸化
物(IGZOとも表記する)、In−Al−Zn系酸化物、In−Sn−Zn系酸化物、
Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、I
n−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Pr−Zn系酸化物、In
−Nd−Zn系酸化物、In−Ce−Zn系酸化物、In−Sm−Zn系酸化物、In−
Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−D
y−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm
−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、In−Sn−
Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化
物、In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−
Al−Zn系酸化物を用いることができる。
味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素
を含んでいてもよい。In−Ga−Zn系酸化物は、無電界時の抵抗が十分に高くオフ電
流を十分に小さくすることが可能であり、また、移動度も高い。
ら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、CAAC−OS膜などをいう。
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。
ともいう。)を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。
晶部は、一辺が100nm未満の立方体内に収まる大きさである。従って、CAAC−O
S膜に含まれる結晶部は、一辺が10nm未満、5nm未満または3nm未満の立方体内
に収まる大きさの場合も含まれる。CAAC−OS膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。CAAC−OS膜を透過型電子顕微鏡(TEM:T
ransmission Electron Microscope)によって観察する
と、結晶部同士の明確な境界、即ち結晶粒界(グレインバウンダリーともいう。)を確認
することができない。そのため、CAAC−OS膜は、結晶粒界に起因する電子移動度の
低下が起こりにくいといえる。
)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸
を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
れている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「垂直」と
は、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従って、
85°以上95°以下の場合も含まれる。
M観察)すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
いることがわかる。
置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS膜
のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが
現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属される
ことから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
ane法による解析では、2θが56°近傍にピークが現れる場合がある。このピークは
、InGaZnO4の結晶の(110)面に帰属される。InGaZnO4の単結晶酸化
物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)と
して試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に
帰属されるピークが6本観察される。これに対し、CAAC−OS膜の場合は、2θを5
6°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面TEM観察で確認された層状に配
列した金属原子の各層は、結晶のab面に平行な面である。
った際に形成される。上述したように、結晶のc軸は、CAAC−OS膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC−OS膜の形
状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
の結晶部が、CAAC−OS膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、CAA
C−OS膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れ
る場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性
を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍に
ピークを示し、2θが36°近傍にピークを示さないことが好ましい。
動が小さい。よって、当該トランジスタは、信頼性が高い。
AC−OS膜のうち、二種以上を有する積層膜であってもよい。
る。例えば、処理室内に存在する不純物濃度(水素、水、二酸化炭素、及び窒素など)を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−80℃以下、好ましくは−100℃以下である成膜ガスを用いる。
レーションが起こる。具体的には、基板加熱温度を100℃以上740℃以下、好ましく
は200℃以上500℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーシ
ョンが起こり、スパッタリング粒子の平らな面が基板に付着する。
を軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100体
積%とする。
、1000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn−Ga
−Zn系酸化物ターゲットとする。なお、X、Y及びZは任意の正数である。ここで、所
定のmol数比は、例えば、InOX粉末、GaOY粉末及びZnOZ粉末が、2:1:
3、2:2:1、8:4:3、3:1:1、1:1:1、4:2:3または3:1:2で
ある。なお、粉末の種類、及びその混合するmol数比は、作製するターゲットによって
適宜変更すればよい。
リ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に
、アルカリ金属のうちNaは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該
絶縁膜中に拡散してNa+となる。また、Naは、酸化物半導体膜内において、酸化物半
導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果
、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低
下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。
具体的に、二次イオン質量分析法によるNa濃度の測定値は、5×1016/cm3以下
、好ましくは1×1016/cm3以下、更に好ましくは1×1015/cm3以下とす
るとよい。同様に、Li濃度の測定値は、5×1015/cm3以下、好ましくは1×1
015/cm3以下とするとよい。同様に、K濃度の測定値は、5×1015/cm3以
下、好ましくは1×1015/cm3以下とするとよい。
インジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損
を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、
アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起
こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ま
しい。具体的に、二次イオン質量分析法によるC濃度の測定値、またはSi濃度の測定値
は、1×1018/cm3以下とするとよい。上記構成により、トランジスタの電気的特
性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。
ドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸
化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によ
りn型化される。
膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。
よって、n型化された領域が形成されることで、トランジスタの移動度及びオン電流を高
めることができ、それにより、トランジスタを用いた半導体装置の高速動作を実現するこ
とができる。
レイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びド
レイン電極を形成した後に行われる加熱処理によっても起こりうる。
に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Al、C
r、Cu、Ta、Ti、Mo、Wなどが挙げられる。
複数の金属酸化物膜で構成されていても良い。例えば、第1乃至第3の金属酸化物膜が順
に積層されている半導体膜の場合、第1の金属酸化物膜及び第3の金属酸化物膜は、第2
の金属酸化物膜を構成する金属元素の少なくとも1つを、その構成要素に含み、伝導帯下
端のエネルギーが第2の金属酸化物膜よりも0.05eV以上、0.07eV以上、0.
1eV以上または0.15eV以上、かつ2eV以下、1eV以下、0.5eV以下また
は0.4eV以下、真空準位に近い酸化物膜である。さらに、第2の金属酸化物膜は、少
なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい第2の金
属酸化物膜にチャネル領域が形成される。即ち、第2の金属酸化物膜とゲート絶縁膜との
間に第3の金属酸化物膜が設けられていることによって、ゲート絶縁膜と離隔している第
2の金属酸化物膜に、チャネル領域を形成することができる。
をその構成要素に含むため、第2の金属酸化物膜と第3の金属酸化物膜の界面では、界面
散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、
トランジスタの電界効果移動度が高くなる。
近傍の領域にもチャネル領域が形成されるために、トランジスタの閾値電圧が変動してし
まう。しかし、第1の金属酸化物膜は、第2の金属酸化物膜を構成する金属元素の少なく
とも1つをその構成要素に含むため、第2の金属酸化物膜と第1の金属酸化物膜の界面に
は、界面準位が形成されにくい。よって、上記構成により、トランジスタの閾値電圧等の
電気的特性のばらつきを、低減することができる。
阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させること
が望ましい。積層された金属酸化物膜の膜間に不純物が存在していると、金属酸化物膜間
における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラ
ップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を
低減させることで、主成分である一の金属を少なくとも共に有する複数の金属酸化物膜を
、単に積層させるよりも、連続接合(ここでは特に伝導帯下端のエネルギーが各膜の間で
連続的に変化するU字型の井戸構造を有している状態)が形成されやすくなる。
(スパッタリング装置)を用いて各膜を大気に触れさせることなく連続して積層すること
が必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純
物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを
用いて高真空排気(5×10−7Pa乃至1×10−4Pa程度まで)することが好まし
い。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー
内に気体が逆流しないようにしておくことが好ましい。
ず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガ
スやアルゴンガスの露点を、−40℃以下、好ましくは−80℃以下、より好ましくは−
100℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取
り込まれることを可能な限り防ぐことができる。具体的に、第2の金属酸化物膜がIn−
M−Zn酸化物(Mは、Ga、Y、Zr、La、Ce、またはNd)の場合、第2の金属
酸化物膜を成膜するために用いるターゲットにおいて、金属元素の原子数比をIn:M:
Zn=x1:y1:z1とすると、x1/y1は、1/3以上6以下、さらには1以上6
以下であって、z1/y1は、1/3以上6以下、さらには1以上6以下であることが好
ましい。なお、z1/y1を1以上6以下とすることで、第2の金属酸化物膜としてCA
AC−OS膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては
、In:M:Zn=1:1:1、In:M:Zn=1:1:1.2、In:M:Zn=3
:1:2等がある。
a、Y、Zr、La、Ce、またはNd)の場合、第1の金属酸化物膜、第3の金属酸化
物膜を成膜するために用いるターゲットにおいて、金属元素の原子数比をIn:M:Zn
=x2:y2:z2とすると、x2/y2<x1/y1であって、z2/y2は、1/3
以上6以下、さらには1以上6以下であることが好ましい。なお、z2/y2を1以上6
以下とすることで、第1の金属酸化物膜、第3の金属酸化物膜としてCAAC−OS膜が
形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、In:M:Z
n=1:3:2、In:M:Zn=1:3:4、In:M:Zn=1:3:6、In:M
:Zn=1:3:8等がある。
、好ましくは3nm以上50nm以下とする。また、第2の金属酸化物膜の厚さは、3n
m以上200nm以下、好ましくは3nm以上100nm以下であり、さらに好ましくは
3nm以上50nm以下である。
たは結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される第2の金属酸化
物膜が結晶質であることにより、トランジスタに安定した電気的特性を付与することがで
きるため、第2の金属酸化物膜は結晶質であることが好ましい。
つソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャ
ネル形成領域において、電流が主として流れる領域をいう。
成したIn−Ga−Zn系酸化物膜を用いる場合、第1の金属酸化物膜及び第3の金属酸
化物膜の成膜には、In−Ga−Zn系酸化物(In:Ga:Zn=1:3:2[原子数
比])であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてア
ルゴンガスを30sccm、酸素ガスを15sccm用い、圧力0.4Paとし、基板温
度を200℃とし、DC電力0.5kWとすればよい。
は、In−Ga−Zn系酸化物(In:Ga:Zn=1:1:1[原子数比])であり、
多結晶のIn−Ga−Zn系酸化物を含むターゲットを用いることが好ましい。成膜条件
は、例えば、成膜ガスとしてアルゴンガスを30sccm、酸素ガスを15sccm用い
、圧力を0.4Paとし、基板の温度300℃とし、DC電力0.5kWとすることがで
きる。
体膜の端部が丸みを帯びる構造を有していても良い。
いても、ソース電極及びドレイン電極に接する領域が、n型化されていても良い。上記構
成により、トランジスタの移動度及びオン電流を高め、トランジスタを用いた半導体装置
の高速動作を実現することができる。さらに、複数の積層された金属酸化物膜を有する半
導体膜をトランジスタに用いる場合、n型化される領域は、チャネル領域となる第2の金
属酸化物膜にまで達していることが、トランジスタの移動度及びオン電流を高め、半導体
装置のさらなる高速動作を実現する上で、より好ましい。
次いで、液晶表示装置を例に挙げて、本発明の一態様にかかる半導体表示装置の作製方法
の一例について、図11乃至図14を用いて説明する。なお、図11乃至図14では、図
5に示す、画素55が有するトランジスタ56と、図2に示す、駆動回路が有するトラン
ジスタ20とを有する、素子基板の作製方法について説明する。
等により形状を加工(パターニング)することで、導電膜21及び導電膜40を形成する
。
、例えば、ガラス基板、石英基板、セラミック基板、サファイア基板等が用いられる。
ル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタル及びタン
グステンを一種以上含む導電性材料でなる膜を1層または2層以上積層させて用いるとよ
い。例えば、導電膜21及び導電膜40として、窒化タングステン膜上に銅膜を積層した
導電膜や、単層のタングステン膜を用いることができる。本実施の形態では、導電膜21
及び導電膜40としては、膜厚200nmのタングステン膜を用いるものとする。
2を形成した後、絶縁膜22上に酸化物半導体膜23、酸化物半導体膜41、及び酸化物
半導体膜42aを形成する。なお、酸化物半導体膜23は導電膜21と重なる位置に形成
され、酸化物半導体膜41は導電膜40と重なる位置に形成される。
窒化酸化珪素、窒化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジ
ルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを一種以上
含む絶縁膜を、単層で、または積層させて用いればよい。
多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を
指す。
膜とした多層膜とすればよい。2層目の酸化珪素膜は酸化窒化珪素膜にすることができる
。また、1層目の窒化珪素膜を窒化酸化珪素膜とすることができる。本実施の形態では、
膜厚400nmの窒化珪素膜と、膜厚50nmの酸化窒化珪素膜とを順に積層させて、絶
縁膜22として用いる。
ン共鳴(ESR:Electron Spin Resonance)にてg値が2.0
01の信号に由来するスピンのスピン密度が3×1017spins/cm3以下、好ま
しくは5×1016spins/cm3以下である酸化珪素膜を用いる。酸化珪素膜は、
過剰に酸素を有する酸化珪素膜を用いると好ましい。窒化珪素膜は水素及びアンモニアの
放出量が少ない窒化珪素膜を用いる。水素、アンモニアの放出量は、TDS(Therm
al Desorption Spectroscopy:昇温脱離ガス分光法)分析に
て測定すればよい。
導体膜を用いることができる。酸化物半導体膜23、酸化物半導体膜41として用いる酸
化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の
一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタ2
0及びトランジスタ56の閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化
物半導体膜の形成後において、脱水化処理(脱水素化処理)を行い酸化物半導体膜から、
水素、又は水分を除去して不純物が極力含まれないようにすることが好ましい。
構成されるターゲットを用いて形成された、膜厚35nmのIn−Ga−Zn系酸化物半
導体膜を、酸化物半導体膜23、酸化物半導体膜41、及び酸化物半導体膜42aとして
用いる。
以上100nm以下、更に好ましくは1nm以上50nm以下、更に好ましくは1nm以
上30nm以下、更に好ましくは3nm以上20nm以下とすることが好ましい。
素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理(脱水素化処理
)によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うこ
とが好ましい。
除去され、加酸素化処理により酸素欠損を補填することによって、i型(真性)化または
i型に限りなく近く実質的にi型(真性)である酸化物半導体膜とすることができる。
膜22上に導電膜を形成した後、当該導電膜の形状をエッチング等により加工することに
より、酸化物半導体膜23に接する導電膜24及び導電膜25と、酸化物半導体膜41に
接する導電膜43及び導電膜44とを形成する(図12(A)参照)。導電膜24及び導
電膜25と、導電膜43及び導電膜44とは、導電膜21及び導電膜40と同じ導電性材
料を用いることができる。
と、膜厚200nmのチタン膜とを順に積層させて、導電膜24及び導電膜25と、導電
膜43及び導電膜44として用いる。
絶縁膜26及び絶縁膜27を順に積層するように形成する場合を例示する。
ましい。絶縁膜26を形成した後、大気開放せず、原料ガスの流量、圧力、高周波電力及
び基板温度の一以上を調整して、絶縁膜27を連続的に形成することで、絶縁膜26、及
び絶縁膜27における界面の不純物濃度を低減することができると共に、絶縁膜27に含
まれる酸素を酸化物半導体膜23及び酸化物半導体膜41に移動させることが可能であり
、酸化物半導体膜23及び酸化物半導体膜41の酸素欠損量を低減することができる。
以下、さらに好ましくは200℃以上370℃以下に保持し、処理室に原料ガスを導入し
て処理室内における圧力を30Pa以上250Pa以下、さらに好ましくは40Pa以上
200Pa以下とし、処理室内に設けられる電極に高周波電力を供給する条件により、絶
縁膜26として酸化珪素膜または酸化窒化珪素膜を形成する。
が好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラ
ン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化
窒素等がある。
ができる。また、絶縁膜26を設けることで、後に形成する絶縁膜27の形成工程におい
て、酸化物半導体膜23、酸化物半導体膜41、及び酸化物半導体膜42aへのダメージ
低減が可能である。
縁膜26における水素の含有量を低減することが可能であると共に、絶縁膜26に含まれ
るダングリングボンドを低減することができる。絶縁膜27から移動する酸素は、絶縁膜
26に含まれるダングリングボンドによって捕獲される場合があるため、絶縁膜27に含
まれる酸素を効率よく酸化物半導体膜23及び酸化物半導体膜41へ移動させ、酸化物半
導体膜23及び酸化物半導体膜41に含まれる酸素欠損を補填することが可能である。こ
の結果、酸化物半導体膜23及び酸化物半導体膜41に混入する水素量を低減できると共
に酸化物半導体膜23及び酸化物半導体膜41に含まれる酸素欠損を低減させることが可
能であるため、トランジスタ20及びトランジスタ56の閾値電圧のマイナスシフトを抑
制することができると共に、トランジスタ20及びトランジスタ56のオフ電流を低減す
ることが可能であり、トランジスタの電気的特性を向上させることができる。
cmの一酸化二窒素を原料ガスとし、処理室の圧力を200Pa、基板温度を350℃と
し、27.12MHzの高周波電源を用いて100Wの高周波電力を平行平板電極に供給
したプラズマCVD法により、厚さ50nmの酸化窒化珪素膜を形成する。なお、プラズ
マCVD装置は電極面積が6000cm2である平行平板型のプラズマCVD装置であり
、供給した電力を単位面積あたりの電力(電力密度)に換算すると1.6×10−2W/
cm2である。当該条件により、酸素を透過する酸化窒化珪素膜を形成することができる
。
℃以上260℃以下、さらに好ましくは180℃以上230℃以下に保持し、処理室に原
料ガスを導入して処理室内における圧力を100Pa以上250Pa以下、さらに好まし
くは100Pa以上200Pa以下とし、処理室内に設けられる電極に0.17W/cm
2以上0.5W/cm2以下、さらに好ましくは0.25W/cm2以上0.35W/c
m2以下の高周波電力を供給する条件により、酸化珪素膜または酸化窒化珪素膜を形成す
る。
供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原
料ガスの酸化が進むため、絶縁膜27中における酸素含有量が化学量論的組成よりも多く
なる。しかしながら、基板温度が、上記温度であると、シリコンと酸素の結合力が弱いた
め、加熱により酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よりも多
くの酸素を含み、加熱により酸素の一部が脱離する酸化物絶縁膜を形成することができる
。また、酸化物半導体膜23、酸化物半導体膜41、及び酸化物半導体膜42a上に絶縁
膜26が設けられているため、絶縁膜27の形成工程において、絶縁膜26が酸化物半導
体膜23、酸化物半導体膜41、及び酸化物半導体膜42aの保護をする機能を有する。
この結果、酸化物半導体膜23、酸化物半導体膜41、及び酸化物半導体膜42aへのダ
メージを低減しつつ、パワー密度の高い高周波電力を用いて絶縁膜27を形成することが
できる。
応室の圧力を200Pa、基板温度を220℃とし、27.12MHzの高周波電源を用
いて1500Wの高周波電力を平行平板電極に供給したプラズマCVD法により、厚さ4
00nmの酸化窒化珪素膜を形成する。なお、プラズマCVD装置は電極面積が6000
cm2である平行平板型のプラズマCVD装置であり、供給した電力を単位面積あたりの
電力(電力密度)に換算すると2.5×10−1W/cm2である。
27に含まれる酸素を酸化物半導体膜23及び酸化物半導体膜41に移動させ、酸化物半
導体膜23及び酸化物半導体膜41の酸素欠損を補填することが好ましい。なお、該加熱
処理は、酸化物半導体膜23及び酸化物半導体膜41の脱水素化または脱水化を行う加熱
処理として行えばよい。具体的に、本実施の形態では、窒素及び酸素雰囲気下において、
350℃、1時間の加熱処理を行う。
ることで、開口部58を形成する。開口部58において、酸化物半導体膜42aは、一部
または全てが露出する。
び絶縁膜29を順に積層するように形成する。窒化物絶縁膜28は、開口部58において
酸化物半導体膜42aと接する。
化酸化珪素、窒化アルミニウム、窒化酸化アルミニウムなどを用いることができる。上述
した材料を用いた窒化物絶縁膜28は、酸化珪素や酸化アルミニウムなどの酸化物絶縁膜
に比べて、外部からの不純物、例えば、水、アルカリ金属、アルカリ土類金属等が、酸化
物半導体膜23及び酸化物半導体膜41に拡散するのを防ぐことができる。また、開口部
58において酸化物半導体膜42aに接するように窒化物絶縁膜28を形成することで、
酸化物半導体膜42aの導電性を高めることができる。導電性が高められた酸化物半導体
膜42aを、図13(B)では金属酸化物膜42として示す。
0sccmの窒素と、流量100sccmのアンモニアとを原料ガスとし、処理室の圧力
を100Pa、基板温度を350℃とし、27.12MHzの高周波電源を用いて100
0W(電力密度としては1.6×10−1W/cm2)の高周波電力を平行平板電極に供
給したプラズマCVD法により、厚さ100nmの窒化シリコン膜を形成する。
ることが望ましい。具体的に、絶縁膜29として、例えば、酸化珪素膜、酸化窒化珪素膜
、酸化アルミニウムなどを用いることができる。
を用いることができる。有機シランガスとしては、珪酸エチル(TEOS:化学式Si(
OC2H5)4)、テトラメチルシラン(TMS:化学式Si(CH3)4)、テトラメ
チルシクロテトラシロキサン(TMCTS)、オクタメチルシクロテトラシロキサン(O
MCTS)、ヘキサメチルジシラザン(HMDS)、トリエトキシシラン(SiH(OC
2H5)3)、トリスジメチルアミノシラン(SiH(N(CH3)2)3)などを用い
ることができる。
200nmの酸化珪素膜を用いる。
ングすることで、開口部62を形成する。開口部62において、導電膜44の少なくとも
一部が露出する。
により当該透明導電膜の形状を加工することで、導電膜30及び導電膜45を形成する。
導電膜30は、酸化物半導体膜23を間に挟んで導電膜21と重なる位置に設けられる。
また、導電膜45は、開口部62において導電膜44に接続されている。
ングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸
化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫
酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛、酸化珪素を添
加したインジウム錫酸化物等を含む導電膜を用いることができる。
導電膜を用いて、導電膜21及び導電膜45を形成する。
、窒素雰囲気下において、250℃、1時間で行えばよい。
することができる。
ができ、その表面には、ラビングなどの、液晶分子を一定方向に配列させるための配向処
理が施されている。ラビングは、配向膜52に接するように、ナイロンなどの布を巻いた
ローラーを回転させて、上記配向膜52の表面を一定方向に擦ることで、行うことができ
る。なお、酸化珪素などの無機材料を用い、配向処理を施すことなく、蒸着法で配向特性
を有する配向膜52を直接形成することも可能である。
53を封入すれば、液晶表示装置のパネルを形成することができる。液晶層53を形成す
るために行われる液晶の注入は、ディスペンサ式(滴下式)を用いても良いし、ディップ
式(汲み上げ式)を用いていても良い。
次いで、液晶表示装置を例に挙げて、本発明の一態様にかかる半導体表示装置の外観につ
いて、図15を用いて説明する。図15は、基板4001と基板4006とを封止材40
05によって接着させた液晶表示装置の上面図である。また、図16は、図15の破線C
1−C2における断面図に相当する。
、封止材4005が設けられている。また、画素部4002、駆動回路4004の上に基
板4006が設けられている。よって、画素部4002と、駆動回路4004とは、基板
4001と封止材4005と基板4006とによって封止されている。
動回路4003が実装されている。
を複数有している。図16では、画素部4002に含まれるトランジスタ4010を例示
している。トランジスタ4010上には、窒化物絶縁膜を含む各種絶縁膜で構成される絶
縁膜4020が設けられており、トランジスタ4010は、絶縁膜4020に設けられた
開口部において、絶縁膜4020上の画素電極4021に接続されている。
電極4060が設けられている。そして、基板4001と基板4006の間には、画素電
極4021と共通電極4060の間に挟まれるように、液晶層4028が設けられている
。液晶素子4023は、画素電極4021、共通電極4060、及び液晶層4028を有
する。
に従って、液晶層4028に含まれる液晶分子の配向が変化し、透過率が変化する。よっ
て、液晶素子4023は、画素電極4021に与えられる画像信号の電位によって、その
透過率が制御されることで、階調を表示することができる。
いて除去されている。そして、絶縁膜4020の除去されている領域において、導電膜4
050が形成されている。導電膜4050と、トランジスタ4010のソースまたはドレ
インとして機能する導電膜とは、一の導電膜をエッチングすることで形成することができ
る。
散された樹脂膜4062が設けられている。導電膜4050は、共通電極4060と、導
電性粒子4061を介して電気的に接続されている。すなわち、共通電極4060と導電
膜4050とは、パネルの端部において、導電性粒子4061を介して電気的に接続され
ていることなる。樹脂膜4062には、熱硬化性樹脂、または紫外線硬化樹脂を用いるこ
とができる。また、導電性粒子4061には、例えば球状の有機樹脂をAuやNi、Co
等の薄膜状の金属で被覆した粒子を用いることができる。
060上に設ける場合、共通電極4060と、導電性粒子4061と、導電膜4050と
を電気的に接続するために、共通電極4060と重なる部分において配向膜を一部除去し
、導電膜4050と重なる部分において配向膜を一部除去すれば良い。
画像を表示しても良いし、異なる色相の光を発する複数の光源を順次点灯させることで、
カラーの画像を表示しても良い。
は、引き回し配線4030及び4031を介して、駆動回路4004または画素部400
2に与えられる。
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置(代表的にはDVD:Digital Versatile Disc
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジ
タルスチルカメラなどのカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ
)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレ
イヤー等)、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ
払い機(ATM)、自動販売機などが挙げられる。これら電子機器の具体例を図18に示
す。
表示部5004、マイクロホン5005、スピーカー5006、操作キー5007、スタ
イラス5008等を有する。表示部5003または表示部5004や、その他の集積回路
に、本発明の一態様に係る半導体装置を用いることができる。なお、図18(A)に示し
た携帯型ゲーム機は、2つの表示部5003と表示部5004とを有しているが、携帯型
ゲーム機が有する表示部の数は、これに限定されない。
5603、第2表示部5604、接続部5605、操作キー5606等を有する。第1表
示部5603は第1筐体5601に設けられており、第2表示部5604は第2筐体56
02に設けられている。そして、第1筐体5601と第2筐体5602とは、接続部56
05により接続されており、第1筐体5601と第2筐体5602の間の角度は、接続部
5605により変更が可能となっている。第1表示部5603における映像を、接続部5
605における第1筐体5601と第2筐体5602の間の角度に従って、切り替える構
成としても良い。第1表示部5603または第2表示部5604や、その他の集積回路に
、本発明の一態様に係る半導体装置を用いることができる。
、キーボード5403、ポインティングデバイス5404等を有する。表示部5402や
、その他の集積回路に、本発明の一態様に係る半導体装置を用いることができる。
ンド5204等を有する。表示部5202や、その他の集積回路に、本発明の一態様に係
る半導体装置を用いることができる。
03、操作キー5804、レンズ5805、接続部5806等を有する。操作キー580
4及びレンズ5805は第1筐体5801に設けられており、表示部5803は第2筐体
5802に設けられている。そして、第1筐体5801と第2筐体5802とは、接続部
5806により接続されており、第1筐体5801と第2筐体5802の間の角度は、接
続部5806により変更が可能となっている。表示部5803における映像の切り替えを
、接続部5806における第1筐体5801と第2筐体5802の間の角度に従って行う
構成としても良い。表示部5803や、その他の集積回路に、本発明の一態様に係る半導
体装置を用いることできる。
ピーカー5904、カメラ5903、外部接続部5906、操作用のボタン5905が設
けられている。表示部5902や、その他の集積回路に、本発明の一態様に係る半導体装
置を用いることできる。また、本発明の一態様に係る半導体装置を、可撓性を有する基板
に形成した場合、図18(F)に示すような曲面を有する表示部5902に当該半導体装
置を適用することが可能である。
結果について説明する。
本実施例では、本発明の一態様である試料1、2と、比較用の試料3をそれぞれ作製した
。より具体的には、本発明の一態様である試料1として、図2に示す構成に相当するトラ
ンジスタを作製した。また本発明の一態様である試料2として、図19に示す構成に相当
するトランジスタを作製した。また比較用の試料3としては、図2に示す構成のうち、導
電膜30を有さない構成に相当するトランジスタを作製した。
まず、基板としてガラス基板を用い、基板上にゲート電極を形成した。
トリソグラフィ工程により該タングステン膜上にマスクを形成し、該マスクを用いて該タ
ングステン膜の一部をエッチングして形成した。
積層して形成した。
3層積層構造とした。
、及び流量100sccmのアンモニアガスを原料ガスとしてプラズマCVD装置の処理
室に供給し、処理室内の圧力を100Paに制御し、27.12MHzの高周波電源を用
いて2000Wの電力を供給して、厚さが50nmとなるように形成した。第2の窒化珪
素膜としては、流量200sccmのシラン、流量2000sccmの窒素、及び流量2
000sccmのアンモニアガスを原料ガスとしてプラズマCVD装置の処理室に供給し
、処理室内の圧力を100Paに制御し、27.12MHzの高周波電源を用いて200
0Wの電力を供給して、厚さが300nmとなるように形成した。第3の窒化珪素膜とし
ては、流量200sccmのシラン、及び流量5000sccmの窒素を原料ガスとして
プラズマCVD装置の処理室に供給し、処理室内の圧力を100Paに制御し、27.1
2MHzの高周波電源を用いて2000Wの電力を供給して、厚さが50nmとなるよう
に形成した。なお、第1の窒化珪素膜、第2の窒化珪素膜、及び第3の窒化珪素膜形成時
の基板温度は350℃とした。
窒素を原料ガスとしてプラズマCVD装置の処理室に供給し、処理室内の圧力を40Pa
に制御し、27.12MHzの高周波電源を用いて100Wの電力を供給して、酸化窒化
珪素膜を形成した。なお、酸化窒化珪素膜形成時の基板温度は350℃とした。
成した。
比)のターゲットとし、流量100sccmの酸素をスパッタリングガスとしてスパッタ
リング装置の処理室内に供給し、処理室内の圧力を0.6Paに制御し、5kWの直流電
力を供給して形成した。なお、酸化物半導体膜を形成する際の基板温度を170℃とした
。
50nmのタングステン膜上に厚さ400nmのアルミニウム膜を形成し、該アルミニウ
ム膜上に厚さ200nmのチタン膜を形成した。次に、フォトリソグラフィ工程により該
導電膜上にマスクを形成し、該マスクを用いて該導電膜の一部をエッチングし、ソース電
極及びドレイン電極を形成した。
部電極に27.12MHzの高周波電源を用いて150Wの高周波電力を供給して、一酸
化二窒素雰囲気で発生させた酸素プラズマに酸化物半導体膜を曝した。
は、保護膜として第1の酸化物絶縁膜、第2の酸化物絶縁膜、および窒化物絶縁膜の3層
構造とした。
窒素を原料ガスとし、処理室の圧力を200Pa、基板温度を350℃とし、100Wの
高周波電力を平行平板電極に供給したプラズマCVD法により形成した。
二窒素を原料ガスとし、処理室の圧力を200Pa、基板温度を220℃とし、1500
Wの高周波電力を平行平板電極に供給したプラズマCVD法により形成した。当該条件に
より、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱
離する酸化窒化珪素膜を形成することができる。
素等を脱離させると共に、第2の酸化物絶縁膜に含まれる酸素の一部を酸化物半導体膜へ
供給した。本実施例では、窒素及び酸素雰囲気で、350℃、1時間の加熱処理を行った
。
膜は、流量50sccmのシラン、流量5000sccmの窒素、及び流量100scc
mのアンモニアガスを原料ガスとし、処理室の圧力を100Pa、基板温度を350℃と
し、1000Wの高周波電力を平行平板電極に供給したプラズマCVD法により形成した
。
ゲート絶縁膜及び保護膜の一部に、ゲート電極に達する開口部を形成した。当該開口部は
、フォトリソグラフィ工程により保護膜上にマスクを形成し、該マスクを用いてゲート絶
縁膜及び保護膜の一部をエッチングすることにより形成した。
一部に設けられた開口部を介して、酸化物半導体膜の下層に位置するゲート電極と電気的
に接続する構成とした。なお、以下、保護膜上のゲート電極をバックゲート電極と呼ぶ。
珪素を含む酸化インジウム−酸化スズ化合物(ITO−SiO2)の導電膜を形成した。
なお該導電膜に用いたターゲットの組成は、In2O3:SnO2:SiO2=85:1
0:5[重量%]とした。この後、窒素雰囲気で、250℃、1時間の加熱処理を行った
。
試料2は試料1と比較し、保護膜及びバックゲート電極の構造が異なる。より具体的には
、トランジスタのチャネル幅方向において、第1の酸化物絶縁膜及び第2の酸化物絶縁膜
の側面をバックゲート電極が覆うような構成とした。
物絶縁膜を成膜し、加熱処理を行ったのちに、フォトリソグラフィ工程により第2の酸化
物絶縁膜上にマスクを形成した。続いて該マスクを用いて第1の酸化物絶縁膜、第2の酸
化物絶縁膜の一部をエッチングした。それ以外の工程は、上述した試料1と同様であるた
め、試料1の記載を援用できる。
比較のための試料3は、試料1と比較し、バックゲート電極を有さない点で相違する構成
とした。
略することにより作製した。それ以外の工程は、上述した試料1と同様であるため、試料
1の記載を援用できる。
mである、3種類のトランジスタがそれぞれ含まれていた。そして、試料1乃至試料3に
含まれる全てのトランジスタは、チャネル幅(W)が50μmであった。
次に、試料1乃至試料3のトランジスタの初期特性として、Vg−Id特性を測定した。
本実施例では、基板温度を25℃とし、ソース−ドレイン間の電位差(以下、ドレイン電
圧、Vdともいう)を1V、10Vとし、ソース−バックゲート電極間の電位差(以下、
ゲート電圧、Vgともいう)を−15V乃至15Vまで変化させたときのソース−ドレイ
ン間に流れる電流(以下、ドレイン電流、Idともいう)の変化特性、すなわちVg−I
d特性を測定した。
した状態でゲート電圧を加えるような駆動方法を用いた。Dual Gate駆動では、
常にゲート電極とバックゲート電極のゲート電圧が等しくなる。
チャネル長(L)が2μm、3μm、6μmであるトランジスタについての結果である。
また同様に、図27には試料1のVg−Id特性を、図28には試料2のVg−Id特性
をそれぞれ示している。
軸はドレイン電流Idを、第2の縦軸は、電界効果移動度をそれぞれ示す。ここで、電界
効果移動度は、飽和領域での値を示すために、Vd=10Vで算出した電界効果移動度を
示している。
はほとんど変化しないことが分かった。また、チャネル長(L)が小さいほど、ドレイン
電圧Vdが大きいほどしきい値電圧がマイナス方向にシフトする結果が示された。
、上記試料3に比べて電界効果移動度が向上していることが確認できた。さらに、チャネ
ル長(L)が小さいほど、電界効果移動度が向上することが分かった。また、もっともチ
ャネル長(L)の小さい条件(L=2μm)であっても、ドレイン電圧Vdに対するしき
い値電圧の変化は試料3に比べて極めて小さいものであることが分かった。
、上記試料3に比べて電界効果移動度が向上していることが確認できた。さらに、チャネ
ル長(L)が小さいほど、電界効果移動度が向上することが分かった。また、もっともチ
ャネル長(L)の小さい条件(L=2μm)であっても、ドレイン電圧Vdに対するしき
い値電圧の変化は試料3に比べて極めて小さいものであることが分かった。
れる酸化物半導体に対してより効果的に電界を加えることが可能となり、その結果チャネ
ル長(L)が小さい状態であってもドレイン電圧Vdに対するしきい値電圧の変化を小さ
くすることができていることがわかる。また同様の理由により、試料1及び試料2ではD
ual Gate駆動によりドレイン電圧Vdの影響を受けにくくなり、飽和領域におけ
る飽和性も向上させることができる。
)が小さいほど電界効果移動度が向上すること、さらには、チャネル長(L)が小さい場
合であっても、しきい値電圧を良好な値とすることができることが確認できた。このよう
なトランジスタを用いることにより、半導体表示装置の狭額縁化を実現することができる
。
10_DUM 順序回路
10_j 順序回路
10_j−1 順序回路
10_y 順序回路
10_1 順序回路
10_8m 順序回路
11 回路
12 トランジスタ
13 トランジスタ
14 トランジスタ
15 トランジスタ
16 トランジスタ
17 トランジスタ
20 トランジスタ
21 導電膜
22 絶縁膜
23 酸化物半導体膜
23a 酸化物半導体膜
23b 酸化物半導体膜
23c 酸化物半導体膜
24 導電膜
25 導電膜
26 絶縁膜
27 絶縁膜
28 窒化物絶縁膜
29 絶縁膜
30 導電膜
31 基板
32 開口部
32a 開口部
32b 開口部
34 導電膜
40 導電膜
41 酸化物半導体膜
42 金属酸化物膜
42a 酸化物半導体膜
43 導電膜
44 導電膜
45 導電膜
46 基板
47 遮蔽膜
48 着色層
50 樹脂膜
51 配向膜
52 配向膜
53 液晶層
55 画素
56 トランジスタ
57 容量素子
58 開口部
59 導電膜
60 液晶素子
61 導電膜
62 開口部
70 半導体表示装置
71 画素部
72 駆動回路
73 駆動回路
80 トランジスタ
81 トランジスタ
82 トランジスタ
83 トランジスタ
84 トランジスタ
85 トランジスタ
86 トランジスタ
90 バッファ
91 トランジスタ
92 トランジスタ
93 トランジスタ
95 トランジスタ
96 トランジスタ
97 容量素子
98 発光素子
4001 基板
4002 画素部
4003 駆動回路
4004 駆動回路
4005 封止材
4006 基板
4010 トランジスタ
4018 FPC
4020 絶縁膜
4021 画素電極
4023 液晶素子
4028 液晶層
4030 配線
4050 導電膜
4059 樹脂膜
4060 共通電極
4061 導電性粒子
4062 樹脂膜
5001 筐体
5002 筐体
5003 表示部
5004 表示部
5005 マイクロホン
5006 スピーカー
5007 操作キー
5008 スタイラス
5201 筐体
5202 表示部
5203 操作ボタン
5204 バンド
5401 筐体
5402 表示部
5403 キーボード
5404 ポインティングデバイス
5601 筐体
5602 筐体
5603 表示部
5604 表示部
5605 接続部
5606 操作キー
5801 筐体
5802 筐体
5803 表示部
5804 操作キー
5805 レンズ
5806 接続部
5901 筐体
5902 表示部
5903 カメラ
5904 スピーカー
5905 ボタン
5906 外部接続部
5907 マイク
Claims (2)
- 第1の導電膜と、
前記第1の導電膜上の第1の絶縁膜と、
前記第1の絶縁膜上の酸化物半導体膜と、
前記第1の絶縁膜上の金属酸化物膜と、
前記酸化物半導体膜上に位置し、かつ、前記酸化物半導体膜と電気的に接続された第2の導電膜と、
前記酸化物半導体膜上に位置し、かつ、前記酸化物半導体膜と電気的に接続された第3の導電膜と、
前記酸化物半導体膜上に位置し、かつ、第2の絶縁膜を介して前記酸化物半導体膜のチャネル形成領域と重なる領域を有する第4の導電膜と、
前記金属酸化物膜上に位置し、かつ、前記金属酸化物膜と電気的に接続された第5の導電膜と、
前記第3の導電膜と電気的に接続された画素電極と、を有し、
前記酸化物半導体膜は、In、Ga、及びZnを含み、
前記金属酸化物膜は、In、Ga、及びZnを含み、
前記金属酸化物膜は、第1の領域と、第2の領域と、を有し、
前記第1の領域は、前記第5の導電膜と重なる領域を有さず、かつ、前記酸化物半導体膜のチャネル形成領域よりも導電性が高く、
前記第2の領域は、前記第5の導電膜と重なる領域を有し、
前記画素電極は、前記第1の領域と重なる領域を有する表示装置。 - 第1の導電膜と、
前記第1の導電膜上の第1の絶縁膜と、
前記第1の絶縁膜上の酸化物半導体膜と、
前記第1の絶縁膜上の金属酸化物膜と、
前記酸化物半導体膜上に位置し、かつ、前記酸化物半導体膜と電気的に接続された第2の導電膜と、
前記酸化物半導体膜上に位置し、かつ、前記酸化物半導体膜と電気的に接続された第3の導電膜と、
前記酸化物半導体膜上に位置し、かつ、第2の絶縁膜を介して前記酸化物半導体膜のチャネル形成領域と重なる領域を有する第4の導電膜と、
前記金属酸化物膜上に位置し、かつ、前記金属酸化物膜と電気的に接続された第5の導電膜と、
前記第3の導電膜と電気的に接続された画素電極と、を有し、
前記酸化物半導体膜は、In、Ga、及びZnを含み、
前記金属酸化物膜は、In、Ga、及びZnを含み、
前記金属酸化物膜は、第1の領域と、第2の領域と、を有し、
前記第1の領域は、前記第5の導電膜と重なる領域を有さず、かつ、前記酸化物半導体膜のチャネル形成領域よりも導電性が高く、
前記第2の領域は、前記第5の導電膜と重なる領域を有し、
前記画素電極は、前記第1の領域と重なる領域を有し、
前記第4の導電膜は、前記第2の導電膜と重なる領域を有さず、
前記第4の導電膜は、前記第3の導電膜と重なる領域を有さない表示装置。
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