KR101229712B1 - 박막 트랜지스터 기판 및 그 제조방법 - Google Patents

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요시마사 치카마
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유우지 미즈노
마사히코 스즈키
오키후미 나카가와
요시유키 하루모토
요시노부 미야모토
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Abstract

각 TFT(5a)가, 기판(10)에 형성된 게이트전극(11a)과, 게이트전극(11a)을 피복하도록 게이트 절연막(12)과, 게이트 절연막(12) 상에 게이트전극(11a)에 겹치도록 채널영역(C)이 형성된 산화물 반도체로 이루어진 반도체층(13a)과, 반도체층(13a) 상에 채널영역(C)을 개재하여 서로 이간하도록 형성된 소스전극(15aa) 및 드레인전극(15b)을 구비하고, 각 보조용량(6a)이, 게이트전극(11a)과 동일 층에 동일 재료에 의해 형성된 용량선(11b)과, 용량선(11b)을 피복하도록 형성된 게이트 절연막(12)과, 게이트 절연막(12) 상에 용량선(11b)에 겹치도록 산화물 반도체를 이용하여 형성된 용량 중간층(13c)과, 용량 중간층(13c) 상에 형성된 용량전극(15b)을 구비하고, 용량 중간층(13c)은, 도전성(導電性)을 갖는다.

Description

박막 트랜지스터 기판 및 그 제조방법{THIN FILM TRANSISTOR SUBSTRATE AND METHOD FOR PRODUCING SAME}
본 발명은, 박막 트랜지스터 기판 및 그 제조방법에 관하며, 특히, 보조용량을 구비한 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다.
액티브 매트릭스 구동방식의 액정표시패널은, 화상의 최소단위인 각 화소마다, 예를 들어, 박막 트랜지스터(Thin Film Transistor, 이하, “TFT”라고도 함)가 스위칭 소자로써 형성된 TFT기판과, TFT기판에 대향하도록 배치된 대향기판과, 양 기판 사이에 봉입(封入)된 액정층을 구비한다. 이 TFT기판에서는, 각 화소의 액정층, 즉, 액정용량에 충전된 전하를 안정되게 유지하기 위해, 각 화소마다 보조용량이 구비된다.
예를 들어, 특허문헌 1에는, 비정질 실리콘(amorphous silicon) 등의 반도체로 이루어진 반도체 패턴, 인(phosphorus) 등의 n형 불순물이 고농도로 도프(dope)된 비정질 실리콘 등으로 이루어진 접촉층 패턴, 및 Mo 또는 MoW합금, Cr, Al 또는 Al합금, Ta 등의 도전(導電)물질로 이루어진 유지 축전기용 도전패턴이 차례로 적층된 적층패턴과, 적층패턴 하에 위치하도록 형성되고, Mo 또는 MoW합금, Cr, Al 또는 Al합금, Ta 등의 도전물질로 이루어진 유지전극과, 적층패턴 및 유지전극 사이에 형성된 게이트 절연막에 의해 구성된(상기 보조용량에 상당하는) 유지 축전기가 형성된 TFT기판을 4장의 마스크를 이용하여 제조하는 방법이 개시되어 있다.
일본 특허공개 제 3756363호 공보
그러나, 특허문헌 1에 개시된 바와 같이, 보조용량을 구비한 TFT기판에 있어서, 보조용량을 구성하는 한 쌍의 전극 한쪽에 반도체층이 적층되면, 한 쌍의 전극 사이에 인가되는 전압에 의해, 보조용량의 전기용량이 변동하므로, 이 TFT기판을 구비한 액정표시패널에서는, 표시품위가 저하되어 버린다.
본 발명은, 이러한 점을 감안하여 이루어진 것이며, 그 목적으로 하는 바는, 반도체에 기인하는 보조용량의 전기용량 변동을 억제하는 데 있다.
상기 목적을 달성하기 위해, 본 발명은, 산화물 반도체를 이용하여 형성된 용량 중간층이 도전성을 갖도록 한 것이다.
구체적으로 본 발명에 관한 박막 트랜지스터 기판은, 매트릭스형으로 형성된 복수의 화소전극과, 상기 각 화소전극마다 각각 형성되어, 이 각 화소전극에 접속된 복수의 박막 트랜지스터와, 상기 각 화소전극마다 각각 형성된 복수의 보조용량을 구비하고, 상기 각 박막 트랜지스터가 기판에 형성된 게이트 전극과, 이 게이트 전극을 피복하도록 형성된 게이트 절연막과, 이 게이트 절연막 상에 상기 게이트 전극에 겹치도록 채널영역이 형성된 산화물 반도체로 이루어진 반도체층과, 이 반도체층 상에 상기 채널영역을 개재하여 서로 이간(離間)하도록 형성된 소스전극 및 드레인전극을 구비하며, 상기 각 보조용량이, 상기 게이트전극과 동일 층에 동일 재료에 의해 형성된 용량선과, 이 용량선을 피복하도록 형성된 상기 게이트 절연막과, 이 게이트 절연막 상에 상기 용량선에 겹치도록 상기 산화물 반도체를 이용하여 형성된 용량 중간층과, 이 용량 중간층 상에 형성된 용량전극을 구비한 박막 트랜지스터 기판에 있어서, 상기 용량 중간층은, 도전성을 갖는 것을 특징으로 한다.
상기 구성에 의하면, 각 보조용량에서, 각 박막 트랜지스터를 구성하는 산화물 반도체로 이루어진 반도체층과 동일 층에 형성된 용량 중간층이 반도체성이 아닌 도전성(導電性)을 가지므로, 용량선과 용량전극과의 사이에 전압이 인가되었을 때에, 전하를 유지하는 유전체(誘電體)가 게이트 절연막만으로 되어, 전기용량이 안정된다(1／C보조용량＝1／C게이트 절연막). 이에 반해, 용량 중간층이 산화물 반도체로 이루어짐으로써 반도체성을 갖는 경우에는, 용량선과 용량전극과의 사이에 전압이 인가되었을 때에, 전하를 유지하는 유전체가 게이트 절연막 및 반도체성을 갖는 용량 중간층이 되어, 전기용량이 불안정하게 된다(1／C보조용량＝1／C산화물 반도체＋1／C게이트 절연막). 이에 따라, 용량 중간층이 산화물 반도체를 이용하여 형성되어도 도전성을 가지므로, 반도체에 기인하는 보조용량의 전기용량 변동이 억제된다. 또, 용량선과 용량전극과의 사이에 전압이 인가되었을 때에, 전하를 유지하는 유전체가 게이트 절연막만으로 되므로, 보조용량의 전기용량이 안정될 뿐만 아니라, 보조용량의 전기용량이 커진다.
상기 용량전극은, 상기 드레인전극의 일부라도 된다.
상기 구성에 의하면, 용량전극이 드레인전극의 일부이므로, 용량선, 게이트 절연막, 용량 중간층 및 드레인전극의 적층구조에 의해 보조용량이 구체적으로 구성된다.
상기 반도체층 상에는, 상기 채널영역을 적어도 피복하도록 보호막이 형성되고, 상기 용량 중간층은, 상기 보호막에서 노출되어도 된다.
상기 구성에 의하면, 반도체층의 채널영역 상에 보호막이 형성되고, 용량 중간층이 그 보호막에서 노출되므로, 산화물 반도체를 이용한 용량 중간층이 도전성을 가지도록, 기판에 대해, 예를 들어, 진공 어닐(anneal)처리를 행하여도, 반도체층의 채널영역이 도체화(導體化)되지 않고, 그 반도체성이 유지된다.
상기 용량전극은, 상기 각 화소전극의 일부라도 된다.
상기 구성에 의하면, 용량전극이 각 화소전극의 일부이므로, 용량선, 게이트 절연막, 용량 중간층 및 화소전극의 적층구조에 의해 보조용량이 구체적으로 구성된다.
상기 각 박막 트랜지스터 상에는, 층간 절연막이 형성되고, 상기 용량 중간층은, 상기 층간 절연막에서 노출되어도 된다.
상기 구성에 의하면, 각 박막 트랜지스터 상에 층간 절연막이 형성되며, 용량 중간층이 그 층간 절연막에서 노출되므로, 산화물 반도체를 이용한 용량 중간층이 도전성을 가지도록, 기판에 대해, 예를 들어 진공 어닐처리를 행하여도, 각 박막 트랜지스터를 구성하는 반도체층이 도체화되지 않고, 그 반도체성이 유지된다.
또, 본 발명에 관한 박막 트랜지스터 기판의 제조방법은, 매트릭스형으로 형성된 복수의 화소전극과, 상기 각 화소전극마다 각각 형성되고, 이 각 화소전극에 접속된 복수의 박막 트랜지스터와, 상기 각 화소전극마다 각각 형성된 복수의 보조용량을 구비하며, 상기 각 박막트랜지스터가 기판에 형성된 게이트 전극과, 이 게이트 전극을 피복하도록 형성된 게이트 절연막과, 이 게이트 절연막 상에 상기 게이트 전극에 겹치도록 채널영역이 형성된 산화물 반도체로 이루어진 반도체층과, 이 반도체층 상에 상기 채널영역을 개재하여 서로 이간하도록 형성된 소스전극 및 드레인전극을 구비하고, 상기 각 보조용량이, 상기 게이트전극과 동일 층에 동일 재료에 의해 형성된 용량선과, 이 용량선을 피복하도록 형성된 상기 게이트 절연막과, 이 게이트 절연막 상에 상기 용량선에 겹치도록 상기 산화물 반도체를 이용하여 형성된 용량 중간층과, 이 용량 중간층 상에, 형성된 용량전극을 구비한 박막 트랜지스터 기판을 제조하는 방법에 있어서, 기판에 상기 게이트전극 및 용량선을 형성하는 제 1 공정과, 상기 게이트전극 및 용량선을 피복하도록 상기 게이트 절연막을 형성한 후에, 이 게이트 절연막 상에 상기 반도체층 및 상기 용량 중간층이 되는 다른 반도체층을 형성하는 제 2 공정과, 상기 채널영역에 겹침과 동시에, 상기 다른 반도체층이 노출되도록 보호막을 형성한 후에, 이 보호막에서 노출되는 상기 다른 반도체층을 진공 어닐처리에 의해 도체화하고, 상기 용량 중간층을 형성하는 제 3 공정과, 상기 반도체층 상에 상기 소스전극 및 상기 용량전극으로써 기능하는 상기 드레인전극을 형성하는 제 4 공정과, 상기 소스전극 및 드레인전극 상에, 이 드레인전극에 도달하는 콘택트 홀을 갖는 층간 절연막을 형성하는 제 5 공정과, 상기 층간 절연막 상에 상기 각 화소전극을 형성하는 제 6 공정을 구비하는 것을 특징으로 한다.
상기 방법에 의하면, 제 2 공정에 있어서, 게이트 절연막 상에 게이트전극에 겹치도록 채널영역이 형성된 산화물 반도체로 이루어진 반도체층, 및 게이트 절연막 상에 용량선과 겹치도록 용량 중간층이 되는 다른 반도체층을 형성한 후에, 제 3 공정에 있어서, 채널영역에 겹치는 보호막에서 노출되는 다른 반도체층을 진공 어닐처리에 의해 도체화함으로써, 반도체층의 반도체성을 유지하고, 다른 반도체층에 의해 용량 중간층을 형성하므로, 용량선, 게이트 절연막, 용량 중간층 및 드레인전극의 적층구조에 의해 구성된 각 보조용량에 있어서, 각 박막 트랜지스터를 구성하는 산화물 반도체로 이루어진 반도체층과 동일 층에 형성된 용량 중간층이, 반도체성이 아닌 도전성을 가짐으로써, 용량선과 용량전극(드레인전극)과의 사이에 전압이 인가되었을 때에, 전하를 유지하는 유전체가 게이트 절연막만으로 되어, 전기용량이 안정된다(1／C보조용량＝1／C게이트 절연막). 이에 반해, 용량 중간층이 산화물 반도체로 이루어짐으로써 반도체성을 갖는 경우에는, 용량선과 용량전극과의 사이에 전압이 인가되었을 때에, 전하를 유지하는 유전체(誘電體)가 게이트 절연막 및 반도체성을 갖는 용량 중간층이 되어, 전기용량이 불안정해진다(1／C보조용량＝1／C산화물 반도체＋1／C게이트 절연막). 이에 따라, 용량 중간층이 산화물 반도체를 이용하여 형성되어도 도전성을 가지므로, 반도체에 기인하는 보조용량의 전기용량 변동이 억제된다. 또, 용량선과 용량전극(드레인전극)과의 사이에 인가되었을 때에, 전하를 유지하는 유전체가 게이트 절연막만으로 되므로, 보조용량의 전기용량이 안정될 뿐만 아니라, 보조용량의 전기용량이 크게 된다.
또, 본 발명에 관한 박막 트랜지스터 기판의 제조방법은, 매트릭스형으로 형성된 복수의 화소전극과, 상기 각 화소전극마다 각각 형성되어, 이 각 화소전극에 접속된 복수의 박막 트랜지스터와, 상기 각 화소전극마다 각각 형성된 복수의 보조용량을 구비하며, 상기 각 박막 트랜지스터가, 기판에 형성된 게이트전극과, 이 게이트 전극을 피복하도록 형성된 게이트 절연막과, 이 게이트 절연막 상에, 상기 게이트 전극에 겹치도록 채널영역이 형성된 산화물 반도체로 이루어진 반도체층과, 이 반도체층 상에 상기 채널영역을 개재하여 서로 이간하도록 형성된 소스전극 및 드레인전극을 구비하고, 상기 각 보조용량이, 상기 게이트전극과 동일 층에 동일 재료에 의해 형성된 용량선과, 이 용량선을 피복하도록 형성된 상기 게이트 절연막과, 이 게이트 절연막 상에 상기 용량선에 겹치도록 상기 산화물 반도체를 이용하여 형성된 용량 중간층과, 이 용량 중간층 상에 형성된 용량전극을 구비한 박막 트랜지스터 기판을 제조하는 방법에 있어서, 기판에 상기 게이트전극 및 용량선을 형성하는 제 1 공정과, 상기 게이트전극 및 용량선을 피복하도록 상기 게이트 절연막, 산화물 반도체막 및 소스금속막을 차례로 형성한 후에, 이 소스금속막 상에, 상기 소스전극 및 드레인전극이 되는 부분이 상대적으로 두꺼우며, 또한 상기 채널영역 및 용량 중간층이 되는 부분이 상대적으로 얇은 레지스트 패턴을 형성하고, 계속해서, 이 레지스트 패턴에서 노출되는 상기 소스금속막 및 산화물 반도체막을 에칭한 후에, 이 레지스트 패턴을 박육화(薄肉化)함으로써, 상기 상대적으로 얇은 부분을 제거하여 노출시킨 상기 소스금속막을 에칭하고, 상기 반도체층, 소스전극 및 드레인전극, 그리고 상기 용량 중간층이 되는 다른 반도체층을 형성하는 제 2 공정과, 상기 반도체층의 채널영역에 겹침과 동시에, 상기 드레인전극의 일부 및 상기 다른 반도체층이 노출되도록 층간 절연막을 형성한 후에, 이 층간 절연막에서 노출되는 상기 다른 반도체층을 진공 어닐처리에 의해 도체화하여, 상기 용량 중간층을 형성하는 제 3 공정과, 상기 층간 절연막 상에, 상기 용량전극으로써 기능하는 상기 각 화소전극을 형성하는 제 4 공정을 구비하는 것을 특징으로 한다.
상기 방법에 의하면, 제 2 공정에 있어서, 게이트 절연막 상에 게이트전극에 겹치도록 채널영역이 형성된 산화물 반도체층으로 이루어진 반도체층 및 게이트 절연막 상에 용량선과 겹치도록 용량 중간층이 되는 다른 반도체층을 형성한 후에, 제 3 공정에 있어서, 채널영역에 겹치는 층간 절연막에서 노출되는 다른 반도체층을 진공 어닐처리에 의해 도체화함으로써, 반도체층의 반도체성을 유지하고, 다른 반도체층에 의해 용량 중간층을 형성하므로, 용량선, 게이트 절연막, 용량 중간층 및 화소전극의 적층구조에 의해 구성된 각 보조용량에 있어서, 각 박막 트랜지스터를 구성하는 산화물 반도체로 이루어진 반도체층과 동일 층에 형성된 용량 중간층이 반도체성이 아닌 도전성을 가짐으로써, 용량선과 용량전극과의 사이에 전압이 인가되었을 때에, 전하를 유지하는 유전체가 게이트 절연막만으로 되고, 전기용량이 안정된다(1／C보조용량＝1／C게이트 절연막). 이에 반해, 용량 중간층이 산화물 반도체로 이루어짐으로써 반도체성을 갖는 경우에는, 용량선과 용량전극과의 사이에 전압이 인가되었을 때에, 전하를 유지하는 유전체가 게이트 절연막 및 반도체성을 갖는 용량 중간층이 되어, 전기용량이 불안정해진다(1／C보조용량＝1／C산화물 반도체＋1／C게이트 절연막). 이에 따라, 용량 중간층이 산화물 반도체를 이용하여 형성되어도 도전성을 가지므로, 반도체에 기인하는 보조용량의 전기용량 변동이 억제된다. 또, 용량선과 용량전극과의 사이에 전압이 인가되었을 때에, 전하를 유지하는 유전체가 게이트 절연막만으로 되므로, 보조용량의 전기용량이 안정될 뿐만 아니라, 보조용량의 전기용량이 크게 된다. 또한, 제 1 공정에 이용하는 포토 마스크, 제 2 공정에 이용하는(하프 노광(露光)이 가능한) 포토 마스크, 제 3 공정에 이용하는 포토 마스크 및 제 4 공정에 이용하는 포토 마스크의 총 4장의 포토 마스크를 이용하여 박막 트랜지스터 기판이 제조되므로, 박막 트랜지스터 기판의 제조원가가 저감된다.
본 발명에 의하면, 산화물 반도체를 이용하여 형성된 용량 중간층이 도전성을 가지므로, 반도체에 기인하는 보조용량의 전기용량 변동을 억제할 수 있다.
도 1은, 제 1 실시형태에 관한 TFT기판의 평면도이다.
도 2는, 도 1 중의 II-II선을 따른 TFT기판의 평면도이다.
도 3은, 제 1 실시형태에 관한 TFT기판의 제조공정을 단면으로 나타내는 설명도이다.
도 4는, 제 1 실험예의 TFT 특성을 나타내는 그래프이다.
도 5는, 제 2 실험예의 TFT 특성을 나타내는 그래프이다.
도 6은, 제 3 실험예의 어닐온도와 표면저항율과의 관계를 나타내는 그래프이다.
도 7은, 제 4 실험예의 어닐시간과 비전기저항과의 관계를 나타내는 그래프이다.
도 8은, 제 2 실시형태에 관한 TFT기판의 평면도이다.
도 9는, 도 8 중의 IX-IX선을 따른 TFT기판의 단면도이다.
도 10은, 제 2 실시형태에 관한 TFT기판의 제조공정을 단면으로 나타내는 설명도이다.
이하, 본 발명의 실시형태를 도면에 기초하여 상세히 설명한다. 그리고, 본 발명은, 이하의 각 실시형태에 한정되는 것은 아니다.
≪제 1 실시형태≫
도 1∼도 7은, 본 발명에 관한 TFT기판 및 그 제조방법의 제 1 실시형태를 나타낸다. 구체적으로, 도 1은 본 실시형태의 TFT기판(30a)의 평면도이며, 도 2는, 도 1 중의 II-II선을 따른 TFT기판(30a)의 단면도이다.
TFT기판(30a)은, 도 1 및 도 2에 나타내듯이, 절연기판(10)과, 절연기판(10) 상에 서로 평행으로 연장되도록 형성된 복수의 게이트선(11a)과, 각 게이트선(11a) 사이에 각각 형성되며, 서로 평행으로 연장되도록 배치된 복수의 용량선(11b)과, 각 게이트선(11a)과 직교하는 방향으로 서로 평행으로 연장되도록 형성된 복수의 소스선(15a)과, 각 게이트선(11a) 및 각 소스선(15a)의 교차부분마다, 즉, 화상의 최소단위인 각 화소마다 각각 형성된 복수의 TFT(5a)와, 각 TFT(5a)를 피복하도록 형성된 층간절연막(16)과, 층간절연막(16) 상에 매트릭스형으로 형성된 복수의 화소전극(17)과, 각 화소전극(17)을 피복하도록 형성된 배향막(도시 않음)을 구비한다.
TFT(5a)는, 도 1 및 도 2에 나타내듯이, 절연기판(10) 상에 형성된 게이트전극(11a)과, 게이트전극(11a)을 피복하도록 형성된 게이트 절연막(12)과, 게이트 절연막(12) 상에 형성되고, 게이트 전극(11a)에 겹치도록 채널영역(C)이 배치된 반도체층(13a)과, 반도체층(13a)의 채널영역(C)을 적어도 피복하도록 형성된 보호막(14)과, 반도체층(13a) 상에 형성되고, 채널영역(C)을 개재하여 서로 이간하도록 배치된 소스전극(15aa) 및 드레인전극(15b)을 구비한다.
게이트전극(11a)은, 도 1에 나타내듯이, 각 게이트선(11a)의 일부이다.
소스전극(15aa)은, 도 1에 나타내듯이, 각 소스선(15a)이 측방에 L자형으로 돌출한 부분이다. 또, 소스전극(15aa)은 도 1 및 도 2에 나타내듯이, 보호막(14)에 형성된 콘택트 홀(14a)을 개재하여 반도체층(13a)에 접속된다.
드레인전극(15b)은, 도 1 및 도 2에 나타내듯이, 층간 절연막(16)에 형성된 콘택트 홀(16a)을 개재하여 화소전극(17)에 접속됨과 동시에, 보호막(14)에 형성된 콘택트 홀(14b)을 개재하여 반도체층(13a)에 접속된다. 또, 드레인전극(15b)은, 도 1 및 도 2에 나타내듯이, 게이트 절연막(12) 및 용량 중간층(13c)을 개재하여 용량선(11b)과 겹침으로써 보조용량(6a)을 구성한다.
반도체층(13a)은, 예를 들어, InGaZnO4 등의 In-Ga-Zn-O계의 산화물 반도체에 의해 구성된다.
용량 중간층(13c)은, 예를 들어, InGaZnO4 등의 In-Ga-Zn-O계의 산화물 반도체를 이용하여, 도 2에 나타내듯이, 그 대부분이 보호막(14)에서 노출되도록 형성된다. 또, 용량 중간층(13c)은, 도전성을 가지며, 도 1 및 도 2에 나타내듯이, 보호막(14)에 형성된 콘택트 홀(14c)을 개재하여 드레인전극(15b)에 접속된다.
상기 구성의 TFT기판(30a)은, 이에 대향하여 배치되는 대향기판과, 이들 양 기판의 사이에 봉입되는 액정층과 함께, 액티브 매트릭스 구동방식의 액정표시패널을 구성하는 것이다.
다음에, 본 실시형태의 TFT기판(30a)을 제조하는 방법에 대해, 도 3을 이용하여 설명한다. 여기서, 도 3은, 도 2의 단면도에 대응하여, 본 실시형태의 TFT기판(30a)의 제조공정을 단면으로 나타내는 설명도이다. 그리고, 본 실시형태의 제조방법은, 제 1 공정, 제 2 공정, 제 3 공정, 제 4 공정, 제 5 공정 및 제 6 공정을 구비한다.
먼저, 유리기판 등 절연기판(10)의 기판 전체에 스퍼터링(sputtering)법에 의해, 예를 들어, 티타늄막(2000Å 정도) 등의 금속막을 성막한 후에, 이 금속막을 패터닝함으로써, 도 3(a)에 나타내듯이, 게이트선(11a), 게이트전극(11a) 및 용량선(11b)을 형성한다(제 1 공정).
계속해서, 게이트선(11a), 게이트전극(11a) 및 용량선(11b)이 형성된 기판 전체에 CVD(Chemical Vapor Deposition)법에 의해, 예를 들어, 질화실리콘막(두께 200㎚∼500㎚ 정도) 및 산화실리콘막(두께 20㎚∼500㎚ 정도) 등을 차례로 성막함으로써, 게이트 절연막(12)을 형성하고, 추가로, 예를 들어, 스퍼터링법 또는 도포법에 의해, InGaZnO4 등의 In-Ga-Zn-O계의 산화물 반도체막(두께 200Å∼500Å 정도)을 실온에서 성막한 후에, 그 산화물 반도체막을 패터닝함으로써, 도 3(b)에 나타내듯이, 반도체층(13a) 및 다른 반도체층(13b)을 형성한다(제 2 공정).
그리고, 반도체층(13a) 및 다른 반도체층(13b)이 형성된 기판 전체에 CVD법에 의해, 예를 들어, 산화실리콘막(두께 20㎚∼500㎚ 정도) 등의 무기절연막을 성막하고, 이 무기절연막을 패터닝함으로써 도 3(c)에 나타내듯이, 콘택트 홀(14a, 14b) 및 (14c)을 갖는 보호막(14)을 형성한 후에, 보호막(14)이 형성된 기판에 대해, 적외선 히터나 확산로(diffusion furnace) 등을 이용하여 진공 어닐처리(어닐온도 : 250℃∼350℃, 어닐시간 : 5분∼2시간, 챔버 내 압력 : 10-3㎩ 이하)를 행함으로써, 다른 반도체층(13b)을 도체화(導體化)하여, 용량 중간층(13c)을 형성한다(제 3 공정). 여기서, 어닐온도가 350℃를 초과하면, 유리기판(절연기판(10a))이 파손되기 쉬워진다. 또, 어닐시간이 5분∼2시간의 범위이면, 재현성 좋게 TFT특성을 얻을 수 있다. 또, 챔버 내 압력이 10-3㎩를 초과하면, 챔버 내 산소농도가 높아지고, 산소결함이 발생하기 어려워지므로, 다른 반도체층(13b)이 도체화되기 어려워진다.
계속해서, 용량 중간층(13c)이 형성된 기판 전체에, 스퍼터링법에 의해, 예를 들어, 티타늄막(300Å 정도) 및 알루미늄막(2000Å 정도), 티타늄막(300Å 정도) 및 구리막(2000Å 정도), 또는 티타늄막(300Å 정도), 알루미늄막(2000Å 정도) 및 티타늄막(1000Å 정도) 등을 차례로 성막한 후에, 이 금속적층막을 패터닝(아세트산(acetic acid), 인산(phosphoric acid) 및 질산(nitric acid)의 혼합액, 그리고 옥살산(oxalic acid)에 의한 에칭)함으로써, 도 3(d)에 나타내듯이, 소스선(15a), 소스전극(15aa) 및 드레인전극(15b)을 형성하고, TFT(5a) 및 보조용량(6a)을 형성한다(제 4 공정).
또한, TFT(5a) 및 보조용량(6a)이 형성된 기판 전체에, 예를 들어 CVD법에 의해, 예를 들어, 산화실리콘막(두께 20㎚∼500㎚ 정도) 등의 무기절연막을 성막하고, 이 무기절연막을 패터닝함으로써, 도 3(e)에 나타내듯이, 콘택트 홀 (16a)을 갖는 층간절연막(16)을 형성한다(제 5 공정).
마지막으로, 층간절연막(16)이 형성된 기판 전체에, 스퍼터링법에 의해, 예를 들어, ITO(Indium Tin Oxide)막(두께 50㎚∼200㎚ 정도) 등의 투명 도전막을 성막한 후에, 그 투명도전막을 패터닝함으로써, 도 2에 나타내듯이, 화소전극(17)을 형성한다(제 6 공정).
이상과 같이 하여, TFT기판(30a)을 제조할 수 있다.
다음에, 구체적으로 행한 실험에 대해, 도 4∼도 7을 이용하여 설명한다. 여기서, 도 4는, 제 1 실험예의 TFT특성을 나타내는 그래프이며, 도 5는, 제 2 실험예의 TFT특성을 나타내는 그래프이다. 또, 도 6은, 제 3 실험예의 어닐온도와 표면저항율과의 관계를 나타내는 그래프이다. 또한, 도 7은, 제 4 실험예의 어닐시간과 비전기저항과의 관계를 나타내는그래프이다.
먼저, 제 1 실험예에서는, 본 실시형태의 제조방법과 달리, 220℃에서 5분간, 진공 어닐처리를 행한 TFT기판을 준비하고, 이 준비된 TFT기판의 TFT특성을 측정했다(도 4 참조).
또, 제 2 실험예에서는, 본 실시형태의 제조방법과 마찬가지로, 322℃에서 5분간, 진공 어닐처리를 행한 TFT기판을 준비하고, 이 준비된 TFT기판의 TFT특성을 측정했다(도 5 참조).
제 1 및 제 2 실험예의 결과로는, 진공 어닐처리에 있어서, 어닐온도가 220℃로 낮으면, 다른 반도체층(용량 중간층)이 반도체성(도 4 참조)을 나타내나, 어닐온도가 322℃로 적온이면, 다른 반도체층(용량 중간층)이 도체성(도 5 참조)을 나타내도록 되는 것이 확인되었다.
다음에, 제 3 실험예에서는, 유리기판 상에, InGaZnO4로 이루어진 반도체막을 형성한 후에, 진공 어닐처리 전의 초기(도 6 중의 선 “a” 참조), 220℃에서 5분간 진공 어닐처리 후(도 6 중의 선 “c” 참조), 및 330℃에서 5분간 진공 어닐처리 후(도 6 중의 선 “b”참조)의 표면저항율을 측정기(Mitsubishi Chemical Analytech사, MCP-HT450)를 이용하여 측정한다. 여기서, 표면저항율(Ω／□:Ohm per square)은, 단위면적당의 저항이며, 시트저항(sheet resistance) 또는 단지 표면저항이라고 불리는 것이다. 그리고, 도 6에서는, 가로축의 S1, S2 및 S3은, 반도체막 In-Ga-Zn-O의 조성비 차이를 나타낸다.
제 3 실험예의 결과로는, 도 6에 나타내듯이, 초기 및 220℃에서 5분간의 진공 어닐처리 후에, TFT특성이 얻어지는 표면저항율의 범위(1.0ｘ109Ω／□∼1.0ｘ1013Ω／□)의 표면저항율을 나타내며, 330℃에서 5분간 진공 어닐처리 후에, 도전체와 같은 표면저항율을 나타내는 것이 확인되었다.
다음에, 제 4 실험예에서는, 유리기판 상에, InGaZnO4로 이루어진 반도체막을 형성한 후에, 220℃(도 7 중의 선 “a” 참조) 또는 350℃(도 7 중의 선 “b” 참조)에서 진공 어닐처리를 행하고, 어닐시간마다의 비전기저항을 측정기((Mitsubishi Chemical Analytech사, MCP-HT450)를 이용하여 측정한다.
제 4 실험예의 결과로는, 도 7에 나타내듯이, 어닐온도가 220℃인 경우, 어닐시간의 경과와 함께 비전기저항이 저하하고, 어닐온도가 350℃인 경우, 어닐시간의 경과와 함께 비전기저항이 저하되나, 어닐시간이 0.3시간을 초과하면, 비전기저항이 거의 일정하게 되는 것이 확인되었다.
상기 제 1∼제 4 실험예에 의해, 산화물 반도체로 이루어진 반도체층에 대해, 적절한 진공 어닐처리를 행함으로써, 도전성이 부여되는 것이 확인되었다.
이상 설명한 바와 같이, 본 실시형태의 TFT기판(30a) 및 그 제조방법에 의하면, 제 2 공정에서, 게이트 절연막(12) 상에 게이트전극(11a)에 겹치도록 채널영역(C)이 형성된 산화물 반도체로 이루어진 반도체층(13a), 및 게이트 절연막(12) 상에 용량선(11b)과 겹치도록 용량 중간층(13c)이 되는 다른 반도체층(13b)을 형성한 후에, 제 3 공정에서, 채널영역(C)에 겹치는 보호막(14)에서 노출되는 다른 반도체층(13b)을 진공 어닐처리에 의해 도체화함으로써, 반도체층(13a)의 반도체성을 유지하고, 다른 반도체층(13b)에 의해 용량 중간층(13c)을 형성하므로, 용량선(11b), 게이트 절연막(12), 용량 중간층(13c) 및 드레인전극(15b)의 적층구조에 의해 구성된 각 보조용량(6a)에 있어서, 각 TFT(5a)를 구성하는 산화물 반도체층으로 이루어진 반도체층(13a)과 동일 층에 형성된 용량 중간층(13c)이 반도체성이 아닌 도전성을 가짐으로써, 용량선(11b)과 드레인극(15b)과의 사이에 전압이 인가되었을 때에, 전하를 유지하는 유전체가 게이트 절연막(12)만으로 되어, 전기용량을 안정되게 할 수 있다(1／C보조용량＝1／C게이트 절연막). 이에 반해, 용량 중간층이 산화물 반도체로 이루어짐으로써 반도체성을 가지는 경우에는, 용량선과 드레인전극과의 사이에 전압이 인가되었을 때에, 전하를 유지하는 유전체가 게이트 절연막 및 반도체성을 갖는 용량 중간층이 되어, 전기용량이 불안정하게 되어 버린다(1／C보조용량＝1／C산화물 반도체＋1／C게이트 절연막). 이에 따라, 용량 중간층(13c)이 산화물 반도체를 이용하여 형성되어도 도전성을 지므로, 반도체에 기인하는 보조용량(6a)의 전기용량 변동을 억제할 수 있다. 또, 용량선(11b)과 드레인전극(15b)과의 사이에 전압이 인가되었을 때에, 전하를 유지하는 유전체가 게이트 절연막(12)만으로 되므로, 보조용량(6a)의 전기용량을 안정되게 할 수 있을 뿐만 아니라, 보조용량(6a)의 전기용량을 크게 할 수 있다. 또한, TFT기판(30a)에서는, 산화물 반도체로 이루어진 반도체층(13a)이 형성되므로, 고 이동도, 고 신뢰성 및 저 오프전류 등의 양호한 특성을 갖는 TFT(5a)를 실현할 수 있다.
또, 본 실시형태의 TFT기판(30a) 및 그 제조방법에 의하면, 반도체층(13a)의 채널영역(C) 상에 보호막(14)이 형성되고, 용량 중간층(13c)의 대부분이 그 보호막(14)에서 노출되므로, 산화물 반도체를 이용한 용량 중간층(13c)이 도전성을 가지도록, 기판에 대해, 진공 어닐처리를 행하여도, 반도체층(13a)의 채널영역(C)을 도체화시키는 일없이, 그 반도체성을 유지시킬 수 있다.
≪제 2 실시형태≫
도 8∼도 10은, 본 발명에 관한 TFT기판 및 그 제조방법의 제 2 실시형태를 나타낸다. 구체적으로, 도 8은, 본 실시형태의 TFT기판(30b)의 평면도이며, 도 9는, 도 8 중의 IX-IX선을 따른 TFT기판(30b)의 단면도이다. 그리고, 이하의 실시형태에 있어서, 도 1∼도 7과 같은 부분에 대해서는 같은 부호를 사용하고, 그 상세한 설명을 생략한다.
상기 제 1 실시형태에서는, 보조용량을 구성하는 용량전극이 드레인전극의 일부인 TFT기판(30a) 및 그 제조방법을 예시했으나, 본 실시형태에서는, 용량전극이 화소전극의 일부인 TFT기판(30b) 및 그(4장의 포토마스크를 이용한) 제조방법을 예시한다.
TFT기판(30b)은, 도 8 및 도 9에 나타내듯이, 절연기판(10)과, 절연기판(10) 상에 서로 평행으로 연장되도록 형성된 복수의 게이트선(21a)과, 각 게이트선(21a) 사이에 각각 형성되고, 서로 평행으로 연장되도록 배치된 복수의 용량선(21b)과, 각 게이트선(21a)과 직교하는 방향에 서로 평행으로 연장되도록 형성된 복수의 소스선(24a)과, 각 게이트선(21a)과 각 소스선(24a)의 교차부분마다, 즉, 화상의 최소단위인 각 화소마다 각각 형성된 복수의 TFT(5b)와, 각 TFT(5b)를 피복하도록 형성된 층간절연막(25)과, 층간절연막(25) 상에 매트릭스형으로 형성된 복수의 화소전극(26)과, 각 화소전극(26)을 피복하도록 형성된 배향막(도시 않음)을 구비한다.
TFT(5b)는, 도 8 및 도 9에 나타내듯이, 절연기판(10) 상에 형성된 게이트전극(21a)과, 게이트전극(21a)을 피복하도록 형성된 게이트 절연막(22)과, 게이트 절연막(22) 상에 형성되고, 게이트전극(21a)에 겹치도록 채널영역(C)이 배치된 반도체층(23a)과, 반도체층(23a) 상에 형성되고, 채널영역(C)을 개재하여 서로 이간하도록 배치된 소스전극(24aa) 및 드레인전극(24b)을 구비한다.
게이트전극(21a)은, 도 8에 나타내듯이, 각 게이트선(21a)의 일부이다.
소스전극(24aa)은, 도 8에 나타내듯이, 각 소스선(24a)이 측방에 L자형으로 돌출한 부분이다.
드레인전극(24b)은, 도 8 및 도 9에 나타내듯이, 층간절연막(25)에 형성된 콘택트 홀(25a)을 개재하여 화소전극(26)에 접속된다. 여기서, 화소전극(26)은, 도 8 및 도 9에 나타내듯이, 게이트 절연막(22) 및 용량 중간층(23c)을 개재하여 용량선(21b)과 겹침으로써 보조용량(6b)을 구성한다.
반도체층(23a)은, 예를 들어, InGaZnO4 등의 In-Ga-Zn-O계의 산화물 반도체에 의해 구성된다.
용량 중간층(23c)은, 예를 들어, InGaZnO4 등의 In-Ga-Zn-O계의 산화물 반도체를 이용하여, 도 9에 나타내듯이, 그 대부분이 층간절연막(25)에서 노출되도록 형성된다. 또, 용량 중간층(23c)은, 도전성을 가지며, 도 8 및 도 9에 나타내듯이, 층간절연막(25)에 형성된 콘택트 홀(25b)을 개재하여 화소전극(26)에 접속된다.
상기 구성의 TFT기판(30b)은, 이에 대향하여 배치되는 대향기판과, 이들 양 기판의 사이에 봉입되는 액정층과 함께, 액티브 매트릭스 구동방식의 액정표시패널을 구성하는 것이다.
다음에, 본 실시형태의 TFT기판(30b)을 제조하는 방법에 대해, 도 10을 이용하여 설명한다. 여기서, 도 10은, 도 9의 단면도에 대응하여, 본 실시형태의 TFT기판(30b) 제조공정을 단면으로 나타내는 설명도이다. 그리고, 본 실시형태의 제조방법은 제 1 공정, 제 2 공정, 제 3 공정 및 제 4 공정을 구비한다.
먼저, 유리기판 등 절연기판(10)의 기판 전체에, 스퍼터링법에 의해, 예를 들어, 티타늄막(2000Å 정도) 등의 금속막을 성막한 후에, 이 금속막을 포토리소 그래피를 이용하여 패터닝함으로써, 도 10(a)에 나타내듯이, 게이트선(21a), 게이트전극(21a) 및 용량선(21b)을 형성한다(제 1 공정).
계속해서, 게이트선(21a), 게이트전극(21a) 및 용량선(21b)이 형성된 기판 전체에, CVD법에 의해, 예를 들어, 질화실리콘막(두께 200㎚~500㎚ 정도) 및 산화실리콘막(두께 20㎚~500㎚ 정도) 등을 차례로 성막하여 게이트 절연막(22)(도 10(b) 참조)을 형성하고, 그 후, 예를 들어, 스퍼터링법 또는 도포법에 의해, InGaZnO4 등의 In-Ga-Zn-O계의 산화물 반도체막(두께 200Å∼500Å 정도)을 실온에서 성막하여 산화물 반도체막(23)(도 10(b)을 참조)을 형성하고, 추가로, 스퍼터링법에 의해, 예를 들어, 티타늄막(300Å 정도) 및 알루미늄막(2000Å 정도), 티타늄막(300Å 정도) 및 구리막(2000Å 정도), 또는 티타늄막(300Å 정도), 알루미늄막(2000Å 정도) 및 티타늄막(1000Å 정도) 등을 차례로 성막하여 소스 금속막(24)(도 10(b) 참조)을 형성한다. 그리고, 소스 금속막(24) 상에 감광성수지(R)를 (塗布)하고, 이 도포된 감광성수지(R)를 하프톤(half-tone) 또는 그레이톤(gray-tone)의 하프노광이 가능한 포토마스크를 개재하여 노광한 후에 현상함으로써, 도 10(b)에 나타내듯이, 소스선(24a), 소스전극(24aa) 및 드레인전극(24b)이 되는 부분이 상대적으로 두껍고, 채널영역(C) 및 용량 중간층(23c)이 되는 부분이 상대적으로 얇은 레지스트 패턴(Ra)을 형성한다. 계속해서, 레지스트 패턴(Ra)에서 노출되는 소스금속막(24) 및 그 하층에 산화물 반도체막(23)을 에칭하고, 추가로, 레지스트 패턴(Ra)을 에싱(ashing) 등에 의해 박육화(薄肉化)함으로써 상대적으로 얇은 부분을 제거하고, 레지스트 패턴(Rb)(도 10(c) 참조)을 형성한 후에, 레지스트 패턴(Rb)에서 노출되는 소스금속막(24)을 에칭함으로써, 도 10(c)에 나타내듯이, 반도체층(23a), 소스선(24a), 소스전극(24aa) 및 드레인전극(24b), 그리고 용량 중간층(23c)이 되는 다른 반도체층(23b)을 형성한다(제 2 공정).
그리고, 반도체층(23a), 소스선(24a), 소스전극(24aa), 드레인전극(24b) 및 다른 반도체층(23b)이 형성된 기판 전체에, CVD법에 의해, 예를 들어, 산화실리콘막(두께 20㎚∼500㎚ 정도) 등의 무기절연막을 성막하고, 이 무기절연막을 포토리소 그래피를 이용하여 패터닝함으로써, 도 10(d)에 나타내듯이, 콘택트 홀(25a 및 25b)을 갖는 층간절연막(25)을 형성한 후에, 층간절연막(25)이 형성된 기판에 대해, 적외선 히터나 확산로 등을 이용하여 진공 어닐처리를 행함으로써, 다른 반도체층(23b)을 도체화하고, 도 10(e)에 나타내듯이, 용량 중간층(23c)을 형성한다(제 3 공정).
마지막으로, 용량 중간층(23c)이 형성된 기판 전체에, 스퍼터링법에 의해, 예를 들어, ITO막(두께 50㎚∼200㎚ 정도) 등의 투명도전막을 성막한 후에, 이 투명도전막을 포토리소 그래피를 이용하여 패터닝함으로써, 도 9에 나타내듯이, 화소전극(26)을 형성한다(제 4 공정).
이상과 같이 하여, TFT기판(30b)을 제조할 수 있다.
이상 설명한 바와 같이, 본 실시형태의 TFT기판(30b) 및 그 제조방법에 의하면, 제 2 공정에서, 게이트 절연막(22) 상에 게이트전극(21a)에 겹치도록 채널영역(C)이 형성된 산화물 반도체로 이루어진 반도체층(23a), 및 게이트 절연막(22) 상에 용량선(21b)과 겹치도록 용량 중간층(23c)이 되는 다른 반도체층(23b)을 형성한 후에, 제 3 공정에서, 채널영역(C)에 겹치는 층간절연막(25)에서 노출되는 다른 반도체층(23b)을 진공 어닐처리에 의해 도체화함으로써, 반도체층(23a)의 반도체성을 유지하고, 다른 반도체층(23b)에 의해 용량 중간층(23c)을 형성하므로, 용량선(21b), 게이트 절연막(22), 용량 중간층(23c) 및 화소전극(26)의 적층구조에 의해 구성된 각 보조용량(6b)에 있어서, 각 TFT(5a)를 구성하는 산화물 반도체로 이루어진 반도체층(23a)과 동일 층에 형성된 용량 중간층(23c)이 반도체성이 아닌 도전성을 가짐으로써, 용량선(21b)과 화소전극(26)과의 사이에 전압이 인가된 때에, 전하를 유지하는 유전체(誘電體)가 게이트 절연막(22)만으로 되고, 전기용량을 안정되게 할 수 있다(1／C보조용량＝1／C게이트 절연막). 이에 반해, 용량 중간층이 산화물 반도체로 이루어짐으로써 반도체성을 가지는 경우에는, 용량선과 화소전극과의 사이에 전압이 인가되었을 때에, 전하를 유지하는 유전체가 게이트 절연막 및 반도체성을 갖는 용량 중간층이 되고, 전기용량이 불안정하게 되어 버린다(1／C보조용량＝1／C산화물 반도체＋1／C게이트 절연막). 이에 따라, 용량 중간층(23c)이 산화물 반도체를 이용하여 형성되어도 도전성을 가지므로, 반도체에 기인하는 보조용량(6b)의 전기용량 변동을 억제할 수 있다. 또, 용량선(21b)과 화소전극(26)과의 사이에 전압이 인가되었을 때에, 전하를 유지하는 유전체가 게이트 절연막(22)만으로 되므로, 보조용량(6b)의 전기용량을 안정되게 할 수 있을 뿐만 아니라, 보조용량(6b)의 전기용량을 크게 할 수 있다. 또한, 제 1 공정에 이용하는 포토마스크, 제 2 공정에 이용하는 하프노광이 가능한 포토마스크, 제 3 공정에 이용하는 포토마스크 및 제 4 공정에 이용하는 포토마스크의 총 4장의 포토마스크를 이용하여 TFT기판(30b)을 제조할 수 있으므로, TFT기판(30b)의 제조원가를 저감시킬 수 있다. 또, TFT기판(30b)에서는, 산화물 반도체로 이루어진 반도체층(23a)이 형성되므로, 고 이동도, 고 신뢰성 및 저 오프 전류 등의 양호한 특성을 갖는 TFT(5b)를 실현할 수 있다.
또, 본 실시형태의 TFT기판(30b) 및 그 제조방법에 의하면, 각 TFT(5b) 상에 층간절연막(25)이 형성되고, 용량 중간층(23c)의 대부분이 이 층간절연막(25)에서 노출되므로, 산화물 반도체를 이용한 용량 중간층(23c)이 도전성을 가지도록, 기판에 대해 진공 어닐처리를 행하여도, 각 TFT(5b)를 구성하는 반도체층(23a)을 도체화시키는 일없이, 그 반도체성을 유지시킬 수 있다.
그리고, 상기 각 실시형태에서는, In-Ga-Zn-O계의 산화물 반도체층을 예시했으나, 본 발명은, 예를 들어, In-Si-Zn-O계, In-Al-Zn-O계, Sn-Si-Zn-O계, Sn-Al-Zn-O계, Sn-Ga-Zn-O계, Ga-Si-Zn-O계, Ga-Al-Zn-O계, In-Cu-Zn-O계, Sn-Cu-Zn-O계, Zn-O계, In-O계, In-Zn-O계 등의 산화물 반도체층에도 적용할 수 있다.
또, 상기 각 실시형태에서는, 단층구조를 갖는 게이트선(게이트전극) 및 용량선을 예시했으나, 게이트선(게이트전극) 및 용량선은, 적층구조를 갖는 것이라도 된다.
또, 상기 각 실시형태에서는, 적층구조를 갖는 소스선, 소스전극 및 드레인전극을 예시했으나, 소스선, 소스전극 및 드레인 전극은, 단층구조를 갖는 것이라도 된다.
또, 상기 각 실시형태에서는, 적층구조를 갖는 게이트 절연막을 예시했으나, 게이트 절연막은, 단층구조를 갖는 것이라도 된다.
또, 상기 각 실시형태에서는, 단층구조를 갖는 보호막 및 층간 절연막을 예시했으나, 보호막 및 층간 절연막은, 적층구조를 갖는 것이라도 된다.
또, 상기 각 실시형태에서는, 화소전극에 접속된 TFT의 전극을 드레인전극으로 한 TFT기판을 예시했으나, 본 발명은, 화소전극에 접속된 TFT의 전극을 소스전극이라 부르는 TFT기판에도 적용할 수 있다.
[산업상 이용 가능성]
이상 설명한 바와 같이, 본 발명은, 반도체에 기인하는 보조용량의 전기용량 변동을 억제할 수 있으므로, 액정표시패널을 구성하는 TFT기판에 대해 유용하다.
C : 채널영역 R : 레지스트 패턴
5a, 5b : TFT 6a, 6b : 보조용량
10 : 절연기판 11a, 21a : 게이트선(게이트전극)
11b, 21b : 용량선 12, 22 : 게이트 절연막
13a, 23a : 반도체층 13b, 23b : 다른 반도체층
13c, 23c : 용량 중간층 14 : 보호막
15aa, 24aa : 소스전극 15b, 24b : 드레인전극(용량전극)
17 : 화소전극 23 : 산화물 반도체막
24 : 소스 금속막 25 : 층간 절연막
25b : 콘택트 홀 26 : 화소전극(용량전극)
30a, 30b : TFT기판

Claims (12)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 매트릭스형으로 형성된 복수의 화소전극과,
    상기 각 화소전극마다 각각 형성되고, 이 각 화소전극에 접속된 복수의 박막 트랜지스터와,
    상기 각 화소전극마다 각각 형성된 복수의 보조용량을 구비하며,
    상기 각 박막 트랜지스터가, 기판에 형성된 게이트 전극과, 이 게이트 전극을 피복하도록 형성된 게이트 절연막과, 이 게이트 절연막 상에 상기 게이트 전극에 겹치도록 채널영역이 형성된 산화물 반도체로 이루어진 반도체층과, 이 반도체층 상에 상기 채널영역을 개재하여 서로 이간하도록 형성된 소스전극 및 드레인전극을 구비하고,
    상기 각 보조용량이, 상기 게이트전극과 동일 층에 동일 재료에 의해 형성된 용량선과, 이 용량선을 피복하도록 형성된 상기 게이트 절연막과, 이 게이트 절연막 상에, 상기 용량선에 겹치도록 상기 산화물 반도체를 이용하여 형성된 용량 중간층과, 이 용량 중간층 상에 형성된 용량전극을 구비한 박막 트랜지스터 기판을 제조하는 방법에 있어서,
    기판에 상기 게이트전극 및 용량선을 형성하는 제 1 공정과,
    상기 게이트전극 및 용량선을 피복하도록 상기 게이트 절연막, 산화물 반도체막 및 소스금속막을 차례로 형성한 후에, 이 소스금속막 상에, 상기 소스전극 및 드레인전극이 되는 부분이 상대적으로 두꺼우며, 또한 상기 채널영역 및 용량 중간층이 되는 부분이 상대적으로 얇은 레지스트 패턴을 형성하고, 계속해서, 이 레지스트 패턴에서 노출되는 상기 소스금속막 및 산화물 반도체막을 에칭한 후에, 이 레지스트 패턴을 박육화(薄肉化)함으로써 상기 상대적으로 얇은 부분을 제거하여 노출시킨 상기 소스금속막을 에칭하고, 상기 반도체층, 소스전극 및 드레인전극, 그리고 상기 용량 중간층이 되는 다른 반도체층을 형성하는 제 2 공정과,
    상기 반도체층의 채널영역에 겹침과 동시에, 상기 드레인전극의 일부 및 상기 다른 반도체층이 노출되도록 층간 절연막을 형성한 후에, 이 층간 절연막에서 노출되는 상기 다른 반도체층을 진공 어닐처리에 의해 도체화하여, 상기 용량 중간층을 형성하는 제 3 공정과,
    상기 층간 절연막 상에 상기 용량전극으로써 기능하는 상기 각 화소전극을 형성하는 제 4 공정을 구비하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  8. 청구항 7에 있어서,
    상기 산화물 반도체는, In-Ga-Zn-O계인 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  9. 청구항 7 또는 8에 있어서,
    상기 제 2 공정에서는, 상기 게이트 전극 및 용량선을 피복하도록, 질화 실리콘막 및 산화 실리콘막을 차례로 성막하여 상기 게이트 절연막을 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  10. 청구항 7 또는 8에 있어서,
    상기 제 2 공정에서는, 스퍼터링법 또는 도포법에 의해, 상기 산화물 반도체막을 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  11. 청구항 7 또는 8에 있어서,
    상기 제 2 공정에서는, 상기 산화물 반도체막을 피복하도록, 티타늄막 및 알루미늄막, 티타늄막 및 구리막, 또는 티타늄막, 알루미늄막 및 티타늄막을 차례로 성막하여 상기 금속막을 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  12. 청구항 7 또는 8에 있어서,
    상기 층간 절연막은, 산화 실리콘막인 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
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