JP6497486B2 - 多層基板およびその製造方法 - Google Patents

多層基板およびその製造方法 Download PDF

Info

Publication number
JP6497486B2
JP6497486B2 JP2018547648A JP2018547648A JP6497486B2 JP 6497486 B2 JP6497486 B2 JP 6497486B2 JP 2018547648 A JP2018547648 A JP 2018547648A JP 2018547648 A JP2018547648 A JP 2018547648A JP 6497486 B2 JP6497486 B2 JP 6497486B2
Authority
JP
Japan
Prior art keywords
base material
interlayer connection
connection conductor
hole
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018547648A
Other languages
English (en)
Other versions
JPWO2018079479A1 (ja
Inventor
邦明 用水
邦明 用水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Publication of JPWO2018079479A1 publication Critical patent/JPWO2018079479A1/ja
Application granted granted Critical
Publication of JP6497486B2 publication Critical patent/JP6497486B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4867—Applying pastes or inks, e.g. screen printing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • H05K3/4617—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination characterized by laminating only or mainly similar single-sided circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0313—Organic insulating material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0141—Liquid crystal polymer [LCP]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0154—Polyimide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は、絶縁性基材が積層されて形成された多層基板およびその製造方法に関する。
従来、層間接続導体を含む多層基板において、層間接続導体には導電性ペーストを固化させたものが用いられる。多層基板の配線パターンの高密度化や表面への電子部品の実装性を考慮して、層間接続導体の構造や材料が設計される。
例えば、特許文献１には、半導体素子のフリップチップ実装に適したセラミック多層基板が示されている。
特開平５−３３５７４７号公報
多層基板の製造時の加熱プレス工程で、層間接続導体形成用の導電性ペーストからガスが発生されることに起因して、導電性ペーストが噴出する場合がある。特に、特許文献１の実施形態にも表れているように、多層基板内に、積層方向に連続する層間接続導体を有する場合に、その部分から導電性ペーストが噴出しやすい。
導電性ペーストが噴出すると、その噴出した導電性ペーストが固化し、形成された導体部とその他の回路パターンとの間で不要な容量が形成されたり、形成された導体部を介する導体パターン同士の短絡が生じたりする場合があり、所定の電気的特性を得難い。
本発明の目的は、加熱プレスする際に、層間接続導体が積層方向に連続する部分になるところからの導電性ペーストの噴出を抑制した構造の多層基板、および、その製造方法を提供することにある。
（１）本発明の多層基板は、
絶縁性の第１基材と、
前記第１基材に形成された第１層間接続導体と、
前記第１基材に接する絶縁性の第２基材と、
前記第２基材に形成され、前記第１層間接続導体に接合する第２層間接続導体と、
導体パターンが形成されない絶縁性樹脂からなり、前記第１層間接続導体と前記第２層間接続導体とが接合する接合面を含む層界面に接し、前記接合面を囲む開口が形成された絶縁層と、を備える、
ことを特徴とする。
上記構成により、絶縁層の開口が空間を形成するので、第１層間接続導体および第２層間接続導体の孔への充填率が実質的に低下する。そのため、第１層間接続導体および第２層間接続導体から、例えば溶剤の揮発成分であるガスが発生しても、第１層間接続導体および第２層間接続導体の形成部からの導電性ペーストの噴出が抑制される。
（２）前記開口の径は前記第１層間接続導体および前記第２層間接続導体の径よりも大きいことが好ましい。この構造により、第１層間接続導体および第２層間接続導体の孔への実質的な充填率がより低下し、導電性ペーストの噴出がより効果的に抑制される。
（３）前記絶縁層は前記第１基材および前記第２基材よりもガス透過性に優れていることが好ましい。これにより、第１層間接続導体および第２層間接続導体から発生されるガスが抜けやすくなり、導電性ペーストの噴出がさらに抑制される。
（４）前記絶縁層は前記第１基材および前記第２基材を含む複数の基材の積層体の端面に露出していることが好ましい。この構造により、第１層間接続導体および第２層間接続導体から放出されるガスは絶縁層を経由して面方向に抜けて、多層基板の外に出やすい。これにより、ガスが抜けやすくなり、導電性ペーストの噴出がさらに抑制される。
（５）前記絶縁層の厚さは前記第１基材および前記第２基材の厚さよりも薄いことが好ましい。これにより、多層基板の厚みが抑えられ、低背化されたチップ部品が得られる。
（６）前記絶縁層は、前記第１基材および前記第２基材と同じ母材からなり、前記第１基材および前記第２基材と比較してフィラーの含有量が少ないことが好ましい。これにより、第１基材と絶縁層との密着力、および絶縁層と第２基材との密着力が保たれる。
（７）前記第１基材および前記第２基材は液晶ポリマーを主成分とし、前記絶縁層はエポキシまたはポリイミドを主成分とすることも好ましい。これにより、第１基材および第２基材の高温耐熱性と、絶縁層の高いガス透過性とを備える多層基板が得られる。
（８）前記第１層間接続導体および前記第２層間接続導体は、例えばＳｎを含む導電性ペーストからなる。Ｓｎは低融点金属であるので、Ｓｎを主成分とする導電性ペーストは、加熱プレス時に、より噴出しやすい。このような条件のもとでも、導電性ペーストの噴出が抑制される。また、例えば、第１基材および第２基材が樹脂基材であって、積層後に加熱プレス時に第１層間接続導体および第２層間接続導体は固化するので、層間接続導体を含む多層基板を容易に製造できる。
（９）本発明の多層基板の製造方法は、
絶縁性の第１基材に第１貫通孔を形成し、絶縁性の第２基材に第２貫通孔を形成する貫通孔形成工程と、
前記第１貫通孔および前記第２貫通孔に導電性ペーストを充填する導電性ペースト充填工程と、
導体パターンが形成されていない絶縁性樹脂からなり、平面視で前記第１貫通孔および前記第２貫通孔を囲む開口が形成された絶縁層を、前記第１基材または前記第２基材に接して形成する、絶縁層形成工程と、
前記第１基材および前記第２基材を含む複数の基材を積層し熱圧着するとともに、前記第１貫通孔内の導電性ペーストから第１層間接続導体を形成し、前記第２貫通孔内の導電性ペーストから第２層間接続導体を形成する、積層体形成工程と、を有する。
上記製造方法により、第１層間接続導体および第２層間接続導体の形成部からの導電性ペーストの噴出が抑制されて第１層間接続導体および第２層間接続導体が所望の形状となり、所定の電気的特性を有する多層基板が得られる。
本発明によれば、第１層間接続導体および第２層間接続導体の形成部からの導電性ペーストの噴出が抑制される。そのため、噴出した導電性ペーストが固化し、形成された導体部とその他の回路パターンとの間で不要な容量が形成されたり、形成された導体部を介して導体パターン同士が短絡したり、することがなく、所定の電気的特性を有する多層基板が得られる。
図１は第１の本実施形態の多層基板１の斜視図である。 図２は、図１に示す多層基板１の、各層の積層前の状態での斜視図である。 図３（Ａ）は複数の基材の積層プレス前の段階での断面図である。図３（Ｂ）は積層プレス後の断面図であり、図１におけるＡ−Ａ部分の断面図である。 図４は図３（Ｂ）におけるＢ−Ｂ部分の横断面図である。 図５は多層基板１の製造手順を示す工程フローチャートである。 図６（Ａ）は本実施形態の多層基板２の、複数の基材の積層プレス前の段階での断面図である。図６（Ｂ）は積層プレス後の断面図である。
《第１の実施形態》
図１は本実施形態の多層基板１の斜視図である。図２は、図１に示す多層基板１の、各層の積層前の状態での斜視図である。図３（Ａ）は複数の基材の積層プレス前の段階での断面図である。図３（Ｂ）は積層プレス後の断面図であり、図１におけるＡ−Ａ部分の断面図である。また、図４は図３（Ｂ）におけるＢ−Ｂ部分の横断面図である。
多層基板１は矩形平板状の外観を有し、絶縁性の複数の基材１１，１２，１３，１４および絶縁シート２０が積層されてなる。これら基材１１，１２，１３，１４および絶縁シート２０の積層によって積層体１００が構成されている。
基材１１，１２，１３，１４および絶縁シート２０はいずれも液晶ポリマー（ＬＣＰ）等の熱可塑性樹脂を主成分とするシートである。いずれのシートにも、線膨張係数などを調整するための、SiO2 等のフィラーが分散されている。但し、絶縁シート２０のフィラーの含有率は、基材１１，１２，１３，１４を構成するシートのフィラーの含有率より少ない。そのため、絶縁シート２０は基材１１，１２，１３，１４に比べてガス透過性が高い。
基材１１の下面には導体パターン３１Ａ，３１Ｂが形成されていて、基材１２の下面には導体パターン３２Ａ，３２Ｂが形成されている。基材１３の上面には導体パターン３３Ａ，３３Ｂが形成されていて、基材１４の上面には導体パターン３４Ａ，３４Ｂが形成されている。これら導体パターンは銅箔をパターン化したものである。本実施形態では、いずれの基材も片面銅張り基材である。
また、基材１１には層間接続導体４１Ａ，４１Ｂが形成されていて、基材１２には層間接続導体４２が形成されている。基材１３には層間接続導体４３が形成されていて、基材１４には層間接続導体４４Ａ，４４Ｂが形成されている。これら層間接続導体は、基材に設けられた貫通孔に充填された導電性ペーストで構成されている。例えば図３（Ａ）に示すように、基材１２に貫通孔ＴＨ２が形成され、この貫通孔ＴＨ２に導電性ペーストが充填されることで、基材状態での層間接続導体４２が形成される。同様に、基材１３に貫通孔ＴＨ３が形成され、この貫通孔ＴＨ３に導電性ペーストが充填されることで基材状態での層間接続導体４３が形成される。
上記導電性ペーストは、例えばＳｎＣｕ系、ＳｎＡｇＣｕ系、ＳｎＺｎＢｉ系等の、Ｓｎを含む導電性ペーストであり、加熱により溶融し、その後固化することで、積層体中の層間接続導体となる。
上記複数の基材のうち、基材１２は本発明における「第１基材」に相当し、基材１３は本発明における「第２基材」に相当する。層間接続導体４２は本発明における「第１層間接続導体」に相当し、層間接続導体４３は本発明における「第２層間接続導体」に相当する。また、上記貫通孔ＴＨ２は本発明における「第１貫通孔」に相当し、貫通孔ＴＨ３は本発明における「第２貫通孔」に相当する。
絶縁シート２０には導体パターンが形成されていない。また、この例では、絶縁シート２０は、基材１１，１２，１３，１４より薄い。図３（Ａ）に表れているように、絶縁シート２０には、層間接続導体４２と層間接続導体４３との接続面を囲む開口Ｈが形成されている。
ここで、第１の実施形態の多層基板１の製造手順について説明する。図５は多層基板１の製造手順を示す工程フローチャートである。この例では、多層基板１は、パターン形成工程Ｓ１、貫通孔形成工程Ｓ２、導電性ペースト充填工程Ｓ３、絶縁シート形成工程Ｓ４、積層体形成工程Ｓ５、の順に処理されることで製造される。
パターン形成工程Ｓ１では、銅箔張りの液晶ポリマーシートに対してフォトリソグラフィによって所定の導体パターンを形成する。貫通孔形成工程Ｓ２では、基材１１，１２，１３，１４の層間接続導体形成位置にそれぞれ貫通孔を形成する。導電性ペースト充填工程Ｓ３では、印刷法によって、各貫通孔に導電性ペーストを充填する。絶縁シート形成工程Ｓ４では、絶縁シート２０の所定位置に開口Ｈを形成する。積層体形成工程Ｓ５では、基材１１，１２，１３，１４および絶縁シート２０を積層し、例えば２８０℃以上３２０℃以下の範囲内の所定の温度（例えば３００℃）で加熱プレスする。このことによって、図１、図３（Ｂ）に示すような多層基板１を得る。この加熱プレス時に、上記導電性ペーストを固化させて層間接続導体を形成する。このとき、導電性ペーストの成分とＣｕ箔とが反応して、導通、接合する。図３（Ａ）、図４、に表れている絶縁シート２０は、積層後の加熱プレスによって、積層体１００内における絶縁層２１となる。
図５では、層間接続導体を形成した後に絶縁シートを形成する例を示したが、層間接続導体を形成する工程と絶縁シートを形成する工程は、いずれも積層体形成工程の前であればよく、層間接続導体を形成する工程と絶縁シートを形成する工程の順序はこれに限らない。
本実施形態によれば、次のような効果を奏する。
（ａ）絶縁シート２０の開口Ｈが層間接続導体形成部の空間を形成するので、すなわち第１層間接続導体および第２層間接続導体の孔への導電性ペーストの充填率が実質的に低下する。そのため、第１層間接続導体および第２層間接続導体から、例えば導電性ペースト中に含まれる溶剤の揮発成分であるガスが発生しても、第１層間接続導体および第２層間接続導体の形成部からの導電性ペーストの噴出が抑制される。そのため、噴出した導電性ペーストによって導体パターン同士が短絡したり、不要な容量が形成されたりすることがなく、所定の電気的特性が得られる。特に、導体パターンを介さない層間接続導体同士の接合界面は導電性ペーストが噴出しやすいので、層間接続導体同士の接合界面が絶縁層の開口で囲まれることで、導電性ペーストの噴出が効果的に抑制される。
（ｂ）開口Ｈの径は層間接続導体４２，４３の径（貫通孔ＴＨ２，ＴＨ３の内径）よりも大きいので、層間接続導体４２，４３を形成する導電性ペーストの孔内への実質的な充填率がより低下し、導電性ペーストの噴出がより効果的に抑制される。また、層間接続導体４２，４３形成用貫通孔の径とともに、絶縁シート２０に形成する開口Ｈの径を定めることで、導電性ペーストが充填される容積を定めることができ、導電性ペーストの実質的な充填率を定めることができる。さらに、絶縁シート２０の厚さによっても、開口Ｈ内の容積が変わるので、絶縁シートの厚さによって、導電性ペーストが充填される容積を定めることができ、導電性ペーストの実質的な充填率を定めることができる。
（ｃ）また、絶縁シート２０は基材１２，１３に比べてガス透過性に優れているので、層間接続導体４２，４３から発生されるガスが抜けやすくなり、導電性ペーストの噴出がさらに抑制される。
（ｄ）絶縁層２１は多層基板１の端面に露出しているので、層間接続導体４２，４３から放出されるガスは絶縁層２１を経由して面方向に抜けて、多層基板１の外に出やすくなる。これにより、層間接続導体形成部からガスが抜けやすくなり、導電性ペーストの噴出がさらに抑制される。
（ｅ）絶縁シート２０の厚さは基材１１〜１４の厚さよりも薄い。これにより、多層基板１の厚みが抑えられる。また、この多層基板で構成されるチップ部品が低背化される。
（ｆ）絶縁シート２０は、基材１２，１３と同じ母材からなるので、基材１２，１３と絶縁シート２０との接合性が高く、剥離し難い。
（ｇ）開口Ｈの径は層間接続導体４２，４３の径（貫通孔ＴＨ２，ＴＨ３の内径）よりも大きいので、積層体形成工程で、絶縁シートと基材との位置ずれ（積みずれ）に対応できる。すなわち、所定の位置精度があれば、平面視で絶縁シートの開口Ｈ内に層間接続導体が収まるので、層間接続導体の所定の電気的特性が維持できる。
（ｈ）層間接続導体が積層方法に重なる箇所が絶縁層の開口内に入るため、層間接続導体形成部への応力集中が緩和される。
（ｉ）絶縁層には、導体パターンが形成されていないので、他の導体パターンとの間の不要な結合が生じない。
《第２の実施形態》
第２の実施形態では、絶縁層を基材とは異なる材料のシートから構成した多層基板について示す。
図６（Ａ）は第２の実施形態の多層基板２の、複数の基材の積層プレス前の段階での断面図である。図６（Ｂ）は積層プレス後の断面図である。図６（Ａ）、図６（Ｂ）は第１の実施形態で示した図３（Ａ）、図３（Ｂ）に対応する図である。第２の実施形態においては、基材１１，１２，１３，１４は液晶ポリマー（ＬＣＰ）等の熱可塑性樹脂を主成分とするシートである。絶縁シート２０はポリイミド（ＰＩ）等の熱硬化性樹脂シートである。その他の構成は第１の実施形態で示したものと同じである。
このような構成でも、第１の実施形態の場合と同様の作用効果を奏する。
なお、上記ポリイミド樹脂シートはガス透過性を有する。ここで、液晶ポリマーとポリイミドのガス透過性の差異について示す。JIS Z0208に規定される透湿度試験方法によって水蒸気透過度を測定したところ、測定結果は次のとおりであった。
液晶ポリマー：0.6 g/m2・24h
ポリイミド：63.7 g/m2・24h
このように、ポリイミドの水蒸気透過度は、液晶ポリマーの水蒸気透過度に比べて、１００倍以上である。この傾向は水蒸気に限らず、層間接続導体に用いられる導電性ペーストから発生されるガスにも当てはまる。よって、ポリイミドのシートから構成される絶縁層はガス抜き部としても有効に用いることができる。
なお、本実施形態では、絶縁層２１とそれに隣接する基材との界面に沿ってガスが抜ける場合もある。したがって、ガス抜き効果が高いと言える。
《他の実施形態》
以上の各実施形態では、一単位の部品について図示したが、当然ながら、複数の素子形成部を含む集合基板状態で各工程の処理がなされ（大判プロセスによって製造され）、最後に個片に分離されてもよい。
以上の各実施形態では、絶縁シートと基材と共に積層する例を示したが、絶縁シートは塗布形成してもよい。例えば、図３（Ａ）に示した基材１２に液晶ポリマー層形成用のペーストを印刷塗布し、乾燥させることでペースト中のガスを揮発させた後、他の基材と共に積層してもよい。
絶縁層には、加熱プレス時の温度よりも低い温度で硬化を開始する熱硬化性樹脂を主成分とするプリプレグシートを用いることもできる。例えば、ガラスエポキシシート（エポキシプリプレグ）を用いることができる。
本発明に係る多層基板は、電子部品が実装される基板であることに限らず、それ自体がチップ部品を構成してもよい。例えば、アンテナ、アクチュエータ、センサ等各種電子部品に適用できる。このように、本発明は、その趣旨を逸脱しない範囲で適宜変更が可能である。
最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形および変更が適宜可能である。例えば、異なる実施形態で示した構成の部分的な置換または組み合わせが可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
Ｈ…開口
ＴＨ２…貫通孔（第１貫通孔）
ＴＨ３…貫通孔（第２貫通孔）
１，２…多層基板
１１，１４…基材
１２…基材（第１基材）
１３…基材（第２基材）
２０…絶縁シート
２１…絶縁層
３１Ａ，３１Ｂ…導体パターン
３２Ａ，３２Ｂ…導体パターン
３３Ａ，３３Ｂ…導体パターン
３４Ａ，３４Ｂ…導体パターン
４１Ａ，４１Ｂ…層間接続導体
４２…第１層間接続導体
４３…第２層間接続導体
４４Ａ，４４Ｂ…層間接続導体
１００…積層体

Claims (9)

  1. 絶縁性の第１基材と、
    前記第１基材に形成された第１層間接続導体と、
    前記第１基材に接する絶縁性の第２基材と、
    前記第２基材に形成され、前記第１層間接続導体に接合する第２層間接続導体と、
    導体パターンが形成されない絶縁性樹脂からなり、前記第１層間接続導体と前記第２層間接続導体とが接合する接合面を含む層界面に接し、前記接合面を囲む開口が形成された絶縁層と、を備え、
    前記絶縁層は前記第１基材および前記第２基材よりもガス透過性に優れる、
    多層基板。
  2. 前記第１基材および前記第２基材は液晶ポリマーを主成分とし、前記絶縁層はエポキシまたはポリイミドを主成分とする、請求項１に記載の多層基板。
  3. 絶縁性の第１基材と、
    前記第１基材に形成された第１層間接続導体と、
    前記第１基材に接する絶縁性の第２基材と、
    前記第２基材に形成され、前記第１層間接続導体に接合する第２層間接続導体と、
    導体パターンが形成されない絶縁性樹脂からなり、前記第１層間接続導体と前記第２層間接続導体とが接合する接合面を含む層界面に接し、前記接合面を囲む開口が形成された絶縁層と、を備え、
    前記絶縁層は、前記第１基材および前記第２基材と同じ母材からなり、前記第１基材および前記第２基材と比較してフィラーの含有量が少ない、
    多層基板。
  4. 前記開口の径は前記第１層間接続導体および前記第２層間接続導体の径よりも大きい、請求項１から３のいずれかに記載の多層基板。
  5. 前記絶縁層は前記第１基材および前記第２基材を含む複数の基材の積層体の端面に露出している、請求項１から４のいずれかに記載の多層基板。
  6. 前記絶縁層の厚さは前記第１基材および前記第２基材の厚さよりも薄い、
    請求項１から５のいずれかに記載の多層基板。
  7. 前記第１層間接続導体および前記第２層間接続導体はＳｎを含む導電性ペーストからなる、請求項１から６のいずれかに記載の多層基板。
  8. 絶縁性の第１基材に第１貫通孔を形成し、絶縁性の第２基材に第２貫通孔を形成する貫通孔形成工程と、
    前記第１貫通孔および前記第２貫通孔に導電性ペーストを充填する導電性ペースト充填工程と、
    前記第１基材および前記第２基材よりもガス透過性に優れ、導体パターンが形成されていない絶縁性樹脂からなり、平面視で前記第１貫通孔および前記第２貫通孔を囲む開口が形成された絶縁層を、前記第１基材または前記第２基材に接して形成する、絶縁層形成工程と、
    前記第１基材および前記第２基材を含む複数の基材を積層し熱圧着するとともに、前記第１貫通孔内の導電性ペーストから第１層間接続導体を形成し、前記第２貫通孔内の導電性ペーストから第２層間接続導体を形成する、積層体形成工程と、を有する、
    多層基板の製造方法。
  9. 絶縁性の第１基材に第１貫通孔を形成し、絶縁性の第２基材に第２貫通孔を形成する貫通孔形成工程と、
    前記第１貫通孔および前記第２貫通孔に導電性ペーストを充填する導電性ペースト充填工程と、
    前記第１基材および前記第２基材と比較してフィラーの含有量が少なく、前記第１基材および前記第２基材と同じ母材で、導体パターンが形成されていない絶縁性樹脂からなり、平面視で前記第１貫通孔および前記第２貫通孔を囲む開口が形成された絶縁層を、前記第１基材または前記第２基材に接して形成する、絶縁層形成工程と、
    前記第１基材および前記第２基材を含む複数の基材を積層し熱圧着するとともに、前記第１貫通孔内の導電性ペーストから第１層間接続導体を形成し、前記第２貫通孔内の導電性ペーストから第２層間接続導体を形成する、積層体形成工程と、を有する、
    多層基板の製造方法。
JP2018547648A 2016-10-27 2017-10-23 多層基板およびその製造方法 Active JP6497486B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016210941 2016-10-27
JP2016210941 2016-10-27
PCT/JP2017/038169 WO2018079479A1 (ja) 2016-10-27 2017-10-23 多層基板およびその製造方法

Publications (2)

Publication Number Publication Date
JPWO2018079479A1 JPWO2018079479A1 (ja) 2019-02-07
JP6497486B2 true JP6497486B2 (ja) 2019-04-10

Family

ID=62024923

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018547648A Active JP6497486B2 (ja) 2016-10-27 2017-10-23 多層基板およびその製造方法

Country Status (4)

Country Link
US (1) US11075092B2 (ja)
JP (1) JP6497486B2 (ja)
CN (1) CN210157483U (ja)
WO (1) WO2018079479A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023199693A1 (ja) * 2022-04-14 2023-10-19 株式会社村田製作所 多層基板

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5669893A (en) * 1979-11-09 1981-06-11 Alps Electric Co Ltd Method of manufacturing circuit board
JPH05335747A (ja) 1992-05-27 1993-12-17 Matsushita Electric Ind Co Ltd セラミック多層基板
JP2850761B2 (ja) * 1994-07-21 1999-01-27 日立電線株式会社 多層配線基板及びその製造方法
JP2002094200A (ja) 2000-09-18 2002-03-29 Matsushita Electric Ind Co Ltd 回路基板用電気絶縁材と回路基板およびその製造方法
JP2003347454A (ja) 2002-05-24 2003-12-05 Kyocera Corp 多層配線基板
JP4551321B2 (ja) * 2005-07-21 2010-09-29 新光電気工業株式会社 電子部品実装構造及びその製造方法
WO2007043438A1 (ja) * 2005-10-11 2007-04-19 Sumitomo Electric Industries, Ltd. 多層プリント配線板及びその製造方法
JP4821276B2 (ja) * 2005-11-10 2011-11-24 住友電気工業株式会社 多層プリント配線板の製造方法及び多層プリント配線板
JP2008124398A (ja) * 2006-11-15 2008-05-29 Shinko Electric Ind Co Ltd 半導体パッケージおよびその製造方法
EP2590485B1 (en) * 2010-12-03 2017-07-19 Murata Manufacturing Co., Ltd. High-frequency signal line and electronic device
CN103460823B (zh) * 2011-04-13 2016-08-17 株式会社村田制作所 柔性多层基板
JP2014090162A (ja) * 2012-10-04 2014-05-15 Shin Etsu Polymer Co Ltd カバーレイフィルムおよびフレキシブルプリント配線板
JP6322075B2 (ja) 2014-07-23 2018-05-09 日本メクトロン株式会社 多層プリント配線板の製造方法
KR101654801B1 (ko) * 2014-08-08 2016-09-07 서울대학교산학협력단 액정 폴리머 기반의 신경 임플란트용 전극 어레이와 패키지 및 그 제조 방법

Also Published As

Publication number Publication date
JPWO2018079479A1 (ja) 2019-02-07
US11075092B2 (en) 2021-07-27
CN210157483U (zh) 2020-03-17
WO2018079479A1 (ja) 2018-05-03
US20190206700A1 (en) 2019-07-04

Similar Documents

Publication Publication Date Title
JP5151265B2 (ja) 多層配線基板及び多層配線基板の製造方法
CN104869753B (zh) 印刷电路板及其制造方法
JP5895635B2 (ja) 配線板の製造方法、配線板およびビアの構造
JP2012079994A (ja) 部品内蔵プリント配線板およびその製造方法
KR101905879B1 (ko) 인쇄회로기판 및 그의 제조 방법
JP6497486B2 (ja) 多層基板およびその製造方法
JP2011187854A (ja) 多層プリント配線板および多層プリント配線板の製造方法
JP2001274555A (ja) プリント配線基板、プリント配線用素板、半導体装置、プリント配線基板の製造方法、及び半導体装置の製造方法
JP4728054B2 (ja) 多層配線用基材および多層配線用基材の製造方法および多層配線板
JP6058321B2 (ja) 配線基板の製造方法
WO2018079477A1 (ja) 多層基板およびその製造方法
KR101138542B1 (ko) 다층 인쇄회로기판의 제조방법
JP4821276B2 (ja) 多層プリント配線板の製造方法及び多層プリント配線板
JP4892924B2 (ja) 多層プリント配線基板及びその製造方法
JP6001475B2 (ja) 配線基板
JP5585035B2 (ja) 回路基板の製造方法
JP5633256B2 (ja) 部品内蔵基板の製造方法
JP5556984B2 (ja) 多層配線基板およびその製造方法
JP4003556B2 (ja) プリント基板の製造方法
JP2014027083A (ja) 多層プリント配線基板
JP5055415B2 (ja) 多層配線用基材および多層配線板
JP6062872B2 (ja) 配線基板
JP2014168005A (ja) 配線基板
JP4802575B2 (ja) 電気回路基板
CN116939950A (zh) 在内部铜焊盘上设有阻焊层的电路板

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181112

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181112

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20181112

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20190204

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190212

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190225

R150 Certificate of patent or registration of utility model

Ref document number: 6497486

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150