JP5585035B2 - 回路基板の製造方法 - Google Patents

回路基板の製造方法 Download PDF

Info

Publication number
JP5585035B2
JP5585035B2 JP2009221761A JP2009221761A JP5585035B2 JP 5585035 B2 JP5585035 B2 JP 5585035B2 JP 2009221761 A JP2009221761 A JP 2009221761A JP 2009221761 A JP2009221761 A JP 2009221761A JP 5585035 B2 JP5585035 B2 JP 5585035B2
Authority
JP
Japan
Prior art keywords
layer
built
wiring pattern
circuit board
core layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009221761A
Other languages
English (en)
Other versions
JP2011071360A (ja
Inventor
稔 畑瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP2009221761A priority Critical patent/JP5585035B2/ja
Publication of JP2011071360A publication Critical patent/JP2011071360A/ja
Application granted granted Critical
Publication of JP5585035B2 publication Critical patent/JP5585035B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は、回路基板の製造方法に関し、特に、コア層に、プリプレグシートからなるビルトアップ層を積層する回路基板の製造方法に関する。
近年、電子機器の小型化、軽量化に伴い、電子機器に使用されている回路基板に対しても小型化、軽量化、薄型化の要求がある。そのため、新たな構造を備えた回路基板や、その製造方法が開発されている。例えば、特許文献1には、回路基板の基材にプリプレグシートを使用した回路基板の製造方法が開示してある。
特許文献1に開示してある回路基板の製造方法は、厚みが0.06mm以下である織布に熱硬化性樹脂を含浸させて未硬化状態にしたプリプレグシートの両面にフィルムを張り合わせ、プリプレグシートに貫通孔を設けてある。貫通孔に導電性ペーストを充填した後、プリプレグシートからフィルムを剥離し、フィルムを剥離した面に金属箔を張り合わせた状態でプリプレグシートを加圧加熱し、金属箔をパターニングして配線パターンを形成してある。
特開2005−44988号公報
しかし、特許文献1に開示してある回路基板の製造方法は、1層のプリプレグシートに対して1つの配線パターンを形成し、複数のプリプレグシートを積層して回路基板を製造する。そのため、特許文献1に開示してある回路基板の製造方法では、必要な配線パターンの数だけプリプレグシートを積層する必要があり、回路基板を薄型化することができないという問題があった。
また、特許文献1に開示してある回路基板の製造方法では、配線パターンの数を増やせば、同じ数のプリプレグシートが必要となり、軽量化することができないという問題があった。さらに、特許文献1に開示してある回路基板の製造方法では、回路基板の厚みが制約されると、配線パターンの数を増やすことができず電子部品の実装密度が低下し、小型化することができないという問題があった。
本発明は、上記事情に鑑みてなされたものであり、小型化、軽量化、薄型化することが可能な回路基板の製造方法を提供することを目的とする。
上記目的を達成するために第1発明に係る回路基板の製造方法は、コア層に、プリプレグシートからなるビルトアップ層を積層して回路基板を製造する方法であって、未硬化状態の前記ビルトアップ層の一面に、第1配線パターンを形成する第1工程と、該第1工程で形成した前記第1配線パターンが前記コア層側となるように前記ビルトアップ層を前記コア層に積層し、加熱しながら等方圧で加圧して前記コア層に前記ビルトアップ層を圧着して前記第1配線パターンを前記ビルトアップ層に内蔵する第2工程とを含み、該第2工程は、前記コア層の一面側近傍に存在するビルトアップ層を構成している樹脂を、前記第1配線パターンと前記コア層との間に入り込ませて樹脂層を形成し、該樹脂層を形成した状態で加熱硬化することで、前記第1配線パターンを前記ビルトアップ層に内蔵する。
また、第2発明に係る回路基板の製造方法は、第1発明において、前記第2工程前に、前記ビルトアップ層の他面に、第2配線パターンを形成する第3工程を含む。
また、第3発明に係る回路基板の製造方法は、第1発明において、前記第2工程後に、前記ビルトアップ層の他面に、第2配線パターンを形成する第4工程を含む。
また、第4発明に係る回路基板の製造方法は、第1乃至第3発明のいずれか一つにおいて、前記ビルトアップ層にビア導体を形成する第5工程を含む。
また、第5発明に係る回路基板の製造方法は、第1乃至第4発明のいずれか一つにおいて、前記第2工程は、前記第1配線パターンが前記コア層側となるように前記ビルトアップ層を前記コア層の両面に積層し、加熱しながら等方圧で加圧して前記コア層の両面に前記ビルトアップ層を圧着して前記第1配線パターンをそれぞれの前記ビルトアップ層に内蔵する。
また、第6発明に係る回路基板の製造方法は、第1乃至第5発明のいずれか一つにおいて、前記ビルトアップ層を積層した前記コア層に、前記第1配線パターンが前記コア層側となるように前記ビルトアップ層をさらに積層し、加熱しながら等方圧で加圧して前記コア層に複数の前記ビルトアップ層を圧着して前記第1配線パターンをそれぞれの前記ビルトアップ層に内蔵する第6工程を含む。
また、第7発明に係る回路基板の製造方法は、第1乃至第6発明のいずれか一つにおいて、前記第1配線パターン又は/及び前記第2配線パターンは、前記ビルトアップ層を介して配置されている対向電極との間でコンデンサを形成する。
また、第8発明に係る回路基板の製造方法は、第1乃至第6発明のいずれか一つにおいて、前記第1配線パターン又は/及び前記第2配線パターンは、コイル形状である。
また、第9発明に係る回路基板の製造方法は、第1乃至第8発明のいずれか一つにおいて、前記第2工程及び前記第6工程は、真空状態で行う。
また、第10発明に係る回路基板の製造方法は、第1乃至第9発明のいずれか一つにおいて、前記コア層は、プリプレグシートからなり、前記第2工程において未硬化状態で前記ビルトアップ層を積層する。
第1発明では、第1工程で一面に前記第1配線パターンを形成した未硬化状態のビルトアップ層を、第2工程で第1配線パターンがコア層側となるようにコア層に積層し、加熱しながら等方圧で加圧してコア層にビルトアップ層を圧着し、コア層の一面側近傍に存在するビルトアップ層を構成している樹脂を、第1配線パターンとコア層との間に入り込ませて樹脂層を形成し、該樹脂層を形成した状態で加熱硬化することで、第1配線パターンをビルトアップ層に内蔵でき、コア層と第1配線パターンとの間に薄い絶縁層を有する回路基板を製造することができる。また、一面に第1配線パターンを形成したビルトアップ層を、加熱しながら等方圧で加圧してコア層に圧着するだけで第1配線パターンをビルトアップ層に内蔵でき、製造コストを安価にすることができる。
第2発明及び第3発明では、第2工程の前又は後で、ビルトアップ層の他面に、第2配線パターンを形成するので、1層のビルトアップ層に対して、第1配線パターンと第2配線パターンとを形成する第3又は第4工程を含むので、小型化、軽量化、薄型化することが可能な回路基板を製造することができる。
第4発明では、ビルトアップ層にビア導体を形成するので、第1配線パターンと第2配線パターンとを電気的に接合した回路基板を製造することができ、回路設計の自由度が向上する。
第5発明では、第1配線パターンがコア層側となるようにビルトアップ層をコア層の両面に積層し、加熱しながら等方圧で加圧してコア層の両面にビルトアップ層を圧着することで、コア層の両面にコア層と第1配線パターンとの間に薄い絶縁層を有する回路基板を製造することができる。また、第1配線パターンを形成したビルトアップ層を、加熱しながら等方圧で加圧してコア層に圧着するだけで第1配線パターンをビルトアップ層に内蔵でき、製造コストを安価にすることができる。
第6発明では、ビルトアップ層を積層したコア層に、第1配線パターンがコア層側となるようにビルトアップ層をさらに積層し、加熱しながら等方圧で加圧してコア層に複数のビルトアップ層を圧着することで第1配線パターンをそれぞれのビルトアップ層に内蔵でき、第1配線パターンと第2配線パターンとを有するビルトアップ層をコア層に複数積層して、さらに小型化、軽量化、薄型化することが可能な回路基板を製造することができる。
第7発明では、第1配線パターン又は/及び第2配線パターンは、ビルトアップ層を介して配置されている対向電極との間でコンデンサを形成するので、内蔵コンデンサを安価な製造コストで形成することができる。
第8発明では、第1配線パターン又は/及び第2配線パターンは、コイル形状であるので、内蔵コイルを安価な製造コストで形成することができる。コイル形状の第1配線パターン又は第2配線パターンを形成したビルトアップ層を多層化することで、コイル形状の配線パターンを大きくすることなくコイルのQ値を大きくすること等が可能となり、回路設計の自由度が向上する。
第9発明では、第2工程及び第6工程は、真空状態で行うので、ビルトアップ層をコア層に積層する際に、ビルトアップ層とコア層との間に気泡が入り込むのを抑制することができ、高品質の回路基板を製造することができる。
第10発明では、コア層は、プリプレグシートからなり、第2工程において未硬化状態でビルトアップ層を積層するので、コア層とビルトアップ層とを同じ製造工程で硬化状態にすることで、コア層のみを硬化状態にする製造工程を省略することができ、製造コストを安価にすることができる。
本発明に係る回路基板の製造方法は、第1工程で一面に前記第1配線パターンを形成した未硬化状態のビルトアップ層を、第2工程で第1配線パターンがコア層側となるようにコア層に積層し、加熱しながら等方圧で加圧してコア層にビルトアップ層を圧着し、コア層の一面側近傍に存在するビルトアップ層を構成している樹脂を、第1配線パターンとコア層との間に入り込ませて樹脂層を形成し、該樹脂層を形成した状態で加熱硬化することで第1配線パターンをビルトアップ層に内蔵でき、コア層と第1配線パターンとの間に薄い絶縁層を有する回路基板を製造することができる。
本発明の実施の形態1に係る回路基板の製造方法で製造した回路基板を用いた電子部品内蔵モジュールの断面図である。 本発明の実施の形態1に係る回路基板の製造方法で製造する回路基板のコア層を準備する工程を説明するための断面図である。 本発明の実施の形態1に係る回路基板の製造方法で製造する回路基板のビルトアップ層を準備する工程を説明するための断面図である。 本発明の実施の形態1に係る回路基板の製造方法で回路基板を製造する工程を説明するための断面図である。 本発明の実施の形態2に係る回路基板の製造方法で回路基板を製造する工程を説明するための断面図である。 本発明の実施の形態2に係る回路基板の製造方法で回路基板を製造する工程を説明するための断面図である。 本発明の実施の形態3に係る回路基板の製造方法で製造した回路基板のビルトアップ層の配線パターンを示す例示図である。
以下、本発明の実施の形態における回路基板の製造方法について、図面を用いて具体的に説明する。以下の実施の形態は、特許請求の範囲に記載された発明を限定するものではなく、実施の形態の中で説明されている特徴的事項の組み合わせの全てが解決手段の必須事項であるとは限らないことは言うまでもない。
(実施の形態1)
図1は、本発明の実施の形態1に係る回路基板の製造方法で製造した回路基板を用いた電子部品内蔵モジュールの断面図である。図1に示すように、電子部品内蔵モジュール100は、本発明の実施の形態1に係る回路基板の製造方法で製造した回路基板1と、該回路基板1の一面(ビルトアップ層の他面)に形成してある配線パターン(第2配線パターン)2と、配線パターン2にはんだ等の導電性接合材で電気的に接合され、回路基板1に実装してある電子部品3と、電子部品3を実装した回路基板1の一面を覆う封止樹脂4とを備えている。
回路基板1は、プリプレグシートからなるコア層10に、プリプレグシートからなるビルトアップ層20を積層した構成である。ここで、プリプレグシートは、ガラスクロス等の織布に熱硬化性樹脂(例えば、エポキシ系樹脂)を含浸したシートである。なお、以下では、コア層10は、プリプレグシートからなる場合について説明しているが、プリプレグシートからなる場合に限定されるものではない。
コア層10は、ビルトアップ層20を積層する側の一面に配線パターン11と、該一面の反対側の一面に配線パターン12とを形成してある。配線パターン11と配線パターン12とは、それぞれ必要に応じてビア導体13により、電気的に接合(接続)されている。ビルトアップ層20は、コア層10に積層する側の一面と反対側の一面(ビルトアップ層20の他面)に配線パターン2と、内蔵する配線パターン(第1配線パターン)21とを形成してある。配線パターン2、配線パターン21、配線パターン11は、それぞれ必要に応じてビア導体22、23により、電気的に接合されている。
次に、本発明の実施の形態1に係る回路基板1の製造方法について説明する。まず、回路基板1のコア層10を準備する工程について説明する。図2は、本発明の実施の形態1に係る回路基板1の製造方法で製造する回路基板1のコア層10を準備する工程を説明するための断面図である。プリプレグシートからなるコア層10は、未硬化状態である。そのため、図2(a)に示すように、コア層10は、両面に保護シート(例えば、ポリエチレンテレフタラート(PET)等のシート)10aを貼り付けてある。保護シート10aを貼り付けてあるコア層10に対して、所定の位置にレーザー加工でビアホールを形成し、該ビアホールに導電性ペーストを充填してビア導体13を形成する(図2(b))。
ビア導体13を形成したコア層10の両面から保護シート10aを剥がし(図2(c))、コア層10の一面に金属箔11aを、他面に金属箔12aを貼り付ける(図2(d))。ここで、金属箔11a、12aは、例えば銅箔であり、厚みが約12μmである。
コア層10に貼り付けた金属箔11a、12aに対して、フォトリソグラフィ処理及びエッチング処理を行うことで、金属箔11a、12aを所定のパターンの配線パターン11、12に形成する(図2(e))。さらに、配線パターン11、12を形成したコア層10を加熱して硬化状態にする。なお、配線パターン11、12を形成したコア層10を硬化状態にする場合に限定されるものではなく、未硬化状態でビルトアップ層20を積層しても良い。未硬化状態のコア層10にビルトアップ層20を積層する場合、コア層10のみを加熱して硬化状態にする製造工程を省略することができる。
次に、回路基板1のビルトアップ層20を準備する工程について説明する。図3は、本発明の実施の形態1に係る回路基板1の製造方法で製造する回路基板1のビルトアップ層20を準備する工程を説明するための断面図である。プリプレグシートからなるビルトアップ層20は、厚みが約50μmであり、未硬化状態である。そのため、図3(a)に示すように、ビルトアップ層20は、両面に保護シート(例えば、ポリエチレンテレフタラート(PET)等のシート)20aを貼り付けてある。
ビルトアップ層20の両面から保護シート20aを剥がし(図3(b))、ビルトアップ層20の一面に金属箔2aを、他面に金属箔21aを貼り付ける(図3(c))。ここで、金属箔2a、21aは、例えば銅箔であり、厚みが約12μmである。
ビルトアップ層20に貼り付けた金属箔21aに対して、フォトリソグラフィ処理及びエッチング処理を行うことで、金属箔21aを所定のパターンの配線パターン21に形成する(図3(d))。つまり、未硬化状態のビルトアップ層20におけるコア層10に積層する側の一面(ビルトアップ層20の一面)に、配線パターン(第1配線パターン)21を形成する。
次に、コア層10にビルトアップ層20を積層して回路基板1を製造する工程について説明する。図4は、本発明の実施の形態1に係る回路基板1の製造方法で回路基板1を製造する工程を説明するための断面図である。図2に示した工程で準備したコア層10(図4(b))に、図3に示した工程で準備したビルトアップ層20(図4(a))を積層する。真空状態にて、コア層10に積層したビルトアップ層20を、加熱しながら等方圧で加圧してコア層10に圧着する。未硬化状態のビルトアップ層20を、加熱しながら等方圧で加圧すると、コア層10に積層する側の一面付近にあるビルトアップ層20の樹脂が配線パターン21とコア層10との間に入り込み、配線パターン21とコア層10との間にビルトアップ層20の樹脂膜24を形成して、配線パターン21をビルトアップ層20に内蔵する(図4(c))。
なお、ビルトアップ層20の樹脂膜24の厚みは、通常の方法で形成した樹脂の絶縁層の厚み(約30〜100μm)に比べて非常に薄く(約0.1〜3μm)することができる。また、コア層10に積層したビルトアップ層20を等方圧で加圧する場合に、真空状態としているのは、ビルトアップ層20をコア層10に積層する際に、ビルトアップ層20とコア層10との間に気泡が入り込むのを抑制するためである。ビルトアップ層20をコア層10に積層する際に、ビルトアップ層20とコア層10との間に気泡が入り込むのを抑制できれば、真空状態に限定する必要はない。
ここで、未硬化状態のビルトアップ層20は、コア層10と加熱しながら加圧して圧着し、さらに加熱処理を行うことで硬化状態にする。なお、コア層10を準備する工程でコア層10を加熱せず、未硬化状態のコア層10にビルトアップ層20を積層した場合、未硬化状態のコア層10も、ビルトアップ層20と加熱しながら加圧して圧着し、さらに加熱処理を行うことで硬化状態にする。
次に、コア層10に積層された、硬化状態になったビルトアップ層20に対して、所定の位置にレーザー加工でビアホールを形成し、該ビアホールに導電性ペーストを充填してビア導体22、23を形成する(図4(d))。ビア導体22の底は配線パターン21で、ビア導体23の底は配線パターン11である。
次に、ビルトアップ層20に貼り付けてある金属箔2aに対して、フォトリソグラフィ処理及びエッチング処理を行うことで、金属箔2aを所定のパターンの配線パターン2に形成する(図4(e))。つまり、ビルトアップ層20におけるコア層10に積層する側の一面と反対側の一面に、配線パターン(第2配線パターン)2を形成する。但し、配線パターン2の形成は、コア層10にビルトアップ層20を積層して圧着した後に行われる場合に限定されるものではなく、ビルトアップ層20を準備する工程(図3(d))において、ビルトアップ層20に貼り付けてある金属箔2aに対して、フォトリソグラフィ処理及びエッチング処理を行うことで、金属箔2aを所定のパターンの配線パターン2に形成しても良い。
以上のように、本発明の実施の形態1に係る回路基板1の製造方法では、未硬化状態のビルトアップ層20におけるコア層10に積層する側の一面に、配線パターン21を形成し、該配線パターン21がコア層10側となるようにビルトアップ層20をコア層10に積層し、加熱しながら等方圧で加圧してコア層10にビルトアップ層20を圧着するので、配線パターン21とコア層10との間にビルトアップ層20の樹脂膜24を形成して、配線パターン21をビルトアップ層20に内蔵することができる。ビルトアップ層20に配線パターン21を内蔵することで、1層のビルトアップ層20に配線パターン21と配線パターン2とを形成して、小型化、軽量化、薄型化することが可能な回路基板1を製造することができる。
なお、図4では、コア層10の配線パターン11を形成した面にのみビルトアップ層20を積層する回路基板1の製造方法について図示しているが、本発明の実施の形態1に係る回路基板1の製造方法はこれに限定されるものではなく、コア層10の配線パターン12を形成した面にもビルトアップ層20を積層しても良い。また、配線パターン2、12は、電子部品3をはんだ等の導電性接合材で電気的に接合し、封止樹脂4で覆っても良い。
(実施の形態2)
本発明の実施の形態2に係る回路基板1の製造方法で製造した回路基板1は、コア層10の一面にビルトアップ層20を複数積層した構成である。回路基板1のコア層10を準備する工程、及びビルトアップ層20を準備する工程については、実施の形態1と同じであるため説明を省略する。
図5及び図6は、本発明の実施の形態2に係る回路基板1の製造方法で回路基板1を製造する工程を説明するための断面図である。図2に示した工程で準備したコア層10(図5(b))に、図3に示した工程で準備したビルトアップ層20(図5(a))を積層する。なお、準備したビルトアップ層20は、ビルトアップ層20に貼り付けてある金属箔2aに対して、フォトリソグラフィ処理及びエッチング処理を行うことで、金属箔2aを所定のパターンの配線パターン2に形成してある。
次に、真空状態にて、コア層10に積層したビルトアップ層20を、加熱しながら等方圧で加圧してコア層10に圧着する。未硬化状態のビルトアップ層20を、加熱しながら等方圧で加圧すると、コア層10に積層する側の一面付近にあるビルトアップ層20の樹脂が配線パターン21とコア層10との間に入り込み、配線パターン21とコア層10との間にビルトアップ層20の樹脂膜24を形成して、配線パターン21をビルトアップ層20に内蔵する(図5(c))。
次に、コア層10に積層された、硬化状態になったビルトアップ層20に対して、所定の位置にレーザー加工でビアホールを形成し、該ビアホールに導電性ペーストを充填してビア導体22、23を形成する(図5(d))。ビア導体22の底は配線パターン21で、ビア導体23の底は配線パターン11である。
次に、ビルトアップ層20を積層したコア層10(図6(f))に、図3に示した工程と同じ工程で準備したビルトアップ層30(図6(e))を積層する。なお、ビルトアップ層30は、ビルトアップ層20と同じ構成であり、ビルトアップ層20に積層する側の一面に配線パターン31、ビルトアップ層20に積層する側の一面と反対側の一面に配線パターン32がそれぞれ形成してある。真空状態にて、ビルトアップ層30をビルトアップ層20を積層したコア層10にさらに積層し、加熱しながら等方圧で加圧してビルトアップ層20を積層したコア層10にビルトアップ層30を圧着する。未硬化状態のビルトアップ層30を、加熱しながら等方圧で加圧すると、ビルトアップ層20に積層する側の一面付近にあるビルトアップ層30の樹脂が配線パターン31とビルトアップ層20との間に入り込み、配線パターン31とビルトアップ層20との間にビルトアップ層30の樹脂膜33を形成して、配線パターン31をビルトアップ層30に内蔵する(図6(g))。
次に、ビルトアップ層20を積層したコア層10に積層された、硬化状態になったビルトアップ層30に対して、所定の位置にレーザー加工でビアホールを形成し、該ビアホールに導電性ペーストを充填してビア導体34、35を形成する(図6(h))。配線パターン31と配線パターン32とは、それぞれ必要に応じてビア導体34により、電気的に接合されている。また、配線パターン31と配線パターン2とは、それぞれ必要に応じてビア導体35により、電気的に接合されている。
以上のように、本発明の実施の形態2に係る回路基板1の製造方法では、コア層10に複数のビルトアップ層20、30を積層するので、それぞれ2つの配線パターン21、2、31、32を形成したビルトアップ層20、30をコア層10に複数積層でき、さらに小型化、軽量化、薄型化することが可能な回路基板を製造することができる。
なお、図5及び図6では、コア層10の配線パターン11を形成した面にのみ複数のビルトアップ層20、30を積層する回路基板1の製造方法について図示しているが、本発明の実施の形態2に係る回路基板1の製造方法はこれに限定されるものではなく、コア層10の配線パターン12を形成した面にも複数のビルトアップ層20、30を積層しても良い。また、配線パターン32、12は、電子部品3をはんだ等の導電性接合材で電気的に接合し、封止樹脂4で覆っても良い。
(実施の形態3)
本発明の実施の形態3に係る回路基板1の製造方法で製造した回路基板1のビルトアップ層20に形成してある配線パターン21は、ビルトアップ層20を介して配置されている対向電極との間でコンデンサを形成する。例えば、図4(e)に示すように、配線パターン21bは、ビルトアップ層20の樹脂膜24を介して配置されている配線パターン11(対向電極)との間でコンデンサを形成している。つまり、ビルトアップ層20の樹脂膜24を介して配線パターン11に対向するように配線パターン21bを形成することで、内蔵コンデンサを安価な製造コストで形成することができる。
また、ビルトアップ層20の樹脂膜24は、配線パターン21とコア層10との間に未硬化状態のビルトアップ層20の樹脂が入り込むことで形成されるので、厚みは、通常の方法で形成した樹脂の絶縁層の厚みに比べて非常に薄くすることができる。そのため、ビルトアップ層20に形成してある配線パターン21bが、ビルトアップ層20の樹脂膜24を介して配置されている配線パターン11(対向電極)との間で高容量のコンデンサを形成することができる。
また、本発明の実施の形態3に係る回路基板1の製造方法で製造した回路基板1のビルトアップ層20、30に形成してある配線パターン21、31は、コイル形状であっても良い。図7は、本発明の実施の形態2に係る回路基板1の製造方法で製造した回路基板1のビルトアップ層20の配線パターン21を示す例示図である。図7に示すように、ビルトアップ層20にコイル形状の配線パターン21を形成するだけで、内蔵コイルを安価な製造コストで形成することができる。また、図6(h)に示すように、回路基板1のビルトアップ層20、30に形成してある配線パターン21、2、31、32をコイル形状にして、ビア導体22、23、34、35でそれぞれの配線パターン21、2、31、32を接続することで、コイルを多層化することができ、コイル形状の配線パターンを大きくすることなくコイルのQ値を大きくすること等が可能となり、回路設計の自由度が向上する。
なお、配線パターン21、31は、前述のパターンに限定されるものではなく、一般的な回路パターンであっても良い。
1 回路基板
2、11、12、21、31、32 配線パターン
2a、11a、12a、21a 金属箔
3 電子部品
4 封止樹脂
10 コア層
20、30 ビルトアップ層
13、22、23、34、35 ビア導体
10a、20a 保護シート
100 電子部品内蔵モジュール

Claims (10)

  1. コア層に、プリプレグシートからなるビルトアップ層を積層して回路基板を製造する方法であって、
    未硬化状態の前記ビルトアップ層の一面に、第1配線パターンを形成する第1工程と、 該第1工程で形成した前記第1配線パターンが前記コア層側となるように前記ビルトアップ層を前記コア層に積層し、加熱しながら等方圧で加圧して前記コア層に前記ビルトアップ層を圧着して前記第1配線パターンを前記ビルトアップ層に内蔵する第2工程と
    を含み、
    該第2工程は、前記コア層の一面側近傍に存在するビルトアップ層を構成している樹脂を、前記第1配線パターンと前記コア層との間に入り込ませて樹脂層を形成し、該樹脂層を形成した状態で加熱硬化することで、前記第1配線パターンを前記ビルトアップ層に内蔵することを特徴とする回路基板の製造方法。
  2. 前記第2工程前に、前記ビルトアップ層の他面に、第2配線パターンを形成する第3工程を含むことを特徴とする請求項1に記載の回路基板の製造方法。
  3. 前記第2工程後に、前記ビルトアップ層の他面に、第2配線パターンを形成する第4工程を含むことを特徴とする請求項1に記載の回路基板の製造方法。
  4. 前記ビルトアップ層にビア導体を形成する第5工程を含むことを特徴とする請求項1乃至3のいずれか一項に記載の回路基板の製造方法。
  5. 前記第2工程は、前記第1配線パターンが前記コア層側となるように前記ビルトアップ層を前記コア層の両面に積層し、加熱しながら等方圧で加圧して前記コア層の両面に前記ビルトアップ層を圧着して前記第1配線パターンをそれぞれの前記ビルトアップ層に内蔵することを特徴とする請求項1乃至4のいずれか一項に記載の回路基板の製造方法。
  6. 前記ビルトアップ層を積層した前記コア層に、前記第1配線パターンが前記コア層側となるように前記ビルトアップ層をさらに積層し、加熱しながら等方圧で加圧して前記コア層に複数の前記ビルトアップ層を圧着して前記第1配線パターンをそれぞれの前記ビルトアップ層に内蔵する第6工程を含むことを特徴とする請求項1乃至5のいずれか一項に記載の回路基板の製造方法。
  7. 前記第1配線パターン又は/及び前記第2配線パターンは、前記ビルトアップ層を介して配置されている対向電極との間でコンデンサを形成することを特徴とする請求項1乃至6のいずれか一項に記載の回路基板の製造方法。
  8. 前記第1配線パターン又は/及び前記第2配線パターンは、コイル形状であることを特徴とする請求項1乃至6のいずれか一項に記載の回路基板の製造方法。
  9. 前記第2工程及び前記第6工程は、真空状態で行うことを特徴とする請求項1乃至8のいずれか一項に記載の回路基板の製造方法。
  10. 前記コア層は、プリプレグシートからなり、前記第2工程において未硬化状態で前記ビルトアップ層を積層することを特徴とする請求項1乃至9のいずれか一項に記載の回路基板の製造方法。
JP2009221761A 2009-09-28 2009-09-28 回路基板の製造方法 Active JP5585035B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009221761A JP5585035B2 (ja) 2009-09-28 2009-09-28 回路基板の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009221761A JP5585035B2 (ja) 2009-09-28 2009-09-28 回路基板の製造方法

Publications (2)

Publication Number Publication Date
JP2011071360A JP2011071360A (ja) 2011-04-07
JP5585035B2 true JP5585035B2 (ja) 2014-09-10

Family

ID=44016328

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009221761A Active JP5585035B2 (ja) 2009-09-28 2009-09-28 回路基板の製造方法

Country Status (1)

Country Link
JP (1) JP5585035B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5420727B2 (ja) * 2012-07-24 2014-02-19 中国電力株式会社 クリープ損傷を受ける金属製配管の補強補助具

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002232137A (ja) * 2001-01-30 2002-08-16 Kyocera Corp 多層配線基板の製造方法
JP3946578B2 (ja) * 2001-06-05 2007-07-18 大日本印刷株式会社 受動素子を備えた配線板の製造方法、受動素子を備えた配線板
JP2003332749A (ja) * 2002-01-11 2003-11-21 Denso Corp 受動素子内蔵基板、その製造方法及び受動素子内蔵基板形成用素板
JP2005026445A (ja) * 2003-07-02 2005-01-27 North:Kk 多層配線板とその製造方法
JP2006196857A (ja) * 2004-12-16 2006-07-27 Murata Mfg Co Ltd ケース付き複合回路基板及びその製造方法
JP4765125B2 (ja) * 2008-01-30 2011-09-07 Tanakaホールディングス株式会社 多層プリント配線板形成用多層基材及び多層プリント配線板

Also Published As

Publication number Publication date
JP2011071360A (ja) 2011-04-07

Similar Documents

Publication Publication Date Title
JP3744383B2 (ja) 複合配線基板及びその製造方法
JP5151265B2 (ja) 多層配線基板及び多層配線基板の製造方法
JP5093353B2 (ja) 部品内蔵モジュールの製造方法及び部品内蔵モジュール
JP2003347748A (ja) 多層配線基板及びその製造方法。
KR101868680B1 (ko) 회로 기판, 회로 기판의 제조 방법 및 전자 기기
JP2006324568A (ja) 多層モジュールとその製造方法
JP2014107552A (ja) 多層回路基板及びその製作方法
JP2006114621A (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
JP5194505B2 (ja) キャビティ付きプリント配線基板とその製造方法
JP2014127716A (ja) コア基板及びその製造方法、並びに電子部品内蔵基板及びその製造方法
JP5886335B2 (ja) 電子部品内蔵基板の製造方法及び電子部品内蔵基板
JP6673304B2 (ja) 多層基板
WO2013186966A1 (ja) 複合多層配線基板とその製造方法
JP4598140B2 (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
JPH10200258A (ja) 多層プリント配線板の製造方法
JP5749235B2 (ja) 回路部品内蔵基板の製造方法
JP5585035B2 (ja) 回路基板の製造方法
JP2011187854A (ja) 多層プリント配線板および多層プリント配線板の製造方法
KR101138542B1 (ko) 다층 인쇄회로기판의 제조방법
WO2011043382A1 (ja) 回路基板及びその製造方法
JP2005191549A (ja) 部品内蔵モジュールの製造方法及び部品内蔵モジュール
JP2005045228A (ja) 光学情報記録媒体とその製造方法
JP6497486B2 (ja) 多層基板およびその製造方法
JP5481947B2 (ja) 部品内蔵基板の製造方法
JP2008311553A (ja) 複合多層プリント配線板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Effective date: 20120619

Free format text: JAPANESE INTERMEDIATE CODE: A621

A977 Report on retrieval

Effective date: 20130424

Free format text: JAPANESE INTERMEDIATE CODE: A971007

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130430

A521 Written amendment

Effective date: 20130627

Free format text: JAPANESE INTERMEDIATE CODE: A523

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131105

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131226

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Effective date: 20140624

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140707

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Country of ref document: JP

Ref document number: 5585035