JP6425462B2

JP6425462B2 - 半導体装置

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Publication number: JP6425462B2
Application number: JP2014173067A
Authority: JP
Inventors: 隆夫野村; 涼森; 一樹福岡
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2014-08-27
Filing date: 2014-08-27
Publication date: 2018-11-21
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Description

本開示は半導体装置に関し、特に温度センサを有した半導体装置に好適に利用されるものである。

半導体装置におけるトランジスタや素子の集積度上昇に伴い、動作時の熱により高温となる部分が局所的に発生するようになってきている。そのような高温部には温度センサを配置し、その出力結果に基づき、半導体装置自身を制御することによって、高温による機能低下を減らしていた。

例えば、特許文献１には、半導体チップにおいて、メモリセルアレイの近くに配置され、チップの温度を検出する温度センサ、温度センサの出力を処理する演算回路、オシレータ、出力回路、および、リフレッシュ回路が示されている。また、メモリセルアレイを分割したサブメモリセルアレイのそれぞれにおいてリフレッシュ動作を行うかどうかの設定を行うモード設定回路が開示されている。
また、特許文献２には、SoC側に温度センサを設けることが開示されている。
さらに、特許文献３には、DRAM側の温度センサの情報をロジックが受けることが開示されている。

特開２００７−２２０２３３号公報特開２０１３−１０１７２８号公報特開２０１１−１７０９４３号公報

しかしながら、複数の半導体チップが接続される場合、１枚の半導体チップ内で自身の動作により高温となる箇所に温度センサを配置したとしても、その温度センサが隣の半導体チップから伝搬する熱をすぐに検知できるとは限らず、自身の半導体チップの機能低下を充分に防ぐことができない可能性がある。例えば、特開2011-170943では、各メモリに温度センサが配置されているが、ロジックが発熱した場合における温度センサの処理について開示されていない。また、隣の半導体チップの熱によって高温となる箇所を事前に予測し、自身の半導体チップ内に別途適切に温度センサを配置することも困難である。

さらに、例えば自身の半導体チップがメモリチップの場合、高温に対処するためにメモリセルの制御を行うが、全てのメモリセルを常に制御する必要はない。制御不要なメモリセルにも対しても頻繁にアクセスを行うことは、むしろ消費電力の増大を招くという問題がある。例えばDRAMのリフレッシュ制御においては、特開2013-101728のように、メモリチップの全てのメモリセルにリフレッシュを行うと、高温でないメモリセルも不必要にリフレッシュされ、消費電力が大きくなる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本開示の一実施の形態に係る半導体装置は、第１の半導体チップと、第１の半導体チップに接続される第２の半導体チップとを含むものである。第１の半導体チップは、各々メモリセルをもつ複数のメモリ領域を有したメモリ回路を有する。第２の半導体チップは、第２の半導体チップのそれぞれ異なる箇所に設けられ、各々温度を計測する複数の温度センサ、および、複数の温度センサのそれぞれ出力する出力結果に基づき、メモリ回路のそれぞれ前記複数のメモリ領域に対する制御を行うメモリコントローラを有する。

この実施の形態によれば、メモリ回路において機能低下防止を抑えつつ消費電力をも抑えるができる。

実施の形態１の半導体装置の断面図である。実施の形態１の半導体装置のARモードに関するフローチャートである。実施の形態１の半導体装置の温度センサ配置を例示するブロック図である。実施の形態２の半導体装置の断面図である。実施の形態１の半導体装置の回路構成を例示するブロック図である。実施の形態１の半導体装置の温度センサコントローラの構成を例示するブロック図である。実施の形態１の半導体装置のリフレッシュモード遷移の関係を示す説明図である。実施の形態１の半導体装置のリフレッシュモード遷移に関するフローチャートである。実施の形態１の半導体装置のPSRモードからSRモードへの遷移に関するフローチャートである。実施の形態１の半導体装置の最大温度差算出回路の構成を例示するブロック図である。実施の形態１の半導体装置の温度センサ配置を例示するブロック図である。実施の形態２の半導体装置の温度センサ配置を例示する図である。実施の形態２の半導体装置の温度変化を示すグラフである。実施の形態３の半導体装置の温度センサ及び補助温度センサ配置を例示する図である。

以下、本開示の実施の形態に係る半導体装置について説明する。ここで半導体装置とは、所望の機能を実現する電子回路が集積して形成された半導体チップ、その半導体チップが複数個に個片化される前の半導体ウェハ、及び、単一または複数の半導体チップが樹脂等でパッケージされたもの、のいずれをも指すものとする。

[実施の形態１]
図１は、本開示の実施の形態１に伴う半導体装置の断面図の一例である。半導体装置は、シリコンを主成分とした半導体チップ１、２、３、インターポーザ基板６、はんだボール8及び樹脂5を含む。インターポーザ基板６（配線基板）の上に半導体チップ1及び２つの半導体チップ２，３が積層される。樹脂５は半導体チップ１，２，３を封止する。半導体チップ１，２の各々はシリコン貫通ビア４及びバンプ電極７を有する。半導体チップ３はバンプ電極７を有する。半導体チップ３は半導体チップ２と同様、バンプ電極７に接続されるシリコン貫通ビアを設けてもよいが、この例では設けない。

半導体チップ３は、自身のバンプ電極７を介して、半導体チップ２に電気的に接続され、さらに半導体チップ２に設けられるトランジスタのメタル、シリコン貫通ビア４及びバンプ電極７を介して、半導体チップ１に電気的に接続される。半導体チップ２は、自身のバンプ電極７を介して半導体チップ１に電気的に接続され、さらに半導体チップ１に設けられるトランジスタのメタル、シリコン貫通ビア４及びバンプ電極７を介して、インターポーザ基板６に電気的に接続される。インターポーザ基板６は、はんだボール８によってマザーボード等に実装される。半導体チップ１は、自身のバンプ電極７を介して、インターポーザ基板６に電気的に接続される。ここで、インターポーザ基板６は配線パターンを有したガラスエポキシ樹脂の基板である。なお図１では、半導体チップ１、２、３の３枚が積層され、それぞれシリコン貫通ビアが設けられているが、４枚及びそれ以上積層されていてもよく、それぞれにシリコン貫通ビアが設けられていても良い。いずれの場合も、互いに近接される半導体チップの間の距離は50μm程度である。なお、半導体チップもしくはインターポーザ基板上に設けられる配線間距離は、一般に半導体チップの方がインターポーザ基板より狭い。

ここで半導体チップ１は、ロジック回路が搭載されたチップ、例えばモバイル機器及び通信機器に用いられるベースバンドプロセッサ又はアプリケーションプロセッサが設けられるロジックチップである。ロジックチップは、SoC(System on Chip)とも呼ばれる。半導体チップ２、３の各々は、例えばＤＲＡＭ（ＤｙｎａｍｉｎｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）回路が設けられるメモリチップである。以下半導体チップ１はロジックチップ１と称し、半導体チップ２，３は、DRAMチップ２，３と称する。なお、一般的にメモリ(DRAMを含む)では、記憶容量の大きさと処理の高速化がトレードオフの関係にある。記憶素子(メモリセル)を構成する少なくとも１つのトランジスタにおいて、例えばゲート長（プロセスルール）は前者を優先すればより長くなり、後者を優先すればより短くなる傾向がある。従って、ロジックチップの半導体素子を構成する少なくとも１つのトランジスタにおけるゲート長と比較して、メモリチップのゲート長の方が長くなる場合、短くなる場合、もしくは同じ長さとなる場合がある。

図３は、ロジックチップ１及びDRAMチップ２における温度センサの配置例を示した図である。ロジックチップ１は、CPU（Central Processing Unit）、GPU（Graphic Processing Unit）等を含む複数の各種ロジック回路１７、その複数のロジック回路にそれぞれに対応させて設けられた温度センサ１６及び、Ｉ／Ｏインターフェース(Input/Output インターフェース)１８を有する。Ｉ／Ｏインターフェース１８はチップ中央部に配置され、上下のチップとの物理的な接続部分であると同時に通信を行う部分である。図１のシリコン貫通ビアは、このＩ／Ｏインターフェース１８に含まれる。なお、Ｉ／Ｏインターフェース１８は、ロジックチップ１の中央部ではなく端部に配置されていてもよい。しかし中央部に配置されることにより、その上下のチップのサイズが小さくても、端部に配置されている場合に比べ、容易にシリコン貫通ビアで接続することができる。温度センサ１６はそれぞれ対応するロジック回路の温度を検知する。例えば温度センサ１６の１つである温度センサIは、CPU_0の温度を検知する。温度センサIIはCPU_1の温度を検知する。温度センサIIIはGPUの温度を検知する。なお、１つの温度センサが2つ以上のロジック回路の温度を検知してもよい。例えばＣＰＵ＿０とＣＰＵ＿1がより近接して配置される場合には、その間に配置される温度センサIがＣＰＵ＿０とＣＰＵ＿1とに兼用されてもよい。DRAMチップ２には、チップ（スライス）ごとに複数のメモリチャネル１４、Ｉ／Ｏインターフェース１５及び複数の温度センサ１３を有する。各DRAMチップ２、３には、例えば４つのメモリチャネル５（Channel Ａ〜Ｄ）がそれぞれ設けられる。各メモリチャネルは、後述するようにメモリセルアレイ及びそれを制御する種々の制御回路を有する。Ｉ／Ｏインターフェース１５はチップ中央部に配置され、上下のチップとの物理的な接続部分であると同時に通信を行う部分である。図１のシリコン貫通ビアは、このＩ／Ｏインターフェース１５に含まれる。温度センサ１３はＩ／Ｏインターフェース内部もしくは外部に設けられる。

図１１は、ロジックチップの温度センサが、ロジック回路の熱による高温部と、DRAMチップのメモリチャネルの重なる部分に置かれた例を示した概略図である。ロジック回路、温度センサ、メモリチャネルはそれぞれ図３で用いたものと同じである。DRAMチップ２にはメモリチャネル１４(Channel A〜D)と、Ｉ／Ｏインターフェース１５が配置されている。ロジックチップ１には、ロジック回路１７としてCPU_0、CPU_1、GPUがあり、各ロジック回路の動作に伴う熱はその周辺に伝搬していく。温度センサＩ(温度センサ１６)は、CPU_0の発熱により高温になる箇所（高温部）かつ垂直方向にメモリチャネルが存在する位置に配置される。これにより、温度センサＩ(温度センサ１６)がメモリチャネルＡのリフレッシュ制御を行う。温度センサII及び温度センサIIIも上記と同様に配置されており、メモリチャネルＢ、メモリチャネルＤのリフレッシュ制御をそれぞれ行う。ここで、リフレッシュとは記憶保持動作であり、具体的にはメモリセルから情報を読み出して書き戻す動作を行う。ダイナミック型のメモリセルでは、情報を記憶するキャパシタの蓄積電荷が熱やリーク電流によって時間の経過とともに減る。よって一定間隔でデータを読み出して書き込むリフレッシュ動作を行う必要がある。リフレッシュ周期とは、上記一定間隔のことである。

また、温度センサは、例えばCPU_0の高温部とCPU_1の高温部の重複する部分を含んで配置されることもある。その場合、その温度センサの垂直方向には、メモリチャネルAとメモリチャネルBが存在する。このような場合を含め、ロジックチップの各温度センサと、DRAMチップの各メモリチャネルとの対応づけは、後述するスイッチ４４(図６)により行う。

図５は、ロジックチップ1とDRAMチップ２のより詳細な構成を示す回路構成図である。ロジックチップ１は複数のロジック回路１７(例えばCPU_0、CPU_1、GPU)、各ロジック回路の温度管理システム２０、メモリコントローラ２２及びパワーコントロールユニット２１を有する。温度管理システム２０は、上記で説明した通り、各ロジック回路に対応して配置された複数の温度センサ１６と、温度センサ１６の出力値を処理する温度センサコントローラ１９を有する。パワーコントロールユニット２１は、各ロジック回路をパワーダウンモードに遷移させる等して、各ロジック回路の消費電力を制御する。メモリコントローラ２２は、CPU(CPU_0もしくはCPU_1)から情報を受けて、DRAMチップ２へのアクセスを制御する。メモリコントローラ２２は、リフレッシュ周期決定回路２３、リフレッシュ周期格納レジスタ２４、スケジューラ２５、バスコントローラ２６、コマンドバス２７、及びデータバス２８を有する。リフレッシュ周期決定回路、リフレッシュ周期格納レジスタ、スケジューラ、コマンドバス、及びデータバスの組は、メモリチャネルＡ，Ｂ，Ｃ，Ｄにそれぞれ対応して設けられている。

DRAMチップ２はメモリチャネル１４、温度センサ１３、および温度センサコントローラ２９を有する。メモリチャネル１４はさらに、メモリセルからなるメモリセルアレイ３８、ロウデコーダ(図示せず)、カラムデコーダ(図示せず)、センスアンプ(図示せず)、ロウバッファ３４、カラムバッファ３６、データバス３７、ステータスレジスタ３０、セルフリフレッシュコントローラ３１、制御回路３２、論理回路３３を有する。ロウバッファ３４はさらに、リフレッシュカウンタ３５を有する。データのメモリセルへの書き込み(ライト)もしくは読み出し(リード)は、メモリコントローラ２２からライトコマンドもしくはリードコマンドが発行され、制御回路３２を経て、ロウアドレスを指定して行われる。なお、リフレッシュカウンタ３５は、ロウバッファ３４の外にあってもよい。メモリチャネルはA、B、CおよびDの４つがあるが、代表してAをメモリチャネル１４としている。メモリチャネルB、C、およびDもAと同様の構成である。また、温度センサ１３は図３の温度センサX〜Zを代表して１つ選択したものである。

図５において、リフレッシュ周期決定回路２３は、温度センサコントローラ１９から入力される温度情報及びDRAMチップ２から入力される温度情報に基づき、メモリチャネルに対するリフレッシュ周期を決定する。入力される温度情報の温度が高い程、リフレッシュ周期は短く設定される。リフレッシュ周期変更の流れについて、詳細は後述する。リフレッシュ周期が新たに決定されると、決定されたリフレッシュ周期がリフレッシュ周期格納レジスタ２４に格納され、スケジューラ２５に送られる。リフレッシュ周期が決定されると、スケジューラ２５は、そのリフレッシュ周期に従ってDRAMチップへリフレッシュコマンドを送るタイミングを制御する。リフレッシュコマンドは、バスコントローラを経て、コマンドバスからDRAMチップへ送られる。なお、コマンドバス２７はDRAMチップのRAS(Row Address Strobe)、CAS(Column Address Strobe)、WE(Write Enable)、CK(Clock、CKE(Clock Enable)、CS(Chip Select)、Add(Address Input)等の各端子に接続され、データバス２８はDRAMチップのDQ(Data Input/Output)、DQS(Data Strobe)、DM(Input Data Mask)等の各端子へ接続される。ＤＲＡＭチップのこれらの端子は、ＷｉｄｅＩ／ＯのＪＥＤＥＣ規格により定められている。このような構成とすることにより、ロジックチップの温度センサが高温を検知した場合に、対応するメモリチャネルのリフレッシュを制御することができ、DRAMチップの機能低下を充分に防ぎ、かつDRAMチップの消費電力を下げることができる。また、DRAMチップにも温度センサを設けることにより、DRAMチップの温度に基づいてリフレッシュ制御を行うこともでき、よりDRAMチップの機能低下を防ぎ、かつ消費電力を下げることができる。

図６は、温度センサコントローラ１９の内部の一例を示した回路構成図である。温度センサコントローラ１９は、温度の閾値を保持する閾値レジスタ４１、閾値レジスタの値と入力された温度情報を比較する比較器４２、温度情報を粗視化（変換）する回路４３、スイッチ４４、スイッチの制御情報を格納したレジスタ４５、及び最大温度差算出回路４６を有する。閾値レジスタ４１、比較器４２、粗視化回路４３の組は複数あり、その各組はロジック回路ＣＰＵ＿０，ＣＰＵ＿１，ＧＰＵとそれぞれ対応している。

ロジックチップ１の各温度センサ１６は、その設置されている箇所の温度(アナログ値)を計測し、その温度をアナログ値からデジタル値に変換して温度情報として温度センサコントローラ１９に出力する。温度センサコントローラ１９は、入力された温度情報を粗視化回路４３によりリフレッシュ周期決定及び最大温度差算出に最低限必要なビット数に絞った後、メモリコントローラ２２に出力する。粗視化回路は、ハードウェアを簡素化するためであり、必須ではない。なお、後述するDRAMチップのステータスレジスタにも同様に温度情報を簡素化する粗視化回路がある。

各ロジック回路の(粗視化された)温度情報と、各メモリチャネルに対応したリフレッシュ周期決定回路２３は、スイッチ４４により対応づけられる。図１１の場合と同様、温度センサＩはメモリチャネルＡに対応させる必要があるため、スイッチは、メモリチャネルＡに対応するリフレッシュ周期決定回路を選択する。レジスタ４５は温度センサ１つに対応させるべき１個またはそれ以上のメモリチャネルを特定する値を保持しており、１つの温度センサからの温度情報に対して、メモリチャネルA、B、C、Dの４つに対応するリフレッシュ周期決定回路から必要なメモリチャネルに対応するリフレッシュ周期決定回路を任意に選ぶことができる。これにより、ロジックチップの温度センサと、DRAMチップのメモリチャネルを１対多対応させることができるので、DRAMチップによってメモリチャネルの位置が異なる場合でも、そのメモリチャネルに対応する位置にロジックチップの温度センサを配置することができる。レジスタ４５は、例えばＣＰＵ＿０からもアクセスされ、例えばリセット時にＣＰＵ＿０がメモリチャネルを特定する値も保持している。なお、スイッチの制御手段はレジスタに限らず、ヒューズでもよい。

以上、ロジック回路ＣＰＵ＿０に対応する温度センサＩについて説明したが、ＣＰＵ＿１、ＧＰＵにそれぞれ対応する温度センサII、IIIの温度情報に基づく制御についても同様に行われ、温度センサIIがメモリチャネルＢに対応し、温度センサIIIがメモリチャネルＤに対応するように、それぞれスイッチがオンまたはオフされる。また、あらかじめ温度センサをどのメモリチャネルに対応させるべきか決まっている場合は、スイッチは不要であり、各温度センサの温度情報が、対応するメモリチャネルのリフレッシュ周期決定回路にスイッチなしに供給される構成をとってもよい。

温度センサコントローラ１９は、各ロジック回路の温度情報を基に、各ロジック回路をパワーダウンモードへ遷移させることもできる。

ここでは、代表してロジック回路ＣＰＵ＿０に対応する温度センサＩの温度情報に基づく制御について説明する。閾値レジスタ４１に保持される温度情報は、例えばロジック回路の動作に悪影響を与える程度の高温な値(例えば１０５℃以上)を示す。比較器４２では、温度センサＩから入力された温度情報と閾値レジスタに保持された温度情報を比較し、比較結果を割り込みコントローラ(図示せず)に入力する。割り込みコントローラは、温度センサＩから入力された温度情報が閾値レジスタに保持された温度情報より高ければ、その温度センサ近傍のロジック回路CPU_0へ割り込み信号を発生させる。割り込み信号を受け取ったロジック回路CPU_0は、パワーコントロールユニット２１へアクセスし、パワーコントロールユニットはそのロジック回路を低消費電力モードに遷移させる。なお、割り込みコントローラからCPU_0を経由せず、直接パワーコントロールユニットへアクセスしてもよい。ここで、低消費電力モードの具体例としては、クロック制御や電源遮断がある。クロック制御では、パワーコントロールユニットからクロック制御手段（発振器を含む）を通して、各ロジック回路のクロック周波数を低減もしくはゼロにする。周波数やロジック回路の選択にはレジスタを用いても良い。また、電源遮断では、パワーコントロールユニットからの指示により、各ロジック回路の電源を順次遮断したり、全ロジック回路の電源を同時に遮断することができる。この温度管理システムによって、ロジックチップが高温になり、正常に動作しなくなることを防ぐことができる。

図７は、DRAMチップの各リフレッシュモードとその遷移関係を示した図である。なお、「CPU」はCPU_0もしくはCPU_1である。DRAMチップのリフレッシュモードには、オートリフレッシュモード(以下「ARモード」という)、セルフリフレッシュモード(以下「SRモード」という)、及び疑似セルフリフレッシュモード(以下「PSRモード」という)がある。ARモードでは、DRAMチップはCPUから直接命令を受けて、ロジックチップ及びDRAMチップの温度を監視しながらリフレッシュ動作を行う。SRモードでは、DRAMチップは自身の温度センサ１３の値を監視しながら自発的にリフレッシュ動作を行う。PSRモードでは、DRAMチップはCPUから直接命令を受けず、ロジックチップ及びDRAMチップの温度を監視しながらリフレッシュ動作を行う。なお、上記３モードで最もDRAMチップの消費電力が小さいのは、SRモードである。

また、ARモード及びPSRモードでは、リフレッシュ動作をメモリチャネル毎に設定でき、リフレッシュ周期もメモリチャネル毎に設定できる。SRモードでは、リフレッシュ動作をメモリチャネル毎に設定できるが、リフレッシュ周期はDRAMチップ毎にのみ設定できる。また、リフレッシュ中のメモリチャネルのデータ読み出しもしくは書き込みは、ARモードでは可能であるが、SRモード及びPSRモードではできない。

３モードの遷移条件は以下の通りである。
条件１．ARモード→SRモード：CPUの命令に応じて任意
条件２．SRモード→PSRモード：後述する図８のフローチャートに従う
条件３．SRモード→ARモード：CPUの命令に応じて任意
条件４．PSRモード→SRモード：後述する図９のフローチャートに従う
条件５．PSRモード→ARモード：CPUの命令に応じて任意
ARモードからPSRモードへは、SRモードを経由して遷移できるが、直接遷移することはできない。また、条件１は、例えばCPUがDRAMチップを低消費電力にしたい時に遷移され、条件３及び条件５は、例えばCPUがメモリチャネルの情報を読み出しもしくは書き込みをしたい時に遷移される。

以下、各リフレッシュモードを詳しく説明する。

（１）SRモード
SRモードは、CPU(例えばCPU_0)によりDRAMの初期設定として設定される。SRモードが設定されると、制御回路３２からセルフリフレッシュイネーブル信号がセルフリフレッシュコントローラ３１に出力される。そして、温度センサ１３がDRAMチップの温度を読み取り、温度センサコントローラ２９でその温度に基づくリフレッシュ周期が決められる。なお、このリフレッシュ周期は、後述するオフセットレジスタの値によっても変化する。セルフリフレッシュコントローラ３１は、決められたリフレッシュ周期に基づき、論理ゲート３３を経てロウバッファ３４内のリフレッシュカウンタ３５へリフレッシュコマンドを出力する。リフレッシュカウンタ３５はリフレッシュコマンドを受ける度に自身の値を加算し、同一ロウアドレスに対応するメモリセルのリフレッシュ動作が行われる。論理ゲートの役割は後述する。

ここで、温度センサコントローラ２９が決定したリフレッシュ周期の情報は、ステータスレジスタ３０にも送られ、そこで保持される。

図８は、SRモードからPSRモードへの遷移を示すフローチャートである。
ステップS1では、 SRモードが設定されると、メモリコントローラ２２内のスケジューラ２５は、ステータスレジスタ３０内のオフセットレジスタを0に設定する。オフセットレジスタの説明は後述する。

ステップS2では、 SRモード中は、ロジックチップ１内の各温度センサ１６でも温度検知が行われており、温度センサコントローラ１９内の最大温度差算出回路４６にて、検知した複数温度の最大温度差を算出する。最大温度差算出回路４６の詳細な説明は後述する。

ステップS3、S4、S5、では、ステップS2にて算出した最大温度差が５℃未満の場合、オフセットレジスタが0に設定されている場合はそのまま、1に設定されている場合は0に更新した後、ステップS2に戻る。

ステップS6、S7、S8では、ステップS2にて算出した最大温度差が５℃以上１５℃以下の場合、オフセットレジスタが1に設定されている場合はそのまま、0に設定されている場合は1に更新した後、ステップS2に戻る。

ステップS9では、ステップS2にて算出した最大温度差が１５℃より大きい場合、SRモードへの遷移が禁止される。

ステップS10では、SRモードである場合、PSRモードへ遷移（変更）し、SRモードでない(ARモードである)場合、ARモードが維持され、ステップS2へ戻る。

オフセットレジスタが０から１に更新されることによって、温度センサコントローラ２９で設定したリフレッシュ周期が補正される。例えば温度センサコントローラ２９で設定したリフレッシュ周期が70μsであった場合、ロジックチップ内の温度差が5℃以上１５℃以下まで開くと、オフセットレジスタ更新後のリフレッシュ周期は80μsとなる。オフセットレジスタの更新によって、DRAMチップはSRモード中でもロジックチップの温度情報を得ることができるので、温度センサコントローラ２９で設定したリフレッシュ周期をオフセットレジスタの値によって補正すれば、より最適なリフレッシュ周期でリフレッシュ動作を行うことができる。なお、スケジューラはオフセットレジスタの状態確認用に内部にもオフセットレジスタの内容をコピーしたコピーレジスタを持っており、DRAMチップのオフセットレジスタ更新時は常にコピーレジスタも更新する。

（２）ARモード
ARモードは、CPU(例えばCPU_0)によりDRAMの初期設定として、設定される。図２は、ARモードが設定された場合のリフレッシュ周期を決めるフローチャートである。

ステップS17、S18では、ARモードが設定されると、DRAMチップ側では、温度センサコントローラ２９が、温度センサ１３が読み取ったDRAMの温度情報TMをステータスレジスタ３０へ格納する。一方、ロジックチップ側は、上述した通り、温度センサ１６が読み取ったロジックの温度情報TLが温度センサコントローラ１９へ送られる。

ステップS19、S20では、TLが１０５℃以上の場合は、ロジックチップは上述のパワーダウンモードに設定される。なお、この時、高温のロジック回路の位置に対応するメモリチャネルを、コマンドバスから出力されるクロックイネーブル信号をオフにする等して、パワーダウンさせることができる。対応するメモリチャネルをパワーダウンすることにより、全メモリチャネルをパワーダウンすることに比べて、DRAMチップの性能低下を防ぐことができる。

ステップS21、S22、S23では、ステータスレジスタ３０へ格納された温度情報TMと、温度センサコントローラ１９が取得した温度情報TL(１０５℃未満)は、リフレッシュ周期決定回路２３へ送られる。リフレッシュ周期決定回路では、TLの値とTMの値を比較し、TL≧TMの場合は、TLの値に基づきリフレッシュ周期を設定する。TL＜TMの場合は、TMの値に基づきリフレッシュ周期を決定する。TL、TMとも、温度が高くなるほどリフレッシュ周期は短く設定され、例えば、温度８０℃の場合はリフレッシュ周期10μs、温度90℃の場合はリフレッシュ周期5μsとなる。リフレッシュ周期の設定から数マイクロ秒後、ステップS18に戻る。なお、ステータスレジスタ３０からリフレッシュ周期決定回路３２への温度情報の送信は、DRAMチップのDQ、DQS、DQMのいずれかの端子を経て行われる。

決定されたリフレッシュ周期は、リフレッシュ周期格納レジスタに格納され、スケジューラに送られる。リフレッシュ周期が決定された場合、スケジューラは、そのリフレッシュ周期に従ってリフレッシュするタイミングを制御し、バスコントローラを経て、コマンドバスへリフレッシュコマンドを送る。リフレッシュコマンドは、コマンドバスからDRAMチップ内の制御回路へ送られ、論理ゲート３３を経てロウバッファ３４内のリフレッシュカウンタ３５へ送られる。その後リフレッシュ動作に至るまでの流れは、上述のSRモードと同様である。論理ゲート３３は、図５では排他的論理和であるが、SRモードとARモードが同時に実行されないための制御手段であればよく、排他的論理和に限らない。

なお、ARモードにおいても、図８のフローチャートが実行されている。SRモードが初期設定された場合と異なるのは、ステップS11であり、最大温度差が１５℃より大きい場合、PSRモードに遷移せずARモードを維持する。

（３）PSRモード
上述の通り、PSRモードは、SRモード中にロジックチップ内の最大温度差がトリガーとなって設定される。PSRモードでのリフレッシュ周期変更は、ARモードの場合と同様である(図２)。

図９はSRモードからPSRモードへ遷移した後、再度SRモードへ遷移（変更）するフローチャートである。ステップS13、S14、S15に示す通り、PSRモードに設定されても、ロジックチップ内の最大温度差算出は継続して行われ、最大温度差が１５℃以下になった場合、SRモードへ戻り、同時に前述のオフセットレジスタに0が設定される。SRモードへ戻ると、図８のステップS1から再び実行される。温度差が小さくなるとSRモードへ戻ることにより、DRAMチップの消費電力をより低下させることができる。

図１０は、温度センサコントローラ１９内の最大温度差算出回路４６の構成を示す図である。粗視化された各温度情報が入力されると、スイッチ４７によりそのうちの２つが選択され、差分演算回路４８でその温度差が算出される。算出された差分情報はレジスタ４７に格納される。このようにして、入力された温度情報の全ての組み合わせを選択し、それらの差分を求め、各レジスタに差分情報が格納される。スイッチ５０では、各レジスタに格納された差分情報が選択され、比較回路５１でその差分の大きさをそれぞれ比較し、最大差分の情報がスケジューラ２５に送られる。スイッチ４７及び５０の制御と、差分データの格納先レジスタの制御は、制御信号(カウンタ)５２により行われる。なお、図１０で示したレジスタ４９の数は３つだが、当然、温度センサの数に応じてレジスタ数も変化する。

以上の構成は、メモリチャネルB、C、Dにおいても同様である。

本開示は複数の半導体チップが接続された半導体装置に関するが、特に複数チップが積層された場合には、熱対策に優れるだけでなく、半導体装置としての面積縮小効果が大きい。従って、スマートフォン、タブレット、各種ウェアラブル装置といった携帯型電子機器・システムに用いられることが多い。

本実施の形態の代表的な特徴を例示すると以下のとおりである。

本実施の形態における一つの観点は、各々がメモリセルをもつ複数のメモリ領域（複数のメモリチャネル）を有するメモリ回路（DRAM回路）が設けられる第１の半導体チップ（メモリチップ）と、それぞれ異なる箇所に各々温度を計測する複数の温度センサが設けられた第２の半導体チップ（ロジックチップ）とを含む半導体装置に関する。第２の半導体チップがその複数の温度センサのそれぞれ出力する結果に基づき、複数のメモリ領域に対する制御を行うメモリコントローラを有する。これによって、メモリ領域の制御が対応する温度センサの計測結果に基づいて行われ、温度の影響によるメモリ回路の機能低下を抑えることができる。

別の観点によれば、メモリ回路（DRAM回路）が構成される別の半導体チップと接続される半導体装置（半導体チップ）が、温度を計測する温度センサ、及びその温度センサの出力結果と、メモリ回路から受ける温度情報とに基づき、メモリ回路にあるメモリ領域（メモリチャネル）を制御するコントローラを有する。メモリ領域の制御が半導体装置自身の温度情報に加えてメモリ回路が設けられる側の半導体チップの温度情報に基づくためメモリ領域の制御がより適正に行われ、温度の影響によるメモリ回路の機能低下を抑えることができる。

また別の観点によれば、所望の動作を行うロジック回路（CPU）を有する半導体装置（例えばロジックチップ）が、温度を計測する温度センサと、温度センサの出力する出力結果に基づき、ロジック回路の消費電力を制御するパワーコントローラと、温度センサの出力する出力結果に基づき、メモリ回路のメモリ領域（メモリチャネル）に対する制御を行うメモリコントローラを有する。これによって、半導体チップ自身が高温になった場合にパワーダウンする等して消費電力を抑えるために温度を計測する温度センサを使って、メモリ回路のメモリ領域を適正に制御できる。

[実施の形態２]
図４は、本開示の実施の形態２に伴う半導体装置の断面図の一例である。半導体装置は、半導体チップ９をさらに有する。半導体チップ９はシリコン基板で構成され、自身のバンプ電極を介して半導体チップ１と電気的に接続される。ここで、半導体チップ９は、半導体チップ１と同様のロジックチップであり、以下ロジックチップ９と称する。なお、図４では、半導体チップ１，２に対してシリコン貫通ビアが設けられているが、３枚以上の半導体チップに対してシリコン貫通ビアを設けてもよい。いずれの場合も、半導体チップ１と半導体チップ２の距離は50μm程度、半導体チップ２と半導体チップ９の距離は50μm〜1mm程度に近接される。その他の点は、図１のものと同じ構成である。

図１２は、隣接したロジックチップ９とＤＲＡＭチップ２における温度センサの配置例を示した図である。ロジックチップ９とＤＲＡＭチップ２は平面視して重ならないように配置されている。ロジックチップ９の構成は、図３及び図５で示したロジックチップ１の構成と同様であり、ＤＲＡＭチップ２も図３及び図５と同様の構成である。ロジックチップ９の発熱による高温部１０の近傍に温度センサ５３、ＤＲＡＭチップに温度センサ５４が配置されている。このような場合、高温部１０とＤＲＡＭチップ２のメモリチャネルの距離は、実施の形態１で示した積層の場合と比べて長くなる。

図１３は、図１２のような温度センサ配置の場合における温度上昇の様子を表したものである。ロジックチップの発熱は、時間が経過するにつれ、まず温度センサ５３により検知され、温度センサ５３の値が一定の閾値温度TTHL9を超える頃、ようやく温度センサ５４４に検知され始める。一定の温度閾値とは、例えばメモリチャネルのデータが破壊される恐れがある程度の温度である。高温部に近い温度センサ５３が発熱をより早く検知し、温度センサ５４が検知し始める前にリフレッシュ周期変更を行うことにより、データ破壊を防ぐことができる。なお、温度閾値をあらかじめ低く設定し、温度センサ５４が検知し始めてからメモリチャネルへの制御を行う方法では、リフレッシュ周期変更をより頻繁に行うこととなり、消費電力が増大するという課題がある。本実施の形態では、温度閾値を高く設定することが可能となり、不必要なリフレッシュ動作を抑え、消費電力を抑えることが可能となる。

[実施の形態３]
図１４は、本開示の実施の形態２に伴う半導体装置において、ロジックチップの熱がDRAMチップに転写される様子と、温度センサ配置の別の例を示した図である。ロジックチップ１とDRAMチップ２は積層されており、各チップの構成は、実施の形態１と同様である。ロジックチップ１が高温になると、その上下のDRAMチップ２では、ロジックチップ１の高温部５５に相当する箇所５６にまず熱が伝搬する。従って、DRAMチップを適切に保護するためには、ロジックチップの高温部５５もしくはその近傍に温度センサ５７を配置することが望ましい。さらに、DRAMチップ２にも温度センサ５８を配置し、ロジックチップ１上で温度センサ５８の垂直方向に補助温度センサ５９を配置する。温度センサコントローラ（図１４では示されていない）は、温度センサ５８と補助温度センサ５９がそれぞれ検知した温度から、温度差δTを求め、温度センサ５７が検知した温度にδTを加算もしくは減算する。これによって、ロジックチップ１の温度センサ５７の値から、DRAMチップ２の高温部５６の温度をより正確に求めることができ、実施の形態１のような制御を精度よく行うことができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本開示は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１…半導体チップ（ロジックチップ）、２…半導体チップ（DRAMチップ）、３…半導体チップ、４…シリコン貫通ビア、９…半導体チップ（ロジックチップ）、１３…温度センサ、１４…メモリチャネル、１６…温度センサ、１７…ロジック回路、１９…温度センサコントローラ、２１…パワーコントロールユニット、２２…メモリコントローラ、２３…リフレッシュ周期決定回路、２４…リフレッシュ周期格納レジスタ、２５…スケジューラ、２９…温度センサコントローラ、３０…ステータスレジスタ、３１…セルフリフレッシュコントローラ、３２…制御回路、３３…論理ゲート、３４…ロウバッファ、３５…リフレッシュカウンタ、３６…カラムバッファ、３８…メモリセルアレイ、４１…閾値レジスタ、４２…比較器、４３…粗視化回路、４４…スイッチ、４５…レジスタ、４６…最大温度差算出回路、５３…温度センサ、５４…温度センサ、５７…温度センサ、５８…温度センサ、５９…補助温度センサ

Claims

第１の半導体基板の上に設けられ、前記第１の半導体基板とは別の第２の半導体基板に設けられるメモリ回路に接続される、半導体装置であって、
所望の動作を行うロジック回路、
温度を計測する３以上の複数の温度センサ、および、
前記複数の温度センサの出力結果及び前記メモリ回路から受けた温度情報に基づき、前記メモリ回路にあるメモリ領域に対する制御を行う、メモリコントローラと、
を含み、さらに、
前記複数の温度センサは第１温度センサと第２温度センサを含み、
前記第１温度センサと前記第２温度センサのそれぞれ出力する値を差分演算する回路と、前記演算結果の最大値を出力する回路と、前記最大値に基づいてリフレッシュ周期を補正するための情報を格納する第１のレジスタと、前記最大値に基づいて前記メモリ領域に対するリフレッシュモードを設定するリフレッシュモード設定回路と、を含み、
前記リフレッシュモード設定回路は、
前記メモリ回路の温度情報に基づいて前記メモリ回路において自発的にリフレッシュ動作が行われる第１のリフレッシュモード、が設定された場合において、前記最大値が第１の閾値以下となったとき、前記第１のリフレッシュモードを維持し、前記最大値が第１の閾値より大きくなったとき、前記第１のリフレッシュモードから、前記メモリ回路の温度情報に加えて前記ロジック回路に設けられた前記複数の温度センサの出力結果に基づいてリフレッシュ動作が行われる第２のリフレッシュモード、に変更する、半導体装置。
前記メモリコントローラは、
前記メモリ領域のリフレッシュ周期を示す値を保持する第２のレジスタと、
前記３以上の複数の温度センサの出力結果の値と前記メモリ回路から受けた前記温度情報の値を比較し、前記出力結果の値が前記温度情報の値より大きいときは、前記第２のレジスタに第１の値を設定し、前記出力結果の値が前記温度情報の値より小さいときは前記第２のレジスタに第２の値を設定するリフレッシュ周期決定回路と、
前記第２のレジスタの保持する値で特定されるリフレッシュ周期で前記メモリ領域をリフレッシュする指示を前記メモリ回路に送るスケジューラと、
を含む、請求項１に記載の半導体装置。
前記リフレッシュモード設定回路は、
前記第２のリフレッシュモードが設定された場合において、前記最大値が前記第１の閾値以下となったとき、前記第２のリフレッシュモードから前記第１のリフレッシュモードに変更する、請求項１に記載の半導体装置。
前記３以上の複数の温度センサのうち一の温度センサの出力結果と前記メモリ回路から受けた温度情報から、温度差を算出し、前記温度差を前記一の温度センサとは異なる前記複数の温度センサの出力結果に加算もしくは減算する、請求項１に記載の半導体装置。
前記３以上の複数の温度センサの出力する出力結果に基づき、前記ロジック回路の消費電力を制御するパワーコントローラと、
前記温度センサの出力する出力結果に基づき、メモリ領域に対する制御を行うメモリコントローラと、
を含む、請求項１に記載の半導体装置。
請求項１に記載の半導体装置において、
前記第１の半導体基板の上に設けられる半導体装置と前記第２の半導体基板上に設けられるメモリ回路は、シリコン貫通電極によって接続されている半導体装置。
請求項１に記載の半導体装置において、
配線を有し、前記第１の半導体基板の上に設けられる半導体装置と前記第２の半導体基板上に設けられるメモリ回路とが平面視して重ならないように配置され、前記第１の半導体基板の上に設けられる半導体装置と前記第２の半導体基板上に設けられるメモリ回路とを当該配線を介して電気的に接続する配線基板をさらに含む半導体装置。
請求項１に記載の半導体装置において、
前記３以上の温度センサに対しそれぞれ前記第１の半導体基板の上に設けられる半導体装置の主面に垂直な方向に前記複数のメモリ領域のうちの一つが存在するように前記第１の半導体基板の上に設けられる半導体装置及び前記第２の半導体基板上に設けられるメモリ回路がその主面どうし対向して配置される半導体装置。
請求項１に記載の半導体装置であって、
前記３以上の温度センサの各々が、前記複数のメモリ領域の少なくとも一つのメモリ領域を対応付けるスイッチ回路を含む半導体装置。
請求項１に記載の半導体装置において、
前記メモリコントローラを構成する少なくとも一つのトランジスタのゲート長は、メモリセルを構成する少なくとも１つのゲート長より長い半導体装置。
請求項１に記載の半導体装置において、
前記メモリコントローラを構成する少なくとも一つのトランジスタのゲート長は、メモリセルを構成する少なくとも１つのゲート長より短い半導体装置。