KR101596281B1 - 온도 관련 공유 제어회로를 갖는 반도체 메모리 장치 - Google Patents

온도 관련 공유 제어회로를 갖는 반도체 메모리 장치 Download PDF

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Abstract

온도 관련 공유 제어회로를 갖는 반도체 메모리 장치가 개시된다. 그러한 반도체 메모리 장치는, 복수의 메모리 뱅크들과; 상기 복수의 메모리 뱅크들 각각에 대응되어 근방에 배치된 온도감지 회로들과; 상기 온도감지 회로들과 상기 복수의 메모리 뱅크들에 대한 리프레쉬를 수행하는 리프레쉬 회로들 사이에 공유적으로 연결되어 상기 온도감지 회로들에 대한 캘리브레이션을 수행하며 상기 복수의 메모리 뱅크들에 대한 리프레쉬 주기를 독립적으로 조절하는데 관련된 신호들을 디지털적으로 처리하여 상기 리프레쉬 회로들로 인가하는 제어회로를 구비함에 의해, 리프레쉬 주기가 채널별 혹은 뱅크별로 독립적 혹은 선택적으로 제어됨은 물론, 공유 제어회로에 복수의 온도감지 회로들이 연결되기 때문에, 칩 내의 점유 면적이 최소화 또는 줄어든다.
반도체 메모리 장치, 디램, 온도 센서, 리프레쉬 주기, 제어회로

Description

온도 관련 공유 제어회로를 갖는 반도체 메모리 장치{Semiconductor memory device having shared temperature control circuit}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 온도감지 회로를 채용한 다이나믹 랜덤 억세스 메모리 등과 같은 반도체 메모리 장치에 관한 것이다.
CPU들, 메모리들, 및 게이트 어레이들 등과 같이 집적회로 칩으로 구현되는 다양한 반도체 장치들(devices)은 휴대용 퍼스널 컴퓨터들, PDA, 서버들, 또는 워크스테이션들과 같은 다양한 전기적 제품(electrical products)내로 합체되어진다. 그러한 전기적 제품들이 전원절약을 위한 슬립 모드(sleep mode)에 있을 경우에 대부분의 회로 콤퍼넌트들은 턴 오프 상태로 된다.
그러나, 전자적 시스템의 메인 메모리로서 흔히 채용되며, 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터를 단위 메모리 셀로서 갖는 다이나믹 랜덤 억세스 메모리(DRAM)와 같은 반도체 메모리 장치는 휘발성 메모리이므로, 메모리 셀에 저장된 데이터를 계속적으로 보존하기 위해 자체적으로 메모리 셀의 데이터를 리프레쉬하여야 한다. 그러한 셀프 리프레쉬 동작의 필요에 기인하여 디램에서는 셀프 리프레쉬 전력이 소모된다. 보다 저전력을 요구하는 바테리 오퍼레이티드 시스템(battery operated system)에서 전력 소모를 줄이는 것은 매우 중요하며 크리티컬(critical)하다.
셀프 리프레쉬에 필요한 전력소모를 줄이는 시도중 하나는 리프레쉬 주기를 온도에 따라 변화시키는 것이다. 디램에서의 데이터 보유 타임은 온도가 낮아질수록 길어진다. 따라서, 온도 영역을 복수개의 영역들로 분할하여 두고 낮은 온도 영역에서는 리프레쉬 클럭의 주파수를 상대적으로 낮추어 주면 전력의 소모는 줄어들 것임에 틀림없다. 여기서, 디램의 내부온도를 알기 위해서는 저전력 소모를 갖는 내장형 온도감지 회로가 디램 칩의 내부에 탑재될 것이 요구된다.
디램 칩의 내부에 온도감지 회로를 탑재할 경우에 온도감지 회로를 캘리브레이션하고 온도관련 데이터를 처리하여 리프레쉬 회로에 전송하는 제어회로도 함께 탑재된다. 여기서, 온도감지 회로의 개수와 제어회로의 개수가 많을수록 보다 세밀한 온도 감지 및 리프레쉬 제어가 달성될 수 있지만, 회로들의 개수를 무제한으로 많게 탑재하기는 어렵다.
따라서, 보다 효율적으로 회로들을 배치함에 의해 칩 내의 점유 면적을 줄이면서도 리프레쉬 제어를 보다 세밀히 수행할 수 있는 개선된 테크닉이 필요해진다.
따라서, 본 발명의 목적은 온도 관련 공유 제어회로를 갖는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 리프레쉬 주기를 채널별 혹은 뱅크별로 독립적 혹은 선택적으로 제어할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 복수의 온도감지 회로들과 단일의 공유 제어회로를 배치함에 의해 칩 내의 점유 면적을 최소화 또는 줄일 수 있는 온도 관련 공유 제어회로를 갖는 반도체 메모리 장치를 제공함에 있다.
본 발명의 실시예적 일 양상(an aspect)에 따른 반도체 메모리 장치는,
복수의 메모리 뱅크들과;
상기 복수의 메모리 뱅크들 각각에 대응되어 근방에 배치된 온도감지 회로들과;
상기 온도감지 회로들과 상기 복수의 메모리 뱅크들에 대한 리프레쉬를 수행하는 리프레쉬 회로들 사이에 공유적으로 연결되어 상기 온도감지 회로들에 대한 캘리브레이션을 수행하며 상기 복수의 메모리 뱅크들에 대한 리프레쉬 주기를 독립적으로 조절하는데 관련된 신호들을 디지털적으로 처리하여 상기 리프레쉬 회로들로 인가하는 제어회로를 구비한다.
본 발명의 실시예에서, 상기 복수의 메모리 뱅크들은 4개의 뱅크들로 설정될 수 있으며, 상기 제어회로는, 시분할 멀티플렉싱 방식으로 상기 복수의 메모리 뱅크들에 대한 리프레쉬 주기를 독립적으로 조절하는데 관련된 신호들을 디지털적으 로 처리할 수 있다.
본 발명의 실시예에서, 상기 복수의 메모리 뱅크들중 적어도 하나는 복수의 프로세서들에 의해 공유적으로 억세스되는 공유 메모리 뱅크일 수 있으며, 상기 반도체 메모리 장치는 멀티 채널 메모리 또는 원디램 일 수 있다.
본 발명의 실시예적 다른 양상(another aspect)에 따른 반도체 메모리 장치는,
복수의 프로세서들에 공통으로 억세스되는 적어도 하나의 공유 메모리 뱅크를 포함하는 복수의 메모리 뱅크들과;
상기 복수의 메모리 뱅크들 각각에 대응되어 근방에 배치된 온도감지 회로들과;
상기 온도감지 회로들과 상기 복수의 메모리 뱅크들에 대한 리프레쉬를 수행하는 리프레쉬 회로 사이에 공유적으로 연결되어 상기 복수의 메모리 뱅크들에 대한 리프레쉬 주기를 각기 독립적으로 조절하는데 관련된 신호들을 디지털적으로 처리하여 상기 리프레쉬 회로로 인가하는 제어회로를 구비한다.
바람직하기로, 상기 복수의 메모리 뱅크들은 4개 또는 8개의 뱅크들로 설정될 수 있으며, 상기 제어회로는, 시분할 멀티플렉싱 방식으로 상기 복수의 메모리 뱅크들에 대한 셀프 리프레쉬 주기를 독립적으로 조절하는데 관련된 신호들을 처리할 수 있다.
본 발명의 실시예에서, 상기 반도체 메모리 장치는 멀티 채널 메모리 혹은 원디램일 수 있다.
상기한 바와 같은 본 발명의 실시예적 구성에 따르면, 리프레쉬 주기가 채널별 혹은 뱅크별로 독립적 혹은 선택적으로 제어됨은 물론, 공유 제어회로에 복수의 온도감지 회로들이 연결되기 때문에, 칩 내의 점유 면적이 최소화 또는 줄어든다.
이하에서는 본 발명의 실시예에 따라, 온도 관련 공유 제어회로를 갖는 반도체 메모리 장치에 관한 실시예가 첨부된 도면들을 참조로 설명될 것이다.
이하의 실시예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다. 그렇지만, 본 발명이 이들 특정한 상세들 없이도 실시될 수 있을 것임은 본 분야의 숙련된 자들에 의해 이해될 수 있을 것이다. 공지의 반도체 제조 공정 및 다이나믹 랜덤 억세스 메모리의 기본적 데이터 억세스 동작이나 리프레쉬 동작과 그리고 그와 관련된 통상적 내부 회로들 및 온도감지 회로들은 본 발명을 모호하지 않도록 하기 위해 상세히 설명되지 않는다.
후술되는 본 발명의 실시예와의 보다 철저한 구별을 위한 의도만으로서, 도 1 및 도 2을 통하여 컨벤셔날 기술들이 간략히 설명될 것이다.
도 1은 온도 감지회로를 채용한 통상적인 반도체 메모리 장치의 개략적 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(10)의 칩 내부에 4개의 메모리 영역들(21-24)이 배치된 것이 보여진다. 상기 4개의 메모리 영역들(21-24)은 메모리 뱅크 혹은 메모리 블록 단위로 배치될 수 있다. 상기 반도체 메모리 장치(10)의 칩 내부에서 상기 4개의 메모리 영역들(21-24)이 배치되어 있지 않은 주변회로 영역에는 단일의 온도감지 회로(30) 및 제어회로(32)가 배치된다.
상기 제어회로(32)는 상기 온도감지 회로(30)와 리프레쉬를 수행하는 리프레쉬 회로(도시되지 않음)사이에 전기적으로 연결되어, 상기 온도감지 회로(30)에 대한 캘리브레이션을 수행하며 리프레쉬 주기를 조절하는데 관련된 신호를 처리하여 상기 리프레쉬 회로로 인가하는 역할을 한다.
그러나, 도 1에서와 같이 하나의 온도감지 회로(30)를 채용하여 리프레쉬 주기를 조절하는 것은, 리프레쉬 주기 제어의 정확성이 저하될 수 있고, 예컨대 제1 메모리 영역(21)에 대한 온도가 높아서 리프레쉬 주기를 보다 빠르게 해야할 경우에도 온도감지 회로(30)가 제3 메모리 영역(23)의 온도를 감지하고 있기 때문에, 제1 메모리 영역(21)의 메모리 셀들에 저장된 데이터를 제대로 리프레쉬 하지 못하는 경우가 초래될 수 있다.
따라서, 컨벤셔날 기술의 경우에는 상기한 바와 같은 단점들을 해결하기 위하여 도 2에서와 같이 각 메모리 영역별로 온도감지 회로와 제어회로를 배치해왔다.
도 2는 컨벤셔날 기술에 따라 메모리 영역별로 온도 감지회로 및 제어회로를 채용한 반도체 메모리 장치의 블록도를 보여준다.
도면을 참조하면, 반도체 메모리 장치(10)의 칩 내부에 4개의 메모리 영역들(21-24)을 배치할 경우에, 제1 메모리 영역(21)에는 온도감지 회로(30) 및 제어회로(32)가 대응적으로 배치되고, 제2 메모리 영역(22)에는 온도감지 회로(34) 및 제어회로(36)가 대응적으로 배치된 것이 나타나 있다. 또한, 제3 메모리 영역(23)에는 온도감지 회로(31) 및 제어회로(33)가 대응적으로 배치되고, 제4 메모리 영역(24)에는 온도감지 회로(35) 및 제어회로(37)가 대응적으로 배치된다.
도 2에서, 상기 온도감지 회로들(30,34,31,35)의 면적을 각기 1이라 할 경우에 상기 제어회로들(32,36,33,37)의 면적은 약 0.94가 된다. 따라서, 토탈 점유 면적은 4 + 3.76 = 7.76이 된다.
도 2에서와 같이 온도감지 회로들과 제어회로들을 각 메모리 영역마다 대응적으로 배치하는 경우에 칩 내에서 차지하는 점유면적이 증가된다.
또한, 리프레쉬 주기가 각 메모리 영역별로 독립적으로 제어될 뿐이고, 예를 들어 제1 메모리 영역과 제2 메모리 영역을 함께 선택하여 제1 온도감지 회로에 따라 제어하기 어려웠다. 제1 메모리 영역과 제2 메모리 영역을 함께 제어하는 경우에 제2 메모리 영역에 대응 배치된 온도감지 회로 및 제어회로를 파워오프 상태로 둘 수 있게 되어, 파워 세이빙이 가능하게 될 것이다.
따라서, 본 발명의 실시예에서는 도 3에서와 같이 하나의 제어회로(32)를 4개의 온도감지 회로(30,34,31,35)가 공유적으로 사용하기 때문에, 칩 내의 점유 면적이 최소화 또는 줄어든다.
또한, 도 5에서와 같이, 외부 제어신호(MRS1,2)에 따라 메모리 영역들을 선 택하여 복수의 메모리 영역들에 대한 리프레쉬 제어를 함께 수행하면 전력 소모가 줄어든다.
도 3은 본 발명의 실시예에 따라 온도 감지회로 및 공유 제어회로를 채용한 반도체 메모리 장치의 블록도이다.
반도체 메모리 장치(100)의 칩 내부에 4개의 메모리 영역들(21-24)을 도3과 같이 배치할 경우에, 제1 메모리 영역(21)에는 제1 온도감지 회로(30)가 대응적으로 배치되고, 제2 메모리 영역(22)에는 제2 온도감지 회로(34)가 대응적으로 배치되는 것이 보여진다. 또한, 제3 메모리 영역(23)에는 제3 온도감지 회로(31)가 대응적으로 배치되고, 제4 메모리 영역(24)에는 제4 온도감지 회로(35)가 대응적으로 배치된다.
한편, 상기 제1-4 온도 감지회로들(30,34,31,35)에 대하여 공유적으로 활용되는 제어회로(32)는 상기 반도체 메모리 장치(100)의 칩 내부 중앙부근에 배치된다.
상기 4개의 메모리 영역들(21-24)은 각기 DRAM의 뱅크 단위로 구성될 수 있으며, 하나의 뱅크는 예컨대 16Mb(메가비트), 32Mb, 64Mb, 128Mb, 256Mb, 512Mb, 또는 1024Mb 의 메모리 스토리지를 가질 수 있다.
도 3에서, 상기 온도감지 회로들(30,34,31,35)의 면적을 각기 1이라 할 경우에 상기 제어회로(32)의 면적은 약 0.94가 된다. 따라서, 토탈 점유 면적은 4 + 0.94 = 4.94가 된다.
따라서, 도 3에서와 같이 온도감지 회로들과 하나의 공유 제어회로를 배치하 는 경우에 칩 내에서 차지하는 점유면적이 도 2와 대비하여 36% 정도 감소된다.
도 3의 반도체 메모리 장치는 원디램(oneDRAM)일 경우에 상기 복수의 메모리 영역들 중 제2 메모리 영역(22)은 복수의 프로세서들(P1,P2)에 의해 공유적으로 억세스되는 공유 메모리 뱅크일 수 있다. 또한, 사안이 다른 경우에 도 3의 반도체 메모리 장치는 멀티 채널 메모리일 수 있다.
원디램(oneDRAM)인 경우에, 서로 다른 2개의 억세스 패쓰를 통하여 제1,2 프로세서들(P1,P2)에 의해 각기 억세스 될 수 있도록 하기 위해, 상기 DRAM(100)의 내부에는 시스템 버스들에 각기 대응적으로 연결되는 포트들과 메모리 뱅크들이 마련된다. 그러한 복수의 포트 구성은 단일 포트를 갖는 통상의 DRAM과는 상이할 수 있다.
결국, 원디램은 모바일 디바이스 내에서 통신 프로세서와 미디어 프로세서 간의 데이터 처리 속도를 현저히 증가시킬 수 있는 퓨전 (fusion)메모리 칩이다. 일반적으로 두 프로세서들이 있는 경우에 두 개의 메모리들이 통상적으로 요구된다. 그렇지만, 원디램 솔루션은, 프로세서들간의 데이터를 단일 칩을 통하여 라우팅할 수 있기 때문에, 두 개의 메모리들에 대한 필요성을 제거할 수 있다. 또한 듀얼 포트 어프로치를 취함에 의해, 원 디램은 프로세서들 간의 데이터 전송에 걸리는 시간을 상당히 감소시킨다. 단일 원디램 모듈은 고성능 스마트 폰 및 다른 멀티미디어 리치 핸드 셋(rich-handset)내에서 적어도 2개의 모바일 메모리 칩들을 대치할 수 있다. 프로세서들 간의 데이터 처리 속도가 보다 빨라짐에 따라 원디램은 전력 소모를 약 30퍼센트 정도 감소시키며, 필요해지는 칩 수를 줄이고, 토탈 다이 에리어 커버리지를 약 50퍼센트 축소시킬 수 있다. 이 결과는 셀룰러 폰의 속도를 약 5배 증가시키고 배터리 수명을 길게 하고 핸드셋 디자인을 슬림하게 하는 결과를 야기한다.
상기 도 3에서 보여지는 원디램이 4개의 메모리 영역들로 이루어진 메모리 셀 어레이를 가지는 경우라고 하면, 하나의 메모리 영역을 가리키는 제1 뱅크(21)는 제1 프로세서(P1)에 의해 전용으로 억세스 되고, 제3 뱅크(23) 및 제4 뱅크(24)는 제2 프로세서(P2)에 의해 전용으로 억세스 되도록 할 수 있다. 한편, 제2 뱅크(22)는 서로 다른 포트를 통하여 상기 제1,2프로세서들(P1,P2)모두에 의해 억세스 되어질 수 있다. 결국, 메모리 셀 어레이 내에서 제2 뱅크(22)는 공유 메모리 영역으로서 할당되고, 제1,3, 및 4 뱅크들은 각기 대응되는 프로세서에 의해서만 억세스되는 전용 메모리 영역으로서 할당되는 것이다.
상기 제1 프로세서(P1)가 상기 제2 뱅크(22)를 억세스하는 경우에 상기 oneDRAM(100)내의 패쓰 제어부는 상기 제2 뱅크(22)가 상기 제1 프로세서(P1)에 연결되도록 한다. 상기 제1 프로세서(P1)가 상기 제2 뱅크(22)를 억세스하는 동안에, 상기 제2 프로세서(P2)는 전용 메모리인 상기 제3 뱅크(23) 또는 제4 뱅크(24)를 억세스할 수 있다. 상기 제1 프로세서(P1)가 상기 제2 뱅크(22)를 억세스하지 않는 경우에, 상기 제2 프로세서(P2)는 비로소 공유 메모리 영역인 상기 제2 뱅크(22)를 억세스할 수 있게 된다.
도 3의 반도체 메모리 장치는, 복수의 메모리 뱅크들(21-24)과, 상기 복수의 메모리 뱅크들 각각에 대응되어 근방에 배치된 온도감지 회로들(30,34,31,35)과, 상기 온도감지 회로들과 상기 복수의 메모리 뱅크들에 대한 리프레쉬를 수행하는 리프레쉬 회로들 사이에 공유적으로 연결되어 상기 온도감지 회로들에 대한 캘리브레이션을 수행하며 상기 복수의 메모리 뱅크들에 대한 리프레쉬 주기를 독립적으로 조절하는데 관련된 신호들을 디지털적으로 처리하여 상기 리프레쉬 회로들로 인가하는 제어회로(32)를 구비한다.
상기 제어회로(32)는, 시분할 멀티플렉싱 방식으로 상기 복수의 메모리 뱅크들에 대한 리프레쉬 주기를 독립적으로 조절하는데 관련된 신호들을 디지털적으로 처리할 수 있다.
도 4는 도 3중 온도감지 회로들과 공유 제어회로간의 연결 구성을 보여주는 구체적 블록도이다. 상기 제어회로(32)는 업다운 신호 발생부(320), 결정 제어부(330), 신호 출력부(340), 및 타임분할 멀티플렉서(310)를 포함하는 구성을 가질 수 있다. 상기 신호 출력부(340)는 리프레쉬 주기를 생성하는 복수의 주기 생성부들과 연결된다. 여기서는 4개의 메모리 뱅크이므로 4채널이 나타나 있다.
도 4에서, 업 다운 신호 발생부(320)는 온도감지 회로들(30,34,31,35)로부터 채널을 통해 각기 들어오는 H/L 신호를 받아 특정 채널이 세 번 연속으로 H 또는 L일 경우에 이를 검출하여 업 다운 신호(UP/DN)를 발생한다. 결정 제어부(330)는 상기 업 다운 신호(UP/DN)을 받아 온도와 1:1 매칭(matching)되는 온도 코드 데이터(TCODE)를 새롭게 생성한다. 즉, 세 번 연속으로 H 또는 L일 경우에 온도 코드 데이터(TCODE)가 갱신된다. 신호 출력부(340)는 상기 온도 코드 데이터(TCODE)를 받고, 칩 외부로 각 채널별 온도 정보를 SRR/TQ를 이용해서 알려주고, 온도 감지 출력인 CT 및 DT 코드를 각 채널의 주기 생성부들로 전송한다. 상기 주기 생성부들은 상기 CT 및 DT 코드를 수신하고 해당 온도에 맞게 발진기(oscillator)주기를 조절함에 의해 리프레쉬 주기가 조절되도록 한다.
메모리 영역들의 온도에 따라 변화되는 온도 감지 출력(TD)은 상기 리프레쉬 주기 생성부의 출력 제어신호(01,02,03,04)의 상태를 변화시킨다.
도 4에서 상기 제어회로(32)의 내부 블록들은 타임분할 멀티플렉서(310)와 연결되어 타임분할 멀티플렉싱 방식으로 데이터의 입출력을 수행한다.
한편, 도 4의 회로에서, 온도감지 회로의 편이온도를 검출하여 캘리브레이션을 행하는 캘리브레이션 회로블록들은 생략되었다.
상기 온도감지 회로의 편이온도는 2진 축차근사법(binary successive approximation method)으로 수행될 수 있으며, 그러한 경우에 약 1도 미만의 오차를 갖는 편이온도를 검출하는 것이 가능한 것으로 알려져 있다.
도 5는 도 3의 메모리 영역들에 대한 리프레쉬 주기제어를 영역별로 수행하는 예를 보여주는 블록도이다.
도 5를 참조하면, 제1-4 리프레쉬 주기 제어부(300,310,320,330)와 스위칭부(210,212), 및 제1-4 뱅크 구동부(51-54)의 연결 구성이 보여진다.
도 5에서, 스위칭부(210)의 스위치가 MRS1에 응답하여 상기 제1 리프레쉬 주기 제어부(300)에 연결되는 경우에 제2 뱅크 구동부(52)는 제1 리프레쉬 주기 제어부(300)의 리프레쉬 클럭에 응답하게 되며, 제2 리프레쉬 주기 제어부(310)와는 동작적으로 연결되지 않는다. 이 경우에 도 4의 선택부(200)를 통하여 제어하고자 하 는 메모리 뱅크들을 선택하는 선택 신호를 인가할 수 있다. 따라서, 선택된 온도감지 회로를 별도의 채널을 통해 오프시킬 수 있으며 그에 따른 온도 코드 데이터를 생성하지 않아도 된다.
이와 같이, 외부 제어신호(MRS1,2)에 따라 메모리 영역들을 선택하여 복수의 메모리 영역들에 대한 리프레쉬 제어를 함께 수행하면 전력 소모가 줄어든다.
여기서 상기 외부 제어신호는 MRS(모드 레지스터 셋) 또는 E(익스텐드)MRS일 수 있다.
한편, EMRS 명령을 인가하여 반도체 메모리의 리프레쉬를 온도에 따라 조절하는 선행 기술의 예는 2003년 3월 20일자로 미국에서 공개된 미국공개 특허 2003/0056057호에 개시되어 있으므로 EMRS 명령의 응용에 관한 것은 그 것을 참조할 수 있을 것이다.
도 5에서, 상기 리프레쉬 출력 제어신호(O1-O4)에 응답하여 리프레쉬 클럭(SRCLK)을 발생하는 제1-4 리프레쉬 주기 제어부(300,310,320,330)는 온도의 고저에 따라 셀프 리프레쉬 클럭(SRCLK)의 주파수를 변화시킨다. 상기 셀프 리프레쉬 클럭(SRCLK)에 응답하여 메모리 셀 어레이의 리프레쉬 동작을 제어하는 제1-4 뱅크 구동부(51-54)는 온도가 낮은 경우에는 온도가 높은 경우에 비해 리프레쉬 동작 주기가 길어지도록 제어한다.
도 6은 도 3에 적용되는 온도 감지회로의 예시도이고, 도 7은 도 6에 따른 온도센서의 온도 대 전류 특성을 보여주는 그래프이다.
이하에서는 도 6 및 도 7을 참조하여 도 3에서 사용되는 온도감지 회로가 설 명될 것이다.
도 6을 참조하면, 통상적인 밴드 갭 레퍼런스(band-gap reference)회로를 이용한 온도감지 회로의 구성이 보여진다. 도 6에서, 온도감지기(100)는 전류 미러 타입으로 구성된 차동증폭기(DA)와, 온도의 증가에 따라 전류가 감소하는 감소 저항(R1)단(terminal)과, 온도의 증가에 따라 전류가 증가하는 증가 저항(R)단과, 테스트 온도(ORef)와 감지온도(OT1)를 서로 비교한 결과를 비교출력신호(OUT)로서 출력하는 비교기(OP1)를 포함한다. 여기서, 상기 차동증폭기(DA)의 브렌치(A)와 브렌치(B)에 각기 접속되는 접합다이오드들(D2,D1)은 서로 동일하며, 피형 모오스 트랜지스터들(MP1,MP2,MP3)의 사이즈 비율은 1:1:1이고, 엔형 모오스 트랜지스터들(MN1,MN2,MN3)의 사이즈 비율도 1:1:1이다. 여기서 사이즈는 채널 길이(L)와 게이트 폭(W)의 곱을 가리킨다.
상기 도 6에 도시된 온도감지기의 동작은 다음과 같다. 상기 차동증폭기(DA)내의 피형 모오스 트랜지스터들(MP1,MP2)과 엔형 모오스 트랜지스터들(MN1,MN2)의 전류 미러동작에 의해, IO:Ir=1:1의 전류가 흐르고, 브렌치(A)와 브렌치(B)에 나타나는 전압은 서로 동일한 레벨로 된다.
통상적인 접합 다이오드에서 턴온 구간에서의 전류 식은 I=Is{e(VD/VT)-1} ≒Is*e(VD/VT)로 된다. 여기서, Is 는 역방향 포화 전류이고, VD 는 다이오드 전압이고, VT는 kT/q로서 써멀 전압(thermal voltage)을 가리킨다.
브렌치(A)와 브렌치(B)에 나타나는 전압은 서로 동일하므로, VA = VB = VD1 = VD2 + Ir*R 이 되고, IO = Is*e(VD1/VT)⇒ VD1 = VT*ln(IO/Is)로 된다.
또한, Ir = Is*e(VD2/VT)⇒ VD2 = VT*ln(Ir/Is) = VT*ln(M*IO/Is)이므로, VT*ln(IO/Is) = VT*ln(M* IO/Is) + Ir*R 이된다. 여기서, M은 다이오드 D1과 D2의 사이즈 비를 가리킨다.
따라서, Ir = VT*ln(M)/R 이 되므로, 브렌치(A)에는 온도에 비례하는 전류가 흐르게 된다. 또한, I1과 IO에 비슷한 영역의 전류가 흐르도록 하면 브렌치(C)의 전압 VC는 VB의 값과 거의 같게 되고, VB = VD1 = VT*ln(IO/Is) 로 나타난다.
보통 VT에 비해 역방향 포화전류 Is는 온도 증가에 따라 훨씬 크게 증가하므로 다이오드 전압은 온도에 따라 감소하는 특성을 갖는다. 즉, VC가 온도 증가에 따라 감소하므로 I1은 온도에 따라 감소한다.
그러므로, 상기 저항 R1의 값을 튜닝하면 도 7에서 보여지는 바와 같은 특정온도(T1)에서 Ir와 I1의 값이 크로스(cross)되게 할 수 있다. 결국, 상기 도 6의 온도감지기(100)는 특정온도(T1)에서 트립 포인트(trip point)를 갖도록 설계된 온도감지기로서 기능한다. 도 7는 온도 센서의 브랜치(C) 및 브랜치(A)의 온도 대 전류 특성을 보여주는데, 여기서, 가로축은 온도이고 세로축은 전류를 가리킨다. 트립 포인트(T1)에서 상기 브랜치(C) 및 브랜치(A)의 특성 그래프가 교차된다. DA는 다운 영역이고, UA는 업 영역이다.
상기한 도 6의 온도감지기는 제조공정변화에 매우 민감한 특성을 가지므로, 변화된 트립 포인트를 설계된 온도 포인트에 맞추는 온도 튜닝 작업이 웨이퍼 레벨에서 개별 칩(chip)마다 수행되어야 한다. 상기 온도 튜닝 작업중 온도 트리밍을 행하기 위해서는 제조공정변화에 의해 편이(shift)된 편이온도를 검출하는 작업이 선행되어야 한다.
온도 트리밍을 행하기 위해서는 제조된 온도감지기가 설계된 목표온도에서 얼마나 편이되어 있는 지를 알아내야 한다. 따라서, 공정챔버내에 웨이퍼를 투입하고 공정챔버의 내부온도(테스트 온도)를 계속적으로 변화시켜가면서 상기 비교기(OP1)의 비교출력신호(OUT)를 모니터링하는 것에 의해, 온도감지기의 편이온도를 검출할 수도 있다. 또한, 편이온도를 검출한 후 저항소자를 이용하여 트리밍 작업이 행해진다.
본 실시예들에서 상기 스위칭부의 제어신호는 상기 메모리 장치와 연결된 외부의 CPU 또는 메모리 콘트롤러에서 제공되는 엠알에스나 확장 모드 레지스터 세트 명령으로 예를 들었으나, 사안이 다른 경우에 타의 논리 신호를 활용할 수 있음은 물론이다. 또한, 상기 온도 센서는 밴드 갭 레퍼런스 타입을 갖는 반도체 온도센서를 예를 들었으나, 타의 온도센서도 무방하다.
상기한 설명에서는 본 발명의 실시예들을 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이 제어회로의 구성이나 내부적 연결 구성을 다르게 할 수 있을 것이다.
또한, DRAM에서의 경우를 예로 들었으나, 의사(Pseudo) SRAM 등과 같은 타의 휘발성 메모리 등에서도 본 발명의 기술적 사상이 확장적으로 적용가능할 것이다.
도 1은 온도 감지회로를 채용한 통상적인 반도체 메모리 장치의 개략적 블록도
도 2는 컨벤셔날 기술에 따라 메모리 영역별로 온도 감지회로 및 제어회로를 채용한 반도체 메모리 장치의 블록도
도 3은 본 발명의 실시예에 따라 온도 감지회로 및 공유 제어회로를 채용한 반도체 메모리 장치의 블록도
도 4는 도 3중 온도 감지회로들과 공유 제어회로간의 연결 구성을 보여주는 구체적 블록도
도 5는 도 3의 메모리 영역들에 대한 리프레쉬 주기제어를 영역별로 수행하는 예를 보여주는 블록도
도 6은 도 3에 적용되는 온도 감지회로의 예시도
도 7은 도 6에 따른 온도센서의 온도 대 전류 특성을 보여주는 그래프

Claims (10)

  1. 복수의 메모리 뱅크들과;
    상기 복수의 메모리 뱅크들 각각에 대응되어 근방에 배치된 온도감지 회로들과;
    상기 온도감지 회로들과 상기 복수의 메모리 뱅크들에 대한 리프레쉬를 수행하는 리프레쉬 회로들 사이에 공유적으로 연결되어 상기 온도감지 회로들에 대한 캘리브레이션을 수행하며 상기 복수의 메모리 뱅크들에 대한 리프레쉬 주기를 독립적으로 조절하는데 관련된 신호들을 디지털적으로 처리하여 상기 리프레쉬 회로들로 인가하는 제어회로를 구비함을 특징으로 하는 공유 제어회로를 가지되,
    상기 리프레쉬 회로는 상기 공유 제어회로로부터 감지된 온도를 수신하고,
    상기 리프레쉬 회로는 제1 및 제2 리프레쉬 회로를 포함하되, 상기 제1 및 제2 리프레쉬 회로는 외부 제어 신호에 따라 상기 메모리 뱅크를 선택하는 스위치에 연결되고,
    상기 리프레쉬 주기의 제어는 각각의 상기 선택된 메모리 뱅크에 대하여 동시에 수행될 수 있는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 복수의 메모리 뱅크들은 4개의 뱅크들로 설정됨을 특징으로 하는 공유 제어회로를 가지는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제어회로는, 시분할 멀티플렉싱 방식으로 상기 복수의 메모리 뱅크들에 대한 리프레쉬 주기를 독립적으로 조절하는데 관련된 신호들을 디지털적으로 처리하는 것을 특징으로 하는 공유 제어회로를 가지는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 복수의 메모리 뱅크들중 적어도 하나는 복수의 프로세서들에 의해 공유적으로 억세스되는 공유 메모리 뱅크임을 특징으로 하는 공유 제어회로를 가지는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 반도체 메모리 장치는 멀티 채널 메모리임을 특징으로 하는 공유 제어회로를 가지는 반도체 메모리 장치.
  6. 복수의 프로세서들에 공통으로 억세스되는 적어도 하나의 공유 메모리 뱅크를 포함하는 복수의 메모리 뱅크들과;
    상기 복수의 메모리 뱅크들 각각에 대응되어 근방에 배치된 온도감지 회로들과;
    상기 온도감지 회로들과 상기 복수의 메모리 뱅크들에 대한 리프레쉬를 수행하는 리프레쉬 회로 사이에 공유적으로 연결되어 상기 복수의 메모리 뱅크들에 대한 리프레쉬 주기를 각기 독립적으로 조절하는데 관련된 신호들을 디지털적으로 처리하여 상기 리프레쉬 회로로 인가하는 제어회로를 구비함을 특징으로 하는 공유 제어회로를 가지되,
    상기 리프레쉬 회로는 상기 공유 제어회로로부터 감지된 온도 출력을 수신하고,
    상기 리프레쉬 회로는 외부 제어 신호에 따라 상기 메모리 뱅크를 선택하는 스위치에 연결되고,
    상기 리프레쉬 주기의 제어는 각각의 상기 선택된 상기 메모리 뱅크에 대하여 동시에 수행될 수 있는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 복수의 메모리 뱅크들은 4개 또는 8개의 뱅크들로 설정됨을 특징으로 하는 공유 제어회로를 가지는 반도체 메모리 장치.
  8. 제6항에 있어서, 상기 제어회로는, 시분할 멀티플렉싱 방식으로 상기 복수의 메모리 뱅크들에 대한 셀프 리프레쉬 주기를 독립적으로 조절하는데 관련된 신호들을 처리하는 것을 특징으로 하는 공유 제어회로를 가지는 반도체 메모리 장치.
  9. 제6항에 있어서, 상기 반도체 메모리 장치는 멀티 채널 메모리임을 특징으로 하는 공유 제어회로를 가지는 반도체 메모리 장치.
  10. 제6항에 있어서, 상기 반도체 메모리 장치는 원디램임을 특징으로 하는 공유 제어회로를 가지는 반도체 메모리 장치.
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