KR102283330B1 - 반도체 소자 - Google Patents

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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
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    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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Abstract

본 발명은 반도체 소자에 관한 것으로, 제1 반도체 칩 상에 제2 반도체 칩이 적층된 칩 적층체를 포함하고, 상기 제1 반도체 칩은 제1 기판 및 상기 제1 기판 상의 제1 자기터널 접합을 포함하고, 상기 제2 반도체 칩은 제2 기판 및 상기 제2 기판 상의 제2 자기터널접합을 포함하되, 상기 제1 자기터널접합의 자화 반전을 위해 요구되는 제1 임계 전류 밀도는 상기 제2 자기터널접합의 자화 반전을 위해 요구되는 제2 임계 전류 밀도와 다른 반도체 소자가 제공된다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 상세하게는 임베디드(embedded) 자기 메모리 장치를 포함하는 반도체 소자에 관한 것이다.
메모리 소자 및 논리 소자가 하나의 칩에 함께 집적된 임베디드(embedded) 반도체 소자가 제안되어 왔다. 임베디드 반도체 소자는 사용자의 데이터를 저장하도록 구성되는 메인 메모리 소자 및 사용자가 요구한 특정 기능을 수행하도록 구성되는 기능 회로를 포함할 수 있다.
메인 메모리 소자는, 전원이 공급되지 않은 경우에도, 사용자의 데이터를 유지할 수 있도록, 비휘발성을 갖는 것이 요구된다. 플래시 메모리 소자는 이러한 정보의 비휘발성을 구현할 수 있기 때문에, 종래의 임베디드 반도체 소자의 메인 메모리 소자로서 사용되었다. 하지만, 잘 알려진 것처럼, 상기 플래시 메모리 소자는 느린 동작 속도를 갖기 때문에, 종래의 임베디드 반도체 소자는 빠른 동작 속도의 요구를 충족시키지 못하였다. 이러한 요구를 충족하는 기억 소자로 자기 메모리 장치(Magnetic memory device)가 연구되고 있다. 자기 메모리 장치는 고속 동작 및/또는 비휘발성의 특성을 가질 수 있어 차세대 메모리로 각광받고 있다.
전자 산업이 고도로 발전함에 따라, 자기 메모리 장치에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있다. 따라서, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 리텐션 특성이 확보된 비휘발성 메모리 셀과, 빠른 동작 및 저전력을 요구하는 랜덤 엑세스 메모리 셀을 모두 구비한 반도체 소자를 용이하게 제공하는 데 있다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는, 제1 반도체 칩 상에 제2 반도체 칩이 적층된 칩 적층체를 포함하고, 상기 제1 반도체 칩은 제1 기판 및 상기 제1 기판 상의 제1 자기터널 접합을 포함하고, 상기 제2 반도체 칩은 제2 기판 및 상기 제2 기판 상의 제2 자기터널접합을 포함하되, 상기 제1 자기터널접합의 자화 반전을 위해 요구되는 제1 임계 전류 밀도는 상기 제2 자기터널접합의 자화 반전을 위해 요구되는 제2 임계 전류 밀도와 다르다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는, 제1 반도체 칩 상에 제2 반도체 칩이 적층된 칩 적층체를 포함하고, 상기 제1 반도체 칩은: 제1 영역 및 제2 영역을 포함하는 제1 기판;
상기 제1 영역 상의 제1 메모리 구조체; 및 상기 제2 영역 상의 제1 로직 구조체를 포함하고, 상기 제2 반도체 칩은: 제3 영역 및 제4 영역을 포함하는 제2 기판; 상기 제3 영역 상의 제2 메모리 구조체; 및 상기 제4 영역 상의 제2 로직 구조체를 포함하되, 상기 제1 메모리 구조체의 제1 메모리 셀은 NVM(non-volatile memory) 셀로 기능하고, 상기 제2 메모리 구조체의 제2 메모리 셀은 RAM(random access memory) 셀로 기능하도록 구성된다.
본 발명의 실시예들에 따르면, 칩 적층체를 구성하는 반도체 칩들의 메모리 셀들은 서로 다른 스위칭 특성을 갖는 자기터널접합들을 각각 포함할 수 있다. 그 결과, 리텐션(retention) 특성이 확보된 비휘발성 메모리 셀과, 빠른 동작 및 저전력을 요구하는 랜덤 엑세스 메모리 셀을 모두 구비한 반도체 소자의 제공이 용이할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 개략적인 블록도이다.
도 2a 및 도 2b는 도 1의 메모리 구조체들의 단위 메모리 셀들을 설명하기 위한 도면들이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 제1 자기터널접합을 설명하기 위한 개념도들이다.
도 4a는 도 1의 제1 메모리 구조체의 일부를 나타내는 단면도이고, 도 4b 및 도 4c는 도 4a의 A 부분에 대응하는 확대도들이다.
도 5a는 도 1의 제2 메모리 구조체의 일부를 나타내는 단면도이고, 도 5b 및 도 5c는 도 5의 B 부분에 대응하는 확대도들이다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지에 관한 단면도이다.
도 7은 도 6의 칩 적층체를 설명하기 위한 것으로, 도 6의 M 부분에 대응하는 확대 단면도이다.
도 8 내지 도 11은 본 발명의 실시예들에 따른 칩 적층체의 제조 방법을 설명하기 위한 단면도들이다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지에 관한 단면도이다.
도 13은 도 12의 칩 적층체를 설명하기 위한 것으로, 도 12의 M 부분에 대응하는 확대 단면도이다.
도 14는 본 발명의 실시예들에 따른 반도체 패키지에 관한 단면도이다.
도 15는 본 발명의 실시예들에 따른 칩 적층체를 설명하기 위한 것으로, 도 15의 M 부분에 대응하는 확대 단면도이다.
이하 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 개략적인 블록도이다.
도 1을 참조하면, 반도체 소자(1)는 칩 적층체(20)를 구성하는 제1 반도체 칩(CH1) 및 제2 반도체 칩(CH2)을 포함할 수 있다. 제1 반도체 칩(CH1) 및 제2 반도체 칩(CH2)은 수직적으로 적층되어 서로 결합 및 전기적으로 연결될 수 있다. 일 실시예들에 따르면, 제1 및 제2 반도체 칩들(CH1, CH2)은 웨이퍼 온 웨이퍼(wafer on wafer) 본딩 방식, 칩 온 웨이퍼(chip on wafer) 본딩 방식, 또는 칩 온 칩(chip on chip) 본딩 방식으로 서로 결합될 수 있다. 제1 및 제2 반도체 칩들(CH1, CH2)은 서로 다른 종류의 반도체 칩들일 수 있다. 일 예로, 제1 반도체 칩(CH1)은 임베디드(embedded)된 가변 저항 메모리 셀들을 포함하는 로직 칩이고, 제2 반도체 칩(CH2)은 비휘발성 메모리 셀의 특성을 갖는 가변 저항 메모리 소자들을 포함하는 메모리 칩일 수 있다. 다른 예로, 제1 및 제2 반도체 칩들(CH1, CH2)은 임베디드된 가변 저항 메모리 셀들을 각각 포함하되, 서로 다른 기능을 수행하는 로직 칩들일 수 있다.
상세하게, 제1 반도체 칩(CH1)은 제1 기판 상에 배치되는 제1 메모리 구조체(MS1) 및 제1 로직 구조체(LS1)를 포함할 수 있고, 제2 반도체 칩(CH2)은 제2 기판 상에 배치되는 제2 메모리 구조체(MS2) 및 제2 로직 구조체(LS2)를 포함할 수 있다. 메모리 구조체들(MS1, MS2)의 각각은 메모리 셀 어레이를 포함할 수 있다. 예컨대, 메모리 셀 어레이는 2차원 또는 3차원적으로 배열된 복수의 메모리 셀들 및 복수의 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들, 비트 라인들 및 소스 라인들을 포함할 수 있다. 메모리 셀들의 각각은 메모리 소자 및 선택 소자를 포함할 수 있다. 본 발명의 실시예들에 따르면, 메모리 소자는 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭 될 수 있는 가변 저항 소자일 수 있다. 선택 소자는 메모리 소자를 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 예컨대, 선택 소자는 PMOS 또는 NMOS 전계효과 트랜지스터로 구성될 수 있다.
로직 구조체들(LS1, LS2)의 각각은, 소정의 논리 동작을 수행하기 위한 로직 회로들 및/또는 메모리 셀들의 구동을 위한 주변 회로들을 포함할 수 있다. 로직 회로들은 예컨대, 하나의 불린 논리 기능(Boolean logic function, 일 예로, INVERTER, AND, OR, NAND, NOR 등) 또는 하나의 저장 기능(storage function, 일 예로, FLIP-FLOP)을 수행하기 위한 로직 셀들을 포함할 수 있다. 주변 회로들은 메모리 셀의 구동(예컨대, 읽기 또는 쓰기 동작)을 위한 행 디코더, 열 선택 회로, 읽기/쓰기 회로, 및/또는 제어 로직을 포함할 수 있다. 예컨대, 로직 구조체(LS)는 로직 회로들 및/또는 주변 회로들을 구성하는 CMOS 트랜지스터들, 저항, 캐패시터 및/또는 배선 구조체를 포함할 수 있다.
도 2a 및 도 2b는 도 1의 메모리 구조체들의 단위 메모리 셀들을 설명하기 위한 도면들이다. 이하, 제1 메모리 구조체(MS1)의 단위 메모리 셀은 제1 메모리 셀(MC1)로 지칭하고, 제2 메모리 구조체(MS2)의 단위 메모리 셀은 제2 메모리 셀(MC2)로 지칭한다. 먼저, 제1 메모리 셀(MC1)에 대해 설명한다.
도 2a를 참조하면, 제1 메모리 셀(MC1)은 제1 메모리 소자(ME1) 및 제1 선택 트랜지스터(SE1)를 포함할 수 있다. 제1 메모리 소자(ME1)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 제1 메모리 소자(ME1)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다. 예컨대, 제1 메모리 소자(ME1)는 제1 자기터널접합(MTJ1)을 포함하는 자기기억 소자일 수 있다.
일 실시예에 따르면, 제1 자기터널접합(MTJ1)은 고정층(PL), 자유층(FL) 및 이들 사이에 개재된 터널 배리어층(TBL)을 포함할 수 있다. 고정층(PL)은 일 방향으로 고정된 자화방향을 갖고, 자유층(FL)은 고정층(PL)의 자화방향에 평행 또는 반평행하도록 변경 가능한 자화방향을 갖는다. 제1 자기터널접합(MTJ1)의 전기적 저항은 고정층(PL)과 자유층(FL)의 자화방향들에 따라 달라질 수 있다. 제1 자기터널접합(MTJ1)에서 고정층(PL)과 자유층(FL)의 자화 방향이 평행한 경우, 제1 자기터널접합(MTJ1)은 낮은 저항 상태를 가지며, 제1 데이터에 상응하는 '0'이 기입될 수 있다. 이와 달리, 제1 자기터널접합(MTJ1)에서 고정층(PL)과 자유층(FL)의 자화 방향이 반평행한 경우, 제1 자기터널접합(MTJ1)은 높은 저항 상태를 가지며, 제2 데이터에 상응하는 '1'이 기입될 수 있다.
제1 선택 트랜지스터(SE1)의 게이트 전극은 상응하는 제1 워드 라인(WL1)에 연결될 수 있으며, 제1 선택 트랜지스터(SE1)의 제1 단자는 제1 도전 라인(CL1)에 전기적으로 연결되고, 제1 선택 트랜지스터(SE1)의 제2 단자는 제1 자기터널접합(MTJ1)을 통해 제2 도전 라인(CL2)에 전기적으로 연결될 수 있다. 일 예로, 제1 도전 라인(CL1)은 제1 선택 트랜지스터(SE1)의 소스(source)에 전기적으로 연결되는 소스 라인에 해당하고, 제2 도전 라인(CL2)은 제1 선택 트랜지스터(SE1)의 드레인(drain)에 전적으로 연결되는 비트 라인에 해당할 수 있다. 이와 달리, 제1 도전 라인(CL1)이 비트 라인에 해당하고, 제2 도전 라인(CL2)이 소스 라인에 해당할 수도 있다. 비트 라인을 통해 인가되는 쓰기 전압에 의해 제1 메모리 소자(ME1)에 데이터가 기입될 수 있고, 비트 라인을 통해 인가되는 읽기 전압에 의해 제1 메모리 소자(ME1) 내 저장된 데이터가 판독될 수 있다.
본 예에서, 자유층(FL)이 제2 도전 라인(CL2)에 연결되고, 고정층(PL)이 제1 선택 트랜지스터(SE1)에 연결되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 도시된 바와 달리, 고정층(PL)이 제2 도전 라인(CL2)에 연결되고, 자유층(FL)이 제1 선택 트랜지스터(SE1)에 연결될 수 있다. 이하, 제1 자기터널접합(MTJ1)에 대해 도 3a 및 도 3b를 참조하여 상세히 설명한다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 제1 자기터널접합을 설명하기 위한 개념도들이다. 제1 자기터널접합(MTJ1)의 전기적 저항은 고정층(PL) 및 자유층(FL)의 자화 방향들에 의존적일 수 있다. 예를 들면, 제1 자기터널접합(MTJ1)의 전기적 저항은 고정층(PL) 및 자유층(FL)의 자화 방향들이 평행한(parallel) 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 결과적으로, 제1 자기터널접합(MTJ1)의 전기적 저항은 자유층(FL)의 자화 방향을 변경함으로써 조절될 수 있으며, 이는 본 발명에 따른 자기 메모리 장치에서의 데이터 저장 원리로서 이용될 수 있다.
도 3a를 참조하면, 고정층(PL) 및 자유층(FL)은 자화 방향이 터널 배리어층(TBL)의 상면과 실질적으로 평행한 수평 자화 구조를 형성하기 위한 자성층들일 수 있다. 이 경우, 고정층(PL)은 반강자성 물질(anti-ferromagnetic material)을 포함하는 층과 강자성 물질(ferromagnetic material)을 포함하는 층을 포함할 수 있다. 일 실시예에 따르면, 반강자성 물질을 포함하는 층은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 중 적어도 하나를 포함할 수 있다. 다른 실시예에 따르면, 반강자성 물질을 포함하는 층은 희유 금속(precious metal) 중 선택된 적어도 하나를 포함할 수 있다. 희유 금속은 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 금(Au) 또는 은(Ag)을 포함할 수 있다. 한편, 강자성 물질을 포함하는 층은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 적어도 하나를 포함할 수 있다.
자유층(FL)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 자유층(FL)은 강자성 물질을 포함할 수 있다. 일 예로, 자유층(FL)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
자유층(FL)은 복수의 층으로 구성될 수 있다. 일 예로, 복수의 강자성 물질을 포함하는 층들과 층들 사이에 개재되는 비자성 물질을 포함하는 층을 포함할 수 있다. 이 경우, 강자성 물질을 포함하는 층들과 비자성 물질을 포함하는 층은 합성 반강자성층(synthetic antiferromagnetic layer)을 구성할 수 있다. 합성 반강자성층은 자기 기억 소자의 임계 전류 밀도를 감소시키고, 열적 안정성을 향상시킬 수 있다.
터널 배리어층(TBL)은 마그네슘(Mg)의 산화물, 티타늄(Ti)의 산화물, 알루미늄(Al), 마그네슘-아연(MgZn)의 산화물, 마그네슘-보론(MgB)의 산화물, 티타늄(Ti)의 질화물 및 바나듐(V)의 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 터널 배리어층(TBL)은 산화마그네슘(MgO)의 단층일 수 있다. 이와 달리, 터널 배리어층(TBL)은 복수의 층들을 포함할 수 있다. 터널 배리어층(TBL)은 화학 기상 증착(CVD) 공정을 이용하여 형성될 수 있다.
도 3b를 참조하면, 고정층(PL) 및 자유층(FL)은 자화 방향이 터널 배리어층(TBL)의 상면에 실질적으로 수직한 수직 자화 구조를 가질 수 있다. 이 경우, 고정층(PL) 및 자유층(FL)의 각각은 L10 결정구조를 갖는 물질, 조밀육방격자를 갖는 물질, 및 비정질 RE-TM(Rare-Earth Transition Metal) 합금 중 적어도 하나를 포함할 수 있다. 일 예로, 고정층(PL) 및 자유층(FL)의 각각은 Fe50Pt50, Fe50Pd50, Co50Pt50, Co50Pd50 및 Fe50Ni50를 포함하는 L10 결정구조를 갖는 물질 중 적어도 하나일 수 있다. 이와 달리, 고정층(PL) 및 자유층(FL)의 각각은 조밀육방격자를 갖는 10 내지 45 at. %의 백금(Pt) 함량을 갖는 코발트-백금(CoPt) 무질서 합금(disordered alloy) 또는 Co3Pt 질서합금(ordered alloy)을 포함할 수 있다. 이와 달리, 고정층(PL) 및 자유층(FL)의 각각은 철(Fe), 코발트(Co) 및 니켈(Ni) 중 선택된 적어도 하나와 희토류 금속인 터븀(Tb), 디스프로슘(Dy) 및 가돌리늄(Gd) 중 적어도 하나를 포함하는 비정질 RE-TM 합금 중 선택된 적어도 하나를 포함할 수 있다.
고정층(PL) 및 자유층(FL)은 계면 수직 자기 이방성(interface perpendicular magnetic anisotropy)을 갖는 물질을 포함할 수 있다. 계면 수직 자기 이방성은 내재적 수평 자화 특성을 갖는 자성층이 그와 인접하는 다른 층과의 계면으로부터의 영향에 의하여 수직 자화 방향을 갖는 현상을 말한다. 여기서, 내재적 수평 자화 특성은 외부적 요인이 없을 경우, 자성층이 그것의 가장 넓은 표면에 평행한 자화 방향을 갖는 특성을 의미한다. 일 예로, 내재적 수평 자화 특성을 갖는 자성층이 기판 상에 형성되고 외부적 요인이 없을 경우, 자성층의 자화 방향은 터널 배리어층(TBL)의 상면과 실질적으로 평행할 수 있다.
일 예로, 고정층(PL) 및 자유층(FL)의 각각은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 또한, 고정층(PL) 및 자유층(FL)의 각각은 보론(B), 아연(Zn), 알루미늄(Al), 티타늄(Ti), 루테늄(Ru), 탄탈륨(Ta), 실리콘(Si), 은(Ag), 금(Au), 구리(Cu), 탄소(C) 및 질소(N)를 포함하는 비자성 물질 중 적어도 하나를 더 포함할 수 있다. 일 예로, 고정층(PL) 및 자유층(FL)의 각각은 CoFe 또는 NiFe를 포함하되, 보론(B)을 더 포함할 수 있다. 이에 더하여, 고정층(PL) 및 자유층(FL)의 포화 자화량을 낮추기 위해, 고정층(PL) 및 자유층(FL)의 각각은 티타늄(Ti), 알루미늄(Al), 실리콘(Si), 마그네슘(Mg), 탄탈륨(Ta) 및 실리콘(Si) 중 적어도 하나를 더 포함할 수 있다.
계속해서 도 2b를 참조하면, 제2 메모리 셀(MC2)은 제1 메모리 셀(MC1)과 동일/유사한 구조를 가질 수 있다. 구체적으로, 제2 메모리 셀(MC2)은 메모리 소자로서 제2 자기터널접합(MTJ2) 및 선택 소자로서 제2 선택 트랜지스터(SE2)를 포함할 수 있다. 제2 선택 트랜지스터(SE2)의 게이트 전극은 상응하는 제2 워드 라인(WL2)에 연결되며, 제2 선택 트랜지스터(SE2)의 제1 단자는 제3 도전 라인(CL3)에 전기적으로 연결되고, 제2 선택 트랜지스터(SE2)의 제2 단자는 제2 자기터널접합(MTJ2)을 통해 제4 도전 라인(CL4)에 전기적으로 연결될 수 있다. 제3 및 제4 도전 라인들(CL3, CL4) 중 하나는 소스 라인에 해당하고, 다른 하나는 비트라인에 해당할 수 있다. 제2 자기터널접합(MTJ2)은 고정층(PLa), 자유층(FLa) 및 이들 사이에 개재된 터널 배리어층(TBLa)을 포함할 수 있다. 제2 자기터널접합(MTJ2)의 고정층(PLa), 자유층(FLa) 및 터널 배리어층(TBLa)은 각각 제1 자기터널접합(MTJ1)의 고정층(PL), 자유층(FL) 및 터널 배리어층(TBL)과 동일 또는 유사한 물질을 포함할 수 있다. 즉, 제2 자기터널접합(MTJ2)은 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자 형태로 구현될 수 있다.
본 발명에 개념에 따르면, 제1 및 제2 메모리 셀들(MC1, MC2) 중 하나는 비휘발성 메모리 (non-volatile memory, NVM) 셀로 기능할 수 있고, 다른 하나는 랜덤 엑세스 메모리(random access memory, RAM) 셀로 기능할 수 있다. 예컨대, 제1 메모리 셀(MC1)은 NVM 셀로 기능하고, 제2 메모리 셀(MC2)은 RAM 셀로 기능할 수 있다. 구체적으로, 제1 자기터널접합(MTJ1)이 저저항 상태에서 고저항 상태로(또는 고저항 상태에서 저저항 상태로) 스위칭되기 위해 요구되는 임계 전류(또는 전압, 시간 등)의 값은, 제2 자기터널접합(MTJ2)이 저저항 상태에서 고저항 상태로(또는 고저항 상태에서 저저항 상태로) 스위칭되기 위해 요구되는 임계 전류(또는 전압, 시간 등)의 값보다 클 수 있다. 즉, 제1 자기터널접합(MTJ1)의 자화 반전을 위해 요구되는 임계 전류 밀도는, 제2 자기터널접합(MTJ2)의 자화 반전을 위해 요구되는 임계 전류 밀도보다 클 수 있다. 이에 따라, 제2 자기터널접합(MTJ2)은 제1 자기터널접합(MTJ1)보다 용이하게 스위칭될 수 있고, 제1 자기터널접합(MTJ1)은 제2 자기터널접합(MTJ2)보다 높은 리텐션(retention) 특성을 가질 수 있다. 이하, 제1 메모리 셀(MC1)이 NVM(non-volatile memory) 셀로 기능하고, 제2 메모리 셀(MC2)이 RAM(random access memory) 셀로 기능하는 것을 기준으로 설명한다.
도 4a는 도 1의 제1 메모리 구조체의 일부를 나타내는 단면도이고, 도 4b 및 도 4c는 도 4a의 A 부분에 대응하는 확대도들이다. 도 5a는 도 1의 제2 메모리 구조체의 일부를 나타내는 단면도이고, 도 5b 및 도 5c는 도 5의 B 부분에 대응하는 확대도들이다. 먼저 제1 메모리 구조체에 대해 설명한다.
도 4a를 참조하면, 제1 기판(100)이 제공될 수 있다. 제1 기판(100)은 예컨대, 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판과 같은 반도체 기판일 수 있다. 제1 기판(100)에는 제1 메모리 셀들(MC1, 도 2a 참조)의 선택 소자들에 해당하는 제1 선택 트랜지스터들(SE1)이 제공될 수 있다.
제1 기판(100) 상에 제1 선택 트랜지스터들(SE1)을 덮는 제1 층간 절연막(110)이 배치될 수 있다. 제1 층간 절연막(110) 내에는 제1 도전 패턴들(112) 및 제1 셀 콘택들(114)이 제공될 수 있다. 제1 도전 패턴들(112)의 각각은 그 아래의 제1 셀 콘택(114)을 통해 제1 선택 트랜지스터(SE1)와 전기적으로 연결될 수 있다. 일 실시예들에 따르면, 제1 도전 패턴들(112)은 아일랜드 형태로 2차원적으로 배치될 수 있다. 제1 도전 패턴들(112)의 상면들은 제1 층간 절연막(110)의 상면과 실질적으로 동일한 높이를 가질 수 있다.
제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 배치될 수 있다. 제2 층간 절연막(120) 내에는 제2 도전 패턴들(122) 및 제1 셀 비아들(124)이 제공될 수 있다. 제1 셀 비아들(124)의 각각은 수직적으로 서로 이격된 제1 및 제2 도전 패턴들(112, 122)을 연결할 수 있다. 제2 도전 패턴들(122)의 상면들은 제2 층간 절연막(120)의 상면과 실질적으로 동일한 높이를 가질 수 있다. 제1 및 제2 층간 절연막들(110, 120)의 각각은 단일층 또는 다층일 수 있으며, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다. 도전 패턴들(112, 122) 및 셀 콘택 및 비아들(114, 124)은 금속(예컨대, 텅스텐, 또는 구리) 또는 도전성 금속 질화물(예컨대, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물)을 포함할 수 있다. 도시하지는 않았지만, 제1 및 제2 층간 절연막들(110, 120) 사이에는 식각 정지막이 개재될 수 있다. 식각 정지막은 예컨대, 실리콘 질화물 또는 실리콘 탄화질화물을 포함할 수 있다. 또한, 제1 층간 절연막(110) 또는 제2 층간 절연막(120) 내에는 제1 하부 도전 라인들(미도시)이 배치될 수 있다. 제1 하부 도전 라인들(미도시)은 제1 도전 패턴(112) 또는 제2 도전 패턴(122)과 동일한 물질을 포함할 수 있다. 제1 하부 도전 라인들(미도시)은 도 2a를 참조하여 설명한 제1 도전 라인(CL1)에 해당할 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 배치될 수 있고, 제3 층간 절연막(130) 내에는 제1 하부 전극 콘택들(BEC1), 제1 메모리 소자들(ME1) 및 제1 상부 도전 라인들(140)이 배치될 수 있다. 일 실시예에 따르면, 제3 층간 절연막(130)은 제2 층간 절연막(120) 상에 차례로 적층된 제1 몰드 절연막(132), 제1 보호 절연막(134) 및 제2 몰드 절연막(136)을 포함할 수 있다.
상세하게, 제1 몰드 절연막(132) 내에 제1 하부 전극 콘택들(BEC1)이 배치될 수 있다. 제1 하부 전극 콘택들(BEC1)은 제2 도전 패턴들(122)에 각각 접속될 수 있다. 제1 하부 전극 콘택들(BEC1)의 각각은 금속(예컨대, 텅스텐, 알루미늄, 티타늄 또는 탄탈륨), 도전성 금속 질화물(예컨대, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물) 및 금속-반도체 화합물(예컨대, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
제1 몰드 절연막(132) 상에 제1 하부 전극 콘택들(BEC1)과 접속하는 제1 메모리 소자들(ME1)이 배치될 수 있다. 일 실시예에 따르면, 제1 메모리 소자들(ME1)의 각각은 제1 하부 전극(BE1), 제1 자기터널접합(MTJ1) 및 제1 상부 전극(TE1)을 포함할 수 있다. 제1 하부 전극(BE1)은 제1 하부 전극 콘택(BEC1)과 제1 자기터널접합(MTJ1) 사이에 배치되고, 제1 상부 전극(TE1)은 제1 자기터널접합(MTJ1)과 제1 상부 도전 라인(140) 사이에 배치될 수 있다. 제1 하부 전극(BE1)은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물) 및 희토류 금속(일 예로, 루세늄, 백금 등) 중에서 적어도 하나를 포함할 수 있다. 제1 상부 전극(TE1)은 금속(일 예로, 텅스텐, 티타늄, 탄탈륨, 또는 알루미늄) 및 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물) 중에서 적어도 하나를 포함할 수 있다. 제1 자기터널접합(MTJ1)은 고정층(PL), 자유층(FL) 및 이들 사이에 개재된 터널 배리어층(TBL)을 포함할 수 있다. 고정층(PL), 자유층(FL) 및 터널 배리어층(TBL)의 구성 물질에 대해서는 도 2a, 도 3a 및 도 3b를 참조하여 설명하였으므로 자세한 설명은 생략한다. 제1 메모리 소자들(ME1)의 각각은 그 아래의 제1 하부 전극 콘택(BEC1)을 통해 제2 도전 패턴(122)과 전기적으로 연결될 수 있다. 한편, 도시된 바와 달리, 제1 몰드 절연막(132)의 상면은, 제1 메모리 소자들(ME1)과 중첩되지 않는 영역에서, 제1 기판(100)을 향하여 리세스 될 수 있다.
제1 메모리 소자들(ME1)의 상면 상에 제1 상부 도전 라인들(140)이 배치될 수 있다. 제1 상부 도전 라인들(140)의 각각은 그 아래의 제1 메모리 소자(ME1)에 직접 접속될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 제1 상부 도전 라인들(140)은 금속(예컨대, 텅스텐, 또는 구리) 또는 도전성 금속 질화물(예컨대, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물)을 포함할 수 있다. 제1 상부 도전 라인(140)은 도 2a를 참조하여 설명한 제2 도전 라인(CL2)에 해당할 수 있다. 예컨대, 제1 하부 도전 라인(미도시)은 소스 라인으로 기능할 수 있고, 제1 상부 도전 라인(140)은 비트 라인으로 기능할 수 있다.
제1 몰드 절연막(132) 상에 제2 몰드 절연막(136)이 배치되어 제1 메모리 소자들(ME1)의 측벽들 및 제1 상부 도전 라인들(140)의 측벽들을 덮을 수 있다. 제1 상부 도전 라인들(140)은 제2 몰드 절연막(136)의 상면과 실질적으로 동일한 높이를 갖는 상면을 가질 수 있다. 즉, 제2 몰드 절연막(136) 및 제1 상부 도전 라인들(140)의 상면들은 공면을 이룰 수 있다. 제1 보호 절연막(134)은 제1 메모리 소자들(ME1)의 측벽들과 제2 몰드 절연막(136) 사이 및 제1 몰드 절연막(132)과 제2 몰드 절연막(136) 사이에 개재될 수 있다. 제1 및 제2 몰드 절연막들(132, 136)은 예컨대, 실리콘 산화물을 포함할 수 있고, 제1 보호 절연막(134)은 예컨대, 실리콘 질화물을 포함할 수 있다. 도시하지는 않았지만, 제2 및 제3 층간 절연막들(120, 130) 사이에는 식각 정지막(미도시)이 개재될 수 있다.
제2 메모리 구조체(MS2)는 제1 메모리 구조체(MS1)와 유사한 구조를 가질 수 있다. 도 5a를 참조하면, 제2 메모리 구조체(MS2)는 제2 기판(200) 상에 차례로 적층된 층간 절연막들(210, 220, 230)과, 층간 절연막들(210, 220, 230) 내에 제공되는 제3 및 제4 도전 패턴들(212, 222), 제2 셀 콘택 및 비아들(214, 224), 제2 메모리 소자들(ME2) 및 제2 상부 도전 라인들(240)을 포함할 수 있다. 제2 기판(200)은 제1 기판(100)과 동일한 반도체 기판일 수 있으며, 제2 기판(200)에는 제2 메모리 셀들(MC2, 도 2b 참조)의 선택 소자에 해당하는 제2 선택 트랜지스터들(SE2)이 제공될 수 있다.
층간 절연막들(210, 220, 230)은 제2 기판(200) 상에 차례로 적층된 제4 층간 절연막(210), 제5 층간 절연막(220) 및 제6 층간 절연막(230)을 포함할 수 있다. 제3 도전 패턴들(212)은 제4 층간 절연막(210) 내에 배치되고, 제4 도전 패턴들(222)은 제5 층간 절연막(220) 내에 배치될 수 있다. 또한, 제3 도전 패턴들(212)의 상면들은 제4 층간 절연막(210)의 상면과 실질적으로 동일한 높이를 가질 수 있고, 제4 도전 패턴들(222)의 상면들은 제5 층간 절연막(220)의 상면과 실질적으로 동일한 높이를 가질 수 있다. 제2 셀 콘택들(214)은 제4 층간 절연막(210) 내에 배치되어 제3 도전 패턴들(212)과 제2 선택 트랜지스터들(SE2)을 전기적으로 각각 연결할 수 있다. 제2 셀 비아들(224)은 제5 층간 절연막(220) 내에 배치되어 수직적으로 서로 이격된 제3 및 제4 도전 패턴들(212, 222)의 쌍들을 각각 연결할 수 있다. 제4 및 제5 층간 절연막들(210, 220)의 각각은 단일층 또는 다층일 수 있으며, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다. 제3 및 제4 도전 패턴들(212, 222)은 제1 메모리 구조체(MS1)의 제1 및 제2 도전 패턴들(112, 122)과 동일한 물질을 포함할 수 있고, 제2 셀 콘택 및 비아들(214, 224)은 제1 메모리 구조체(MS1)의 제1 셀 콘택 및 비아들(114, 124)과 동일한 물질을 포함할 수 있다. 예컨대, 제3 및 제4 도전 패턴들(212, 222)과, 제2 셀 콘택 및 비아들(214, 224)의 각각은 금속(예컨대, 텅스텐, 또는 구리) 또는 도전성 금속 질화물(예컨대, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물)을 포함할 수 있다. 도시하지는 않았지만, 제4 및 제5 층간 절연막들(210, 220) 사이에는 식각 정지막이 개재될 수 있다. 식각 정지막은 예컨대, 실리콘 질화물 또는 실리콘 탄화질화물을 포함할 수 있다. 또한, 제4 층간 절연막(210) 또는 제5 층간 절연막(220) 내에는 제2 하부 도전 라인들(미도시)이 배치될 수 있다. 제2 하부 도전 라인들(미도시)은 제3 도전 패턴(212) 또는 제4 도전 패턴(222)과 동일한 물질을 포함할 수 있다. 제2 하부 도전 라인들(미도시)은 도 2b를 참조하여 설명한 제3 도전 라인(CL3)에 해당할 수 있다.
제6 층간 절연막(230) 내에 제2 메모리 소자들(ME2) 및 제2 상부 도전 라인들(240)이 배치될 수 있다. 제2 메모리 소자들(ME2)은 아일랜드 형태로 배치될 수 있다. 일 실시예에 따르면, 제2 메모리 소자들(ME2)의 각각은 제2 하부 전극(BE2), 제2 자기터널접합(MTJ2) 및 제2 상부 전극(TE2)을 포함할 수 있다. 제2 하부 전극(BE2) 및 제2 상부 전극(TE2)은 각각 제1 자기터널접합(MTJ1)의 제1 하부 전극(BE1) 및 제1 상부 전극(TE1)과 동일한 물질을 포함할 수 있다. 제2 자기터널접합(MTJ2)의 고정층(PLa), 터널 배리어층(TBLa) 및 자유층(FLa)은 각각 제1 자기터널접합(MTJ1)의 고정층(PL), 터널 배리어층(TBL) 및 자유층(FL)과 동일/유사한 물질을 포함할 수 있다.
제2 상부 도전 라인들(240)은 제2 메모리 소자들(ME2)의 상면 상에 각각 배치되어 그 아래의 제2 메모리 소자(ME2)와 직접 접속될 수 있다. 제2 상부 도전 라인(240)은 도 2b를 참조하여 설명한 제4 도전 라인(CL4)에 해당할 수 있다. 예컨대, 제2 하부 도전 라인(미도시)은 소스 라인으로 기능할 수 있고, 제2 상부 도전 라인(240)은 비트 라인으로 기능할 수 있다.
제6 층간 절연막(230)은 차례로 적층된 제3 몰드 절연막(232), 제2 보호 절연막(234) 및 제4 몰드 절연막(236)을 포함할 수 있다. 제2 하부 전극 콘택(BEC2)은 제3 몰드 절연막(232)을 관통하여, 제2 메모리 소자(ME2)와 제4 도전 패턴(222)을 연결할 수 있다. 제2 하부 전극 콘택(BEC2)은 제1 하부 전극 콘택(BEC1)과 동일한 물질을 포함할 수 있다. 도시된 바와 달리, 제3 몰드 절연막(232)의 상면은, 제2 메모리 소자들(ME2)과 중첩되지 않는 영역에서, 제2 기판(200)을 향하여 리세스 될 수 있다. 제4 몰드 절연막(236)은 제3 몰드 절연막(232)의 상에 배치되어 제2 메모리 소자들(ME2)의 측벽들 및 제2 상부 도전 라인들(240)의 측벽들을 덮을 수 있다. 제2 상부 도전 라인들(240)은 제4 몰드 절연막(236)의 상면과 실질적으로 동일한 높이를 갖는 상면을 가질 수 있다. 제2 보호 절연막(234)은 제2 메모리 소자들(ME2)의 측벽들과 제4 몰드 절연막(236) 사이 및 제3 몰드 절연막(232)과 제4 몰드 절연막(236) 사이에 개재될 수 있다. 제3 및 제4 몰드 절연막들(232, 236)은 예컨대, 실리콘 산화물을 포함할 수 있고, 제2 보호 절연막(234)은 예컨대, 실리콘 질화물을 포함할 수 있다. 도시하지는 않았지만, 제5 및 제6 층간 절연막들(220, 230) 사이에는 식각 정지막(미도시)이 개재될 수 있다.
전술한 바와 같이, 제1 메모리 셀(MC1)은 NVM 셀로 기능하고 제2 메모리 셀(MC2)은 RAM 셀로 기능할 수 있도록 구현될 수 있다. 제1 메모리 셀(MC1)이 NVM 셀로 기능하기 위해서는 제1 자기터널접합(MTJ1)의 높은 리텐션 특성이 요구되고, 제2 메모리 셀(MC2)은 RAM 셀로 기능하기 위해서는 제2 자기터널접합(MTJ2)이 낮은 스위칭 전류를 가질 것이 요구된다. 일반적으로 자기터널접합의 스위칭 특성 및 리텐션 특성은 트레이드 오프(trade-dff)의 관계를 가질 수 있다. 서로 상충되는 특성의 구현을 위해 제1 및 제2 자기터널접합들(MTJ1, MTJ2)을 구성하는 박막들의 구조 및/또는 물질은 상이하도록 구현될 수 있다. 즉, 제1 자기터널접합(MTJ1)은 상대적으로 높은 자화 반전 임계 전류 밀도를 갖고, 제2 자기터널접합(MTJ2)은 제1 자기터널접합(MTJ1)보다 낮은 보다 자화 반전 임계 전류 밀도를 갖도록 구현될 수 있다. 이를 달성하기 위해, 자유층들(FL, FLa)의 부피 또는 물질이 조절될 수 있다. 이에 대해, 도 4b, 도 4c, 도 5b, 및 도 5c를 참조하여 상세히 설명한다.
일 실시예에 따르면, 제1 자기터널접합(MTJ1)의 자유층(FL)은 제2 자기터널접합(MTJ2)의 자유층(FLa)보다 큰 부피를 가질 수 있다. 일 예로, 도 4b 및 도 5b에 도시된 바와 같이, 제1 자기터널접합(MTJ1)의 제1 폭(W1, 혹은 제1 직경)은 제2 자기터널접합(MTJ2)의 제2 폭(W2, 혹은 제2 직경)보다 클 수 있다. 여기서, 제1 자기터널접합(MTJ1)의 제1 폭(W1)은 두 자성층들(PL, FL) 사이에 개재된 터널 배리어층(TBL)의 최소 폭(달리 얘기하면, 자유층(FL)의 최대 폭)으로 정의될 수 있고, 제2 자기터널접합(MTJ2)의 제2 폭(W2)은 두 자성층들(PLa, FLa) 사이에 개재된 터널 배리어층(TBLa)의 최소 폭(달리 얘기하면, 자유층(FLa)의 최대 폭)으로 정의될 수 있다. 이 경우, 자유층들(FL, FLa)의 두께들(t1, t2) 및/또는 자유층들(FL, FLa)에 포함된 물질들은 서로 동일할 수 있다. 다른 예로, 제1 자기터널접합(MTJ1)의 자유층(FL)의 제1 두께(t1)는 제2 자기터널접합(MTJ2)의 자유층(FLa)의 제2 두께(t2)보다 클 수 있다. 이 경우, 자기터널접합들(MTJ1, MTJ2)의 폭들(W1, W2) 및/또는 자유층들(FL, FLa)에 포함된 물질들은 서로 동일할 수 있다.
다른 실시예에 따르면, 제1 자기터널접합(MTJ1)의 자유층(FL)은 제2 자기터널접합(MTJ2)의 자유층(FLa)보다 포화 자화량이 큰 물질을 포함할 수 있다 일 예로, 자유층들(FL, FLa)의 각각이 코발트(Co), 철(Fe), 보론(B)을 포함하는 경우, 자유층(FL) 내의 보론의 함유량(예컨대, 원자 농도)은 자유층(FLa) 내의 보론의 함유량(예컨대, 원자 농도)보다 클 수 있다. 즉, 자유층(FL)이 CoaFebBc를 포함하고, 자유층(FLa)이 CoxFeyBz을 포함하는 경우, c>z 일 수 있다(이 때, a=x, b=y일 수 있으나, 이에 한정되는 것은 아니다.). 다른 예로, 자유층(FL)은 CoFeB층 및 Ni-CoFeB층의 이중층으로 이루어지는 반면, 자유층(FLa)은 CoFeB층의 단일층으로 이루어질 수 있다. 자유층(FL)이 자유층(FLa)보다 포화 자화량이 큰 물질을 포함하는 경우, 자기터널접합들(MTJ1, MTJ2)의 폭들(W1, W2) 및/또는 자유층들(FL, FLa)의 두께들(t1, t2)은 서로 동일할 수 있으나, 이에 한정되는 것은 아니다.
또 다른 실시예에 따르면, 도 4c 및 도 5c에 도시된 바와 같이, 제1 자기터널접합(MTJ1)은 자유층(FL)과 제1 상부 전극(TE1) 사이의 서브 산화층(SO)을 더 포함하고, 제2 자기터널접합(MTJ2)은 자유층(FLa)과 제2 상부 전극(TE2) 사이의 서브 산화층(SOa)을 더 포함할 수 있다. 서브 산화층들(SO, SOa)은 서로 동일한 금속 산화물을 포함할 수 있다. 예컨대, 서브 산화층들(SO, SOa)은 탄탈륨 산화물, 티타늄 산화물, 텅스텐 산화물, 하프늄 산화물, 지르코늄 산화물, 스칸듐 산화물, 니오븀 산화물, 또는 바나듐 산화물 중에서 적어도 하나를 포함할 수 있다. 본 예에서, 서브 산화층(SO)의 제3 두께(t3)는 서브 산화층(SOa)의 제4 두께(t4)보다 클 수 있다. 서브 산화층의 두께가 클수록 자유층의 계면 수직 자기 이방성이 증가하여 자기터널접합의 리텐션 특성은 증대될 수 있다.
본 발명의 실시예들에 따르면, 칩 적층체를 구성하는 반도체 칩들의 메모리 셀들은 서로 다른 스위칭 특성을 갖는 자기터널접합들을 각각 포함할 수 있다. 그 결과, 리텐션(retention) 특성이 확보된 비휘발성 메모리 셀과, 빠른 동작 및 저전력을 요구하는 랜덤 엑세스 메모리 셀을 모두 구비한 반도체 소자의 제공이 용이할 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지에 관한 단면도이다.
도 6을 참조하면, 패키지 기판(10) 상에 칩 적층체(20)가 실장될 수 있다. 일 예로, 패키지 기판(10)은 인쇄회로기판(PCB)일 수 있다. 패키지 기판(10)은 회로 패턴들(미도시)을 포함할 수 있다. 회로 패턴들 중 일부는, 패키지 기판(10)의 바닥면의 제1 외부 접속 패드들(2)과 전기적으로 연결될 수 있다. 패키지 기판(10)을 외부 장치에 전기적으로 연결할 수 있는 솔더범프 또는 솔더볼과 같은 외부 접속 단자들(4)이 제1 외부 접속 패드들(2)에 각각 부착될 수 있다. 한편, 회로 패턴들 중 다른 일부는, 패키지 기판(10)의 상면의 제2 외부 접속 패드들(6)과 전기적으로 연결될 수 있다.
칩 적층체(20)는 패키지 기판(10)과 마주보는 제1 면(20a) 및 제1 면(20a)에 대향하는 제2 면(20b)을 가질 수 있다. 구체적으로, 칩 적층체(20)는 수직적으로 적층된 제1 반도체 칩(CH1) 및 제2 반도체 칩(CH2)을 포함할 수 있다. 제1 및 제2 반도체 칩들(CH1, CH2)은 웨이퍼 온 웨이퍼 방식으로 서로 물리 및 전기적으로 결합되어 칩 적층체(20)를 구성할 수 있다. 제1 반도체 칩(CH1)은 도 1을 참조하여 설명한 제1 메모리 구조체(MS1) 및 제1 로직 구조체(LS1)을 포함할 수 있고, 제2 반도체 칩(CH2)은 도 1을 참조하여 설명한 제2 메모리 구조체(MS2) 및 제2 로직 구조체(LS2)을 포함할 수 있다.
칩 적층체(20)는 접착층(15)을 통해 패키지 기판(10)에 부착될 수 있다. 접착층(15)은, 칩 적층체(20)의 제1 면(20a) 및 패키지 기판(10)의 상면 사이에 개재될 수 있다. 접착층(15)은 에폭시, 실리콘 재질의 절연성 막, 또는 테이프일 수 있다. 칩 적층체(20)의 제2 면(20b) 상에 본딩 패드들(8)이 배치될 수 있다. 본딩 패드들(8)은 제1 및 제2 반도체 칩들(CH1, CH2)의 집적회로들과 전기적으로 연결될 수 있다. 와이어들(7)이 칩 적층체(20)의 본딩 패드들(8)과 패키지 기판(10)의 제2 외부 접속 패드들(6)을 각각 전기적으로 연결할 수 있다. 칩 적층체(20)는 와이어들(7)을 통하여 외부의 콘트롤러(미도시)와 통신할 수 있다. 콘트롤러로부터의 어드레스 및 커맨드 등을 포함하는 제어신호, 전압신호 및 기록 데이터 등은 와이어들(7)을 통하여 칩 적층체(20)로 제공될 수 있다.
도시하지는 않았지만, 패키지 기판(10) 상에 몰딩막(미도시)이 제공되어 칩 적층체(20) 및 와이어들(7)을 덮을 수 있다. 몰딩막(미도시)은 외부 환경으로부터 칩 적층체(20) 및 와이어들(7)을 보호할 수 있다. 몰딩막(미도시)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound: EMC)를 포함할 수 있다.
도 7은 도 6의 칩 적층체를 설명하기 위한 것으로, 도 6의 M 부분에 대응하는 확대 단면도이다. 설명의 간소화를 위해 중복되는 구성의 상세한 설명은 생략한다.
도 1, 도 6 및 도 7을 참조하면, 제1 반도체 칩(CH1)은 제1 기판(100), 제1 기판(100) 상의 제1 회로층(160), 및 제1 회로층(160) 상의 제1 연결층(170)을 포함할 수 있다. 제1 기판(100)은 제1 회로층(160)이 배치되는 제1 면(100a)과 그 반대면인 제2 면(100b)을 가질 수 있다. 제1 기판(100)의 제2 면(100b)은 도 6에서 설명한 칩 적층체(20)의 제1 면(20a)과 동일한 면일 수 있다.
제1 기판(100)은 서로 다른 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 제1 영역(R1)은 제1 메모리 구조체(MS1)가 제공되는 제1 기판(100)의 일부이고, 제2 영역(R2)은 제1 로직 구조체(LS1)가 제공되는 제1 기판(100)의 다른 일부일 수 있다. 달리 얘기하면, 제1 영역(R1) 상의 제1 회로층(160)은 제1 메모리 구조체(MS1)를 구성할 수 있고, 제2 영역(R2) 상의 제1 회로층(160)은 제1 로직 구조체(LS1)를 구성할 수 있다. 층간 절연막들(110, 120, 130, 150)은 제1 기판(100)의 제1 면(100a) 상에 배치되어 제1 메모리 구조체(MS1) 및 제1 로직 구조체(LS1)를 덮을 수 있다. 층간 절연막들(110, 120, 130, 150)은 차례로 적층된 제1 내지 제3 층간 절연막들(110, 120, 130)과, 제3 층간 절연막(130) 상의 제1 상부 층간 절연막(150)을 포함할 수 있다. 제1 상부 층간 절연막(150)은 단일층 또는 다층일 수 있으며, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다.
제1 영역(R1)의 제1 기판(100) 상에 제1 메모리 구조체(MS1)를 구성하는 제1 선택 트랜지스터들(SE1), 제1 메모리 소자들(ME1), 제1 및 제2 도전 패턴들(112, 122), 제1 셀 콘택들(114), 제1 셀 비아들(124), 제1 하부 도전 라인들(116) 및 제1 상부 도전 라인들(140)이 제공될 수 있다. 이들의 구성에 대해서는 도 4a 내지 도 4c를 참조하여 설명하였으므로 상세한 설명은 생략한다.
제2 영역(R2)의 제1 기판(100) 상에 제1 로직 구조체(LS1)를 구성하는 제1 로직 트랜지스터들(TR1) 및 제1 배선 구조체가 제공될 수 있다. 제1 로직 트랜지스터들(TR1)은 소정의 논리 동작을 수행하기 위한 로직 회로들 또는 메모리 셀들의 구동을 위한 주변 회로들을 구성할 수 있다. 제1 로직 트랜지스터들(TR1)의 각각은 게이트 전극, 및 이의 양 측에 배치된 불순물 영역들을 포함할 수 있다. 불순물 영역들은 제2 영역(R2)의 제1 기판(100) 내에 불순물로 도핑된 영역들일 수 있다. 나아가, 제2 영역(R2)의 제1 기판(100)내에 형성된 소자 분리막들이 제1 로직 트랜지스터들(TR1)과 인접할 수 있다. 본 실시예에서, 제1 로직 트랜지스터들(TR1)이 평면형 게이트 구조를 갖는 것으로 도시하였으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 제1 로직 트랜지스터들(TR1)은 핀 펫(Fin-FET) 소자의 게이트 구조를 가질 수 있다. 한편, 제1 선택 트랜지스터들(SE1)은 제1 로직 트랜지스터들(TR1)과 실질적으로 동일/유사한 구조를 가질 수 있다.
제1 배선 구조체는 제1 금속 배선(MI1), 제1 주변 비아(VA1) 및 제1 주변 콘택(CT1)을 포함할 수 있다. 각각의 층간 절연막들(110, 120, 130, 150) 내에는 적어도 하나의 제1 금속 배선(MI1)이 제공될 수 있다. 제1 주변 비아(VA1)는 수직적으로 서로 인접한 제1 금속 배선들(MI1)을 연결할 수 있다. 제1 주변 콘택(CT1)은 제1 층간 절연막(110) 내의 제1 금속 배선(MI1)과 제1 로직 트랜지스터(TR1)의 불순물 영역들 중 어느 하나를 전기적으로 연결할 수 있다. 제1 금속 배선(MI1)은 제1 및 제2 도전 패턴들(112, 122) 또는 제1 하부 및 제1 상부 도전 라인들(116, 140)과 동일한 물질을 포함할 수 있고, 제1 주변 비아(VA1)는 제1 셀 비아들(124)과 동일한 물질을 포함할 수 있다. 마찬가지로, 제1 주변 콘택(CT1)은 제1 셀 콘택들(114)과 동일한 물질을 포함할 수 있다. 예컨대, 제1 금속 배선(MI1), 제1 주변 비아(VA1) 및 제1 주변 콘택(CT1)의 각각은 금속(예컨대, 텅스텐, 또는 구리) 또는 도전성 금속 질화물(예컨대, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물)을 포함할 수 있다.
제1 연결층(170)은 제1 기저 절연막(172), 제1 금속 패드(174) 및 제1 접합 절연막(176)을 포함할 수 있다. 제1 기저 절연막(172)은 제1 상부 층간 절연막(150) 상에 배치될 수 있다. 제1 기저 절연막(172)은 실리콘 산화물 또는 low-k 절연막(예컨대, SiCOH 또는 SiOF 등)을 포함할 수 있다. 제1 금속 패드(174)는 제1 기저 절연막(172) 내에 배치될 수 있다. 즉, 제1 기저 절연막(172)은 제1 금속 패드(174)을 둘러쌀 수 있다. 더하여, 제1 금속 패드(174)는 제1 기저 절연막(172)을 관통하여 적어도 하나의 제1 금속 배선(MI1)과 연결될 수 있다. 예컨대, 제1 금속 패드(174)는 제1 상부 층간 절연막(150) 내에 배치되는 제1 금속 배선(MI1)과 직접 연결될 수 있다. 이에 따라, 제1 금속 패드(174)는 제1 금속 배선들(MI1), 제1 주변 비아들(VA1) 및 제1 주변 콘택(CT1)을 통해 로직 회로 또는 주변 회로(즉, 제1 로직 트랜지스터들(TR1))와 전기적으로 연결될 수 있다. 제1 금속 패드(174)는 구리, 텅스텐, 알루미늄, 은 또는 이들의 합금을 포함할 수 있다.
제1 접합 절연막(176)은 제1 기저 절연막(172) 상에 배치될 수 있다. 제1 접합 절연막(176)은 제1 기저 절연막(172)의 상면을 덮으며, 제1 금속 패드(174)를 노출할 수 있다. 제1 접합 절연막(176)은 SiN, SiCN, SiOCN, SiON 또는 SiC를 포함할 수 있다. 제1 접합 절연막(176)은 제1 금속 패드(174)의 금속 성분이 확산되는 것을 방지 또는 최소할 수 있다.
제2 반도체 칩(CH2)은 제1 반도체 칩(CH1)과 유사한 구조를 가질 수 있다. 예컨대, 제2 반도체 칩(CH2)은 제2 기판(200), 제2 기판(200) 상의 제2 회로층(260) 및 제2 회로층(260) 상의 제2 연결층(270)을 포함할 수 있다. 제2 기판(200)은 제2 회로층(260)이 배치되는 제3 면(200a)과 그 반대면인 제4 면(200b)을 가질 수 있다. 제2 기판(200)의 제4 면(200b)은 도 6에서 설명한 칩 적층체(20)의 제2 면(20b)과 동일한 면일 수 있다. 제2 기판(200)은 서로 다른 제3 영역(R3) 및 제4 영역(R4)을 포함할 수 있다. 제3 영역(R3)은 제2 메모리 구조체(MS2)가 제공되는 제2 기판(200)의 일부이고, 제4 영역(R4)은 제2 로직 구조체(LS2)가 제공되는 제2 기판(200)의 다른 일부일 수 있다. 달리 얘기하면, 제3 영역(R3) 상의 제2 회로층(260)은 제2 메모리 구조체(MS2)를 구성할 수 있고, 제4 영역(R4) 상의 제2 회로층(260)은 제2 로직 구조체(LS2)를 구성할 수 있다.
층간 절연막들(210, 220, 230, 250)은 제2 기판(200)의 제3 면(200a) 상에 배치되어 제2 메모리 구조체(MS2) 및 제2 로직 구조체(LS2)를 덮을 수 있다. 층간 절연막들(210, 220, 230, 250)은 차례로 적층된 제4 내지 제6 층간 절연막들(210, 220, 230)과, 제6 층간 절연막(230) 상의 제2 상부 층간 절연막(250)을 포함할 수 있다. 제2 상부 층간 절연막(250)은 단일층 또는 다층일 수 있으며, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다.
제3 영역(R3)의 제2 기판(200) 상에 제2 메모리 구조체(MS2)를 구성하는 제2 선택 트랜지스터들(SE2), 제2 메모리 소자들(ME2), 제3 및 제4 도전 패턴들(212, 222), 제2 셀 콘택들(214), 제2 셀 비아들(224), 제1 하부 도전 라인들(216) 및 제2 상부 도전 라인들(240)이 제공될 수 있다. 이들의 구성에 대해서는 도 5a 내지 도 5c를 참조하여 설명하였으므로 상세한 설명은 생략한다.
제4 영역(R4)의 제1 기판(100) 상에 제2 로직 구조체(LS2)를 구성하는 제2 로직 트랜지스터들(TR2) 및 제2 배선 구조체가 제공될 수 있다. 제2 로직 트랜지스터들(TR2)은 소정의 논리 동작을 수행하기 위한 로직 회로들 또는 메모리 셀들의 구동을 위한 주변 회로들을 구성할 수 있다. 제2 로직 트랜지스터들(TR2)은 제1 로직 트랜지스터들(TR1)과 동일/유사한 구조를 가질 수 있다. 제2 로직 트랜지스터들(TR2)의 각각은 게이트 전극, 및 이의 양 측에 배치된 불순물 영역들을 포함할 수 있다. 불순물 영역들은 제4 영역(R4)의 제2 기판(200) 내에 불순물로 도핑된 영역들일 수 있다. 나아가, 제4 영역(R4)의 제2 기판(200)내에 형성된 소자 분리막들이 제2 로직 트랜지스터들(TR2)과 인접할 수 있다. 제2 선택 트랜지스터들(SE2)은 제2 로직 트랜지스터들(TR2)과 실질적으로 동일/유사한 구조를 가질 수 있다.
제2 배선 구조체는 제1 금속 배선(MI1), 제2 주변 비아(VA2) 및 제2 주변 콘택(CT2)을 포함할 수 있다. 각각의 층간 절연막들(210, 220, 230, 250) 내에는 적어도 하나의 제2 금속 배선(MI2)이 제공될 수 있다. 제2 주변 비아(VA2)는 수직적으로 서로 인접한 제2 금속 배선들(MI2)을 연결할 수 있다. 제2 주변 콘택(CT2)은 제4 층간 절연막(210) 내의 제2 금속 배선(MI2)과 제2 로직 트랜지스터(TR2)의 불순물 영역들 중 어느 하나를 전기적으로 연결할 수 있다. 제2 금속 배선(MI2)은 제3 및 제4 도전 패턴들(212, 222) 또는 제2 하부 및 제2 상부 도전 라인들(216, 240)과 동일한 물질을 포함할 수 있고, 제2 주변 비아(VA2)는 제2 셀 비아들(224)과 동일한 물질을 포함할 수 있다. 마찬가지로, 제2 주변 콘택(CT2)은 제2 셀 콘택들(214)과 동일한 물질을 포함할 수 있다. 예컨대, 제2 금속 배선(MI2), 제2 주변 비아(VA2) 및 제2 주변 콘택(CT2)의 각각은 금속(예컨대, 텅스텐, 또는 구리) 또는 도전성 금속 질화물(예컨대, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물)을 포함할 수 있다.
제2 연결층(270)은 제2 기저 절연막(272), 제2 금속 패드(274) 및 제2 접합 절연막(276)을 포함할 수 있다. 제2 기저 절연막(272)은 제2 상부 층간 절연막(250) 상에 배치될 수 있다. 제2 기저 절연막(272)은 실리콘 산화물 또는 low-k 절연막(예컨대, SiCOH 또는 SiOF 등)을 포함할 수 있다. 제2 금속 패드(274)는 제2 기저 절연막(272) 내에 배치될 수 있다. 즉, 제2 기저 절연막(272)은 제2 금속 패드(274)을 둘러쌀 수 있다. 더하여, 제2 금속 패드(274)는 제2 기저 절연막(272)을 관통하여 적어도 하나의 제2 금속 배선(MI2)과 연결될 수 있다. 예컨대, 제2 금속 패드(274)는 제2 상부 층간 절연막(250) 내에 배치되는 제2 금속 배선(MI2)과 직접 연결될 수 있다. 이에 따라, 제2 금속 패드(274)는 제2 금속 배선들(MI2), 제2 주변 비아들(VA2) 및 제2 주변 콘택(CT2)을 통해 로직 회로 또는 주변 회로(즉, 제2 로직 트랜지스터들(TR2))와 전기적으로 연결될 수 있다. 제2 금속 패드(274)는 구리, 텅스텐, 알루미늄, 은 또는 이들의 합금을 포함할 수 있다.
제2 접합 절연막(276)은 제2 기저 절연막(272) 상에 배치될 수 있다. 제2 접합 절연막(276)은 제2 기저 절연막(272)의 상면을 덮으며, 제2 금속 패드(274)를 노출할 수 있다. 제2 접합 절연막(276)은 SiN, SiCN, SiOCN, SiON 또는 SiC를 포함할 수 있다. 제2 접합 절연막(276)은 제2 금속 패드(274)의 금속 성분이 확산되는 것을 방지 또는 최소할 수 있다.
제2 반도체 칩(CH2)은 제2 기판(200)을 관통하는 적어도 하나의 관통 비아(280)를 더 포함할 수 있다. 관통 비아(280)는 제2 기판(200)의 제4 면(200b) 및 제3 면(200a)을 모두 관통할 수 있다. 나아가, 관통 비아(280)는 층간 절연막들(210, 220, 230, 240) 중 일부, 예를 들어 제4 층간 절연막(210)을 더 관통하여 적어도 하나의 제2 금속 배선(MI2)과 연결될 수 있다. 관통 비아(280)는 구리(Cu) 또는 텅스텐(W)과 같은 금속 물질을 포함할 수 있다. 외부 장치(미도시)로부터 관통 비아(280)를 통해 인가되는 입출력(I/O) 신호는 제2 금속 배선들(MI2) 및 제2 주변 비아들(VA2)에 의해 제2 금속 패드(274)로 전달될 수 있다.
제2 반도체 칩(CH2)이 뒤집어진 상태로 제1 반도체 칩(CH1) 상에 배치되어 제1 기판(100)의 제1 면(100a)과 제2 기판(200)의 제3 면(200a)이 서로 마주할 수 있다. 즉, 제1 연결층(170)과 제2 연결층(270)은 서로 마주할 수 있다. 그리고, 제1 연결층(170)과 제2 연결층(270)이 서로 물리 및 전기적으로 연결되어 제1 반도체 칩(CH1)과 제2 반도체 칩(CH2)이 결합될 수 있다. 구체적으로, 제1 금속 패드(174)는 제2 금속 패드(274)와 정렬되어 서로 접할 수 있다. 이에 따라, 제1 반도체 칩(CH1)과 제2 반도체 칩(CH2)은 서로 전기적으로 연결될 수 있다. 그리고, 제1 접합 절연막(176)과 제2 접합 절연막(276)은 직접 접촉되어 결합될 수 있다. 이로써, 제1 반도체 칩(CH1)과 제2 반도체 칩(CH2)은 솔더볼이나 솔더범프와 같은 연결 매개체에 의존하지 아니하고 직접 접촉되어 결합될 수 있다.
이하, 본 발명의 실시예들에 따른 칩 적층체의 제조 방법에 대해 설명한다. 도 8 내지 도 11은 본 발명의 실시예들에 따른 칩 적층체의 제조 방법을 설명하기 위한 단면도들이다. 설명의 간소화를 위해 중복되는 구성의 상세한 설명은 생략한다.
도 8을 참조하면, 제1 영역(R1) 및 제2 영역(R2)을 포함하는 제1 기판(100) 상에 복수의 트랜지스터들(TR1, SE1)이 형성될 수 있다. 예컨대, 제1 영역(R1) 상에 제1 선택 트랜지스터들(SE1)이 형성되고, 제2 영역(R2) 상에 제1 로직 트랜지스터들(TR1)이 형성될 수 있다. 여기서, 제1 기판(100)의 제1 면(100a)은 활성면일 수 있고, 제1 면(100a)의 반대면인 제2 면(100b)은 비활성면일 수 있다.
제1 기판(100)의 제1 면(100a) 상에 복수의 트랜지스터들(TR1, SE1)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 제1 영역(R1)의 제1 층간 절연막(110) 내에 제1 도전 패턴들(112), 제1 하부 도전 라인들(116) 및 제1 셀 콘택들(114)이 형성될 수 있고, 제2 영역(R2)의 제1 층간 절연막(110) 내에 제1 금속 배선(MI1) 및 제1 주변 콘택(CT1)이 형성될 수 있다. 일 실시예에 따르면, 제1 도전 패턴들(112), 제1 하부 도전 라인들(116), 제1 금속 배선(MI1) 및 제1 셀 및 주변 콘택들(114, CT1)은 다마신 공정을 이용하여 형성될 수 있다.
제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성되고, 제2 층간 절연막(120) 내에 제2 도전 패턴들(122), 제1 셀 비아들(124), 제1 금속 배선(MI1) 및 제1 주변 비아(VA1)이 형성될 수 있다. 일 실시예에 따르면, 제2 도전 패턴들(122), 제1 금속 배선(MI1) 및 제1 셀 및 제1 주변 비아들(124, VA1)은 다마신 공정을 이용하여 형성될 수 있다.
제1 영역(R1) 및 제2 영역(R2)의 제2 층간 절연막(120) 상에 제1 몰드 절연막(132)이 형성되고, 제1 영역(R1)의 제1 몰드 절연막(132) 내에 제2 도전 패턴들(122)에 연결되는 제1 하부 전극 콘택들(BEC1)이 형성될 수 있다. 예컨대, 제1 하부 전극 콘택들(BEC1)은 제1 몰드 절연막(132)을 관통하여 제2 도전 패턴들(122)을 노출하는 제1 하부 전극 콘택 홀들을 형성한 후, 제1 하부 전극 콘택 홀들 내에 도전 물질을 채워 형성될 수 있다.
이어서, 제1 기판(100)의 제1 면(100a) 상에 제1 하부 전극막(BEL1), 제1 자기터널접합막(MTJL1) 및 제1 상부 전극막(TEL1)이 차례로 형성될 수 있다. 예컨대, 제1 자기터널접합막(MTJL1)은 제1 하부 전극막(BEL1) 상에 차례로 적층된 고정층, 터널 배리어층, 터널 배리어층을 포함할 수 있다. 제1 하부 전극막(BEL1), 제1 자기터널접합막(MTJL1)의 고정층, 터널 배리어층, 자유층, 및 제1 상부 전극막(TEL1)은 각각 도 2a, 도 3a, 도 3b 및 도 4a를 참조하여 설명한 제1 하부 전극(BE1), 고정층(PL), 터널 배리어층(TBL), 자유층(FL) 및 제1 상부 전극(TE1)과 동일한 물질로 형성될 수 있다.
도 9를 참조하면, 제1 하부 전극막(BEL1), 제1 자기터널접합막(MTJL1), 제1 상부 전극막(TEL1)이 패터닝 되어, 제1 하부 전극 콘택들(BEC1) 상에 제1 메모리 소자들(ME1)이 형성될 수 있다. 제1 메모리 소자들(ME1)의 각각은 제1 하부 전극 콘택(BEC1) 상에 차례로 적층된 제1 하부 전극(BE1), 제1 자기터널접합(MTJ1) 및 제1 상부 전극(TE1)을 포함할 수 있다. 제1 메모리 소자들(ME1)을 형성하는 것은, 제1 상부 전극막(TEL1) 상에 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로 하는 식각 공정을 수행하는 것을 포함할 수 있다. 식각 공정은 예컨대, 이온 빔 식각 공정을 포함할 수 있다. 제1 메모리 소자들(ME1)의 형성 동안, 원하는 제1 자기터널접합(MTJ1)의 특성을 달성하기 위해, 제1 자기터널접합막(MTJL1)의 크기, 물질 및/또는 이의 패터닝 조건이 조절될 수 있다.
이어서, 제1 몰드 절연막(132) 상에 제1 메모리 소자들(ME1)의 상면 및 측벽들을 덮는 제1 보호 절연막(134)이 형성될 수 있다. 제1 보호 절연막(134)은 제1 자기터널접합(MTJ1)의 측벽들이 후속 공정 동안 산화되는 것을 방지하기 위해 형성될 수 있다. 예컨대, 제1 보호 절연막(134)은 실리콘 질화물로 형성될 수 있다.
도 10을 참조하면, 제1 메모리 소자들(ME1) 사이의 공간을 채우며, 제1 몰드 절연막(132)을 덮는 제2 몰드 절연막(136)이 형성될 수 있다. 그리고, 제1 영역(R1)의 제2 몰드 절연막(136) 내에 제1 상부 전극들(TE1)과 접속하는 제1 상부 도전 라인들(140)이 형성되고, 제2 영역(R2)의 제2 몰드 절연막(136) 내에 제1 금속 배선(MI1) 및 제1 주변 비아(VA1)가 형성될 수 있다. 제2 몰드 절연막(136) 내의 제1 주변 비아(VA1)는 제1 보호 절연막(134) 및 제1 몰드 절연막(132)을 관통하여, 제2 층간 절연막(120) 내의 제1 금속 배선(MI1)에 접속될 수 있다. 제2 몰드 절연막(136) 상에 제1 상부 층간 절연막(150)이 형성되고, 제1 상부 층간 절연막(150) 내에 제1 금속 배선(MI1) 및 제1 주변 비아(VA1)가 형성될 수 있다. 이로써, 제1 회로층(160)의 형성이 완료될 수 있다.
제1 회로층(160) 상에 제1 연결층(170)이 형성될 수 있다. 제1 연결층(170)은 제1 상부 층간 절연막(150) 상에 배치되는 제1 기저 절연막(172), 제1 기저 절연막(172) 내에 배치되는 제1 금속 패드(174) 및 제1 기저 절연막(172)의 상면을 덮으며 제1 금속 패드(174)를 노출하는 제1 접합 절연막(176)을 포함할 수 있다. 일 실시예에 따르면, 제1 연결층(170)을 형성하는 것은, 제1 상부 층간 절연막(150) 상에 제1 기저 절연막(172) 및 제1 접합 절연막(176)을 차례로 형성하는 것, 제1 접합 절연막(176) 및 제1 기저 절연막(172)을 관통하여 제1 상부 층간 절연막(150) 내의 제1 금속 배선(MI1)을 노출하는 개구부를 형성하는 것, 개구부 내에 제1 금속 패드(174)를 형성하는 것을 포함할 수 있다. 제1 연결층(170)의 형성으로 제1 반도체 칩(CH1)의 제조가 완료될 수 있다.
도 11을 참조하면, 제2 반도체 칩(CH2)이 제공될 수 있다. 제2 반도체 칩(CH2)은 제3 영역(R3) 및 제4 영역(R4)을 포함하는 제2 기판(200) 상에 형성된 제2 회로층(260) 및 제2 회로층(260) 상의 제2 연결층(270)을 포함할 수 있다. 여기서, 제2 기판(200)의 제3 면(200a)은 활성면일 수 있고, 제3 면(200a)의 반대면인 제4 면(200b)은 비활성면일 수 있다. 제2 회로층(260) 및 제2 연결층(270)의 구성은 각각 제1 회로층(160) 및 제1 연결층(170)과 유사할 수 있으며, 유사한 방법으로 형성될 수 있다. 제2 회로층(260) 및 제2 연결층(270)의 상세한 구성에 대해서는 도 7을 참조하여 설명하였으므로 생략한다.
제1 기판(100)의 제1 면(100a)과 제2 기판(200)의 제3 면(200a)이 마주하도록 제1 및 제2 반도체 칩들(CH1, CH2)이 적층될 수 있다. 즉, 제2 반도체 칩(CH2)이 뒤집어진 상태로 제1 반도체 칩(CH1) 상에 배치될 수 있다. 이에 따라, 제1 연결층(170)과 제2 연결층(270)은 서로 마주하여 접할 수 있다. 이 때, 제1 금속 패드(174)와 제2 금속 패드(274)는 서로 정렬되어 접할 수 있다. 이 후, 고온 및/또는 고압 하에 접합 공정(예컨대, 열처리 공정)이 수행되어 제1 연결층(170)과 제2 연결층(270)이 견고히 결합될 수 있다. 즉, 제1 반도체 칩(CH1)의 제1 접합 절연막(176)과 제2 반도체 칩(CH2)의 제2 접합 절연막(276)이 직접 접촉되어 서로 견고히 결합될 수 있다.
계속해서, 제2 기판(200)을 관통하는 관통 홀(TH)이 형성될 수 있다. 관통 홀(TH)은 제2 기판(200)의 제4 면(200b) 및 제3 면(200a)을 모두 관통할 수 있다. 나아가, 관통 홀(TH)은 제4 층간 절연막(210)도 관통하여 제2 금속 배선(MI2)을 노출될 수 있다.
다시 도 7을 참조하면, 관통 홀(TH)을 금속 물질(예를 들어, 구리(Cu) 또는 텅스텐(W))로 채워, 관통 비아(280)가 형성될 수 있다. 이어서, 관통 비아(280) 상에 본딩 패드(8)가 형성될 수 있다. 즉, 본딩 패드(8)는 제2 기판(200)의 제4 면(200b) 상에 형성되어, 관통 비아(280)와 전기적으로 연결될 수 있다. 이로써, 칩 적층체(20)의 형성이 완료될 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지에 관한 단면도이다. 도 13은 도 12의 칩 적층체를 설명하기 위한 것으로, 도 12의 M 부분에 대응하는 확대 단면도이다. 앞서 도 6 및 도 7을 참조하여 설명한 반도체 패키지 및 칩 적층체와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.
도 12 및 도 13을 참조하면, 패키기 기판(10) 상에 칩 적층체(20)가 실장될 수 있다. 칩 적층체(20)는 수직적으로 적층된 제1 반도체 칩(CH1) 및 제2 반도체 칩(CH2)을 포함할 수 있다. 제1 및 제2 반도체 칩들(CH1, CH2)은 웨이퍼 온 웨이퍼 방식으로 서로 물리 및 전기적으로 결합되어, 칩 적층체(20)를 구성할 수 있다. 본 실시예에서, 칩 적층체(20)는 제2 반도체 칩(CH2)이 패키지 기판(10)에 인접하도록 실장될 수 있다. 즉, 칩 적층체(20)는, 도 6 및 도 7에서와 달리, 연결 단자들(9)을 통해 패키지 기판(10)과 전기적으로 연결될 수 있다. 연결 단자들(9)은 도전성 물질을 포함하며, 솔더 또는 범프의 형상을 가질 수 있다. 칩 적층체(20)의 제1 면(20a)(즉, 제2 기판(200)의 제4 면(200b)) 상에 관통 비아(280)와 접속하는 본딩 패드들(8)이 배치될 수 있다. 본딩 패드들(8)은 연결 단자들(9)을 통해 패키지 기판(10)의 제2 외부 접속 패드들(6)과 전기적으로 연결될 수 있다. 그 외의 구성들은 도 6 및 도 7을 참조하여 설명한 바와 동일/유사할 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 패키지에 관한 단면도이다. 도 15는 본 발명의 실시예들에 따른 칩 적층체를 설명하기 위한 것으로, 도 15의 M 부분에 대응하는 확대 단면도이다. 앞서 도 6 및 도 7을 참조하여 설명한 반도체 패키지 및 칩 적층체와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.
도 14 및 도 15를 참조하면, 패키기 기판(10) 상에 칩 적층체(20)가 실장될 수 있다. 칩 적층체(20)는 수직적으로 적층된 제1 반도체 칩(CH1) 및 제2 반도체 칩(CH2)을 포함할 수 있다. 제1 및 제2 반도체 칩들(CH1, CH2)은 각각 적어도 하나의 관통 비아들(180, 280)을 구비할 수 있으며, 칩 온 웨이퍼 방식 또는 칩 온 칩 방식으로 서로 전기적으로 결합될 수 있다. 예컨대, 제1 및 제2 반도체 칩들(CH1, CH2)은 제1 연결 단자들(9a)을 통해 서로 전기적으로 연결될 수 있다. 그리고, 칩 적층체(20)는 제2 연결 단자들(9b)을 통해 패키지 기판(10)과 전기적으로 연결될 수 있다. 제1 및 제2 연결 단자들(9a, 9b)은 도전성 물질을 포함하며, 솔더 또는 범프의 형상을 가질 수 있다. 제1 연결 단자들(9a)과 제1 반도체 칩(CH1) 사이 및 제1 연결 단자들(9a) 사이에 제1 본딩 패들(8a)이 배치될 수 있다. 그리고, 칩 적층체(20)의 제1 면(20a)(즉, 제1 기판(100)의 제2 면(100b)) 상에 제2 본딩 패드들(8b)이 배치될 수 있다. 제2 본딩 패드들(8b)은 제2 연결 단자들(9b)을 통해 패키지 기판(10)의 제2 외부 접속 패드들(6)과 전기적으로 연결될 수 있다. 또한, 도 6 및 도 7에서와 달리, 제1 회로층(160) 상에 제1 패시베이션층(190)이 배치될 수 있고, 제2 회로층(260) 상에 제2 패시베이션층(290)이 배치될 수 있다. 제1 및 제2 패시베이션층들(190, 290)은 예컨대, 실리콘 질화물을 포함할 수 있다. 제1 패시베이션층(190) 내에는 제1 본딩 패드(8a)와 제1 상부 층간 절연막(150) 내의 제1 금속 배선(MI1)을 연결하는 제1 주변 비아(VA1)가 제공될 수 있다. 그 외의 구성들은 도 6 및 도 7을 참조하여 설명한 바와 동일/유사할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제1 반도체 칩 상에 제2 반도체 칩이 적층된 칩 적층체를 포함하고,
    상기 제1 반도체 칩은 제1 기판 및 상기 제1 기판 상의 제1 자기터널 접합을 포함하고,
    상기 제2 반도체 칩은 제2 기판 및 상기 제2 기판 상의 제2 자기터널접합을 포함하되,
    상기 제1 자기터널접합의 자화 반전을 위해 요구되는 제1 임계 전류 밀도는 상기 제2 자기터널접합의 자화 반전을 위해 요구되는 제2 임계 전류 밀도와 다른 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 자기터널접합은 상기 제1 기판 상에 차례로 적층된 제1 고정층, 제1 터널 배리어층 및 제1 자유층을 포함하고,
    상기 제2 자기터널접합은 상기 제2 기판 상에 차례로 적층된 제2 고정층, 제2 터널 배리어층 및 제2 자유층을 포함하되,
    상기 제1 임계 전류 밀도는 상기 제2 임계 전류 밀도보다 큰 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제1 자기터널접합은 상기 제1 반도체 칩의 제1 메모리 셀을 구성하고,
    상기 제2 자기터널접합은 상기 제2 반도체 칩의 제2 메모리 셀을 정의하되,
    상기 제1 메모리 셀은 NVM(non-volatile memory) 셀로 기능하고, 상기 제2 메모리 셀은 RAM(random access memory) 셀로 기능하는 반도체 소자.
  4. 제 2 항에 있어서,
    상기 제1 자유층의 제1 폭은 상기 제2 자유층의 제2 폭보다 큰 반도체 소자.
  5. 제 2 항에 있어서,
    상기 제1 자유층의 제1 두께는 상기 제2 자유층의 제2 두께보다 큰 반도체 소자.
  6. 제 2 항에 있어서,
    상기 제1 자유층은 상기 제2 자유층보다 포화 자화량이 큰 물질을 포함하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 제1 기판은 상기 제1 자기터널 접합이 배치되는 제1 영역 및 상기 제1 영역과 다른 제2 영역을 포함하고,
    상기 제2 기판은 상기 제2 자기터널접합이 배치되는 제3 영역 및 상기 제3 영역과 다른 제4 영역을 포함하되,
    상기 제1 반도체 칩은:
    상기 제1 영역 상에 배치되고, 상기 제1 자기터널접합과 전기적으로 연결되는 제1 선택트랜지스터; 및
    상기 제2 영역 상에 배치되는 제1 로직 트랜지스터 및 상기 제1 로직 트랜지스터와 전기적으로 연결되는 제1 배선 구조체를 더 포함하고,
    상기 제2 반도체 칩은:
    상기 제3 영역 상에 배치되고, 상기 제2 자기터널접합과 전기적으로 연결되는 제2 선택트랜지스터; 및
    상기 제4 영역 상에 배치되는 제2 로직 트랜지스터 및 상기 제2 로직 트랜지스터와 전기적으로 연결되는 제2 배선 구조체를 더 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제1 반도체 칩은 상기 제1 배선 구조체와 전기적으로 연결된 제1 금속 패드를 포함하는 제1 연결층을 더 포함하고,
    상기 제2 반도체 칩은 상기 제2 배선 구조체와 전기적으로 연결된 제2 금속 패드를 포함하는 제2 연결층을 더 포함하되,
    상기 제1 연결층과 상기 제2 연결층은 서로 마주하고, 상기 제1 금속 패드와 상기 제2 금속 패드가 서로 접하여 상기 제1 및 제2 반도체 칩들이 서로 결합되는 반도체 소자.
  9. 제1 반도체 칩 상에 제2 반도체 칩이 적층된 칩 적층체를 포함하고,
    상기 제1 반도체 칩은:
    제1 영역 및 제2 영역을 포함하는 제1 기판;
    상기 제1 영역 상에 제공되고, 제1 자기터널접합을 포함하는 제1 메모리 구조체; 및
    상기 제2 영역 상의 제1 로직 구조체를 포함하고,
    상기 제2 반도체 칩은:
    제3 영역 및 제4 영역을 포함하는 제2 기판;
    상기 제3 영역 상에 제공되고, 제2 자기터널접합을 포함하는 제2 메모리 구조체; 및
    상기 제4 영역 상의 제2 로직 구조체를 포함하되,
    상기 제1 메모리 구조체의 제1 메모리 셀은 NVM(non-volatile memory) 셀로 기능하고, 상기 제2 메모리 구조체의 제2 메모리 셀은 RAM(random access memory) 셀로 기능하도록 구성되고,
    상기 제1 자기터널접합의 자화 반전을 위해 요구되는 제1 임계 전류 밀도는 상기 제2 자기터널접합의 자화 반전을 위해 요구되는 제2 임계 전류 밀도보다 큰 반도체 소자.
  10. 제 9 항에 있어서,
    상기 제1 자기터널접합은 상기 제1 영역 상에 차례로 적층된 제1 고정층, 제1 터널 배리어층 및 제1 자유층을 구비하고,
    상기 제2 자기터널접합은 상기 제3 영역 상에 차례로 적층된 제2 고정층, 제2 터널 배리어층 및 제2 자유층을 구비하는 반도체 소자.
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