JP6357105B2 - シングルエンドのキャパシタンスが低減された電圧制御発振器 - Google Patents

Description

本開示の実施形態は、概して、電子回路に関し、特に、電圧制御発振器に関する。

インダクタンス−キャパシタンス電圧制御発振器（ＬＣ−ＶＣＯ；inductance-capacitance voltage controlled oscillator）は、無線通信システムのような通信システムにおいて重要なビルディングブロックである。ＬＣ−ＶＣＯ設計における主な課題の１つは、電力消費を低く保ちながら低い位相ノイズを達成することである。シングルエンドの寄生キャパシタンスは、ＬＣ−ＶＣＯ回路における位相ノイズの最大の原因の１つである。

様々な実施形態に従う電圧制御発振器の回路図である。 様々な実施形態に従う電圧制御発振器の代替の構成の回路図である。 様々な実施形態に従う電圧制御発振器を含む無線通信装置のブロック図である。

本開示の実施形態は、実施例として、しかし制限なしに記載され、添付の図面において表されている。図面において、同じ参照符号は同じ要素を表す。

本開示の実施例は、シングルエンドのキャパシタンスが低減された電圧制御発振器のための方法及び装置を含むがこれらに限られない。

実施例の様々な態様は、当業者によって一般的に用いられている用語を用いて、それらの働きの本質を当業者に伝えるよう記載される。なお、当業者に明らかなように、代替の実施形態は、記載される態様の一部のみを有して実施されてよい。説明のために、具体的な数、材料、及び構成は、実施例の完全な理解を提供するために説明される。なお、当業者に明らかなように、代替の実施形態は、具体的な詳細によらずに実施されてよい。他の場合に、よく知られている特徴は、実施例を不明瞭にしないように省略又は簡略化される。

更に、様々な動作は、複数の動作として、つまり、実施例を理解するのに最も有用である方法において、記載される。なお、記載の順序は、それらの動作が必然的に順序に依存することを暗示するように解釈されるべきでない。特に、それらの動作は提示の順序で実行される必要はない。

語句“幾つかの実施形態において”は繰り返し使用される。該語句は、概して、同じ実施形態に言及しない。しかし、そうであることもある。語“有する”、“備える”及び“含む”は、文脈が別なふうに述べない限り、同義的である。語句“Ａ及び／又はＢ”は（Ａ）、（Ｂ）又は（Ａ及びＢ）を意味する。語句“Ａ／Ｂ”は、“Ａ及び／又はＢ”と同様に、（Ａ）、（Ｂ）又は（Ａ及びＢ）を意味する。語句“Ａ、Ｂ及びＣのうちの少なくとも１つ”は、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）又は（Ａ、Ｂ及びＣ）を意味する。語句“（Ａ）Ｂ”は（Ｂ）又は（Ａ及びＢ）を意味し、すなわち、Ａは任意である。

具体的な実施形態が本願において図示及び記載されているが、当業者に明らかなように、多種多様な代替及び／又は等価な実施は、本開示の実施形態の適用範囲から逸脱することなしに、図示及び記載される具体的な実施形態に取って代わってよい。本願は、本願で開示される実施形態の如何なる適応又は変形もカバーするよう意図される。従って、本開示の実施形態は特許請求の範囲及びその均等によってのみ制限されることが、はっきりと意図される。

本願で使用されるように、用語“モジュール”は、１以上のソフトウェア若しくはファームウェアプログラム、組み合わせ論理回路、及び／又は記載される機能を提供する他の適切なコンポーネントを実行する特定用途向け集積回路（ＡＳＩＣ；Application Specific Integrated Circuit）、電子回路、プロセッサ（共有、専用、又はグループ）及び／又はメモリ（共有、専用、又はグループ）に言及しても、その部分であっても、あるいは、それを有してもよい。

様々な実施形態は、シングルエンドのキャパシタンスが低減された電圧制御発振器（ＶＣＯ）を提供する。一実施形態において、ＶＣＯは変圧器、キャパシタバンク、及びゲイン段を有してよい。変圧器は一次インダクタ及び二次インダクタを有してよく、二次インダクタは一次インダクタへ誘導結合されてよい。キャパシタバンクは二次インダクタへ結合されてよく、キャパシタバンクはＶＣＯの総キャパシタンスの大部分を提供してよい。ゲイン段は一次インダクタへ結合され、供給信号を受信し、一次インダクタにおいて差分電流を駆動して、ＶＣＯの共振周波数に等しい周波数を有する出力信号を二次インダクタにわたって引き起こすよう構成されてよい。幾つかの実施形態において、ＶＣＯは、一次インダクタと並列にゲイン段へ結合される１以上のバラクタを更に有してよい。一実施形態において、バラクタは供給信号を受信してよい。

一実施形態においては、ＶＣＯ回路は、第１のノードへ結合される第１のドレイン端子を有する第１のトランジスタと、第２のノードへ結合される第２のドレイン端子を有する第２のトランジスタとを含むゲイン段を有してよい。回路は、前記第１のノードと前記第２のノードとの間に結合される一対のバラクタであって、該一対のバラクタの間の供給ノードで供給信号を受信するよう構成される前記一対のバラクタを更に有してよい。回路は、第１のノードと第２のノードとの間に結合される第１のインダクタと、第３のノードと第４のノードとの間に結合され、第１のインダクタへ誘導結合される第２のインダクタとを更に有してよい。加えて、回路は、第３のノードと第４のノードとの間に結合されるキャパシタバンクであって、選択的に、オンされる場合に第３のノードと第４のノードとの間に結合されるよう構成される複数のスイッチドキャパシタを含む前記キャパシタバンクを更に有してよい。キャパシタバンクは、ＶＣＯの総キャパシタンスの大部分を提供してよい。

図１Ａは、様々な実施形態に従うＶＣＯ１００を表す。ＶＣＯ１００は、インダクタンス−キャパシタンスＶＣＯ（ＬＣ−ＶＣＯ）１００であってよい。様々な実施形態において、ＶＣＯ１００は、一次段１０３及び二次段１０５を備える変圧器１０２を有してよい。一次段１０３は一次インダクタ１０４を有してよく、二次段１０５は二次インダクタ０１６を有してよい。ＶＣＯ１００は、ゲイン段１０８及びキャパシタバンク１１０を更に有してよい。ゲイン段１０８は一次段１０３へ結合されてよく、入力信号（例えば、供給電圧／電流）を受信して一次インダクタ１０４において電流を駆動してよい。キャパシタバンク１１０は二次段１０５へ結合されて（例えば、二次インダクタ１０６へ結合されて）よく、ＶＣＯ１００の総キャパシタンスの大部分を含んでよい。

幾つかの実施形態において、ＶＣＯ１００は、供給ノード１１２で入力信号を受信し、出力ノード１１４ａ〜ｂにわたって出力信号を生成してよい。二次インダクタ１０６は、一次インダクタ１０４にわたる差動電流（例えば、交流（ＡＣ））が二次インダクタ１０６にわたって差動電圧を引き起こすように、一次インダクタ１０４へ誘導結合されてよい。

様々な実施形態において、キャパシタバンク１１０は、二次インダクタ１０６と並列結合されてよい。ＶＣＯ１００のキャパシタンス（例えば、キャパシタバンク１１０から）及びインダクタンス（例えば、一次インダクタ１０４及び／又は二次インダクタ１０６から）は、ＶＣＯ１００に、直流（ＤＣ）入力信号を、ＶＣＯ１００の共振周波数に等しい周波数を有する交流（ＡＣ）出力信号に変換させてよい。ゲイン段１０８は、一次インダクタ１０４において差動電流を駆動して出力信号を保持するためのゲインを提供してよい。

幾つかの実施形態において、キャパシタバンク１１０は、複数のスイッチドキャパシタ１１８を有してよい。図１に示されるように、幾つかの実施形態において、スイッチドキャパシタ１１８は対をなして、キャパシタ１１８の夫々の対の間に配置されるスイッチ１２０とともに配置される。代替的に、キャパシタ１１８は、単一のキャパシタ１１８として及び／又は他の配置において配置されてよい。キャパシタ１１８は選択的に、夫々のスイッチ１２０がオンされる場合に第２のインダクタ１０６と並列に結合されてよい。スイッチ１２０は、個々に、集合的に、部分集合単位で（例えば、スイッチ１２０の個々のサブセットは別々に制御される。）制御されてよい。ＶＣＯ１００の共振周波数は、特定の時点でオンされるスイッチ１２０の個数に基づいてよい。幾つかの実施形態において、ＶＣＯ１００は、約２乃至約１０２４対のスイッチドキャパシタ１１８といったように、如何なる適切な個数のスイッチドキャパシタ１１８も有してよい。

幾つかの実施形態において、ＶＣＯ１００は、１以上のバラクタ１１６のような追加の容量素子を有してよい。ＶＣＯ１００の共振周波数は、入力信号の振幅（例えば、電圧レベル）を変えることによって更に調整されてよく、これにより、バラクタ１１６のキャパシタンスは変更されてよい。幾つかの実施形態において、図１Ａに示されるように、一対のバラクタ１１６が、一次インダクタ１０４と並列にゲイン段１０８へ結合されてよい。供給ノード１１２はバラクタ１１６の対の間に配置されてよい。幾つかの実施形態において、キャパシタバンク１１０は、一次インダクタ１０４へ結合されるバラクタ１１６に加えて、又はそれに代えて１以上のバラクタを有してよい。

様々な実施形態において、キャパシタバンク１１０は、ＶＣＯ１００の総キャパシタンスの大部分を提供してよい。キャパシタバンク１１０は、シングルエンドのキャパシタンスの大きな出所であってよい。本願で使用されるように、シングルエンドのキャパシタンスは、出力ノード１１４ａ又は１１４ｂと接地との間のキャパシタンスとして定義されてよい。シングルエンドのキャパシタンスは、出力ノード１１４ａ〜ｂの対の間の差動キャパシタンスとは区別されてよい。（ゲイン段が直接にキャパシタバンクを駆動するＶＣＯトポロジで起こり得るように）シングルエンドのキャパシタンスがゲイン段１０８へ送られる場合は、それは出力信号において位相ノイズを引き起こし得る。しかし、変圧器１０２は、キャパシタバンク１１０によって引き起こされるシングルエンドのキャパシタンスが二次インダクタ１０６と一次インダクタ１０４との間を通過することを防ぐことができる。むしろ、差動キャパシタンスのみが二次インダクタ１０６と一次インダクタ１０４との間を通過してよい。然るに、二次段１０５へ結合される（例えば、二次インダクタ１０６へ結合される）ＶＣＯ１００の総キャパシタンスの大部分を有することによって、ＶＣＯ１００のシングルエンドのキャパシタンスは実質的に低減され得る。然るに、ＶＣＯ１００は低位相ノイズを有することができる。加えて、ＶＣＯ１００の電力消費は総体的に小さくなり得る。

１つの実験において、変圧器の二次段へ結合されたスイッチドキャパシタバンクを有する５８ＧＨｚのＶＣＯは、キャリアからの１ＭＨｚオフセット及び２ＧＨｚのバンド幅で約−１１０ｄＢｃ／Ｈｚ（帯域幅のヘルツごとのキャリアを下回るデシベル）の位相ノイズを示した。そのような結果は、他のＶＣＯ設計によって提供されたものを下回る位相ノイズを示す。

幾つかの実施形態において、ＶＣＯ１００の総キャパシタンスの実質的に全ては二次インダクタ１０６へ結合されてよい。例えば、ＶＣＯ１００におけるスイッチドキャパシタ１１８の全てが二次インダクタ１０６へ結合されてよい。一次インダクタ１０４は、バラクタ１１６の対へ結合されてもされなくてもよい。バラクタ１１６の対は、ＶＣＯ１００の総キャパシタンスの比較的小さい部分を占めてよい。他の実施形態において、１以上のスイッチドキャパシタ１１８は一次インダクタ１０４へ結合されてよい。

幾つかの実施形態において、ゲイン段１０８は、一対の交差結合されたトランジスタ１２２ａ〜ｂ（例えば、第１のトランジスタ１２２ａ及び第２のトランジスタ１２２ｂ）を有してよい。一実施形態において、第２のトランジスタ１２２ｂのゲートは、一次インダクタ１０４の第１の端子１２４で第１のトランジスタ１２２ａのドレインへ結合されてよく、第１のトランジスタ１２２ａのゲートは、一次インダクタ１０４の第２の端子１２６で第２のトランジスタ１２２ｂのドレインへ結合されてよい。第１のトランジスタ１２２ａ及び第２のトランジスタ１２２ｂの夫々のソースは接地端子１２８へ結合されてよい。

図１Ｂは、トランジスタ１２２ａ〜ｂのゲートが二次段１０５へ結合されるＶＣＯ１００におけるゲイン段１０８の代替の構成を示す。図１Ｂに示されるように、第２のトランジスタ１２２ｂのゲートは、二次インダクタ１０６の第１の端子１３０へ結合されてよく、第１のトランジスタ１２２ａのゲートは、二次インダクタ１０６の第２の端子１３２へ結合されてよい。トランジスタ１２２ａ〜ｂは依然として図１Ｂに示される構成において交差結合されてよい。これは、夫々のトランジスタ１２２ａ〜ｂのゲートが夫々、トランジスタ１２２ａ〜ｂのドレインが夫々結合される端子１２４又は１２６から見てＶＣＯ１００の反対側で、二次インダクタ１０６の端子１３２又は１３０へ結合されてよいためである。

第１及び第２のトランジスタ１２２ａ及び１２２ｂは夫々ｎ型トランジスタ（例えば、型金属酸化膜半導体（ＮＭＯＳ；n-type metal-oxide-semiconductor）トランジスタ）として図１Ａ乃至１Ｂで示されているが、他の実施形態においては、第１及び第２のトランジスタ１２２ａ及び１２２ｂはｐ型トランジスタ（例えば、ｐ型金属酸化膜半導体（ＰＭＯＳ；p-type metal-oxide-semiconductor）トランジスタ）であってよい。代替的に、第１のトランジスタ１２２ａ又は第２のトランジスタ１２２ｂの一方はｎ型トランジスタであってよく、他方はｐ型トランジスタであってよい。更に、実施形態は、ゲイン段が変圧器の一次段を駆動し且つＶＣＯの総キャパシタンスの大部分が変圧器の二次段へ結合されるよう変圧器を有する如何なるＶＣＯトポロジも有してよい。

様々な実施形態において、入力信号は、電圧源及び／又は電流源のような供給源（図示せず。）によって供給されてよい。幾つかの実施形態において、供給源は、図１Ａ乃至Ｂに示されるように供給ノード１１２でＶＣＯ１００へ結合されてよい。他の実施形態においては、供給源は、図１Ａ乃至Ｂに示される供給ノード１１２とは異なるノードへ、例えば、第２のトランジスタ１２２ａ及び第２のトランジスタ１２２ｂのソースで結合されてよい。

様々な実施形態において、一次インダクタ１０４及び／又は二次インダクタ１０６は如何なる適切な巻数も有してよい。幾つかの実施形態において、一次インダクタ１０４及び二次インダクタ１０６は同じ巻数を有してよい。他の実施形態においては、一次インダクタ１０４は、二次インダクタ１０６よりも多い巻数又は少ない巻数を有してよい。

本願で記載されるＶＣＯ１００は様々なシステムに組み込まれてよい。図２は、一実施形態に関し、１以上のプロセッサ２０４と、プロセッサ２０４の少なくとも１つへ結合されるシステム制御ロジック２０８と、システム制御ロジック２０８へ結合されるシステムメモリ２１２と、システム制御ロジック２０８へ結合される不揮発性メモリ（ＮＶＭ；non-volatile memory）／ストレージ２１６と、システム制御ロジック２０８へ結合されるネットワークインターフェース２２０とを有するシステム２００を例示する。様々な実施形態において、システム２００は無線通信装置であってよい。

１以上のプロセッサ２０４は、１以上のシングルコア又はマルチコアプロセッサを有してよい。１以上のプロセッサ２０４は、汎用のプロセッサと専用のプロセッサ（例えば、グラフィクスプロセッサ、アプリケーションプロセッサ、等）との如何なる組み合わせも有してよい。

一実施形態のためのシステム制御ロジック２０８は、プロセッサ２０４の少なくとも１つへの及び／又はシステム制御ロジック２０８と通信する如何なる適切な装置若しくは構成要素への如何なる適切なインターフェースも提供するよう如何なる適切なインターフェースコントローラも有してよい。

一実施形態のためのシステム制御ロジック２０８は、システムメモリ２１２へのインターフェースを提供するよう１以上のメモリコントローラを有してよい。システムメモリ２１２は、例えば、システム２００のための、データ及び／又は命令をロードし且つ記憶するために使用されてよい。一実施形態のためのシステムメモリ２１２は、例えば、適切な動的ランダムアクセスメモリ（ＤＲＡＭ；dynamic random access memory）のような、如何なる適切な揮発性メモリも有してよい。

ＮＶＭ／ストレージ２１６は、例えば、データ及び／又は命令を記憶するために使用される１以上の有形な、非一時的なコンピュータ可読媒体を有してよい。ＮＶＭ／ストレージ２１６は、例えば、フラッシュメモリのような如何なる適切な不揮発性メモリも有してよく、且つ／あるいは、例えば、１以上のハードディスクドライブ（ＨＤＤ；hard disc drive）、１以上のコンパクトディスク（ＣＤ；compact disk）ドライブ、及び／又は１以上のデジタルバーサタイルディスク（ＤＶＤ；digital versatile disk）ドライブのような如何なる適切な不揮発性記憶装置も有してよい。

ＮＶＭ／ストレージ２１６は記憶リソースを有してよく、システム２００が組み込まれる装置の物理的に一部であるか、又はそのような装置によってアクセス可能であってよいが、必ずしも装置の一部である必要はない。例えば、ＮＶＭ／ストレージ２１６は、ネットワークインターフェース２２０を介してネットワーク上でアクセスされてよい。

ネットワークインターフェース２２０は、システム２００が１以上のネットワーク上で及び／又は何らかの他の適切な装置と通信するための無線インターフェースを提供するよう無線トランシーバ２２２を有してよい。ネットワークインターフェース２２０は、如何なる適切なハードウェア及び／又はファームウェアも有してよい。ネットワークインターフェース２２０は１以上のアンテナを有してよい。例えば、ネットワークインターフェース２２０は、ＭＩＭＯ無線インターフェースを提供するよう複数のアンテナを有してよい。一実施形態のためのネットワークインターフェース２２０は、例えば、ネットワークアダプタ、無線ネットワークアダプタ、電話モデム、及び／又は無線モデムを有してよい。

幾つかの実施形態において、トランシーバ２２２は、無線通信ネットワーク上でデータ信号を送信及び／又は受信するよう構成されてよい。データ信号はキャリア周波数により送信及び／又は受信されてよい。他の実施形態において、トランシーバ２２２は、ワイヤ線ネットワーク及び／又は他の通信インターフェースを介してデータ信号を送信してよい。

様々な実施形態において、ＶＣＯ１００は、トランシーバ２２２がデータ信号を送信及び／又は受信するのを助けるようトランシーバ２２２へ結合されてよい。ＶＣＯ１００は、トランシーバ２２２にＶＣＯ１００の出力信号を供給してよく、ＶＣＯ１００の共振周波数は、キャリア周波数に等しい周波数を有する出力信号を生成するよう（例えば、スイッチ並びに／又は入力信号及び供給ノード１１２を制御することによって）調整されてよい。トランシーバ２２２は、無線通信ネットワーク上でデータ信号を送信及び／又は受信するためにＶＣＯ１００の出力信号を使用してよい。

幾つかの実施形態において、システム２００は、例えば、２００９年５月１３日付けであらゆる修正、更新及び／又は改訂とともに承認された電気電子技術者協会（ＩＥＥＥ；Institute of Electrical and Electronics Engineers）８０２．１６−２００９、第３世代パートナーシッププロジェクト（３ＧＰＰ；3rd Generation Partnership Project）ロングタームエボリューション（ＬＴＥ；long-term evolution）プロジェクト、アドバンスドＬＴＥプロジェクト、ウルトラモバイルブロードバンド（ＵＭＢ；ultra mobile broadband）プロジェクト（“３ＧＰＰ２”とも称される。）等において提示されるマルチキャリア伝送方法によって使用される直交周波数分割多重アクセス（ＯＦＤＭＡ；orthogonal frequency division multiple access）を用いる無線通信ネットワークにおいて使用されてよい。他の実施形態においては、通信は、追加／代替の通信標準及び／又は仕様に従ってよい。

一実施形態に関し、プロセッサ２０４の少なくとも１つは、システム制御ロジック２０８の１以上のコントローラのためのロジックとともにパッケージ化されてよい。一実施形態に関し、プロセッサ２０４の少なくとも１つは、システム・イン・パッケージ（ＳｉＰ；System in Package）を形成するようシステム制御ロジック２０８の１以上のコントローラのためのロジックとともにパッケージ化されてよい。一実施形態に関し、プロセッサ２０４の少なくとも１つは、システム制御ロジック２０８の１以上のコントローラのためのロジックとともに同じダイ上に集積されてよい。一実施形態に関し、プロセッサ２０４の少なくとも１つは、システム・オン・チップ（ＳｏＣ；System on Chip）を形成するようシステム制御ロジック２０８の１以上のコントローラのためのロジックとともに同じダイ上に集積されてよい。

システム２００は、入力／出力（Ｉ／Ｏ）デバイス２３２を更に有してよい。Ｉ／Ｏデバイス２３２は、システム２００とのユーザインタラクションを可能にするよう設計されるユーザインターフェース、システム２００との周辺機器インタラクションを可能にするよう設計される周辺機器インターフェース、且つ／あるいは、システム２００に関連する環境条件及び／又は位置情報を決定するよう設計されるセンサを有してよい。

様々な実施形態において、ユーザインターフェースは、ディスプレイ（例えば、液晶ディスプレイ、タッチスクリーンディスプレイ、等）、スピーカ、マイクロホン、１以上のカメラ（例えば、スチルカメラ及び／又はビデオカメラ）、フラッシュライト（例えば、発光ダイオードフラッシュ）、及びキーボードを含んでよいがこれらに限られない。

様々な実施形態において、周辺機器インターフェースは、不揮発性メモリポート、オーディオジャック、及び電源インターフェースを含んでよいがこれらに限られない。

様々な実施形態において、センサは、ジャイロセンサ、加速度計、近接センサ、周囲光センサ、及び位置決めユニットを含んでよいがこれらに限られない。位置決めユニットはまた、位置決めネットワークの構成要素、例えば、グローバルポジショニングシステム（ＧＰＳ；global positioning system）衛星と通信するようネットワークインターフェース２２０の一部であっても、又はそれと相互作用してもよい。

様々な実施形態において、システム２００は、ラップトップコンピュータ装置、タブレットコンピュータ装置、ネットブック、スマートフォン、等のような、しかしこれらに限られないモバイルコンピュータ装置であってよい。加えて、又は代替的に、システム２００は、デスクトップコンピュータ装置（例えば、パーソナルコンピュータ）、セットトップボックス、及び／又は無線基地局（例えば、エボルブドＮｏｄｅＢ（ｅＮｏｄｅＢ）、アクセスポイント（ＡＰ）等）であってよい。様々な実施形態において、システム２００は、より多い若しくはより少ない構成要素、及び／又は異なるアーキテクチャを有してよい。

更なる実施形態において、ＶＣＯ１００及び／又はＶＣＯ２００は、装置間のワイヤ線通信を容易にするように、及び／又は同じ装置の異なる構成要素間の通信を容易にするように、他の装置において及び／又は他の目的のために組み込まれてよい。

特定の例となる方法、装置、及び製品が本願で記載されてきたが、本開示の保護範囲はそれらに制限されない。それどころか、本願は、文字通りに又は均等の原則の下で添付の特許請求の範囲の適用範囲内に適正にある全ての方法、装置及び、製品に及ぶ。例えば、上記は、とりわけ、ハードウェアで実行されるソフトウェア又はファームウェアを含むシステムの例を開示するが、そのようなシステムは単に例示であり、限定として見なされるべきでない点が留意されるべきである。特に、開示されるハードウェア、ソフトウェア、及び／又はファームウェア部品の何れか又は全てはもっぱらハードウェアにおいて、もっぱらソフトウェアにおいて、もっぱらファームウェアにおいて、あるいは、ハードウェア、ソフトウェア、及び／又はファームウェアの何らかの組み合わせにおいて具現されてよいと考えられる。

Claims (17)

1. 電圧制御発振器であって、
   一次インダクタ及び該一次インダクタへ誘導結合される二次インダクタを含む変圧器と、
   前記二次インダクタへ結合され、当該電圧制御発振器の総キャパシタンスの大部分を提供するキャパシタバンクと、
   前記一次インダクタへ結合され、供給信号を受信し、前記一次インダクタにおいて差分電流を駆動して、当該電圧制御発振器の共振周波数に等しい周波数を有する出力信号を前記二次インダクタにわたって引き起こすよう構成されるゲイン段と
   を有し、
   前記一次インダクタは第１及び第２の端子を含み、前記二次インダクタは第３及び第４の端子を含み、前記ゲイン段は、第１のドレイン及び第１のゲートを有する第１のトランジスタと、第２のドレイン及び第２のゲートを有する第２のトランジスタとを含み、
   前記第１のドレインは前記第１の端子へ結合され、
   前記第２のドレインは前記第２の端子へ結合され、
   前記第１のゲートは前記第４の端子へ結合され、
   前記第２のゲートは前記第３の端子へ結合される、電圧制御発振器。
2. 前記一次インダクタと並列に前記ゲイン段へ結合され、前記供給信号を受信するよう構成される１以上のバラクタ
   を更に有する請求項１に記載の電圧制御発振器。
3. 前記キャパシタバンクは、複数のスイッチドキャパシタを有し、該スイッチドキャパシタは選択的に、オンされる場合に前記二次インダクタと並列に結合される、
   請求項１に記載の電圧制御発振器。
4. 前記キャパシタバンクは、当該電圧制御発振器の前記スイッチドキャパシタの全てを有する、
   請求項３に記載の電圧制御発振器。
5. 前記複数のスイッチドキャパシタは、キャパシタの対において該キャパシタの対の間に結合されたスイッチとともに配置される、
   請求項３に記載の電圧制御発振器。
6. 前記キャパシタバンクは、前記二次インダクタと並列結合される１以上のバラクタを含む、
   請求項１に記載の電圧制御発振器。
7. 第１のノードへ結合される第１のドレイン端子を有する第１のトランジスタと、第２のノードへ結合される第２のドレイン端子を有する第２のトランジスタとを含むゲイン段と、
   前記第１のノードと前記第２のノードとの間に結合される一対のバラクタであって、該一対のバラクタの間の供給ノードで供給信号を受信するよう構成される前記一対のバラクタと、
   前記第１のノードと前記第２のノードとの間に結合される第１のインダクタと、
   第３のノードと第４のノードとの間に結合され、前記第１のインダクタへ誘導結合される第２のインダクタと
   前記第３のノードと前記第４のノードとの間に結合されるキャパシタバンクであって、選択的に、オンされる場合に前記第３のノードと前記第４のノードとの間に結合されるよう構成される複数のスイッチドキャパシタを含む前記キャパシタバンクと
   を有し、
   前記第１のトランジスタは第１のゲート端子を含み、前記第２のトランジスタは第２のゲート端子を含み、前記第１のゲート端子は前記第４のノードへ結合され、前記第２のゲート端子は前記第３のノードへ結合される、電圧制御発振器回路。
8. 前記キャパシタバンクは、当該回路の総キャパシタンスの大部分を提供する、
   請求項７に記載の電圧制御発振器回路。
9. 前記ゲイン段は、前記第１のインダクタを駆動するよう構成され、該第１のインダクタは、前記第３のノード及び前記第４のノードにわたって出力信号を生成するよう構成され、該出力信号は、当該回路の共振周波数に等しい周波数を有する交流信号であり、該共振周波数は、オンされる前記複数のスイッチドキャパシタの個数に依存する、
   請求項７に記載の電圧制御発振器回路。
10. 前記第１のトランジスタ又は前記第２のトランジスタは、ｎ型金属酸化膜半導体トランジスタを有する、
    請求項７に記載の電圧制御発振器回路。
11. 前記第１のトランジスタ又は前記第２のトランジスタは、ｐ型金属酸化膜半導体トランジスタを有する、
    請求項７に記載の電圧制御発振器回路。
12. キャリア周波数を有するデータ信号を送信及び／又は受信するよう構成されるトランシーバと、
    前記トランシーバへ結合され、前記キャリア周波数に等しい周波数を有する出力信号を生成するよう構成されるインダクタンス−キャパシタンス電圧制御発振器と
    を有し、
    前記インダクタンス−キャパシタンス電圧制御発振器は、
    一次段及び該一次段へ誘導結合される二次段を含む変圧器と、
    前記一次段へ結合され、前記二次段の出力端子で前記出力信号を引き起こすよう構成されるゲイン段と
    を有し、
    前記ゲイン段は、前記一次段のインダクタへ結合される夫々のドレイン端子と、前記二次段のインダクタへ結合される夫々のゲート端子とを有する交差結合されたトランジスタの対を有し、
    前記インダクタンス−キャパシタンス電圧制御発振器の総キャパシタンスの大部分は、前記二次段へ結合される、
    データ信号通信装置。
13. １以上のスイッチによって前記二次段の前記出力端子の間に選択的に結合される１以上のキャパシタ
    を更に有する請求項１２に記載のデータ信号通信装置。
14. 前記１以上のキャパシタは、前記インダクタンス−キャパシタンス電圧制御発振器における唯一のキャパシタを有する、
    請求項１３に記載のデータ信号通信装置。
15. 前記ゲイン段と並列に結合され、入力電圧を受けるよう構成される１以上のバラクタ
    を更に有する請求項１４に記載のデータ信号通信装置。
16. 前記ゲイン段は、一対の交差結合されたトランジスタを含む、
    請求項１２に記載のデータ信号通信装置。
17. 前記一次インダクタ及び前記二次インダクタは、同じ巻数を有する、
    請求項１に記載の電圧制御発振器。

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