JP6533238B2 - 負性微分抵抗ベースのメモリ - Google Patents

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Description

高密度及び高性能な埋め込み型メモリは、高性能な中央処理装置（ＣＰＵ）、グラフィックス処理装置（ＧＰＵ）及びシステムオンチップ（ＳｏＣ）にとって不可欠な構成要素である。スタティックランダムアクセスメモリ（ＳＲＡＭ）は、一般に利用されるメモリであるが、高度な処理ノードにおいて電源電圧を低くする（例えば、１Ｖより低くする）のに十分にスケーリングできない。ＳＲＡＭビットセルの大きさの３分の１のセルサイズでは、混載ダイナミックランダムアクセスメモリ（ＥＤＲＡＭ）がいくつかのアプリケーションにとって魅力的なメモリの代替品である。しかしながら、ＥＤＲＡＭは、規則的に（例えば、１ｍｓごとに又はそれより短い間隔で）リフレッシュされなければならないので、ＥＤＲＡＭには課題もある。リフレッシュの間、ＥＤＲＡＭビットセルの値は、その全電圧レベルに対して読み取られて、書き換えられる。リフレッシュすることは、顕著な動的電力を消費し、ＥＤＲＡＭアレイの読み取り及び書き込み動作のために利用可能な帯域幅を減らす。
本開示の複数の実施形態は、以下に与えられる詳細な説明から、及び、本開示の様々な実施形態についての添付の図面から、より十分に理解されるが、本開示の複数の実施形態は、特定の実施形態に対する開示に限定されると理解されるべきではないが、説明及び理解のみのためのものである。
本開示の一実施形態に係る、負性微分抵抗（ＮＤＲ）素子ベースのメモリビットセルについての高水準の回路を示す。 ＮＤＲダイオード及び関連回路のＩ−Ｖ特性を示すプロットを示す。 ＮＤＲダイオード及び関連回路のＩ−Ｖ特性を示すプロットを示す。 ＮＤＲダイオード及び関連回路のＩ−Ｖ特性を示すプロットを示す。 本開示の一実施形態に係る、ｎ型トランジスタを有するＮＤＲ素子ベースのメモリビットセル及びそのレイアウトの上面図を示す。 本開示の一実施形態に係る、ｐ型トランジスタを有するＮＤＲ素子ベースのメモリビットセルを示す。 本開示の一実施形態に係る、ｐ型トランジスタを有するＮＤＲ素子ベースのメモリビットセルを示す。 本開示の一実施形態に係る、図３の（Ａ）のＮＤＲ素子ベースのメモリビットセルアレイのレイアウトの上面図を示す。 本開示の一実施形態に係る、図３の（Ｂ）のＮＤＲ素子ベースのメモリビットセルのレイアウトの断面を示す。 本開示の一実施形態に係る、図３の（Ｂ）のＮＤＲ素子ベースのメモリビットセルのレイアウトの別の断面を示す。 本開示の一実施形態に係る、ｎ型トランジスタを有する単一のＮＤＲ素子ベースのメモリビットセルを示す。 本開示の一実施形態に係る、ｎ型トランジスタを有する単一のＮＤＲ素子ベースのメモリビットセルを示す。 本開示の一実施形態に係る、ｐ型トランジスタを有する単一のＮＤＲ素子ベースのメモリビットセルを示す。 本開示の一実施形態に係る、ｐ型トランジスタを有する単一のＮＤＲ素子ベースのメモリビットセルを示す。 本開示の一実施形態に係る、ラッチ素子を形成すべく、ＮＤＲ素子と対になるトランジスタを有する単一のＮＤＲ素子ベースのメモリビットセルを示す。 本開示の一実施形態に係る、ＴＦＥＴトランジスタを有するＮＤＲ素子ベースのメモリビットセルを示す。 本開示の一実施形態に係る、ＮＤＲ素子ベースのメモリを有するスマートデバイス又はコンピュータシステム若しくはＳｏＣ（システムオンチップ）である。
いくつかの実施形態は、ストレージノードと、ストレージノードに結合されるアクセストランジスタと、ストレージノードに結合される第１端子を有するコンデンサと、メモリビットセルがアースライン若しくは供給ラインのうちの一方、又は、その両方を含まないようにストレージノードに結合される１又は複数の負性微分抵抗（ＮＤＲ）素子とを備えるメモリビットセルを説明する。一実施形態において、１又は複数のＮＤＲ素子は、エサキダイオード、共鳴トンネルダイオード、又は、トンネルＦＥＴ（ＴＦＥＴ）のうちの１つを含む。
いくつかの実施形態は、トンネル素子のＮＤＲ特性を１Ｔ−１Ｃ（１つのトランジスタ、１つのコンデンサ）ビットセルと共に用いて、ＥＤＲＡＭビットセルの大きさの素子を生成するが、リフレッシュ要求を必要としない（すなわち、リフレッシュに用いられないＳＲＡＭビットセルのようなもの）。一実施形態において、ＮＤＲベースのビットセルは、ビットセルのコンデンサからのリークを打ち消すコンパクトな回路及びレイアウトを形成し、ビットセルが静的にその状態を保持することを可能にする。
そのため、ＥＤＲＡＭ設計と比較すると、いくつかの実施形態は、リフレッシュ動作を不要にし、ビットセルをスタティックＲＡＭとして機能させる。さらに、ストレージノードの状態を静的に保持する能力は、アクセストランジスタ及びコンデンサの設計制約を変更して、これらのデバイスの追加のスケーリングを可能にする。一実施形態において、ビットセルのレイアウトは、ＮＤＲ素子の垂直配置を用いて領域を節約する。一実施形態において、ビットセルは、ＷＬ（ワードライン）及びＰＬ（コンデンサのバックプレートライン）をＮＤＲ素子の電流シンクとして再利用して、ビットセル内の金属ルーティング全体を減らすことによりセルサイズを減らす。他の技術的効果が、説明される様々な実施形態から明らかになる。
以下の説明では、多数の詳細が、本開示の複数の実施形態のより詳細な説明を提供すべく説明される。しかしながら、本開示の複数の実施形態がこれら具体的な詳細なしで実施し得ることは当業者に明らかである。他の実例において、周知の構造及びデバイスは、本開示の複数の実施形態を不明瞭することを回避すべく、詳細に示すよりもむしろ、ブロック図の形式で示される。
複数の実施形態の対応する図面において、複数の信号は線で表されることに留意する。いくつかの線は、より多くの構成の信号経路を示すべく、より太くなってよく、及び／又は、一次情報の流れ方向を示すべく、１又は複数の端部に矢印を有する。そのような表示は、限定することを意図するものではない。むしろ、複数の線は、回路又は論理的なユニットについてのより容易な理解を促すべく、１又は複数の例示的な実施形態に関連して用いられる。設計上の必要性又は優先事項によって規定されるような任意に表される信号は、いずれかの方向に移動し得る１又は複数の信号を実際に含んでよく、任意の適切なタイプの信号スキームで実装され得る。
明細書の全体にわたって及び特許請求の範囲において、「接続」という用語は、いずれの中間デバイスを用いることなく、接続される物同士の間の直接的な電気接続を意味する。「結合」という用語は、接続される物同士の間の直接的な電気接続、又は、１又は複数のパッシブ又はアクティブな中間デバイスを通じた間接的な接続のいずれかを意味する。「回路」という用語は、互いに協働して所望の機能を提供するように配置される１又は複数のパッシブ及び／又はアクティブコンポーネントを意味する。「信号」という用語は、少なくとも１つの電流信号、電圧信号又はデータ／クロック信号を意味する。「１の」、「１つの」、及び「その」の意味は、複数の参照を含む。「内（ｉｎ）」の意味は、「内（ｉｎ）」及び「上（ｏｎ）」を含む。
「スケーリング」という用語は、一般に、設計（概略図及びレイアウト）を１つの処理技術から別の処理技術に変換し、その次に、レイアウトの領域において縮小されることを指す。「スケーリング」という用語は、一般に、同じ技術ノード内のレイアウト及びデバイスを小型化することも指す。「スケーリング」という用語は、別のパラメータ、例えば、電源レベルに対して信号の周波数を調整する（例えば、速度を落とす、又は、速度を上げる、すなわち、それぞれスケールダウン又はスケールアップ）ことも指し得る。「実質的に」、「近接」、「およそ」、「近く」及び「約」という用語は、一般に、目標値の＋／−２０以内にあることを指す。
特に指定しない限り、共通の対象を説明するための「第１」、「第２」及び「第３」などの序数の形容詞の使用は、同様の対象についての異なるインスタンスが参照されており、かつ、そのように説明される同様の対象が、時間的に、空間的に、順位又はその他の態様のいずれかにおいて、所与のシーケンスでなければならないことを暗示することが意図されるものではないことを単に示しているだけである。
複数の実施形態の目的のために、トランジスタは、金属酸化物半導体（ＭＯＳ）トランジスタであり、ドレイン、ソース、ゲート及びバルク端子を含む。トランジスタはまた、トライゲート（Ｔｒｉ−Ｇａｔｅ）及びＦｉｎＦＥＴトランジスタ、ゲートオールアラウンド型の円筒状トランジスタ、トンネルＦＥＴ（ＴＦＥＴ）、スクエアワイヤ、若しくは、レクタンギュラーワイヤ型のリボン状トランジスタ、又は、カーボンナノチューブ若しくはスピントロニクス素子のようなトランジスタ機能を実装する他のデバイスを含む。ＭＯＳＦＥＴの対称なソース端子及びドレイン端子は、すなわち、同一の端子であり、ここでは、同じ意味で用いられる。一方で、ＴＦＥＴ素子は、非対称なソース端子及びドレイン端子を有する。他のトランジスタ、例えば、バイポーラ接合トランジスタ−ＢＪＴ ＰＮＰ／ＮＰＮ、ＢｉＣＭＯＳ、ＣＭＯＳ，ｅＦＥＴなどが、本開示の範囲から逸脱することなく用いられてよいことを、当業者は、理解する。「ＭＮ」という用語は、ｎ型トランジスタ（例えば、ＮＭＯＳ、ＮＰＮ ＢＪＴなど）を示し、「ＭＰ」という用語は、ｐ型トランジスタ（例えば、ＰＭＯＳ、ＰＮＰ ＢＪＴなど）を示す。
図１は、本開示の一実施形態に係る、ＮＤＲ素子ベースのメモリビットセルの高水準の回路１００を示す。一実施形態において、回路１００は、１又は複数のトランジスタ１０１、１又は複数のＮＤＲ素子１０２及び１０３、ストレージノード（ＳＮ）及びコンデンサ１０４を備える。ここで、ＮＤＲ素子１０３の破線のボックス及び破線は、任意の素子及び接続線を示す。しかしながら、様々な実施形態を参照しながら説明されるように、他のオプションも可能である。
ＮＤＲ特性を有する素子は、高電圧よりも低電圧においてより高い伝導性を示す。様々な材料及び素子構造は、エサキダイオード、共鳴トンネルダイオード及びＴＦＥＴを含むＮＤＲ特性を示す。より高い電圧における最小電流に対する低電圧における最大電流の比は、ピーク対バレー比（ＰＶＲ）と呼ばれ、これらの電流レベルが観測される電圧は、それぞれ、ピーク電圧及びバレー電圧として知られる。ＮＤＲ素子は、低いピーク対バレー比及び低いピーク電流という一般的な制限を有する。ここで説明されるいくつかの実施形態の複数のビットセルは、低いピーク電流（例えば、０．１ｎＡより低い）で動作する。複数のビットセルは、同様に、より高いピーク電流レベルで複数のＮＤＲ素子と共に動作するだろう。
２つのトンネルＮＤＲ素子１０２及び１０３が直列に結合されるときに、結果としての組み合わせは、ツインと呼ばれる回路素子である。ツインは、ＳＮのような中間ノードを有する双安定のメモリ素子を形成する。一実施形態において、ＮＤＲ素子１０２は、基準供給Ｖｒｅｆ２及びＳＮに結合される。一実施形態において、Ｖｒｅｆ２は、ＷＬ（ワードライン）又はＷＬＢ（ワードラインの反転）と置き換えられる。一実施形態において、ＮＤＲ素子１０３は、別の基準供給Ｖｒｅｆ１及びＳＮに結合される。一実施形態において、Ｖｒｅｆ１は、（コンデンサ１０４の複数の端子のうちの１つにバイアスを掛けるためのＤＣバイアスである）プレートと置き換えられる。一実施形態において、ＳＮ上の電圧が高電圧（例えば、Ｖｄｄに近い）にあるときに、ＮＤＲ素子１０２（プルアップＮＤＲ素子とも呼ばれる）は、ＮＤＲ素子１０３（プルダウンＮＤＲ素子とも呼ばれ）が吸い込むことができるよりも強く電流を供給することができるため、ＳＮ上の電圧を高く保持する。逆に、ＳＮ上の電圧が低電圧にあるときに、プルダウンＮＤＲ素子１０３は、より強く電流を吸い込み、ＳＮを低電圧に保持できる。
ここで、ＮＤＲ素子１０２及び１０３は、２つの端子素子として表されるが、一般的に、素子１０２及び１０３は、少なくとも２つの端子間のＮＤＲ特性を有する２又はそれより多くの物理端子を有してよい。例えば、ＴＦＥＴゲート端子が別個のバイアス電圧を有するときに、ＴＦＥＴは、ソース端子とドレイン端子との間のＮＤＲ特性を示してよい。
一実施形態において、１又は複数のトランジスタ１０１（ここでは、（複数の）アクセストランジスタとも称される）は、単一のｎ型トランジスタ又はｐ型トランジスタである。一実施形態において、複数のＴＦＥＴの組み合わせは、１又は複数のトランジスタ１０１に用いられてよい。一実施形態において、１又は複数のトランジスタ１０１のゲート端子は、トランジスタ１０１がｎ型トランジスタであるか、又は、ｐ型トランジスタであるかに依存して、ＷＬ又はＷＬＢに結合される。一実施形態において、トランジスタ１０１のソース端子又はドレイン端子は、ＢＬ（ビットライン）に結合される一方、トランジスタ１０１のドレイン端子又はソース端子は、ＳＮに結合される。一実施形態において、コンデンサ１０４の第１端子がＳＮに結合され、コンデンサ１０４の第２端子がプレートに結合されるように、ＳＮは、コンデンサ１０４に結合される。一実施形態において、プレート上の電圧は、Ｖｄｄ／２（すなわち、電源電圧の半分）である。他の実施形態において、プレートは、異なる電圧レベルでバイアスが掛けられ得る。
ツインセル（すなわち、ＮＤＲ素子１０２及び１０３）は、容量性のＳＮ上のメモリ状態を保持するのに役立つ。ＮＤＲツインの電流駆動能力は、（図２Ａ−Ｂに示すように）低いが、コンデンサ１０４から電荷を徐々に放電させるリークを克服するには十分である。一実施形態において、ＮＤＲ素子（すなわち、ＮＤＲ素子１０２又は１０３のうちの一方）からの電流は、ＳＮ上のリークから電荷の損失を緩和し、ＳＮに格納される電荷を元の値に戻すことができる。
図２Ａ−Ｃは、ＮＤＲダイオードのＩ−Ｖ特性を示すプロット２００及び２２０並びに関連回路２３０を示す。その他の図面の要素と同じ参照番号（又は名称）を有する図２Ａ−Ｂのこれらの要素が、説明されたものと同様の任意の態様で動作又は機能し得るが、そのようなものに限定されないことが指摘される。
図２Ａについて、ｘ軸は、ボルト単位で示されるＳＮの電圧（すなわち、ＶＳＮ）であり、ｙ軸は、ｎＡ単位で示されるＮＤＲ素子（すなわち、１０２及び１０３）を通る電流である。図２Ｂについて、ｘ軸は、ボルト単位で示されるＳＮの電圧（すなわち、ＶＳＮ）であり、ｙ軸は、ｎＡ単位で示されるＳＮに流れる電流Ｉｘである。プロット２００及び２２０は、図２Ｃの回路２３０を用いて形成され、この図におけるＮＤＲ素子１０２及び１０３は、エサキダイオードと置き換えられる。ここで、Ｖｒｅｆ２は、Ｖｄｄ（電源）であり、一方、Ｖｒｅｆ１は、アース（Ｖｓｓ）である。電圧源Ｖｘは、ＳＮに対する電流、又は、ＳＮからの電流をドライブ又は吸い込むために用いられる。
図２Ａに戻って参照すると、ＶＳＮが０Ｖから上昇するときに、プルダウン電流２０１（すなわち、ＮＤＲ素子１０３を通じてＳＮからアースへ向かう電流）は、上昇する一方、プルアップ電流２０２（すなわち、ＮＤＲ素子１０２を通じてＳＮからＶｄｄへ向かう電流）は、０．５Ｖ ＶＳＮに近くなるまでゼロのまま又はゼロに近いままである。ＳＮ上の０．５Ｖ近くで、プルダウン電流２０１は、ゼロに近接した値に突然下がる一方、プルアップ電流２０２は、突然上昇する。ＶＳＮがさらに上昇するにつれて、プルアップ電流２０２は、ＶＳＮがＶｄｄに略等しい値に近づくように下降してゼロ近くに到達し、一方、プルダウン電流２０１は、ゼロに実質的に近く、かつ、電流２０２に等しいままである。０．５ＶのＶＳＮに近い領域は、図２Ｂに示すように準安定領域である。
図２Ｂにおいて、プロット２２０は、ＳＮが「０」を格納するとき、及び、ＳＮが「１」を格納するときの電流Ｉｘを示す。ＶＳＮが高電圧であるときに、ＮＤＲ素子１０２は、ＮＤＲ素子１０３がそれを吸い込むことができるよりも強く電流を供給するので、ＳＮ上の電圧を高く保持する。逆に、ＶＳＮが低電圧にあるときに、プルダウンＮＤＲ素子１０３は、より強く電流を吸い込み、ＳＮを低電圧に保持できる。
図３の（Ａ）は、本開示の一実施形態に係る、ｎ型トランジスタを有するＮＤＲ素子ベースのメモリビットセル３００を示す。その他の図面の複数の要素と同じ参照番号（又は名称）を有する図３の（Ａ）のこれらの要素が、説明されたものと同様の任意の態様において動作又は機能し得るが、そのようなものに限定されないことが指摘される。複数の実施形態は、ここで、ＮＤＲ素子用のエサキダイオードを参照して説明されるが、他のタイプのＮＤＲ素子が、複数の実施形態の範囲から逸脱しないで用いられてよい。
この実施形態において、１又は複数のトランジスタ１０１は、ｎ型ＭＯＳトランジスタ（ＭＮ１）１０１により示され、ＮＤＲ素子１０２は、エサキダイオードＤ１により示され、ＮＤＲ素子１０３は、エサキダイオードＤ２により示される。一実施形態において、コンデンサＣ１ １０４は、基板の上方に形成される金属コンデンサである。一実施形態において、コンデンサＣ１ １０４は、基板内のトランジスタにより形成されるＭＯＳベースのコンデンサである。一実施形態において、コンデンサＣ１ １０４は、（複数の）トランジスタ及び金属メッシュから形成されるハイブリッドコンデンサである。一実施形態において、Ｄ１の複数の端子のうちの１つ（ここでは、カソード）は、同じ金属線がＭＮ１のゲート端子を制御するために用いられるように、ＷＬ又はＶｒｅｆ２に結合される。そのような実施形態の１つの技術的効果は、ビットセル内の相互接続ルーティングの数が低減され、他の相互接続ルーティングに対する領域を解放することである。
この実施形態において、ＷＬ及び／又はコンデンサのバックプレートの信号は、ＮＤＲツイン（すなわち、ＮＤＲ素子１０２及び１０３）を供給すべく再利用される。そのような実施形態において、ビットセル３００によりもはや利用されないので、各ビットセルに対するＶｄｄ（電源）及びＶｓｓ（アース）の追加のルーティングが低減される。複数の金属ルートを減らすことにより、金属ルーティングスペース、並びに、Ｖｄｄ及びＶｓｓを提供するための追加の接点及びビアが低減されるので、ビットセルの大きさ、したがって、メモリアレイは、縮小される。一実施形態において、ＷＬは、一般にゼロ又は負のバイアスにあるので、アースの代替に用いられる。ＷＬがアサートされるときに、ＮＤＲツインは、状態を保持することを停止し得る一方、ビットセル３００が読み取られ／書き込まれるときに、ＷＬのアサーションが一時的に発生し、ＳＮ上の電荷がその時点で最大の値に回復されるので、これは、問題にならない。ＷＬをスイッチングすることは、コンデンサ１０４及び寄生コンデンサから放電する寄生電流をもたらす可能性があるが、これらの電流は、アクセストランジスタＭＮ１の電流と比較して小さい。一実施形態において、プレートが論理１の電圧に保持されるときに、正のＮＤＲツインの供給は、コンデンサ１０４のバックプレートに接続されてよい。
一実施形態において、ＮＤＲ素子からのラッチ動作がリークを克服するために必要とされるので、ＮＤＲの供給電圧は、アドレス指定ライン（例えば、ワードライン、ビットライン）又はプレートライン（すなわち、プレート）と組み合わされてよい。そのような実施形態において、アドレス指定ラインが用いられるときに、ＮＤＲ素子は、ラッチ素子を形成することを停止し得る一方、メモリ状態は、動的に維持され得る。動作中のこの時点において、複数のＮＤＲ素子の低電流は、読み取りディスターブ（例えば、ビットセルの消去）を防ぐことにより有益である。この動作の１つの技術的効果は、ビットセル領域の縮小である。
いくつかの非限定的なビットセル３００の技術的効果は、ストレージコンデンサ１０４と併せてＮＤＲ素子１０２及び１０３を用いることがリフレッシュ動作の必要性を除外することであり、これは、エネルギーを節約し、かつ、メモリアレイの帯域幅を増加させる。さらに、リークをキャンセルするＮＤＲ素子は、ビットセル３００のさらなるスケーリングを可能にする。例えば、コンデンサ１０４は、最悪の場合の読み取りマージンを損なうことなく、より小さく、又は、よりリークされやすく製造され得る。さらに、アクセストランジスタＭＮ１を通じて増加されるリークを考慮に入れることができる。これは、素子のスケーリング又は厳密に規制されたＷＬオーバー／アンダードライブ電圧の除去を可能にする。
図３の（Ｂ）は、本開示の一実施形態に係る、ｎ型トランジスタを有するＮＤＲ素子ベースのメモリビットセル３００のレイアウト３２０の上面図を示す。その他の図面の要素と同じ参照番号（又は名称）を有する図３の（Ｂ）のこれらの要素が、説明されたものと同様の任意の態様において動作又は機能し得るが、そのようなものに限定されないことが指摘される。
ビットセルのレイアウト３２０は、一目瞭然であり、ＢＬ、ＮＤＲ素子１０２、アクセストランジスタＭＮ１、ＮＤＲ素子１０３、ＳＮ、コンデンサＣ１ １０４、及び、ＭＮ１のゲート端子に対する接点を含む関連する複数の接点、トランジスタ（すなわち、フィン）接点、フィンビア、ＭＮ１のゲート領域、ＭＮ１のゲート領域上にＮＤＲ素子成長のための開口領域、基板上の金属コンデンサ領域、及び、Ｍｅｔａｌ‐０を示す。アース及び電源に対するルーティングを除去することにより、アース及び電源の接点、並びに、複数のビアは取り除かれ、ビットセルのレイアウト３２０をコンパクトにする。
図４Ａ及び図４Ｂは、本開示の一実施形態に係る、ｐ型トランジスタを有するＮＤＲ素子ベースのメモリビットセル４００及び４２０を示す。その他の図面の要素と同じ参照番号（又は名称）を有する図４Ａ及び図４Ｂのこれらの要素が、説明されたものと同様の任意の態様において動作又は機能し得るが、そのようなものに限定されないことが指摘される。図４Ａ及び図４Ｂの実施形態を不明瞭にしないために、図３の（Ａ）の実施形態と図４Ａ及び図４Ｂの実施形態との間の相違点が説明される。
図４Ａ及び図４Ｂの実施形態は、図３の（Ａ）の複数の実施形態と同様であるが、ｎ型ＭＯＳトランジスタの代わりにｐ型ＭＯＳトランジスタを用いる。機能的に、ビットセル４００及び４２０は、ビットセル３００と同様に動作する。これらの実施形態において、ＮＤＲ素子Ｄ１及びＤ２の端子の結合はまた、反転されている。例えば、ビットセル４００の実施形態において、ＮＤＲ素子Ｄ１のアノードは、ＷＬ又はＶｒｅｆ２に結合され、ＮＤＲ素子Ｄ１のカソードは、ＳＮに結合される。同様に、ＮＤＲ素子Ｄ２のアノードは、ＳＮに結合され、ＮＤＲ素子Ｄ２のカソードは、Ｖｒｅｆ１又はプレートに結合される。図４Ｂの実施形態では、さらに、金属ルーティング、接点及びビアの数が、ＮＤＲ素子Ｄ２のカソードをＶｒｅｆ１又はプレートと結合することにより減らされる。アノード接続及びカソード接続の反転は、デアサートされるワードラインの電圧の値をＮＤＲ特性が生じる電圧の領域内の複数のＮＤＲ素子にバイアスを掛けるために必要とされる値と一致するように行われる。
レイアウト５００は、それぞれが図３の（Ｂ）のレイアウト３２０と同様のレイアウトを有するいくつかのビットセルを示す。レイアウト５００の実施形態は、Ｖｒｅｆ２に対してＷＬを再利用することにより、金属ルーティング（及び関連する容量及び領域）が低減されることを示す。レイアウト５００は、ＢＬ（１）、Ｖｒｅｆ２と共有されるＷＬ（２）、ＷＬ（３）、Ｖｒｅｆ１（４）、ビットセル３００のビットセル境界（５）及びビットセル３００のコンデンサ１０４の境界（６）を示す。アレイ５００の様々な層及び領域は、フィン（すなわち、アクセストランジスタ１０１）、フィン接点、トランジスタＭＮ１ゲート、トランジスタＭＮ１ゲート接点、Ｍｅｔａｌ‐０層、コンデンサ１０４の境界及びトランジスタＭＮ１のゲート端子上に形成されるＮＤＲ素子のための開口を含むことが示される。レイアウト５００の実施形態は、どのようにビットセル３００のアレイが、コンパクトなメモリアレイを製造するために位置付けられ得るかを示す。
レイアウト５００は、それぞれが図３の（Ｂ）のレイアウト３２０と同様のレイアウトを有するいくつかのビットセルを示す。レイアウト５００の実施形態は、Ｖｒｅｆ１に対してＷＬを再利用することにより、金属ルーティング（及び関連する容量及び領域）が低減されることを示す。レイアウト５００は、ＢＬ（１）、Ｖｒｅｆ１と共有されるＷＬ（２）、ＷＬ（３）、Ｖｒｅｆ２（４）、ビットセル３００のビットセル境界（５）及びビットセル３００のコンデンサ１０４の境界（６）を示す。アレイ５００の様々な層及び領域は、フィン（すなわち、アクセストランジスタ１０１）、フィン接点、トランジスタＭＮ１ゲート、トランジスタＭＮ１ゲート接点、Ｍｅｔａｌ‐０層、コンデンサ１０５の境界及びトランジスタＭＮ１のゲート端子上に形成されるＮＤＲ素子のための開口を含むことが示される。レイアウト５００の実施形態は、どのようにビットセル３００のアレイが、コンパクトなメモリアレイを製造するために位置付けられ得るかを示す。
図６Ａは、本開示の一実施形態に係る、図３の（Ｂ）のＮＤＲ素子ベースのメモリビットセルのレイアウト３２０のレイアウトの断面Ａ６００を示す。その他の図面の要素と同じ参照番号（又は名称）を有する図６Ａのこれらの要素が、説明されるものと同様の任意の態様において動作又は機能し得るが、そのようなものに限定されないことが指摘される。この実施形態において、ビットラインの接点、アクセストランジスタ、ＳＮの接点及びＮＤＲ素子は、コンタクトされるゲートピッチの１．５倍に等しい寸法に収められる。この実施形態において、ビットセルアドレス指定を共有すること、及び、複数の信号にバイアスを掛けることの利益は、追加のワイヤ及び接点のための追加のスペースが限られていることから明らかである。
図６Ｂは、本開示の一実施形態に係る、図３の（Ｂ）のＮＤＲ素子ベースのメモリビットセルのレイアウトの断面Ｂ６２０を示す。その他の図面の要素と同じ参照番号（又は名称）を有する図６Ｂのこれらの要素が、説明されたものと同様の任意の態様において動作又は機能し得るが、そのようなものに限定されないことが指摘される。この実施形態において、アドレス指定するビットセルを共有すること、及び、複数の信号にバイアスを掛けることの利益は、追加のワイヤ及び接点のための追加のスペースが限られていることから明らかである。
図７Ａ及び図７Ｂは、本開示の一実施形態に係る、ｎ型トランジスタＭＮ１を有する単一のＮＤＲ素子ベースのメモリビットセル７００及び７２０を示す。その他の図面の要素と同じ参照番号（又は名称）を有する図７Ａ及び図７Ｂのこれらの要素が、説明されるものと同様の任意の態様において動作又は機能し得るが、そのようなものに限定されないことが指摘される。
一実施形態において、ビットセル３００と比較して追加の領域を節約するために、単一のＮＤＲ素子ダイオードＤ２は、ビットセル７００に示されるように用いられる。この実施形態において、ＮＤＲ素子１０２は除去され、より大きな領域を解放し、かつ、ビットセルのレイアウトをコンパクトにする。この実施形態において、ＮＤＲ素子Ｄ２のアノードは、Ｖｒｅｆ１に結合され、ＮＤＲ素子Ｄ２のカソードは、ＳＮに結合される。別の実施形態において、ビットセル３００と比較される追加の領域を節約するために、単一のＮＤＲ素子ダイオードＤ１は、ビットセル７２０に示されるように用いられる。この実施形態において、ＮＤＲ素子１０３は除去され、より大きな領域を解放し、かつ、ビットセルのレイアウトをコンパクトにする。この実施形態において、ＮＤＲ素子Ｄ１のカソードは、Ｖｒｅｆ２／ＷＬ（すなわち、ＷＬ又はＶｒｅｆ２のいずれか一方）に結合され、ＮＤＲ素子Ｄ１のアノードは、ＳＮに結合される。
図８Ａ及び図８Ｂは、本開示の一実施形態に係る、ｐ型トランジスタＭＰ１を有する単一のＮＤＲ素子ベースのメモリビットセル８００及び８２０を示す。その他の図面の要素と同じ参照番号（又は名称）を有する図８Ａ及び図８Ｂのこれらの要素が、説明されたものと同様の任意の態様において動作又は機能し得るが、そのようなものに限定されないことが指摘される。
一実施形態において、ビットセル４００と比較して追加の領域を節約するために、単一のＮＤＲ素子ダイオードＤ２は、ビットセル８００に示されるように用いられる。この実施形態において、ＮＤＲ素子１０２は除去され、より多くの領域を解放し、かつ、ビットセルのレイアウトをコンパクトにする。この実施形態において、Ｄ２のカソードは、Ｖｒｅｆ１（又はプレート）に結合され、Ｄ２のアノードは、ＳＮに結合される。別の実施形態において、ビットセル４２０と比較して追加の領域を節約するために、単一のＮＤＲ素子ダイオードＤ１は、ビットセル８２０に示されるように用いられる。この実施形態において、ＮＤＲ素子１０３は除去され、より多くの領域を解放し、かつ、ビットセル８２０のレイアウトをコンパクトにする。この実施形態において、ＮＤＲ素子Ｄ１のアノードは、Ｖｒｅｆ２／ＷＬ（すなわち、ＷＬ又はＶｒｅｆ２のいずれか一方）に結合され、ＮＤＲ素子Ｄ１のカソードは、ＳＮに結合される。
図９は、本開示の一実施形態に係る、ラッチ素子を形成すべく、ＮＤＲ素子と対になるトランジスタを有する単一のＮＤＲ素子ベースのメモリビットセル９００を示す。その他の図面の要素と同じ参照番号（又は名称）を有する図９のこれらの要素が、説明されるものと同様の任意の態様において動作又は機能し得るが、そのようなものに限定されないことが指摘される。
この実施形態において、ビットセル３００と比較して、ＮＤＲ素子１０３は、トランジスタのリーク経路と置き換えられる。ここで、その経路は、ｎ型トランジスタＭＮ２により示される。一実施形態において、ＭＮ２のゲート端子は、Ｖｒｅｆ３に結合され、ＭＮ２のソース端子は、Ｖｒｅｆ２に結合され、ＭＮ２のドレイン端子は、ＳＮに結合される。この実施形態において、ＭＮ２は、単一のＮＤＲ素子（ここでは、素子１０２）の利用と併せて状態保持を引き起こす負荷を提供する。一実施形態において、トランジスタＭＮ２がＮＤＲ素子１０３よりも低い処理の複雑性を有するので、ビットセル９００に対するレイアウトの密度は、レイアウト３２０よりも向上される。一実施形態において、バイアス電圧Ｖｒｅｆ２は、プレートと共有され得る。
図１０は、本開示の一実施形態に係る、ＴＦＥＴトランジスタを有するＮＤＲ素子ベースのメモリビットセル１０００を示す。その他の図面の要素と同じ参照番号（又は名称）を有する図１０のこれらの要素が、説明されたものと同様の任意の態様において動作又は機能し得るが、そのようなものに限定されないことが指摘される。
複数のＴＦＥＴは、より急峻なサブスレッショルド勾配に起因して、それらが顕著な性能の向上及びエネルギー消費の減少をもたらし得る複数の素子を期待できる。この実施形態において、１又は複数のトランジスタ１０１は、２つのｎ型ＴＦＥＴ ＭＮＴ１及びＭＮＴ２と置き換えられる。この実施形態において、複数のＴＦＥＴのチャネル電流は、非対称であるため（すなわち、電流が実質的に一方向に流れ）、ＭＮＴ１のソース端子は、ＭＮＴ２のドレイン端子に結合され、ＭＮＴ１のドレイン端子は、ＭＮＴ２のソース端子に結合される。
ビットセル１０００の他の要素及び素子は、図３の（Ａ）及び（Ｂ）を参照して説明されたものと同じである。ビットセル１０００の他の代替例は、他の実施形態を参照して説明される代替的な設計のいずれかであってよいが、トランジスタＭＮ１の代わりにＴＦＥＴ ＭＮＴ１及びＭＮＴ２を用いる。同様のビットセル１０００が、複数のｐ型トランジスタベースのメモリビットセルについての他の実施形態を参照して示されるような（複数の）ＮＤＲ素子の同様なトポロジーを有するｐ型ＴＦＥＴ ＭＰＴ１及びＭＰＴ２（不図示）を用いて形成され得る。ＴＦＥＴのＭＮＴ１及びＭＮＴ２を用いることは、ビットセルの低電圧性能を向上させ、又は、ＮＤＲ特性を有する複数の素子のより容易な統合を提供し得る。
図１１は、本開示の一実施形態に係る、ＮＤＲ素子ベースのメモリを有するスマートデバイス又はコンピュータシステム若しくはＳｏＣ（システムオンチップ）である。その他の図面の要素と同じ参照番号（又は名称）を有する図１１のこれらの要素が、説明されたものと同様の任意の態様において動作又は機能し得るが、そのようなものに限定されないことが指摘される。
図１１は、複数の平面インタフェースコネクタが使用され得るモバイルデバイスの実施形態についてのブロック図を示す。一実施形態において、コンピューティングデバイス１６００は、コンピューティングタブレット、携帯電話又はスマートフォン、無線対応の電子書籍リーダ、又は、他の無線モバイルデバイスのような、モバイルコンピューティングデバイスを表す。特定のコンポーネントが一般に示され、そのようなデバイスの全てのコンポーネントがコンピューティングデバイス１６００に示されるわけでないことが理解される。
一実施形態において、コンピューティングデバイス１６００は、説明された複数の実施形態に係る、ＮＤＲ素子ベースのメモリを有する第１プロセッサ１６１０を含む。コンピューティングデバイス１６００の他のブロックは、複数の実施形態のＮＤＲ素子ベースのメモリの装置も含んでよい。本開示の様々な実施形態は、システムの実施形態が無線デバイス、例えば、携帯電話又はパーソナルデジタルアシスタントに組み込まれ得るように、無線インタフェースのような１６７０内のネットワークインタフェースも備えてよい。
一実施形態において、プロセッサ１６１０（及び／又はプロセッサ１６９０）は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラム可能な論理デバイス、又は、他の処理手段のような１又は複数の物理デバイスを含み得る。プロセッサ１６１０により実行される複数の処理動作は、複数のアプリケーション及び／又は複数のデバイス機能が実行されるオペレーティングプラットフォーム又はオペレーティングシステムの実行を含む。複数の処理動作は、人間のユーザ又は他のデバイスとのＩ／Ｏ（入力／出力）に関する複数の動作、電力管理に関する複数の動作、及び／又は、コンピューティングデバイス１６００を別のデバイスに接続することに関する複数の動作を含む。複数の処理動作は、オーディオのＩ／Ｏ、及び／又は、ディスプレイのＩ／Ｏに関する複数の動作も含んでよい。
一実施形態において、コンピューティングデバイス１６００は、オーディオサブシステム１６２０を含み、オーディオサブシステム１６２０は、コンピューティングデバイスに複数のオーディオ機能を提供することに関連付けられるハードウェア（例えば、オーディオハードウェア及び複数のオーディオ回路）及びソフトウェア（例えば、複数のドライバ、複数のコーデック）コンポーネントを表す。複数のオーディオ機能は、スピーカ及び／又はヘッドフォン出力、及び、マイク入力を含み得る。そのような複数の機能のための複数のデバイスは、コンピューティングデバイス１６００に統合されることができ、又は、コンピューティングデバイス１６００に接続されることができる。一実施形態において、プロセッサ１６１０により受信及び処理される複数のオーディオコマンドを提供することにより、ユーザは、コンピューティングデバイス１６００とインタラクトする。
ディスプレイサブシステム１６３０は、コンピューティングデバイス１６００とインタラクトすべく、ユーザに視覚的及び／又は触覚的な表示を提供するハードウェア（例えば、複数のディスプレイデバイス）及びソフトウェア（例えば、複数のドライバ）コンポーネントを表す。ディスプレイサブシステム１６３０は、ディスプレイインタフェース１６３２を含み、ディスプレイインタフェース１６３２は、ユーザに表示を提供するために用いられる特定のスクリーン又はハードウェアデバイスを含む。一実施形態において、ディスプレイインタフェース１６３２は、表示に関する少なくともいくつかの処理を実行するプロセッサ１６１０とは別個の論理を含む。一実施形態において、ディスプレイサブシステム１６３０は、ユーザに出力及び入力の両方を提供するタッチスクリーン（又はタッチパッド）デバイスを含む。
Ｉ／Ｏコントローラ１６４０は、ユーザとのインタラクションに関する複数のハードウェアデバイス及び複数のソフトウェアコンポーネントを表す。Ｉ／Ｏコントローラ１６４０は、オーディオサブシステム１６２０及び／又はディスプレイサブシステム１６３０の一部であるハードウェアを管理するように動作可能である。さらに、Ｉ／Ｏコントローラ１６４０は、ユーザがシステムとインタラクトし得るコンピューティングデバイス１６００に接続する追加のデバイスのための接続点を示す。例えば、コンピューティングデバイス１６００に取り付けられることができるデバイスは、マイクデバイス、スピーカ若しくはステレオシステム、ビデオシステム若しくは他のディスプレイデバイス、キーボード若しくはキーパッドデバイス、又は、カードリーダ若しくは他のデバイスのような特定のアプリケーションとの使用のための他のＩ／Ｏデバイスを含み得る。
上記で言及されたように、Ｉ／Ｏコントローラ１６４０は、オーディオサブシステム１６２０及び／又はディスプレイサブシステム１６３０とインタラクトし得る。例えば、マイク又は他のオーディオデバイスを通じた入力は、コンピューティングデバイス１６００の１又は複数のアプリケーション又は機能に対する入力又は複数のコマンドを提供し得る。さらに、オーディオの出力は、ディスプレイの出力の代わりに、又は、ディスプレイの出力に加えて提供され得る。別の例において、ディスプレイサブシステム１６３０は、タッチスクリーンを含み、ディスプレイデバイスは、入力デバイスとしての役割も果たし、ディスプレイサブシステム１６３０は、Ｉ／Ｏコントローラ１６４０により少なくとも部分的に管理され得る。Ｉ／Ｏコントローラ１６４０により管理されるＩ／Ｏ機能を提供すべく、コンピューティングデバイス１６００上に追加のボタン又はスイッチがあってもよい。
一実施形態において、Ｉ／Ｏコントローラ１６４０は、加速度計、カメラ、光センサ若しくは他の環境センサ、又は、コンピューティングデバイス１６００に含まれ得る他のハードウェアのようなデバイスを管理する。入力は、（ノイズのフィルタリング、輝度検出に対するディスプレイの調整、カメラに対するフラッシュの適用、又は、他の機能のような）その動作に影響するシステムへ環境入力を提供することと同様に、直接的なユーザインタラクションの一部であり得る。
一実施形態において、コンピューティングデバイス１６００は、バッテリの電力使用量、バッテリの充電及び節電動作に関する機能を管理する電力管理１６５０を含む。メモリサブシステム１６６０は、コンピューティングデバイス１６００に情報を格納するためのメモリデバイスを含む。メモリは、不揮発性（メモリデバイスへの電力が中断された場合に、状態が変化しない）及び／又は揮発性（メモリデバイスへの電力が中断された場合に、状態が不確定である）メモリデバイスを含み得る。メモリサブシステム１６６０は、コンピューティングデバイス１６００のアプリケーション及び機能の実行に関するアプリケーションデータ、ユーザデータ、音楽、写真、文書、又は、他のデータ、及び、システムデータ（長期間か又は一時的か）を格納し得る。
複数の実施形態の複数の要素は、複数のコンピュータ実行可能命令（例えば、本明細書で説明されるその他の処理を実装するための複数の命令）を格納する機械可読媒体（例えば、メモリ１６６０）としても提供される。機械可読媒体（例えば、メモリ１６６０）は、フラッシュメモリ、光ディスク、ＣＤ−ＲＯＭ、ＤＶＤ ＲＯＭ、ＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気若しくは光カード、相変化メモリ（ＰＣＭ）、又は、複数の電子若しくはコンピュータ実行可能命令を格納するのに好適な他のタイプの機械可読媒体を含んでよいが、これらに限定されない。例えば、本開示の複数の実施形態は、コンピュータプログラム（例えば、ＢＩＯＳ）としてダウンロードされてよく、コンピュータプログラムは、通信リンク（例えば、モデム又はネットワーク接続）を介して、複数のデータ信号をリモートコンピュータ（例えば、サーバ）から要求コンピュータ（例えば、クライアント）に転送され得る。
接続１６７０は、コンピューティングデバイス１６００が外部のデバイスと通信することを可能にすべく、複数のハードウェアデバイス（例えば、無線及び／又は有線コネクタ、及び、通信ハードウェア）、並びに、複数のソフトウェアコンポーネント（例えば、複数のドライバ、複数のプロトコルスタック）を含む。コンピューティングデバイス１６００は、他のコンピューティングデバイス、無線アクセスポイント又は基地局、及び、ヘッドセット、プリンタ又は他のデバイスのような周辺機器のような別個のデバイスであってよい。
接続１６７０は、複数の異なるタイプの接続を含んでよい。一般化するために、コンピューティングデバイス１６００は、セルラー接続１６７２及び無線接続１６７４と共に示される。セルラー接続１６７２は、ＧＳＭ（登録商標）（モバイル通信用グローバルシステム）又は改変形態若しくは均等物、ＣＤＭＡ（符号分割多元接続）又は改変形態若しくは均等物、ＴＤＭ（時分割多重化）又は改変形態若しくは均等物、又は、他のセルラーサービス規格を介して提供されるような、無線通信事業者により提供されるセルラーネットワーク接続を一般に指す。無線接続（又は無線インタフェース）１６７４は、セルラーではなく、（Ｂｌｕｅｔｏｏｔｈ（登録商標）、近接場などのような）パーソナルエリアネットワーク、（Ｗｉ−Ｆｉ（登録商標）のような）ローカルエリアネットワーク、及び／又は、（ＷｉＭＡＸ（登録商標）のような）ワイドエリアネットワーク、又は、他の無線通信を含み得る無線接続を指す。
複数の周辺接続１６８０は、周辺接続を行うべく、複数のハードウェアインタフェース及び複数のコネクタ、並びに、複数のソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。コンピューティングデバイス１６００が、他のコンピューティングデバイスへの周辺機器（「ｔｏ」１６８２）、及び、他のコンピューティングデバイスに接続される複数の周辺機器（「ｆｒｏｍ」１６８４）を有することの両方であってよいことが理解される。コンピューティングデバイス１６００は、コンピューティングデバイス１６００上のコンテンツを管理（例えば、ダウンロード及び／又はアップロード、変更、同期）するような目的のために、他のコンピューティングデバイスに接続する「ドッキング」コネクタを一般に有する。さらに、ドッキングコネクタは、例えば、オーディオビジュアル又は他のシステムに出力されるコンテンツをコンピューティングデバイス１６００が制御することを可能にする特定の周辺機器にコンピューティングデバイス１６００が接続することを可能にし得る。
独自のドッキングコネクタ又は他の独自の接続ハードウェアに加えて、コンピューティングデバイス１６００は、共通又は標準ベースのコネクタを介して、周辺接続１６８０を形成し得る。共通のタイプは、（複数の異なるハードウェアインタフェースのうちのいずれかを含み得る）ユニバーサルシリアルバス（ＵＳＢ）コネクタ、ＭｉｎｉＤｉｓｐｌａｙＰｏｒｔ（ＭＤＰ）を含むＤｉｓｐｌａｙＰｏｒｔ、高解像度マルチメディアインタフェース（ＨＤＭＩ（登録商標））、ファイヤワイヤ、又は、他のタイプを含み得る。
「実施形態」、「一実施形態」、「いくつかの実施形態」又は「他の実施形態」に対する本明細書の参照は、複数の実施形態に関連して説明される特定の機能、構造、又は特性が少なくともいくつかの実施形態に含まれるが、必ずしも全ての実施形態に含まれるものでないことを意味する。「実施形態」、「一実施形態」又は「いくつかの実施形態」についての様々な出現は、必ずしも、同じ実施形態を全て参照する必要はない。本明細書が、コンポーネント、機能、構造又は特性が含まれ「得る」、「るかもしれない」又は「る可能性がある」ことを述べている場合、その特定のコンポーネント、機能、構造又は特性は、含まれている必要はない。本明細書又は特許請求の範囲が「一の」又は「ある」要素を指している場合、それは、複数の要素のうちの１つのみがあることを意味するのではない。本明細書又は特許請求の範囲が「追加の」要素を指している場合、それは、１つより多い追加の要素があることを排除するものではない。
さらに、特定の特徴、構造、機能又は特性は、１又は複数の実施形態において、任意の適切な態様で組み合わされてよい。例えば、第１実施形態は、２つの実施形態に関連付けられる特定の特徴、構造、機能又は特性が互いに排他的でないいずれかの箇所で、第２実施形態と組み合わされてよい。
本開示は、それらの特定の実施形態と併せて説明されてきたが、そのような複数の実施形態についての多くの代替例、修正例及び変形例が前述の説明を考慮すると当業者に明らかである。例えば、他のメモリアーキテクチャ、例えば、ダイナミックＲＡＭ（ＤＲＡＭ）は、説明された複数の実施形態を利用し得る。本開示の複数の実施形態は、添付の特許請求の範囲の広い範囲内に収まるように、全てのそのような代替例、修正例及び変形例を包含することが意図される。
加えて、集積回路（ＩＣ）チップ及び他のコンポーネントに対する周知の電力／アース接続は、図示及び説明を簡潔にするために、かつ、開示を不明瞭にしないように本願の図面内に示されたり、示されなかったりし得る。さらに、複数の配置は、本開示を不明瞭にすることを回避すべくブロック図の形式で示されてよく、そのようなブロック図の配置についての実装に関連する細目が、本開示が実装されるべき範囲内のプラットフォームに大きく依存するという事実も考慮される（すなわち、そのような細目は、当業者の範囲内で十分であるべきである）。具体的な詳細（例えば、複数の回路）は、本開示の複数の例示的な実施形態を説明すべく示され、本開示は、これらの具体的な詳細についての変形を伴うことなく、又は、変形を伴って実施され得ることが当業者に明らかであるべきである。したがって、本説明は、限定する代わりに例示的なものとしてみなされるべきである。
以下の複数の例は、さらなる実施形態に関する。複数の例における細目は、１又は複数の実施形態のいずれかの箇所で用いられ得る。本明細書で説明される装置についての全ての任意の特徴は、方法又は処理にも関連して実装されてよい。
例えば、メモリビットセルが提供され、メモリビットセルは、ストレージノードと、ストレージノードに結合されるアクセストランジスタと、ストレージノードに結合される第１端子を有するコンデンサと、メモリビットセルがアースライン若しくは供給ラインのうちの一方、又は、その両方を含まないように、ストレージノードに結合される１又は複数の負性微分抵抗素子とを備える。一実施形態において、１又は複数の負性微分抵抗素子は、エサキダイオード、共鳴トンネルダイオード、又は、トンネルＦＥＴ（ＴＦＥＴ）のうちの１つを含む。
一実施形態において、アクセストランジスタは、ワードラインに結合されるゲート端子を有する。一実施形態において、１又は複数の負性微分抵抗素子は、ワードラインに結合される第１端子及びストレージノードに結合される第２端子を有する単一の素子である。一実施形態において、１又は複数の負性微分抵抗素子は、ワードラインに結合される第１端子及びストレージノードに結合される第２端子を有する第１負性微分抵抗素子と、ストレージノードに結合される第１端子及び電源ノードに結合される第２端子を有する第２負性微分抵抗素子とを含む。
一実施形態において、１又は複数の負性微分抵抗素子は、ワードラインに結合される第１端子及びストレージノードに結合される第２端子を有する第１負性微分抵抗素子と、ストレージノードに結合される第１端子及びコンデンサの第２端子に結合される第２端子を有する第２負性微分抵抗素子とを含む。一実施形態において、アクセストランジスタは、ビットラインに結合される。
一実施形態において、アクセストランジスタは、ｐ型トランジスタ又はｎ型トランジスタのうちの一方である。一実施形態において、コンデンサは、トランジスタベースのコンデンサ、金属コンデンサ、又は、金属コンデンサとトランジスタベースのコンデンサとの組み合わせのうちの１つとして形成される。一実施形態において、アクセストランジスタは、第１ＴＦＥＴ及び第２ＴＦＥＴを有する。一実施形態において、第１ＴＦＥＴのソース端子は、第２ＴＦＥＴのドレイン端子に結合され、第１ＴＦＥＴのドレイン端子は、第２ＴＦＥＴのソース端子に結合される。
一実施形態において、１又は複数の負性微分抵抗素子は、単一の負性微分抵抗素子であり、メモリビットセルは、アクセストランジスタとは別個であり、ストレージノードに結合されるトランジスタをさらに備える。一実施形態において、トランジスタのゲート端子は、基準電圧によりバイアスが掛けられる。
別の例では、システムが提供され、システムは、複数の行及び複数の列で編成される複数のメモリビットセルから形成されるメモリアレイを有するプロセッサと、プロセッサが別のデバイスと通信することを可能にするための無線インタフェースとを備え、各メモリビットセルは、上記で説明されたメモリビットセルに従う。一実施形態において、システムは、プロセッサの上方又は下方に積層されるメモリダイをさらに備える。
別の例では、ビットセルが提供され、ビットセルは、ワードラインと、ビットラインと、ストレージノードと、ストレージノード、ワードライン及びビットラインに結合されるアクセストランジスタと、ストレージノードに結合される第１端子及び電圧ノードに結合される第２端子を有するコンデンサと、ストレージノード及びワードラインに結合される第１負性微分抵抗素子とを備える。一実施形態において、ビットセルは、ストレージノード及び電圧ノードに結合される第２負性微分抵抗素子をさらに備える。
一実施形態において、第１及び第２負性微分抵抗素子は、エサキダイオード、共鳴トンネルダイオード、又は、トンネルＦＥＴ（ＴＦＥＴ）のうちの１つを含む。一実施形態において、アクセストランジスタは、ｐ型トランジスタ又はｎ型トランジスタのうちの一方である。一実施形態において、電圧ノードは、公称電源の半分である供給部に結合される。一実施形態において、ビットセルは、アクセストランジスタとは別個であり、ストレージノードに結合されるトランジスタをさらに備え、トランジスタのゲート端子は、基準電圧によりバイアスが掛けられる。
別の例では、システムが提供され、システムは、複数の行及び複数の列で編成される複数のビットセルから形成されるメモリアレイを有するプロセッサと、プロセッサが別のデバイスと通信することを可能にするための無線インタフェースとを備え、各ビットセルは、上記で説明されたビットセルに従う。一実施形態において、システムは、プロセッサの上方又は下方に積層されるメモリダイをさらに備える。
別の例では、メモリビットセルが提供され、メモリビットセルは、ストレージノードと、ストレージノードに結合されるアクセストランジスタと、ストレージノードに結合される第１端子を有するコンデンサと、少なくとも１つの負性微分抵抗素子がワードライン、ビットライン、プレートライン又は他のアドレス指定信号にも結合されるように、ストレージノードに結合される１又は複数の負性微分抵抗素子とを備える。
一実施形態において、１又は複数の負性微分抵抗素子は、ビットラインに結合される第１端子及びストレージノードに結合される第２端子を有する第１負性微分抵抗素子と、ストレージノードに結合される第１端子及び別の信号に結合される第２端子を有する第２負性微分抵抗素子とを含む。
別の例では、方法が提供され、方法は、ストレージノードに結合されるアクセストランジスタを結合する段階と、第１端子を有するコンデンサをストレージノードに結合する段階と、メモリビットセルがアースライン若しくは供給ラインのうちの一方、又は、その両方を含まないように、１又は複数の負性微分抵抗素子をストレージノードに結合する段階とを備える。一実施形態において、１又は複数の負性微分抵抗素子は、エサキダイオード、共鳴トンネルダイオード、又は、トンネルＦＥＴ（ＴＦＥＴ）のうちの１つを含む。
一実施形態において、方法は、アクセストランジスタのゲート端子をワードラインに結合する段階をさらに備える。一実施形態において、１又は複数の負性微分抵抗素子は、第１端子及び第２端子を有する単一の素子であり、方法は、第１端子をワードラインに結合する段階と、第２端子をストレージノードに結合する段階とをさらに備える。
一実施形態において、１又は複数の負性微分抵抗素子は、第１端子及び第２端子を有する第１負性微分抵抗素子と、第１端子及び第２端子を有する第２負性微分抵抗素子と含む。一実施形態において、方法は、第１負性微分抵抗素子の第１端子をワードラインに結合する段階と、第１負性微分抵抗素子の第２端子をストレージノードに結合する段階とをさらに備える。
一実施形態において、方法は、第２負性微分抵抗素子の第１端子をストレージノードに結合する段階と、第２負性微分抵抗素子の第２端子を電源ノードに結合する段階とをさらに備える。一実施形態において、方法は、第２負性微分抵抗素子の第１端子をストレージノードに結合する段階と、第２負性微分抵抗素子の第２端子をコンデンサの第２端子に結合する段階とをさらに備える。
一実施形態において、方法は、アクセストランジスタをビットラインに結合する段階をさらに備える。一実施形態において、アクセストランジスタは、ｐ型トランジスタ又はｎ型トランジスタのうちの一方である。一実施形態において、方法は、トランジスタベースのコンデンサ、金属コンデンサ、又は、金属コンデンサとトランジスタベースのコンデンサとの組み合わせのうちの１つとしてコンデンサを形成する段階をさらに備える。一実施形態において、アクセストランジスタは、第１ＴＦＥＴ及び第２ＴＦＥＴを有する。
一実施形態において、方法は、第１ＴＦＥＴのソース端子を第２ＴＦＥＴのドレイン端子に結合する段階と、第１ＴＦＥＴのドレイン端子を第２ＴＦＥＴのソース端子に結合する段階とをさらに備える。一実施形態において、１又は複数の負性微分抵抗素子は、単一の負性微分抵抗素子であり、方法は、アクセストランジスタとは別個のトランジスタをストレージノードに結合する段階をさらに備える。一実施形態において、方法は、基準電圧によりトランジスタのゲート端子にバイアスを掛ける段階をさらに備える。
別の例では、装置が提供され、装置は、ストレージノードに結合されるアクセストランジスタを結合する手段と、第１端子を有するコンデンサをストレージノードに結合する手段と、メモリビットセルがアースライン若しくは供給ラインのうちの一方、又は、その両方を含まないように、１又は複数の負性微分抵抗素子をストレージノードに結合する手段とを備える。一実施形態において、１又は複数の負性微分抵抗素子は、エサキダイオード、共鳴トンネルダイオード、又は、トンネルＦＥＴ（ＴＦＥＴ）のうちの１つを含む。
一実施形態において、装置は、アクセストランジスタのゲート端子をワードラインに結合する手段をさらに備える。一実施形態において、１又は複数の負性微分抵抗素子は、第１端子及び第２端子を有する単一の素子であり、装置は、第１端子をワードラインに結合する手段と、第２端子をストレージノードに結合する手段とをさらに備える。一実施形態において、１又は複数の負性微分抵抗素子は、第１端子及び第２端子を有する第１負性微分抵抗素子と、第１端子及び第２端子を有する第２負性微分抵抗素子とを含む。
一実施形態において、装置は、第１負性微分抵抗素子の第１端子をワードラインに結合する手段と、第１負性微分抵抗素子の第２端子をストレージノードに結合する手段とをさらに備える。一実施形態において、装置は、第２負性微分抵抗素子の第１端子をストレージノードに結合する手段と、第２負性微分抵抗素子の第２端子を電源ノードに結合する手段とをさらに備える。
一実施形態において、装置は、第２負性微分抵抗素子の第１端子をストレージノードに結合する手段と、第２負性微分抵抗素子の第２端子をコンデンサの第２端子に結合する手段とをさらに備える。一実施形態において、装置は、アクセストランジスタをビットラインに結合する手段をさらに備える。一実施形態において、アクセストランジスタは、ｐ型トランジスタ又はｎ型トランジスタのうちの一方である。一実施形態において、装置は、トランジスタベースのコンデンサ、金属コンデンサ、又は、金属コンデンサとトランジスタベースのコンデンサとの組み合わせのうちの１つとしてコンデンサを形成する手段をさらに備える。
一実施形態において、アクセストランジスタは、第１ＴＦＥＴ及び第２ＴＦＥＴを有する。一実施形態において、装置は、第１ＴＦＥＴのソース端子を第２ＴＦＥＴのドレイン端子に結合する手段と、第１ＴＦＥＴのドレイン端子を第２ＴＦＥＴのソース端子に結合する手段とをさらに備える。一実施形態において、１又は複数の負性微分抵抗素子は、単一の負性微分抵抗素子であり、装置は、アクセストランジスタとは別個のトランジスタをストレージノードに結合する手段をさらに備える。一実施形態において、装置は、基準電圧によりトランジスタのゲート端子にバイアスを掛ける手段をさらに備える。
別の例では、システムが提供され、システムは、複数の行及び複数の列で編成される複数のメモリビットセルから形成されるメモリアレイを有するプロセッサと、プロセッサが別のデバイスと通信することを可能するための無線インタフェースとを備え、各メモリビットセルは、上記で説明されたメモリビットセルに従う。一実施形態において、システムは、プロセッサの上方又は下方に積層されるメモリダイをさらに備える。
読み手が本技術の開示内容の本質及び趣旨を把握することを可能にする要約が提供される。要約は、特許請求の範囲の範囲又は意味を限定するために用いられないことを理解したうえで提出される。以下の特許請求の範囲は、本明細書において、詳細な説明に組み込まれ、各請求項は、別個の実施形態としてそれ自体が独立している。

Claims (25)

  1. ストレージノードと、
    前記ストレージノードに結合されるアクセストランジスタと、
    前記ストレージノードに結合される第１端子を有するコンデンサと、
    メモリビットセルがアースライン若しくは供給ラインのうちの一方、又は、その両方を含まないように前記ストレージノードに結合される１又は複数の負性微分抵抗素子と
    を備えるメモリビットセルであって、
    前記アクセストランジスタは、ＦｉｎＦＥＴであり、
    前記１又は複数の負性微分抵抗素子は、ワードラインに結合される第１端子及び前記ストレージノードに結合される第２端子を有する第１負性微分抵抗素子を含み、
    前記第１負性微分抵抗素子は、前記アクセストランジスタのゲート領域上における開口領域に成長される
    メモリビットセル。
  2. 前記１又は複数の負性微分抵抗素子は、
    エサキダイオード、
    共鳴トンネルダイオード、又は
    トンネルＦＥＴ（ＴＦＥＴ）
    のうちの１つを含む、請求項１に記載のメモリビットセル。
  3. 前記アクセストランジスタは、前記ワードラインに結合されるゲート端子を有する、請求項１又は２に記載のメモリビットセル。
  4. 前記１又は複数の負性微分抵抗素子は、前記第１負性微分抵抗素子のみからなる、請求項３に記載のメモリビットセル。
  5. 前記１又は複数の負性微分抵抗素子は、
    前記ストレージノードに結合される第１端子及び電源ノードに結合される第２端子を有する第２負性微分抵抗素子を有する、請求項３に記載のメモリビットセル。
  6. 前記１又は複数の負性微分抵抗素子は、前記ストレージノードに結合される第１端子及び前記コンデンサの第２端子に結合される第２端子を有する第２負性微分抵抗素子を有する、請求項３に記載のメモリビットセル。
  7. 前記アクセストランジスタは、ビットラインに結合される、請求項１から６のいずれか一項に記載のメモリビットセル。
  8. 前記アクセストランジスタは、ｐ型トランジスタ又はｎ型トランジスタのうちの一方である、請求項１から７のいずれか一項に記載のメモリビットセル。
  9. 前記コンデンサは、
    トランジスタベースのコンデンサ、
    金属コンデンサ、又は、
    金属コンデンサとトランジスタベースのコンデンサとの組み合わせのうちの１つとして形成される、請求項１から８のいずれか一項に記載のメモリビットセル。
  10. 前記アクセストランジスタは、第１ＴＦＥＴ及び第２ＴＦＥＴを有する、請求項１から９のいずれか一項に記載のメモリビットセル。
  11. 前記第１ＴＦＥＴのソース端子は、前記第２ＴＦＥＴのドレイン端子に結合され、前記第１ＴＦＥＴのドレイン端子は、前記第２ＴＦＥＴのソース端子に結合される、請求項１０に記載のメモリビットセル。
  12. 前記１又は複数の負性微分抵抗素子は、単一の負性微分抵抗素子であり、前記メモリビットセルは、前記ストレージノードに結合される、前記アクセストランジスタとは別個のトランジスタをさらに備える、請求項１から１１のいずれか一項に記載のメモリビットセル。
  13. 前記トランジスタのゲート端子は、基準電圧によりバイアスが掛けられる、請求項１２に記載のメモリビットセル。
  14. ワードラインと、
    ビットラインと、
    ストレージノードと、
    前記ストレージノード、前記ワードライン及び前記ビットラインに結合されるアクセストランジスタと、
    前記ストレージノードに結合される第１端子及び電圧ノードに結合される第２端子を有するコンデンサと、
    前記ストレージノード及び前記ワードラインに結合される第１負性微分抵抗素子と
    を備えるビットセルであって、
    前記アクセストランジスタは、ＦｉｎＦＥＴであり、
    前記第１負性微分抵抗素子は前記アクセストランジスタのゲート領域上における開口領域に成長される
    ビットセル。
  15. 前記ストレージノード及び前記電圧ノードに結合される第２負性微分抵抗素子をさらに備える、請求項１４に記載のビットセル。
  16. 前記第１負性微分抵抗素子及び前記第２負性微分抵抗素子は、
    エサキダイオード、
    共鳴トンネルダイオード、又は、
    トンネルＦＥＴ（ＴＦＥＴ）
    のうちの１つを含む、請求項１５に記載のビットセル。
  17. 前記アクセストランジスタは、ｐ型トランジスタ又はｎ型トランジスタのうちの一方である、請求項１４から１６のいずれか一項に記載のビットセル。
  18. 前記電圧ノードは、公称電源の半分である供給部に結合される、請求項１４から１７のいずれか一項に記載のビットセル。
  19. 前記ストレージノードに結合される、前記アクセストランジスタとは別個のトランジスタをさらに備え、前記トランジスタのゲート端子は、基準電圧によりバイアスが掛けられる、請求項１４から１８のいずれか一項に記載のビットセル。
  20. 複数の行及び複数の列で編成される複数のメモリビットセルから形成されるメモリアレイを有するプロセッサと、
    前記プロセッサが別のデバイスと通信することを可能にするための無線インタフェースと
    を備え、
    各メモリビットセルは、請求項１から１３のいずれか一項に記載のメモリビットセルである、システム。
  21. 前記プロセッサの上方又は下方に積層されるメモリダイをさらに備える、請求項２０に記載のシステム。
  22. 複数の行及び複数の列で編成される複数のメモリビットセルから形成されるメモリアレイを有するプロセッサと、
    前記プロセッサが別のデバイスと通信することを可能するための無線インタフェースと
    を備え、
    各メモリビットセルは、請求項１４から１９のいずれか一項に記載のビットセルである、システム。
  23. 前記プロセッサの上方又は下方に積層されるメモリダイをさらに備える、請求項２２に記載のシステム。
  24. ストレージノードと、
    前記ストレージノードに結合されるアクセストランジスタと、
    前記ストレージノードに結合される第１端子を有するコンデンサと、
    少なくとも１つの負性微分抵抗素子がワードライン、ビットライン、プレートライン又は他のアドレス指定信号にも結合されるように、前記ストレージノードに結合される１又は複数の負性微分抵抗素子と
    を備えるメモリビットセルであって、
    前記アクセストランジスタは、ＦｉｎＦＥＴであり、
    前記１又は複数の負性微分抵抗素子は、前記ワードラインに結合される第１端子及び前記ストレージノードに結合される第２端子を有する第１負性微分抵抗素子を含み、
    前記第１負性微分抵抗素子は、前記アクセストランジスタのゲート領域上における開口領域に成長される
    メモリビットセル。
  25. 前記１又は複数の負性微分抵抗素子は、
    前記ストレージノードに結合される第１端子及び別の信号に結合される第２端子を有する第２負性微分抵抗素子を含む、請求項２４に記載のメモリビットセル。
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