JP2007174552A - 発振回路およびそれを内蔵した半導体集積回路 - Google Patents

発振回路およびそれを内蔵した半導体集積回路 Download PDF

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Abstract

【課題】 周波数可変範囲が広くＱの変化が少ないとともに、外付け部品が不要でありチップサイズの低減を図ることができるＬＣ共振型発振回路およびそれを内蔵した通信用半導体集積回路（高周波ＩＣ）を提供する。
【解決手段】 ＬＣ共振型発振回路において、ＬＣ共振回路を構成するインダクタンス素子（Ｌ１）と対向するように配置され相互誘導結合される二次側インダクタンス素子（Ｌ２）の両端子間に、容量素子（Ｃ２）とスイッチ素子（ＳＷ１）とを並列に接続する。そして、上記スイッチ素子がオフされた状態では二次側インダクタンス素子の両端子間に容量素子が接続された状態となって等価インダクタンスが増加し、上記スイッチ素子がオンされた状態では二次側インダクタンス素子の両端子間が短絡された状態となって等価インダクタンスが減少するようにした。
【選択図】 図３

Description

本発明は、電圧制御発振回路（ＶＣＯ：Voltage Controlled Oscillator）さらにはＬＣ共振型の電圧制御発振回路に適用して有効な技術に関し、例えば携帯電話機のような無線通信装置を構成する通信用半導体集積回路に内蔵されて送受信信号の変復調に用いられる周波数範囲の広い発振信号を発生する電圧制御発振回路に利用して有効な技術に関する。
携帯電話機のような無線通信装置においては、変復調のため送信信号や受信信号と合成される所定の周波数の局部発振信号を発生する電圧制御発振回路（以下、ＶＣＯと称する）を備え、送信信号の変調や受信信号の復調を行う通信用半導体集積回路（以下、高周波ＩＣと称する）が用いられている。
近年、携帯電話機の分野においては、ＧＳＭ（Global System for Mobile Communication）とＤＣＳ（Digital Cellular System）のような２つの周波数帯の信号を扱えるデュアルバンド方式の携帯電話機や、周波数帯域の広いＷＣＤＭＡ（Wideband Code Division Multiple Access）方式の携帯電話機が普及しつつある。これに伴って、局部発振信号を発生するＶＣＯには、幅広い周波数範囲で発振動作できることが要望されるようになって来ている。
従来実用化されているＶＣＯは、ＷＣＤＭＡ方式の携帯電話機で要求される周波数範囲を充分に満たせるものではなかった。そのため、ＷＣＤＭＡ方式の携帯電話機に用いられる従来の高周波ＩＣには、送信用と受信用にそれぞれ２個以上のＶＣＯが搭載されることが多かった。ところで、携帯電話機は小型、軽量化に対する要求が高いため、ＩＣのチップサイズの低減はもちろんのこと外付け部品の点数削減および小型化が重要である。
従来のＷＣＤＭＡ方式の携帯電話機に用いられる高周波ＩＣにおいては、ＬＣ共振型のＶＣＯが用いられているが、インダクタやバラクタ・ダイオードなどオンチップ化すると比較的占有面積の大きな素子を必要する。また、これらの素子として外付け部品を使用すると、外部端子数が増加する。そのため、従来のＬＣ共振型ＶＣＯでは、チップサイズの低減が困難であった。なお、広い周波数範囲を有するＬＣ共振型ＶＣＯに関する発明としては、例えば特許文献１に記載されている発明や本出願人が先に提案した特願２００４−３２４６５７号の発明などがある。
このうち、特許文献１に記載のＶＣＯは、図１（Ａ）に示されているように、ＬＣ共振回路を構成するインダクタＬ１と並列に配置された二次インダクタＬ２と、その両端子間を短絡状態にしたり遮断状態にしたりするスイッチＳＷ１とを設ける。そして、スイッチＳＷ１をオン、オフして一次側から見えるインダクタンス値を切り替えることで、広い周波数範囲を実現するようにしたものである。
また、本出願人の先願に記載のＶＣＯは、図１（Ｂ）に示されているように、ＬＣ共振回路を構成するインダクタＬ１と並列に配置された二次側インダクタＬ２と、その両端子間に直列に接続されたスイッチＳＷ１および容量Ｃ０とを設ける。そして、スイッチＳＷ１をオン、オフして一次側から見えるインダクタンス値を切り替えるようにしたものである。
特開２００２−１５１９５３号公報
本発明者らは、インダクタンス値の切替えに伴うＬＣ共振回路のＱ（Quality -factor）の変化に着目した。ＬＣ共振回路ではＱが低下すると、発振出力振幅が下がりＣＮ比（搬送波対雑音比）が劣化するため、Ｑの低下には充分に配慮しなければならない。特許文献１に記載のＶＣＯは、スイッチＳＷ１をオンさせてインダクタンス値を切り替えると、図２に破線Ａで示されているように、発振周波数はＳＷ１がオフの状態よりも高い方へ変化する一方、Ｑが大きく低下する。
また、本出願人の前記先願に記載のＶＣＯは、スイッチＳＷ１をオンさせてインダクタンス値を切り替えると、図２に一点鎖線Ｂで示されているように、発振周波数はＳＷ１がオフの状態よりも低い方へ変化する一方、Ｑが大きく低下するという課題があることが分かった。なお、図２のＡ，Ｂの曲線は、二次側インダクタＬ２の両端子間が開放の状態すなわち一次側のインダクタＬ１のインダクタンス値のみとしたときの発振周波数ｆ０を目標とする周波数に設定にして、それぞれスイッチＳＷ１のオン、オフで０．６ＧＨｚだけ周波数が変化するように、二次側インダクタＬ２や容量素子Ｃ０の値を設定した場合のものである。
この発明の目的は、周波数可変範囲が広くＱの変化が少ないＬＣ共振型発振回路およびそれを内蔵した通信用半導体集積回路（高周波ＩＣ）を提供することにある。
この発明の他の目的は、周波数可変範囲が広く外付け部品が不要でありチップサイズの低減を図ることができるＬＣ共振型発振回路およびそれを内蔵した通信用半導体集積回路（高周波ＩＣ）を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、インダクタンス素子を含むタンク回路を備えた発振回路において、タンク回路を構成するインダクタンス素子と並列に配置され相互誘導結合される二次側インダクタンス素子の両端子間に、容量素子とスイッチ素子とを並列に接続する。そして、上記スイッチ素子がオフされた状態では二次側インダクタンス素子の両端子間に容量素子が接続された状態となって等価インダクタンスが増加し、上記スイッチ素子がオンされた状態では二次側インダクタンス素子の両端子間が短絡された状態となって等価インダクタンスが減少するようにした。言い替えると、二次側インダクタンス素子の両端子間が開放の状態での発振周波数を中心にしてそれよりも周波数が高い第１の状態または周波数が低い第２の状態のいずれかで発振動作するように、等価インダクタンスを切り替えるようにした。
上記した手段によれば、二次側インダクタンス素子の両端子間が開放の状態になることがないため、Ｑの極大点で発振動作することはないが、スイッチ素子のオン状態とオフ状態とでＱが大きく変化することがない。すなわち、特許文献１に記載のＶＣＯのように二次側インダクタンス素子と並列に両端子間を短絡状態にしたり遮断状態にしたりするスイッチを設けたものや、前記先願に記載のＶＣＯのように二次側インダクタンス素子の両端子間にスイッチ素子と容量素子を直列に接続したものと比べて、周波数可変範囲を同一に設定した場合には、等価インダクタンスが大きい状態と小さい状態のそれぞれの状態におけるＱの値の差が小さくなる。その結果、従来のものに比べて発振出力振幅が大きくＣＮ比が良好なＬＣ共振型ＶＣＯが得られる。
ここで、望ましくは、二次側のスイッチ素子がオン状態である時の可変インダクタンス回路と負性抵抗回路を含むタンク回路のＱの値とのスイッチ素子がオフ状態である時のタンク回路のＱの値とがほぼ等しくなるように設定する。これにより、よりＱの変化が少なく平均的なＱの値の低下が少なくて済む発振回路が得られる。ただし、Ｑの値の算定は比較的煩雑であるので、二次側のスイッチ素子がオン状態である時の可変インダクタンス回路の等価インダクタンス値と二次側のインダクタンス素子の両端子間が開放状態であると仮定した時の等価インダクタンス値との差と、二次側のスイッチ素子がオフ状態である時の可変インダクタンス回路の等価インダクタンス値と二次側のインダクタンス素子の両端子間が開放状態であると仮定した時の等価インダクタンス値との差とがほぼ等しくなるように設定してもよい。これにより、より簡単にＱの変化を少なくできる可変インダクタンス回路を設計することができる。
また、本発明の発振回路を、ＷＣＤＭＡ方式の携帯電話機に使用される変復調用の高周波ＩＣにおいて、送信信号や受信信号と合成される局部発振信号を発生するＶＣＯとして適用した場合には、周波数可変範囲が広いため搭載するＶＣＯの数を減らすことができる。これとともに、ＶＣＯを構成するインダクタンス素子や可変容量素子としてオンチップの素子を用いることができるため、外部端子数の増加を回避しチップサイズの低減を図ることができる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、周波数可変範囲が広くＱの変化が少ないとともに、外付け部品が不要でありチップサイズの低減を図ることができるＬＣ共振型発振回路およびそれを内蔵した通信用半導体集積回路（高周波ＩＣ）を実現することができる。
次に、本発明の実施例について図面を用いて説明する。
図３には、本発明に係る電圧制御発振回路（ＶＣＯ）の第１の実施例が示されている。この実施例の回路を構成する素子はすべてオンチップの素子が使用され、ＶＣＯは単結晶シリコンのような１個の半導体チップ上に半導体集積回路として形成される。
この実施例のＶＣＯ１０はＬＣ共振型発振回路であり、ソースが共通接続されかつ互いにゲートとドレインとが交差結合された負性抵抗としての一対のＮチャネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）Ｍ１，Ｍ２を有する。該ＭＯＳＦＥＴ Ｍ１，Ｍ２の共通ソースと接地点ＧＮＤとの間に抵抗Ｒ１が接続され、ＭＯＳＦＥＴ Ｍ１，Ｍ２のドレイン間には、容量アレー１１と、バラクタ・ダイオードなどからなる可変容量素子Ｃｖ１，Ｃｖ２と、固定容量素子Ｃ１と、インダクタＬ１とが互いに並列状態で接続されている。そして、上記インダクタＬ１の中間ノードに電源電圧端子Ｖｃｃが接続されている。
さらに、上記インダクタＬ１と対向するように配置されてＬ１と相互誘導結合されるインダクタＬ２が設けられ、該インダクタＬ２の両端子間にはスイッチＭＯＳＦＥＴ ＳＷ１と容量素子Ｃ２とが接続され、上記インダクタＬ２の中間ノードに抵抗Ｒ２を介して接地電位ＧＮＤが印加されている。また、上記スイッチＭＯＳＦＥＴ ＳＷ１のバックゲートにも接地電位ＧＮＤが印加されている。スイッチＭＯＳＦＥＴ ＳＷ１のゲート端子には、制御信号ＣＳによって制御される切替えスイッチＳＷ２により電圧Ｖbswまたは接地電位ＧＮＤが印加されて、オン状態またはオフ状態に設定される。
容量アレー１１は、ＭＯＳＦＥＴ Ｍ１，Ｍ２のドレイン端子間に直列に接続された容量Ｃ１１−スイッチＳＷ１１−容量Ｃ２１と、これらと並列に接続されたＣ１２−ＳＷ１２−Ｃ２２，……Ｃ１ｎ−ＳＷ１ｎ−Ｃ２ｎとから構成されている。また、この実施例のＶＣＯにおいては、可変容量素子Ｃｖ１，Ｃｖ２の接続ノードＮ０に後述のＰＬＬのループフィルタからの制御電圧Ｖｔが印加されて発振周波数ｆvcoが連続的に変化される。
一方、スイッチＳＷ１１〜ＳＷ１ｎには、自動バンド選択回路からのバンド切替え制御信号ＶＢ１〜ＶＢｎが供給され、ＶＢ１〜ＶＢｎがそれぞれハイレベルかロウレベルのいずれかにされることによって発振周波数が段階的（２ｎ段階）に変化されるように構成されている。なお、「ｎ」は任意の正の整数であり、ｎを大きくするほど発振周波数ｆvcoが変化する段階数が多くなる。
また、容量Ｃ１１とＣ２１は同一容量値、Ｃ１２とＣ２２、Ｃ１ｎとＣ２ｎもそれぞれ同一容量値である。ただし、容量Ｃ１１，１２，……Ｃ１ｎの容量値はそれぞれ２のｍ乗（ｍは０，１，２，……ｎ−１）の重みを有するように設定されており、バンド切替え制御信号ＶＢ１〜ＶＢｎの組合せに応じて合成容量値Ｃが２ｎ段階で変化され、ＶＣＯは図４に示す２ｎ個のバンド＃１〜＃２ｎの周波数特性のいずれかで動作するようにされる。
ＶＣＯがカバーすべき周波数範囲を広くしたい場合、制御電圧Ｖｔによるバラクタ・ダイオードの容量値の変化のみで行なおうとすると、Ｖｔ−ｆvco特性が急峻になり過ぎ、ＶＣＯの感度すなわち周波数変化量と制御電圧変化量との比（Δｆ／ΔＶｔ）が大きくなってノイズに弱くなる。つまり、制御電圧Ｖｔに僅かなノイズがのっただけでＶＣＯの発振周波数が大きく変化してしまう。この実施例のＶＣＯは、ＬＣ共振回路を構成する容量素子を複数個並列に設けて、バンド切替制御信号ＶＢ１〜ＶＢｎで接続する容量素子を２ｎ段階に切り替えてＣの値を変化させることで、２ｎ本のＶｔ−ｆvco特性線のいずれかに従った発振制御を行なえるように構成されている。
さらに、この実施例の電圧制御発振回路（ＶＣＯ）は、スイッチＭＯＳＦＥＴ ＳＷ１がオン状態またはオフ状態に設定されることにより、インダクタＬ１側から見たインダクタンス値が変化される。つまり、インダクタＬ１,Ｌ２とスイッチＭＯＳＦＥＴ ＳＷ１および容量素子Ｃ２によって可変インダクタンス回路１２が構成されている。
具体的には、スイッチＭＯＳＦＥＴ ＳＷ１がオン状態にされるとインダクタンス値が小さくなり、スイッチＭＯＳＦＥＴ ＳＷ１がオフ状態にされるとインダクタンス値が大きくなる。そして、インダクタンス値が小さくなるとＶＣＯの発振周波数が高くなり、インダクタンス値が大きくなるとＶＣＯの発振周波数が低くなる。このような可変インダクタンス回路１２によるインダクタンス値の切替えと前記容量アレー１１による容量値の切替えで、ＶＣＯは図４に示す２ｎ個のバンド＃１〜＃２ｎのまたは＃１’〜＃２ｎ’の周波数特性のいずれかで動作するようにされ、さらに周波数の可変範囲が広くなる。
なお、容量アレー１１における容量値の切替えによるＶＣＯの周波数の可変動作は、特開２００４−１５９２２２号公報に開示されているものと同様で公知であるので詳しい説明は省略し、以下、可変インダクタンス回路１２におけるインダクタンス値の切替えによる周波数の可変動作について説明する。
図５（Ａ）は図３の実施例のＶＣＯにおいて可変インダクタンス回路１２内のスイッチＭＯＳＦＥＴ ＳＷ１をオンさせた状態における可変インダクタンス回路１２の等価回路を、また図５（Ｂ）はスイッチＭＯＳＦＥＴ ＳＷ１をオフさせた状態における可変インダクタンス回路１２の等価回路を示す。
可変インダクタンス回路１２内のスイッチＭＯＳＦＥＴ ＳＷ１をオンさせた状態を示す図５（Ａ）の等価回路の等価インダクタンスＬeq1は、次式（１）
Ｌeq1＝（１−ｋ2）×Ｌ１ ……（１）
で表わされる。ここで、結合係数ｋのとり得る範囲は、０＜ｋ＜１であるので、等価インダクタンスＬeq1は二次側インダクタＬ２がない場合すなわちＬ２の両端子が開放の場合の値Ｌ１よりも小さくなることが分かる。
可変インダクタンス回路１２内のスイッチＭＯＳＦＥＴ ＳＷ１をオフさせた状態の回路は、図５（Ｂ）のように、二次側コイルとしてのインダクタＬ２の両端子間に容量Ｃ２が接続された回路と等価である。この回路の一次側から見た等価インダクタンスＬeq2は、相互インダクタンスをＭ、結合係数をｋ、とおくと、次式（２）
Ｌeq2＝Ｌ１＋（ωＭ）2×Ｃ２／（１−ω2Ｌ２Ｃ２） ……（２）
で表わされる。ここで、Ｍ2＝ｋ2Ｌ１Ｌ２であるので、式（２）は、次式（３）
Ｌeq2＝Ｌ１＋（ωｋ）2×Ｃ２Ｌ１Ｌ２／（１−ω2Ｌ２Ｃ２） ……（２）
のように、変形される。式（２），（３）より、定数を適当に選ぶことによって、等価インダクタンスＬeq2を二次側コイルＬ２の両端子が開放の場合の値Ｌ１よりも大きくできることが分かる。
この実施例のＶＣＯでは、二次側コイルＬ２の両端子が開放の場合すなわちｋ＝０，Ｌ＝Ｌ１のときに発振周波数ｆvco(0)＝３．８ＧＨｚとなるように設定する。また、可変インダクタンス回路１２内のスイッチＭＯＳＦＥＴ ＳＷ１をオンさせたときに発振周波数ｆvco(1)＝３．８＋０．３ＧＨｚとなり、ＳＷ１をオフさせたときに発振周波数ｆvco(2)＝３．８−０．３ＧＨｚとなるように、可変インダクタンス回路１２内の二次側インダクタＬ２と容量Ｃ２の値を設定することとした。
これにより、可変インダクタンス回路１２のインダクタンス値を切り替えることで、図６に実線Ｃで示すように、発振周波数ｆvcoを４．１ＧＨｚと３．５ＧＨｚとに切替えることができるようになる。次の表１には、このように設計されたＶＣＯにおいて、可変インダクタンス回路１２内のスイッチＭＯＳＦＥＴ ＳＷ１をオフさせた状態とＳＷ１をオンさせた状態におけるＱの値をシミュレーションによって求めた結果を示す。なお、このＶＣＯの二次側コイルＬ２の両端子が開放の場合すなわちｋ＝０，Ｌ＝Ｌ１のときのＱの値は「２５」である。
Figure 2007174552
 また、表１には、比較のため、可変インダクタンス回路が図１（Ａ）に示すような構成を有するＶＣＯと図１（Ｂ）に示すような構成を有するＶＣＯについてシミュレーションを行なった結果も合わせて示した。表１のうち図１（Ａ）の欄の数値は、図６に破線Ａで示すように、二次側コイルＬ２の両端子が開放の場合すなわちｋ＝０，Ｌ＝Ｌ１のときに発振周波数ｆvco(0)＝３．５ＧＨｚとなるように設定され、実施例と同じ０．６ＧＨｚの周波数可変範囲を有するＶＣＯについて行なったシミュレーション結果である。
また、表１のうち図１（Ｂ）の欄の数値は、図６に一点鎖線Ｂで示すように、二次側コイルＬ２の両端子が開放の場合すなわちｋ＝０，Ｌ＝Ｌ１のときに発振周波数ｆvco(0)＝４．１ＧＨｚとなるように設定され、実施例と同じ０．６ＧＨｚの周波数可変範囲を有するＶＣＯについて行なったシミュレーション結果である。
表１より、本実施例のＶＣＯでは、可変インダクタンス回路１２のインダクタンス値を切り替えることで発振周波数を変化させたときに、Ｑの値はそれぞれ１７．７１と１７．６１でありＱの低下は３０％で済んでいることが分かる。これに対し、図１（Ａ）に示す構成のＶＣＯでは、Ｑの値はそれぞれ２５と１３．７３でありＱの低下は５５％に達している。また、図１（Ｂ）に示す構成のＶＣＯでは、Ｑの値はそれぞれ２５と１３．０８であり、Ｑの低下は５２％に達している。よって、本実施例を適用することで、インダクタンス値を切り替えたときのＶＣＯのＱの値の変化を、従来のＶＣＯに比べて小さくできることが分かる。
図７には、本発明に係るＶＣＯの第２の実施例が示されている。この実施例のＶＣＯは、負性抵抗としての一対の差動ＭＯＳＦＥＴ Ｍ１，Ｍ２のドレイン端子と電源電圧端子Ｖｃｃとの間に、互いにゲートとドレインとが交差結合された一対のＰチャネルＭＯＳＦＥＴ Ｍ３，Ｍ４を設け、ＣＭＯＳ回路として構成したものである。それ以外の構成は第１の実施例のＶＣＯと同じである。この実施例のＶＣＯは、第１の実施例のＶＣＯに比べて出力振幅が小さくなるが、ＣＭＯＳ回路であるため負性抵抗回路のコンダクタンスが加算され消費電力を少なくできるという利点がある。
図８には、本発明に係るＶＣＯの第３の実施例が示されている。この実施例のＶＣＯは、負性抵抗としての一対のＭＯＳＦＥＴ Ｍ１，Ｍ２の代わりに、互いにベースとコレクタとが交差結合された一対の差動ＮＰＮバイポーラ・トランジスタＱ１，Ｑ２を用いたものである。また、ベースとコレクタにはベースに電流が流れ込まないようにするため、容量Ｃ３，Ｃ４が接続されているとともに、ベース端子に抵抗Ｒ３，Ｒ４を介して動作点となるバイアス電圧Ｖbiasが与えられるように構成されている。それ以外の構成は第１の実施例のＶＣＯと同じである。この実施例のＶＣＯは、第１の実施例のＶＣＯに比べて出力振幅が小さくなるが、第１の実施例のＶＣＯとほぼ同様な効果が得られる。
図９には、本発明に係るＶＣＯの第４の実施例が示されている。この実施例のＶＣＯは、可変インダクタンス回路１２を構成するスイッチＭＯＳＦＥＴ ＳＷ１として、サイズの大きな素子を使用することでソースとドレインに接続される寄生容量Ｃｓ１，Ｃｓ２を、二次側インダクタＬ２の両端子に接続される容量素子として積極的に利用するようにしたものである。
ＭＯＳＦＥＴ ＳＷ１のソースとドレインの寄生容量を利用することで、二次側インダクタＬ２の両端子間に接続される本来の容量素子Ｃ２のサイズを小さくすることができる。また、スイッチＭＯＳＦＥＴ ＳＷ１のサイズを大きくすることでオン抵抗を小さくすることができ、それによって二次側インダクタＬ２と直列に接続される寄生抵抗を小さくし、ＳＷ１のオン抵抗により等価インダクタンス値の変化量すなわちＶＣＯの発振周波数変化量が減少するのを回避することができる。
ここで、ＭＯＳＦＥＴ ＳＷ１のソースとドレインの寄生容量を大きくする方法としては、ソース領域とドレイン領域のサイズをゲート電極と直交する方向に大きくする方法と、ゲート電極と平行な方向に大きくする方法とが考えられるが、同時にＳＷ１のオン抵抗を下げるという効果を得るためには、ソース領域とドレイン領域のサイズをゲート電極と平行な方向に大きくする方法が望ましい。
図１０には、第４の実施例のＶＣＯを半導体集積回路として実現する場合における可変インダクタンス回路１２を構成する各素子の半導体チップ上でのレイアウトの一例が、また図１１には図１０におけるＡ−Ａ線およびＢ−Ｂ線に沿ったチップの断面構造が示されている。
図１０において、符号Ｐ１が付されているのはアルミニウムなどの金属層により形成されたインダクタＬ１となる導電パターン、その外側に比較的小さな間隔ｄをおいて配置されている類似形状のパターンＰ２は、Ｐ１と同一の金属層により形成された二次側インダクタＬ２となる導電パターンである。符号Ｇ１が付されているのは、ポリシリコン層により形成されたスイッチＭＯＳＦＥＴ ＳＷ１のゲート電極で、その両側に拡散層からなるソース領域Ｓ１およびドレイン領域Ｄ１が配置されている。
そして、このソース領域Ｓ１およびドレイン領域Ｄ１と上記二次側インダクタＬ２となる導電パターンＰ２の端部とが、それぞれＰ１およびＰ２とは異なる金属層からなる配線パターンＰ３，Ｐ４によって電気的に接続されている。ＣＨ１，ＣＨ２は、ソース領域Ｓ１およびドレイン領域Ｄ１と配線パターンＰ３，Ｐ４との電気的接続を図るコンタクトホール、ＴＨ１，ＴＨ２は、配線パターンＰ３，Ｐ４と二次側インダクタＬ２となる導電パターンＰ２との電気的接続を図るスルーホールである。
特に制限されるものでないが、この実施例では、導電パターンＰ２の両端部に端部が対向しかつＰ２と直交するように導電パターンＰ５が配設され、導電パターンＰ２とＰ５の重なる部位（ハッチング）に、図１１（Ｂ）のように層間絶縁膜を誘電体とするＭＩＭ容量Ｃｍ１，Ｃｍ２が形成されている。このＭＩＭ容量が、可変インダクタンス回路１２を構成する容量素子Ｃ２として用いられる。パターンＰ５は配線パターンＰ３，Ｐ４と同一の金属層とすることができる。
この実施例のようなレイアウトによれば、パターンＰ１とＰ２との間隔ｄを変えること、あるいはパターンＰ１またはＰ２を図１０において上方または下方へずらすことで、インダクタＬ１とＬ２の結合係数ｋすなわち周波数レンジを微調整することができる。パターンＰ１とＰ２との間隔ｄを全体的に変えるにはＰ１またはＰ２のいずれか一方の形状の変更が必要であるが、Ｐ１またはＰ２をずらすことで周波数レンジを微調整する後者の方法では、パターンの変更が不要であるため極めて容易に調整を行なえるという利点がある。さらに、インダクタＬ１およびＬ２となる導電パターンＰ１およびＰ２は、最上層の金属層にて形成するのが望ましい。最上層の金属層は他の層の金属層に比べて厚くすることができるため、抵抗損失の少ない最上層の金属層を用いることで高いＱを有するインダクタを形成することができる。
ＭＯＳＦＥＴ（ＳＷ１）は、図１１（Ａ）に示されているように、半導体基板１００の表面に形成されたエピタキシャル層１０１の表面から溝を掘って絶縁体を充填してなるいわゆるＵ溝分離領域１０２によって周囲から電気的に分離された島状の領域１０３内に形成されている。
次に、図１２を用いて、上記実施例の電圧制御発振回路（ＶＣＯ）を局部発振信号の発生源として適用した高周波ＩＣとそれを用いたＷＣＤＭＡ方式の無線通信装置の全体の構成例を説明する。
図１２に示されているように、この実施例の無線通信装置は、信号電波の送受信用アンテナ４００、バンド切替え用のスイッチ４１０、送信信号と受信信号とを分離するデュプレクサ（分波器）４２０ａ〜４２０ｃ、送信信号を増幅する高周波電力増幅回路（パワーモジュール）４３０ａ〜４３０ｃを有する。さらに、受信信号を復調したり送信信号を変調したりする高周波ＩＣ２００、送信信号から高調波を除去するバンドパスフィルタ４４０ａ〜４４０ｃ、送信データをＩ，Ｑ信号に変換したり高周波ＩＣ２００を制御したりするベースバンドＩＣ３００などを有する。この実施例では、高周波ＩＣ２００とベースバンドＩＣ３００は、各々別個の半導体チップ上に半導体集積回路として構成されている。
特に制限されるものでないが、この実施例の高周波ＩＣ２００は、３つの周波数帯の信号の変復調が可能に構成されている。本実施例の高周波ＩＣ２００は、受信系回路ＲＸＣと、送信系回路ＴＸＣと、それ以外の制御回路やクロック生成回路など送受信系に共通の回路からなる制御系回路とで構成される。
受信系回路ＲＸＣは、２１１０〜２１７０ＭＨｚ、１９３０〜１９９０ＭＨｚ、８６９〜８９４ＭＨｚの各周波数帯の受信信号をそれぞれ増幅するロウノイズアンプ２１１ａ〜２１１ｃと、受信信号から不要波を除去するＳＡＷフィルタなどからなるバンドパスフィルタ２１２ａ〜２１２ｃ、受信側発振回路（ＲｘＶＣＯ）２１３で生成された局部発振信号φRXを分周し互いに９０°位相がずれた直交信号を生成する分周移相回路２１４、受信信号に分周移相回路２１４で生成された直交信号をミキシングすることによりＩ信号とＱ信号の復調およびダウンコンバートを行なうミキサ回路２１５ａ〜２１５ｃ、復調されたＩ，Ｑ信号をそれぞれ増幅してベースバンドＩＣ３００へ出力する各周波数帯に共通の高利得増幅部２１６Ａ，２１６Ｂなどからなる。バンドパスフィルタ２１２ａ〜２１２ｃは外付け素子で構成されている。高利得増幅部２１６Ａ，２１６Ｂは、それぞれ複数のロウパスフィルタと利得制御アンプとが交互に直列形態に接続された構成を有しており、復調されたI信号とＱ信号を所定の振幅レベルまで増幅する。
送信系回路ＴＸＣは、ベースバンドＩＣ３００から供給されるＩ信号とＱ信号を増幅する可変利得アンプアンプ２３１ａ，２３１ｂ、ロウパスフィルタ２３２ａ，２３２ｂ、送信用局部発振信号φTXを生成する送信側発振回路（ＴｘＶＣＯ）２３３、該発振回路２３３で生成された発振信号φTXを分周しかつ互いに９０°位相がずれた直交信号を生成する分周移相回路２３４、生成された直交信号にベースバンド回路３００から供給されるＩ信号とＱ信号により変調をかけるミキサ２３５ａ，２３５ｂからなる直交変調回路、変調された信号を合成する加算器２３６、送信周波数帯ごとに設けられたロウパスフィルタ２３７ａ〜２３７ｃ、各周波数帯の送信信号をそれぞれ増幅する可変利得アンプ２３８ａ〜２３８ｃ、最終段のバッファアンプ２３９ａ〜２３９ｃなどから構成されている。
パワーモジュール４３０ａ〜４３０ｃは、出力電力の大きさを検出する検波回路(P-DET)を備え、検出電圧はベースバンドＩＣ３００へ渡される。すると、ベースバンドＩＣ３００は、受け取った検出電圧と基地局からの出力要求レベルに応じて可変利得アンプアンプ２３１ａ，２３１ｂおよび２３８ａ〜２３８ｃのゲイン設定値を制御回路２６０へ送り、制御回路２６０によって各アンプの利得が制御される。
さらに、この実施例の高周波ＩＣ２００のチップ上には、チップ全体を制御する制御回路２６０が設けられている。制御回路２６０には、ベースバンドＬＳＩ３００から高周波ＩＣ２００に対して同期用のクロック信号ＣＬＫと、データ信号ＤＴと、制御信号としてロードイネーブル信号ＬＥＮとが供給されている。制御回路２６０は、ロードイネーブル信号ＬＥＮが有効レベルにアサートされると、ベースバンドＩＣ３００から伝送されてくるデータ信号ＤＴをクロック信号ＣＬＫに同期して順次取り込んで、上記コントロールレジスタにセットしセットされた内容に応じてＩＣ内部の各回路に対する制御信号を生成する。特に制限されるものでないが、データ信号ＤＴはシリアルで伝送される。ベースバンドＩＣ３００はマイクロプロセッサなどから構成される。データ信号ＤＴには、ベースバンドＩＣ３００から高周波ＩＣ２００へ与えるコマンドが含まれる。
上記高周波ＩＣ２００内の発振回路２１３や２３３として前記実施例の発振回路が用いられる。ただし、発振回路２１３と２３３とでは発振周波数範囲が異なるので、使用するインダクタンス素子Ｌ１，Ｌ２の値が異なり、例えば受信側発振回路２１３のＬ１，Ｌ２の値は５００ｐＨ程度、送信側発振回路２３３のＬ１，Ｌ２の値は５３０ｐＨ程度とされる。
本実施例のマルチバンド方式の無線通信装置では、例えばベースバンドＩＣ３００からの指令によって制御回路２６０が、送受信時に発振回路２１３と２３３の発振周波数を、使用するバンドに応じて変更することによって送受信周波数の切り替えが行なわれる。また、制御回路２６０から発振回路２１３と２３３へ使用する周波数帯に応じてインダクタンスの切替え制御信号ＣＳが供給される。
発振回路２１３と２３３の発振周波数は、同じ周波数帯であっても異なる値に設定される。受信側発振回路（ＲｘＶＣＯ）２１３の発振周波数は、Band１では４２２０〜４３４０ＭＨｚに、Band２では３８６０〜３９８０ＭＨｚに、またBand５では３４７６〜３５７６ＭＨｚに設定され、この発振周波数ｆRXがBand５の場合は１／４に分周され、またBand１とBand２の場合は１／２に分周されてミキサ２１５ａ〜２１５ｃに供給される。
送信側発振回路（ＴＸＶＣＯ）２３３の発振周波数は、Band1では３８４０〜３９６０ＭＨｚに、Band2では３７００〜３８２０ＭＨｚに、またBand5では３２９６〜３３９６ＭＨｚに設定され、この発振周波数ｆTXがBand5の場合は１／４に分周され、またBand1とBand2の場合は１／２に分周されてミキサ２３５ａ，２３５ｂに供給される。
図１３には、本発明に係る発振回路を適用した通信用半導体集積回路（高周波ＩＣ）及びそれを用いた無線通信装置の他の例として、ＧＳＭとＤＣＳとＰＣＳの３つ方式の通信に対応可能なトリプルバンドの無線通信装置の構成例がブロック図で示されている。
図１３に示す無線通信装置は、信号電波を送受信するアンテナ４００、送信と受信の切替え用のスイッチ４５０、受信信号から不要波を除去するＳＡＷフィルタなどからなる高周波フィルタ４６０、送信信号を増幅するパワーアンプ４３０、受信信号を復調したり送信信号を変調したりする高周波ＩＣ２００、ベースバンドＩＣ３００などで構成される。なお、図１３においては、紙面の大きさの都合で、図１２に比べて受信系回路ＲＸＣと送信系回路ＴＸＣを簡略化して示してある。
受信系回路は、受信信号を増幅するロウノイズアンプ２１１、発振回路ＶＣＯで生成された発振信号φRF１とロウノイズアンプ２１１で増幅された受信信号とを合成することで復調およびダウンコンバートを行なうミキサ２１５、復調されたＩ，Ｑ信号をそれぞれ増幅してベースバンドＩＣ３００へ出力する高利得増幅部（ＰＧＡ）２１６などを備える。ロウノイズアンプ２１０および高周波フィルタ４６０は、ＧＳＭとＤＣＳとＰＣＳのそれぞれの周波数帯に対応して設けられる。
送信系回路は、ベースバンドＩＣ３００から供給されるＩ，Ｑ信号を増幅するアンプ２３１、増幅されたＩ，Ｑ信号と発振回路ＶＣＯで生成された発振信号φRF２とを合成することにより変調およびアップコンバートを行なうミキサ２３５、変調された信号を増幅するアンプ２３８などを備える。ミキサ２３５は、図１２に示されているミキサ２３５ａ，２３５ｂおよび加算器２３６からなる直交変調回路と同様な回路である。
本実施例においては、ミキサ２１５で受信信号と合成される高周波信号φRF１を生成するＲＦ−ＰＬＬと、ミキサ２３５で送信信号と合成される高周波信号φRF２を生成するＲＦ−ＰＬＬが共用されている。そして、これらのＰＬＬ内のＶＣＯとして、前記実施例で説明した発振回路が使用することができる。ＷＣＤＭＡ方式の無線通信装置では、送信と受信が同時に行なわれるため、受信側発振回路と送信側発振回路が必要であるが、ＧＳＭ系の無線通信装置では、送信と受信が時分割で行なわれるため、受信用発振回路と送信用発振回路とを共通化することができる。
ＧＳＭは９２５〜９６０ＭＨｚ帯、ＤＣＳは１８０５〜１８８０ＭＨｚ帯、ＰＣＳは１９３０〜１９９０ＭＨｚ帯を使用するので、例えばＧＳＭと、ＤＣＳまたはＰＣＳとで、実施例の発振回路内の可変インダクタンス回路を切り替える。あるいは、ＧＳＭまたはＤＣＳと、ＰＣＳとで、可変インダクタンス回路を切り替えて、ＧＳＭの信号はＤＣＳの場合よりも分周段を１つ多く通して使用するように構成しても良い。
ＶＣＯ２２１で生成された発振信号φRFは、送信モードまたは受信モードに応じて切り替えられるスイッチ２７０により、ミキサ２１５または２３５のいずかに供給される。正確には、φRFはミキサ２１５と２３５に対応して設けられている図示しない分周移相回路（図１２参照）に供給される。スイッチ２７０は、制御回路２６０からの制御信号によって切替えが行なわれる。
ＲＦ−ＰＬＬは、ＶＣＯ２２１と、ＶＣＯの使用バンドを選択する自動バンド選択回路２２２と、ＶＣＯ２２１で生成された発振信号を分周する可変分周器２２３および基準発振回路２５０からの基準クロックφrefを分周する分周器２２４を有する。ＲＦ−ＰＬＬは、さらに、分周器２２３および２２４で分周された信号の位相を比較する位相比較器２２５と、その位相差に応じた電圧を発生するチャージポンプ２２６およびループフィルタ２２７を有する。このループフィルタ２２７のチャージ電圧がＶＣＯ２２１に発振制御電圧Ｖｔとして供給される。
ＲＦ−ＰＬＬ内のＶＣＯ２２１の周波数の切替えは制御回路２６０によって行なわれる。制御回路２６０にはコントロールレジスタやデータレジスタなどが設けられている。これらのレジスタにベースバンドＩＣ３００からの信号に基づいて発振周波数（分周比）の設定が行なわれ、レジスタに設定された値がＲＦ−ＰＬＬの自動バンド選択回路２２２内のレジスタや可変分周回路２２３に供給される。これとともに、ベースバンドＩＣ３００からの指令（コマンドコード等）に基づいて、制御回路２６０から自動バンド選択回路２２２に対して発振周波数切替え制御信号（図３のＶＢ１〜ＶＢｎやＣＳ）が供給される。
なお、図１３においては、送信系回路がダイレクトアップコンバージョン方式である高周波ＩＣを例にとって説明したが、本発明の発振回路は送信系回路がいわゆる中間周波数の信号を使用するオフセットＰＬＬ方式である高周波ＩＣにも適用することができる。その場合、送信系と受信系に共通の高周波発振回路で生成された発振信号を分周して中間周波数の信号を生成し、送信系回路に供給するように構成することができる。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明はそれに限定されるものでない。例えば前記実施例においては、負性抵抗としての一対のＭＯＳＦＥＴ Ｍ１，Ｍ２のドレイン端子間に接続された１個のインダクタＬ１と対向するように１組の二次側インダクタＬ２と容量Ｃ２とスイッチＭＯＳＦＥＴ ＳＷ１を設けたものを説明した。これに限定されず、一対のＭＯＳＦＥＴ Ｍ１，Ｍ２のドレイン端子と電源電圧端子Ｖｃｃとの間にそれぞれインダクタを設け、これらのインダクタと対向するように、それぞれ二次側インダクタＬ２と容量Ｃ２とスイッチＭＯＳＦＥＴ ＳＷ１を設ける、つまり２組の可変インダクタンス回路を設けるようにしてもよい。
また、前記実施例では、一次側のインダクタＬ１と対向するように１組の二次側インダクタＬ２と容量Ｃ２とスイッチＭＯＳＦＥＴ ＳＷ１を設けて前記式（１）と式（２）で示される２つの等価インダクタンス値を取り得るように構成された可変インダクタンス回路を設けたものを説明した。これに限定されず、二次側インダクタＬ２と容量Ｃ２とスイッチＭＯＳＦＥＴ ＳＷ１を２組以上設けて等価インダクタンス値を３段階以上に切替え可能に構成しても良い。
かかる構成を実現する場合の二次側インダクタの配置の仕方の一例として、例えば図１０のレイアウトにおいて、一次側のインダクタＬ１を構成する導電パターンの外側と内側にそれぞれ二次側のインダクタを構成する導電パターンを配置する方法が考えられる。また、一次側のインダクタＬ１を構成する導電パターンの上方または下方に、それぞれ別個の導電層で形成された二次側のインダクタとなる導電パターンを配置するようにしても良い。
さらに、第４の実施例では、可変インダクタンス回路１２を除く部分を第１の実施例のＶＣＯと同一にしたものを示したが、第４の実施例と第２の実施例または第３の実施例との組合せも可能である。さらに、実施例で説明したバンド＃１〜＃２ｎのような細かなバンドの切替えが不要なシステムで用いられるＶＣＯでは、容量アレー１１を省略することが可能である。また、ＰＬＬ回路に用いられるＶＣＯでなければ、バラクタ・ダイオードＣｖ１，Ｃｖ２を省略することが可能である。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である携帯電話機のような無線通信装置に用いられる高周波ＩＣに内蔵されるＶＣＯに適用した場合について説明した。本発明はそれに限定されるものでなく、ギルバートセル回路の負荷回路に共振回路を用いているミキサ回路などにも利用することができる。
図１（Ａ），（Ｂ）は、従来の可変インダクタンス型電圧制御発振回路（ＶＣＯ）における可変インダクタンス回路の例を示す回路図である。 図２は、図１（Ａ），（Ｂ）と本発明の可変インダクタンス回路を使用した電圧制御発振回路（ＶＣＯ）における周波数可変量とＱの値との関係を示す特性図である。 図３は、本発明に係る電圧制御発振回路（ＶＣＯ）の第１の実施例を示す回路図である。 図４は、実施例の発振回路における制御電圧Ｖｔと周波数範囲との関係を示す特性図である。 図５は、実施例の発振回路の可変インダクタンス回路を切り替えた場合の等価回路を示す回路図である。 図６は、図１（Ａ），（Ｂ）と本発明の可変インダクタンス回路を使用した電圧制御発振回路（ＶＣＯ）において周波数可変範囲を一致させた場合の周波数可変量とＱの値との関係を示す特性図である。 図７は、本発明に係る電圧制御発振回路（ＶＣＯ）の第２の実施例を示す回路図である。 図８は、本発明に係る電圧制御発振回路（ＶＣＯ）の第３の実施例を示す回路図である。 図９は、本発明に係る電圧制御発振回路（ＶＣＯ）の第４の実施例を示す回路図である。 図１０は、第４の実施例のＶＣＯを半導体集積回路として実現する場合における可変インダクタンス回路を構成する各素子の半導体チップ上でのレイアウトの一例を示す平面図である。 図１１（Ａ），（Ｂ）は、図１０におけるＡ−Ａ線およびＢ−Ｂ線に沿ったチップの断面構造を示す断面図である。 図１２は、実施例の発振回路を適用した通信用半導体集積回路（高周波ＩＣ）及びそれを用いた無線通信装置の構成例を示すブロック図である。 図１３は、本発明に係る発振回路を適用した通信用半導体集積回路（高周波ＩＣ）及びそれを用いた無線通信装置の他の例として、ＧＳＭ方式の無線通信装置の構成例を示すブロック図である。
符号の説明
１０ 電圧制御発振回路（ＶＣＯ）
１１ 容量アレー
１２ 可変インダクタンス回路
２００ 高周波ＩＣ
２１１ ロウノイズアンプ
２１３ 受信側発振回路（ＲｘＶＣＯ）
２１５ 復調＆ダウンコンバート用ミキサ
２１６ 高利得増幅回路
２３３ 送信側発振回路（ＴｘＶＣＯ）
２３５ 変調＆アップコンバート用ミキサ
２６０ 制御回路
３００ ベースバンドＩＣ
４００ 送受信用アンテナ
４１０ バンド切替え用のスイッチ
４２０ デュプレクサ
４３０ パワーアンプ

Claims (16)

  1. 第１インダクタンス素子と、前記第１インダクタンス素子と相互誘導結合される第２インダクタンス素子とを含み、
    前記第２インダクタンス素子の両端子間が開放状態であると仮定した時の等価インダクタンス値よりも小さな１または２以上のインダクタンス値、または前記第２インダクタンス素子の両端子間が開放状態であると仮定した時の等価インダクタンス値よりも大きな１または２以上のインダクタンス値を取り得る可変インダクタンス回路を備え、複数の周波数の発振出力を取り出すことが可能な発振回路。
  2. 第１インダクタンス素子と、前記第１インダクタンス素子と相互誘導結合される第２インダクタンス素子とを含み、
    前記第２インダクタンス素子の両端子間が開放状態であると仮定した時の等価インダクタンス値よりも小さな第１のインダクタンス値、または前記第２インダクタンス素子の両端子間が開放状態であると仮定した時の等価インダクタンス値よりも大きな第２のインダクタンス値を取り得る可変インダクタンス回路を備え、複数の周波数の発振出力を取り出すことが可能な発振回路。
  3. 前記可変インダクタンス回路は、前記第２インダクタンス素子の両端子間に接続されたスイッチ素子を備え、前記スイッチ素子のオンまたはオフ状態に応じて、前記第２インダクタンス素子の両端子が短絡された第１状態、または前記第２インダクタンス素子の両端子間に容量性負荷が接続された第２状態をとり、前記第１状態と第２状態とで等価インダクタンス値が変化する請求項２に記載の発振回路。
  4. 前記スイッチ素子はＭＯＳＦＥＴであり、前記可変インダクタンス回路は、前記スイッチ素子としてのＭＯＳＦＥＴのソースおよびドレインに寄生する容量を前記容量性負荷として利用するものである請求項３に記載の発振回路。
  5. 前記可変インダクタンス回路は、前記スイッチ素子と並列形態に接続された容量素子を備える請求項３または４に記載の発振回路。
  6. 前記第１インダクタンス素子に接続された負性抵抗回路を備える請求項２〜５のいずれかに記載の発振回路。
  7. 前記可変インダクタンス回路の定数は、前記スイッチ素子がオン状態の時とオフ状態の時とで、前記可変インダクタンス回路と負性抵抗回路を含むタンク回路のＱの値がほぼ等しくなるように設定されている請求項２〜６のいずれかに記載の発振回路。
  8. 前記第２インダクタンス素子の両端子間が開放状態であると仮定した時の等価インダクタンス値と前記第１のインダクタンス値との差および前記開放状態であると仮定した時の等価インダクタンス値と前記第２のインダクタンス値との差がほぼ等しくなるように設定されている請求項２〜６のいずれかに記載の発振回路。
  9. 前記負性抵抗回路は、
    互いのゲート端子とドレイン端子とが交差結合されソース端子同士が結合された一対のＭＯＳＦＥＴからなる差動回路、
    または、互いのゲート端子とドレイン端子とが交差結合されソース端子同士が結合された一対のＰチャネルＭＯＳＦＥＴおよび互いのゲート端子とドレイン端子とが交差結合されソース端子同士が結合された一対のＮチャネルＭＯＳＦＥＴからなるＣＭＯＳ差動回路、
    もしくは、互いのベース端子とコレクタ端子とが交差結合されエミッタ端子同士が結合された一対のバイポーラ・トランジスタからなる差動回路である請求項６に記載の発振回路。
  10. 前記差動回路を構成する一対のＭＯＳＦＥＴのドレイン端子間もしくは一対のバイポーラ・トランジスタのコレクタ端子間には、複数の固定容量素子および該固定容量素子とそれぞれ直列に接続された複数のスイッチ素子を含む可変容量回路が接続されている請求項９に記載の発振回路。
  11. 前記差動回路を構成する一対のＭＯＳＦＥＴのドレイン端子間もしくは一対のバイポーラ・トランジスタのコレクタ端子間には、可変容量素子が接続されている請求項９または１０に記載の発振回路。
  12. 請求項３〜１１のいずれかに記載の発振回路が半導体基板に形成されてなる半導体集積回路装置であって、前記第１インダクタンス素子および第２インダクタンス素子は、同一の導電層が同心円状に配置されたパターンからなり、前記第１インダクタンス素子となる導電層のパターンの内側の半導体基板表面に前記スイッチ素子が形成され、前記第２インダクタンス素子となる導電層のパターンの両端部にそれぞれ容量性負荷となるＭＩＭ容量が形成されている半導体集積回路装置。
  13. 請求項１〜１１のいずれかに記載の発振回路と、受信信号を復調する復調回路と、を備え、前記発振回路は前記復調回路における復調に用いられる高周波信号を生成する回路して使用される通信用半導体集積回路。
  14. 請求項１〜１１のいずれかに記載の発振回路と、送信信号を変調する変調回路と、を備え、前記発振回路は前記変調回路における変調に用いられる高周波信号を生成する回路して使用される通信用半導体集積回路。
  15. 第１インダクタンス素子と、容量素子と、前記第１インダクタンス素子と相互誘導結合される第２インダクタンス素子とを有する共振回路であって、
    前記第２インダクタンス素子の両端子間が開放状態であると仮定した時の等価インダクタンス値よりも小さな第１のインダクタンス値、または前記第２インダクタンス素子の両端子間が開放状態であると仮定した時の等価インダクタンス値よりも大きな第２のインダクタンス値を取り得る可変インダクタンス回路を備えた共振回路。
  16. 前記可変インダクタンス回路は、前記第２インダクタンス素子の両端子間に接続されたスイッチ素子を備え、前記スイッチ素子のオンまたはオフ状態に応じて、前記第２インダクタンス素子の両端子が短絡された第１状態、または前記第２インダクタンス素子の両端子間に容量性負荷が接続された第２状態をとり、前記第１状態と第２状態とで等価インダクタンス値が変化する請求項１５に記載の共振回路。
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