JP2005312004A - 半導体集積回路及び周波数変調装置 - Google Patents
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Abstract
【解決手段】第1ノードN1と第2ノードN2との間に接続されたスイッチ用のトランジスタQN0と、スイッチ用のトランジスタの基板の電位を切り替えるスイッチ素子S1及びスイッチ素子S2と、第2ノードの電位が入力され、第2ノードの電位と同じ電位を出力するバッファ回路G1とを具備し、スイッチ用のトランジスタをオフする期間の少なくとも一部の期間にスイッチ用のトランジスタの基板をバッファ回路の出力ノードに接続するようにスイッチ素子S2が制御される。
【選択図】 図4
Description
図1は、本発明の第1の実施形態に係るVCO直接変調方式のFSK変調装置(周波数変調装置)の構成を示すブロック図である。
図4は、図1中のチャージポンプ回路17内に設けられているスイッチ回路の第1の具体例を示す回路図である。このスイッチ回路は、ソース、ドレイン間の電流通路が第1ノードN1と第2ノードN2との間に接続され、第1ノードN1と第2ノードN2との間の電気的接続状態を切り替えるスイッチ用のNMOSトランジスタQN0と、このトランジスタQN0の基板(バックゲート)の電位を切り替えるスイッチ素子S1及びスイッチ素子S2と、第2ノードN2の電位が入力され、第2ノードN2の電位と同じ電位を出力するバッファ回路G1とを含んで構成されている。
図7は、図1中のチャージポンプ回路17内に設けられているスイッチ回路の第2の具体例を示す回路図である。図7に示すスイッチ回路は、図4を参照して前述したスイッチ回路の第1の具体例回路と比べて、第1ノードN1とトランジスタQN0との間に別のスイッチ用のNMOSトランジスタQN0aのソース、ドレイン間の電流通路が挿入されており、さらに2つのトランジスタQN0、QN0aの直列接続ノードにスイッチ素子S3が接続されている点が異なり、図4中と同一部分には同一符号を付している。
図9は、図1中のチャージポンプ回路17内に設けられているスイッチ回路の第3の具体例を示す回路図である。図9に示すスイッチ回路は、図7を参照して前述したスイッチ回路の第2の具体例と比べて、スイッチ用のトランジスタQN0aに代えて定電流源回路60が用いられている点が異なり、図7中と対応する箇所には同じ符号を付している。即ち、第1ノードN1と第2ノードN2との間に、定電流源回路60と、スイッチ用のトランジスタQN0のソース、ドレイン間の電流通路が直列に接続されている。そして、この直列接続ノードには、スイッチ素子S3を介してバッファ回路G1の出力電位が供給される。このスイッチ回路は、図7に示したスイッチ回路と等価であり、その動作説明は省略する。
図10は、図1中のチャージポンプ回路17内に設けられているスイッチ回路の第4の具体例の詳細な構成を示す回路図である。第1ノードN1と第2ノードN2との間には、スイッチ用のNMOSトランジスタQN0のソース、ドレイン間の電流通路が挿入されている。第1ノードN1と電源電位(本例ではVss)を有するVssノードとの間には、電流源用のNMOSトランジスタ70のソース、ドレイン間の電流通路が挿入されている。スイッチ用のトランジスタQN0及び電流源用のトランジスタ70は、各基板(バックゲート)がVssノードに接続されており、スイッチ用のトランジスタQN0のゲート電極に第1のスイッチ制御信号SWNが供給され、電流源用のトランジスタ70のゲート電極にバイアス電位Vnが供給される。さらに、第2の電源電位(本例ではVdd)を有するVddノードと、スイッチ用のトランジスタQN0及び電流源用のトランジスタ70の直列接続ノード(第1ノードN1)との間には、スイッチ用のトランジスタQN0と同一導電型(第1導電型)のバイアス用のNMOSトランジスタ71のソース、ドレイン間の電流通路が挿入されている。このトランジスタ71のゲート電極には、第1のスイッチ制御信号SWNとは相補的な第2のスイッチ制御信号SWNBあるいはそれを遅延した第3の信号SWNBDが供給される。
図12は、図1中のチャージポンプ回路17内に設けられているスイッチ回路の第5の具体例の詳細な構成を示す回路図である。図12に示すスイッチ回路は、図10を参照して前述したスイッチ回路と比べて、バイアス用のトランジスタ71に代えて、スイッチ用のトランジスタQN0とは逆導電型(第2導電型)、つまりPMOSトランジスタ81がバイアス用のトランジスタとして接続されている。このトランジスタ81のゲート電極には、第1のスイッチ制御信号SWNあるいはそれを遅延した第2の信号SWNDが供給される。
図13は、図1中のチャージポンプ回路17として図9に示したスイッチ回路を用いて構成した一例を示す回路図である。図13に示すチャージポンプ回路では、第1ノードN1(Vssノード)と第2ノードN2(出力ノード)との間に第1のスイッチ回路91が接続され、Vddノードと第2ノードN2(出力ノード)との間に第2のスイッチ回路92が接続されている。
図16は、図1中のチャージポンプ回路17として図12に示したスイッチ回路を用いて構成した一例を示す回路図である。第1ノードN1(Vssノード)と第2ノードN2(出力ノード)との間に第1のスイッチ回路101が接続され、Vddノードと第2ノードN2(出力ノード)との間に第2のスイッチ回路102が接続されている。
図17は、図1中のチャージポンプ回路17として図10に示したスイッチ回路を用いて構成した一例を示す回路図である。図17に示したチャージポンプ回路は、2つのスイッチ回路111、112を含む。スイッチ回路111、112は、図16を参照して前述したチャージポンプ回路中のスイッチ回路101、102と比べて次の点が異なり、その他は同じであるので図16中と対応する箇所には同じ符号を付している。即ち、スイッチ回路111では、図16中のスイッチ回路101のバイアス用のPMOSトランジスタQPBに代えてNMOSトランジスタQNBが用いられている。上記トランジスタQNBの基板(バックゲート)はVddノードに接続され、ゲート電極にはスイッチ制御信号SWPあるいはそれを遅延した信号SWPDが供給される。スイッチ回路112では、図16中のスイッチ回路102のバイアス用のNMOSトランジスタQNBに代えて、PMOSトランジスタQPBが接続されている。上記トランジスタQPBの基板(バックゲート)はVssノードに接続され、ゲート電極にはスイッチ制御信号SWNあるいはそれを遅延した信号SWNDが供給される。
図18は、図2のVCO11内に設けられた第1乃至第4の可変キャパシタ(可変容量素子)D1〜D4のうちの任意の1つの断面構造の一例を示している。また、図19は、図18の等価回路を示している。図19に示すように、バッファ回路G1は、反転入力端子(−)と出力端子とが短絡された演算増幅器を用いて構成されている。
Claims (5)
- 第1導電型の第1半導体領域と、
前記第1半導体領域内に形成された第2導電型の第2半導体領域と、
前記第1半導体領域の電位を前記第2半導体領域の電位と同じ電位に制御する制御回路
とを具備したことを特徴とする半導体集積回路。 - 前記制御回路は、前記第2半導体領域の電位が入力され、前記第2半導体領域の電位と同じ電位を出力するバッファ回路である請求項1記載の半導体集積回路。
- 第1制御電圧及び第2制御電圧が入力され、これらの電圧に依存した周波数で発振する電圧制御発振回路と、
前記電圧制御発振回路の発振出力信号が入力され、この発振出力信号を分周して第1のクロック信号を出力する分周回路と、
前記第1のクロック信号と参照用の第2のクロック信号との位相を比較し、この比較結果に依存したパルス幅を持つ第1及び第2のパルス信号を出力する位相比較回路と、
前記第1及び第2のパルス信号が供給され、前記第1及び第2のパルス信号のパルス幅に依存した電流を出力するチャージポンプ回路と、
前記チャージポンプ回路の出力電流を電圧に変換し、前記電圧制御発振回路に前記第1制御電圧として供給するフィルタ回路と、
高調波成分を含む送信データ信号が入力され、この送信データ信号に含まれる高調波成分を弱めた変調信号を前記電圧制御発振回路に前記第2制御電圧として供給するガウシアンフィルタとを具備し、
前記チャージポンプ回路は、
第1導電型の第1半導体領域内に離間して形成された第2導電型の第2、第3半導体領域からなるソース、ドレイン領域及びゲート電極を有し、ソース、ドレイン領域間の電流通路が接地電位ノードとチャージポンプ出力ノードとの間に挿入され、ゲート電極に前記第1のパルス信号が供給されるスイッチ用の第1トランジスタと、
前記チャージポンプ出力ノードの電位が入力され、前記チャージポンプ出力ノードの電位と同じ電位を出力するバッファ回路と、
前記第1半導体領域と前記接地電位ノードとの間に接続された第1スイッチ素子と、
前記第1半導体領域と前記バッファ回路の出力ノードとの間に接続され、前記第1トランジスタがオフしている期間の少なくとも一部の期間に前記第1半導体領域を前記バッファ回路の出力ノードに接続する第2スイッチ素子と、
第2導電型の第4半導体領域内に離間して形成された第1導電型の第5、第6半導体領域からなるソース、ドレイン領域及びゲート電極を有し、ソース、ドレイン領域間の電流通路が電源電位ノードとチャージポンプ出力ノードとの間に挿入され、ゲート電極に前記第2のパルス信号が供給されるスイッチ用の第2トランジスタと、
前記第4半導体領域と前記電源電位ノードとの間に接続された第3スイッチ素子と、
前記第4半導体領域と前記バッファ回路の出力ノードとの間に接続され、前記第2トランジスタがオフしている期間の少なくとも一部の期間に前記第4半導体領域を前記バッファ回路の出力ノードに接続する第4スイッチ素子とを含むことを特徴とする周波数変調装置。 - 第1制御電圧及び第2制御電圧が入力され、これらの電圧に依存した周波数で発振する電圧制御発振回路と、
前記電圧制御発振回路の発振出力信号が入力され、この発振出力信号を分周して第1のクロック信号を出力する分周回路と、
前記第1のクロック信号と参照用の第2のクロック信号との位相を比較し、この比較結果に依存したパルス幅を持つ第1及び第2のパルス信号を出力する位相比較回路と、
前記第1及び第2のパルス信号が供給され、前記第1及び第2のパルス信号のパルス幅に依存した電流を出力するチャージポンプ回路と、
前記チャージポンプ回路の出力電流を電圧に変換し、前記電圧制御発振回路に前記第1制御電圧として供給するフィルタ回路と、
高調波成分を含む送信データ信号が入力され、この送信データ信号に含まれる高調波成分を弱めた変調信号を前記電圧制御発振回路に前記第2制御電圧として供給するガウシアンフィルタとを具備し、
前記電圧制御発振回路は、
第1及び第2の出力ノードと、
前記第1及び第2の出力ノード間に入出力端子間が挿入された第1の反転回路と、
前記第1及び第2の出力ノード間に、入出力端子間が前記第1の反転回路とは逆方向に挿入された第2の反転回路と、
前記第1及び第2の出力ノード間に挿入されたインダクタンス素子と、
アノード、カソードを有し、アノードが前記第1の出力ノードに接続され、カソードに前記第1制御電圧が供給される第1の可変容量素子と、
アノード、カソードを有し、アノードが前記第2の出力ノードに接続され、カソードに前記第1制御電圧が供給される第2の可変容量素子と、
アノード、カソードを有し、アノードが前記第1の出力ノードに接続され、カソードに前記第2制御電圧が供給される第3の可変容量素子と、
アノード、カソードを有し、アノードが前記第2の出力ノードに接続され、カソードに前記第2制御電圧が供給される第4の可変容量素子とを含み、
前記第1乃至第4の可変容量素子の少なくともいずれか1つは、
第1導電型の第1半導体領域と、
前記第1半導体領域内に形成され、前記可変容量素子のアノード、カソード領域のいずれか一方の領域となる第2導電型の第2半導体領域と、
前記第2半導体領域内に形成され、前記可変容量素子のアノード、カソード領域のいずれか他方の領域となる第1導電型の第3半導体領域とを有し、
前記電圧制御発振回路は、前記第2半導体領域の電位が入力され、前記第2半導体領域の電位と同じ電位を出力し、前記第1半導体領域に供給するバッファ回路を有することを特徴とする周波数変調装置。 - 第1制御電圧及び第2制御電圧が入力され、これらの電圧に依存した周波数で発振する電圧制御発振回路と、
前記電圧制御発振回路の発振出力信号が入力され、この発振出力信号を分周して第1のクロック信号を出力する分周回路と、
前記第1のクロック信号と参照用の第2のクロック信号との位相を比較し、この比較結果に依存したパルス幅を持つ第1及び第2のパルス信号を出力する位相比較回路と、
前記第1及び第2のパルス信号が供給され、前記第1及び第2のパルス信号のパルス幅に依存した電流を出力するチャージポンプ回路と、
前記チャージポンプ回路の出力電流を電圧に変換し、前記電圧制御発振回路に前記第1制御電圧として供給するフィルタ回路と、
高調波成分を含む送信データ信号が入力され、この送信データ信号に含まれる高調波成分を弱めた変調信号を前記電圧制御発振回路に前記第2制御電圧として供給するガウシアンフィルタとを具備し、
前記チャージポンプ回路は、
第1導電型の第1半導体領域内に離間して形成された第2導電型の第2、第3半導体領域からなるソース、ドレイン領域及びゲート電極を有し、ソース、ドレイン領域間の電流通路が接地電位ノードとチャージポンプ出力ノードとの間に挿入され、ゲート電極に前記第1のパルス信号が供給されるスイッチ用の第1トランジスタと、
前記チャージポンプ出力ノードの電位が入力され、前記チャージポンプ出力ノードの電位と同じ電位を出力するバッファ回路と、
前記第1半導体領域と前記接地電位ノードとの間に接続された第1スイッチ素子と、
前記第1半導体領域と前記バッファ回路の出力ノードとの間に接続され、前記第1トランジスタがオフしている期間の少なくとも一部の期間に前記第1半導体領域を前記バッファ回路の出力ノードに接続する第2スイッチ素子と、
第2導電型の第4半導体領域内に離間して形成された第1導電型の第5、第6半導体領域からなるソース、ドレイン領域及びゲート電極を有し、ソース、ドレイン領域間の電流通路が電源電位ノードとチャージポンプ出力ノードとの間に挿入され、ゲート電極に前記第2のパルス信号が供給されるスイッチ用の第2トランジスタと、
前記第4半導体領域と前記電源電位ノードとの間に接続された第3スイッチ素子と、
前記第4半導体領域と前記バッファ回路の出力ノードとの間に接続され、前記第2トランジスタがオフしている期間の少なくとも一部の期間に前記第4半導体領域を前記バッファ回路の出力ノードに接続する第4スイッチ素子とを含み、
前記電圧制御発振回路は、
第1及び第2の出力ノードと、
前記第1及び第2の出力ノード間に入出力端子間が挿入された第1の反転回路と、
前記第1及び第2の出力ノード間に、入出力端子間が前記第1の反転回路とは逆方向に挿入された第2の反転回路と、
前記第1及び第2の出力ノード間に挿入されたインダクタンス素子と、
アノード、カソードを有し、アノードが前記第1の出力ノードに接続され、カソードに前記第1制御電圧が供給される第1の可変容量素子と、
アノード、カソードを有し、アノードが前記第2の出力ノードに接続され、カソードに前記第1制御電圧が供給される第2の可変容量素子と、
アノード、カソードを有し、アノードが前記第1の出力ノードに接続され、カソードに前記第2制御電圧が供給される第3の可変容量素子と、
アノード、カソードを有し、アノードが前記第2の出力ノードに接続され、カソードに前記第2制御電圧が供給される第4の可変容量素子とを含み、
前記第1乃至第4の可変容量素子の少なくともいずれか1つは、
第1導電型の第7半導体領域と、
前記第7半導体領域内に形成され、前記可変容量素子のアノード、カソード領域のいずれか一方の領域となる第2導電型の第8半導体領域と、
前記第8半導体領域内に形成され、前記可変容量素子のアノード、カソード領域のいずれか他方の領域となる第1導電型の第9半導体領域とを有し、
前記電圧制御発振回路は、前記第8半導体領域の電位が入力され、前記第8半導体領域の電位と同じ電位を出力し、前記第7半導体領域に供給するバッファ回路を有することを特徴とする周波数変調装置。
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