JP6317507B2

JP6317507B2 - 半導体装置

Info

Publication number: JP6317507B2
Application number: JP2017102580A
Authority: JP
Inventors: 舛岡　富士雄; 富士雄舛岡; 広記中村
Original assignee: Unisantis Electronics Singapore Pte Ltd
Current assignee: Unisantis Electronics Singapore Pte Ltd
Priority date: 2017-05-24
Filing date: 2017-05-24
Publication date: 2018-04-25
Anticipated expiration: 2035-10-15
Also published as: JP2017191944A

Description

本発明は半導体装置に関する。

従来のＳＧＴでは、ゲート長が短くなると、バリスティック伝導によりドレイン電流を向上させることができることが報告されている（例えば、特許文献１を参照）。バリスティック伝導とは、チャンネル長（ゲート長）がキャリアの平均自由工程より短くなると、キャリアが散乱を受けることなく、ソースからドレインまで走行するようになる現象を示す。

しかしながら、従来のＳＧＴでは、シリコン柱径が５ｎｍのとき、ゲート長１０ｎｍ以下になると、サブスレッショルドスイングが増大することが報告されている（例えば、特許文献２を参照）。

一方で、Ｓｉ／ＳｉＧｅ／Ｓｉ／ＳｉＧｅ、Ｓｉ／Ｇｅ／Ｓｉ／Ｇｅ、又はｎ−Ｓｉ／ｐ−Ｓｉ／ｎ−Ｓｉ交互層のような、種々の交互半導体層を含む基板をエッチングし、半導体ナノワイヤ中の埋め込み量子井戸又は超格子構造体を有する半導体ナノワイヤが報告されている（例えば、特許文献３を参照）。しかしながら、Ｓｉ／ＳｉＧｅ／Ｓｉ／ＳｉＧｅ、Ｓｉ／Ｇｅ／Ｓｉ／Ｇｅでは物質間に界面が存在し、欠陥の原因となる。また、ｎ−Ｓｉ／ｐ−Ｓｉ／ｎ−Ｓｉでは、不純物の位置制御が難しい。また、不純物自体がキャリアの散乱の原因となる。

特開２００９−２００４３４号公報特開２００４−３５６３１４号公報特開２０１１−５１９７３０号公報

そこで、本発明は、金属と半導体との仕事関数差によって柱状半導体層に超格子もしくは量子井戸構造を形成する構造を有する半導体装置もしくは高速動作が可能な半導体装置を提供することを目的とする。

本発明の半導体装置は、基板上に形成された平面状半導体層と、平面状半導体層上に形成された柱状半導体層と、前記柱状半導体層を囲む第１の絶縁物と、前記第１の絶縁物を取り囲む第１の仕事関数を有する金属からなる第１のゲートと、前記第１の絶縁物を取り囲む前記第１の仕事関数と異なる第２の仕事関数を有する金属からなる第２のゲートと、前記第２のゲートは前記第１のゲートの下方に位置するのであって、前記第１の絶縁物を取り囲む第１の仕事関数を有する金属からなる第３のゲートと、前記第３のゲートは前記第２のゲートの下方に位置するのであって、前記第１の絶縁物を取り囲む第３の仕事関数を有する第１の金属層と、前記第１の金属層は前記第１のゲートの上方に位置するのであって、前記第１の金属層は前記柱状半導体層の上部と電気的に接続するのであって、前記第１の金属層は前記第１のゲートと電気的に絶縁するのであって、前記第１の絶縁物を取り囲む第３の仕事関数を有する第２の金属層と、を有し、前記第２の金属層は前記第３のゲートの下方に位置するのであって、前記第２の金属層は前記柱状半導体層の下部と電気的に接続するのであって、前記第２の金属層は前記第３のゲートと電気的に絶縁するのであって、前記第１のゲートと前記第２のゲートと前記第３のゲートは電気的に接続することを特徴とする。

また、前記第２の金属層は前記平面状半導体層上面に接触することを特徴とする。

また、前記第２の金属層は前記平面状半導体層上に延在することを特徴とする。

また、前記第１の金属層と前記柱状半導体層の上部とを接続する第３の金属層を有することを特徴とする。

また、前記第１のゲートと前記第１の金属層の間に第２の絶縁膜を有することを特徴とする。

また、前記第３のゲートと前記第２の金属層との間に第３の絶縁膜を有することを特徴とする。

また、前記第１の絶縁物を取り囲む前記第１の仕事関数と異なる第２の仕事関数を有する金属からなる第４のゲートと、を有し、前記第４のゲートは前記第３のゲートの下方に位置するのであって、前記第４のゲートは前記第２の金属層の上方に位置するのであって、前記第１のゲートと前記第２のゲートと前記第３のゲートと前記第４のゲートは電気的に接続することを特徴とする。

また、前記第１の絶縁物を取り囲む前記第１の仕事関数を有する金属からなる第５のゲートと、を有し、前記第５のゲートは前記第４のゲートの下方に位置するのであって、前記第５のゲートは前記第２の金属層の上方に位置するのであって、前記第１のゲートと前記第２のゲートと前記第３のゲートと前記第４のゲートと前記第５のゲートは電気的に接続することを特徴とする。

また、前記第３の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする。

また、前記第２の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする。

また、前記第１の仕事関数は、４．２ｅＶ以上であることを特徴とする。

また、前記第３の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする。

また、前記第２の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする。

また、前記第１の仕事関数は、５．０ｅＶ以下であることを特徴とする。

また、前記第１のゲートと前記第２のゲートとの間に形成された第４の絶縁膜と、前記第２のゲートと前記第３のゲートとの間に形成された第５の絶縁膜と、を有することを特徴とする。

また、前記第３のゲートと前記第４のゲートとの間に形成された第６の絶縁膜を有することを特徴とする。

また、前記第４のゲートと前記第５のゲートとの間に形成された第７の絶縁膜を有することを特徴とする。

本発明によれば、金属と半導体との仕事関数差によって柱状半導体層に超格子もしくは量子井戸構造を形成する構造を有する半導体装置もしくは高速動作が可能な半導体装置を提供することができる。

基板上に形成された平面状半導体層と、平面状半導体層上に形成された柱状半導体層と、前記柱状半導体層を囲む第１の絶縁物と、前記第１の絶縁物を取り囲む第１の仕事関数を有する金属からなる第１のゲートと、前記第１の絶縁物を取り囲む前記第１の仕事関数と異なる第２の仕事関数を有する金属からなる第２のゲートと、前記第２のゲートは前記第１のゲートの下方に位置するのであって、前記第１の絶縁物を取り囲む第１の仕事関数を有する金属からなる第３のゲートと、前記第３のゲートは前記第２のゲートの下方に位置するのであって、前記第１のゲートと前記第２のゲートと前記第３のゲートは電気的に接続することを特徴とすることにより、
例えば、柱状半導体層を柱状シリコン層とし、前記第１の仕事関数は、５．０ｅＶから５．２ｅＶの間とし、前記第２の仕事関数は、４．０ｅＶから４．２ｅＶの間とすると、ｐ型シリコンの仕事関数５．１５ｅＶの近傍であるため、柱状半導体層の第１のゲートと第３のゲートに囲われた部分はｐ型シリコンとして機能し、ｎ型シリコンの仕事関数４．０５ｅＶの近傍であるため、柱状半導体層の第２のゲートに囲われた部分はｎ型シリコンとして機能することにより、ｐ型シリコンとして機能する部分とｎ型シリコンとして機能する部分とｐ型シリコンとして機能する部分とにより、金属と半導体との仕事関数差によって柱状半導体層に超格子もしくは量子井戸構造を形成することができる。
このとき、金属と半導体との仕事関数差によって柱状半導体層に超格子もしくは量子井戸構造を形成するから、ｐ型シリコンとして機能する部分とｎ型シリコンとして機能する部分との間に界面は存在しないため、欠陥を減少させることができる。また、不純物を用いていないため、不純物の位置制御は不要であるし、不純物によるキャリアの散乱を抑制することができる。

また、前記第１の絶縁物を取り囲む第３の仕事関数を有する第１の金属層と、前記第１の金属層は前記第１のゲートの上方に位置するのであって、前記第１の金属層は前記柱状半導体層の上部と電気的に接続するのであって、前記第１の金属層は前記第１のゲートと電気的に絶縁するのであって、前記第１の絶縁物を取り囲む第３の仕事関数を有する第２の金属層と、を有し、前記第２の金属層は前記第３のゲートの下方に位置するのであって、前記第２の金属層は前記柱状半導体層の下部と電気的に接続するのであって、前記第２の金属層は前記第３のゲートと電気的に絶縁することを特徴とすることにより、第３の仕事関数を有する第１の金属層と第２の金属層の金属と半導体との仕事関数差により、柱状半導体層の上部と下部に、ｎ型半導体層として機能する領域もしくはｐ型半導体層として機能する領域、すなわちソースもしくはドレインとして機能する領域を形成することができる。

例えば、柱状半導体層を柱状シリコン層とし、第１のゲートと第３のゲートの高さをバリスティック伝導が起こる程度の高さとし、前記第３の仕事関数は、４．０ｅＶから４．２ｅＶの間とし、前記第２の仕事関数は、４．０ｅＶから４．２ｅＶの間とし、前記第１の仕事関数は、４．２ｅＶ以上の仕事関数とすると、柱状半導体層の第１のゲートと第３のゲートに囲われた部分はトランジスタのチャネルとして機能し、ｎ型シリコンの仕事関数４．０５ｅＶの近傍であるため、柱状半導体層の第２のゲートに囲われた部分はｎ型シリコンとして機能し、柱状半導体層の第１の金属層と第２の金属層に囲われた部分はｎ型シリコンとして機能することにより、チャネルとして機能する部分とｎ型シリコンとして機能する部分とチャネルとして機能する部分とにより、バリスティック伝導を有するトランジスタを２個直列することにより、バリスティック伝導を有し且つゲート長が長いトランジスタを可能とする。

また、前記第２の金属層は前記平面状半導体層上面に接触することを特徴とすることにより、第２の金属層に接触する部分の平面状半導体層上面は、第３の仕事関数を有する第２の金属層の金属と半導体との仕事関数差により、ｎ型半導体層として機能する領域もしくはｐ型半導体層として機能する領域となるから、前記第２の金属層は前記柱状半導体層の下部と電気的に接続することができる。また、第２の金属層と柱状半導体層の下部との間はゲート絶縁膜として機能する第１の絶縁膜を隔てたのみであるから、第２の金属層と柱状半導体層の下部との間を低抵抗化することができる。すなわち、寄生抵抗を小さくすることができる。

また、前記第２の金属層は前記平面状半導体層上に延在することを特徴とすることにより、第２の金属層は金属であるから、柱状半導体層下部と第２の金属層に接続されるコンタクトとの間を低抵抗化することができる。

また、前記第１の絶縁物を取り囲む前記第１の仕事関数と異なる第２の仕事関数を有する金属からなる第４のゲートと、を有し、前記第４のゲートは前記第３のゲートの下方に位置するのであって、前記第４のゲートは前記第２の金属層の上方に位置するのであって、前記第１のゲートと前記第２のゲートと前記第３のゲートと前記第４のゲートは電気的に接続することを特徴とし、前記第１の絶縁物を取り囲む前記第１の仕事関数を有する金属からなる第５のゲートと、を有し、前記第５のゲートは前記第４のゲートの下方に位置するのであって、前記第４のゲートは前記第２の金属層の上方に位置するのであって、前記第１のゲートと前記第２のゲートと前記第３のゲートと前記第４のゲートと前記第５のゲートは電気的に接続することを特徴とし、第１の仕事関数によるゲートと第２の仕事関数によるゲートが柱状半導体層を繰り返し取り囲むことにより、柱状半導体層内に超格子を形成することができる。

また、第１の仕事関数によるゲートと第２の仕事関数によるゲートが柱状半導体層を繰り返し取り囲むことにより、バリスティック伝導を有するトランジスタを２個以上直列することにより、バリスティック伝導を有し且つゲート長が長いトランジスタを可能とする。

また、前記第１のゲートと前記第２のゲートとの間に形成された第４の絶縁膜と、前記第２のゲートと前記第３のゲートとの間に形成された第５の絶縁膜と、を有することを特徴とし、前記第３のゲートと前記第４のゲートとの間に形成された第６の絶縁膜を有することを特徴とし、前記第４のゲートと前記第５のゲートとの間に形成された第７の絶縁膜を有することを特徴とすることにより、各ゲートを絶縁膜により分離することで、第１の仕事関数を有する金属と第２の仕事関数を有する金属が混じることを抑制し、また、第１の仕事関数を有する金属と第２の仕事関数を有する金属により化合物が形成されることを抑制することができる。

（Ａ）は本発明に係る半導体装置の鳥瞰図である。（Ｂ）は（Ａ）のＸ−Ｘ’面での断面図である。（Ａ）は本発明に係る半導体装置の鳥瞰図である。（Ｂ）は（Ａ）のＸ−Ｘ’面での断面図である。

以下、本発明の実施形態に係る半導体装置を、図１を参照しながら説明する。本実施例の半導体層は、シリコン層であることが好ましい。また、半導体層は、Ｇｅ、ＣといったＩＶ族の半導体としてもよい。また、半導体層はＩＩＩ族とＩＶ族の化合物半導体としてもよい。

基板１００上に形成された平面状半導体層１０１と、平面状半導体層１０１上に形成された柱状半導体層１０２と、前記柱状半導体層１０２を囲む第１の絶縁物１０３と、前記第１の絶縁物１０３を取り囲む第１の仕事関数を有する金属からなる第１のゲート１０４と、前記第１の絶縁物１０３を取り囲む前記第１の仕事関数と異なる第２の仕事関数を有する金属からなる第２のゲート１０５と、前記第２のゲート１０５は前記第１のゲート１０４の下方に位置するのであって、前記第１の絶縁物１０３を取り囲む第１の仕事関数を有する金属からなる第３のゲート１０６と、前記第３のゲート１０６は前記第２のゲート１０５の下方に位置するのであって、前記第１の絶縁物１０３を取り囲む第３の仕事関数を有する第１の金属層１１０と、前記第１の金属層１１０は前記第１のゲート１０４の上方に位置するのであって、前記第１の金属層１１０は前記柱状半導体層１０２の上部と電気的に接続するのであって、前記第１の金属層１１０は前記第１のゲート１０４と電気的に絶縁するのであって、前記第１の絶縁物１０３を取り囲む第３の仕事関数を有する第２の金属層１０９と、を有し、前記第２の金属層１０９は前記第３のゲート１０６の下方に位置するのであって、前記第２の金属層１０９は前記柱状半導体層１０２の下部と電気的に接続するのであって、前記第２の金属層１０９は前記第３のゲート１０６と電気的に絶縁するのであって、前記第１のゲート１０４と前記第２のゲート１０５と前記第３のゲート１０６は電気的に接続することを特徴とする。

第１の絶縁物１０３はゲート絶縁膜として機能する。第１の絶縁物１０３は酸化膜、窒化膜、酸窒化膜、高誘電体膜のどれか、もしくは酸化膜、窒化膜、酸窒化膜、高誘電体膜のどれか一つを少なくとも含むことが好ましい。

第１のゲート１０４の下に第２のゲート１０５が接触し、第２のゲート１０５の下に第３のゲート１０６が接触していることで、前記第１のゲート１０４と前記第２のゲート１０５と前記第３のゲート１０６が電気的に接続している。

例えば、柱状半導体層１０２を柱状シリコン層とし、前記第１の仕事関数は、５．０ｅＶから５．２ｅＶの間とし、前記第２の仕事関数は、４．０ｅＶから４．２ｅＶの間とすると、ｐ型シリコンの仕事関数５．１５ｅＶの近傍であるため、柱状半導体層１０２の第１のゲート１０４と第３のゲート１０６に囲われた部分はｐ型シリコンとして機能し、ｎ型シリコンの仕事関数４．０５ｅＶの近傍であるため、柱状半導体層１０２の第２のゲート１０５に囲われた部分はｎ型シリコンとして機能することにより、ｐ型シリコンとして機能する部分とｎ型シリコンとして機能する部分とｐ型シリコンとして機能する部分とにより、金属と半導体との仕事関数差によって柱状半導体層１０２に超格子もしくは量子井戸構造を形成することができる。

このとき、金属と半導体との仕事関数差によって柱状半導体層１０２に超格子もしくは量子井戸構造を形成するから、ｐ型シリコンとして機能する部分とｎ型シリコンとして機能する部分との間に界面は存在しないため、欠陥を減少させることができる。また、不純物を用いていないため、不純物の位置制御は不要であるし、不純物によるキャリアの散乱を抑制することができる。

上記例では、前記第１の仕事関数は、５．０ｅＶから５．２ｅＶの間とし、前記第２の仕事関数は、４．０ｅＶから４．２ｅＶの間としたが、第１の仕事関数と第２の仕事関数が異なっていればよく、柱状半導体層１０２に超格子もしくは量子井戸構造を形成することができる。

また、第３の仕事関数を有する第１の金属層１１０と第２の金属層１０９の金属と半導体との仕事関数差により、柱状半導体層１０２の上部と下部に、ｎ型半導体層として機能する領域もしくはｐ型半導体層として機能する領域、すなわちソースもしくはドレインとして機能する領域を形成することができる。

例えば、柱状半導体層１０２を柱状シリコン層とし、第１のゲートと第３のゲートの高さをバリスティック伝導が起こる程度の高さとし、前記第３の仕事関数は、４．０ｅＶから４．２ｅＶの間とし、前記第２の仕事関数は、４．０ｅＶから４．２ｅＶの間とし、前記第１の仕事関数は、４．２ｅＶ以上の仕事関数とすると、柱状半導体層１０２の第１のゲート１０４と第３のゲート１０６に囲われた部分はトランジスタのチャネルとして機能し、ｎ型シリコンの仕事関数４．０５ｅＶの近傍であるため、柱状半導体層１０２の第２のゲート１０５に囲われた部分はｎ型シリコンとして機能し、柱状半導体層１０２の第１の金属層１１０と第２の金属層１０９に囲われた部分はｎ型シリコンとして機能することにより、チャネルとして機能する部分とｎ型シリコンとして機能する部分とチャネルとして機能する部分とにより、バリスティック伝導を有するトランジスタを２個直列することにより、バリスティック伝導を有し且つゲート長が長いトランジスタを可能とする。

前記第３の仕事関数は、４．０ｅＶから４．２ｅＶの間であることが好ましい。また、前記第２の仕事関数は、４．０ｅＶから４．２ｅＶの間であることが好ましい。ｎ型シリコンの仕事関数４．０５ｅＶの近傍であるため、第２の仕事関数を有する第２のゲート１０５に囲まれた柱状半導体層１０２の部分は、柱状半導体層１０２がシリコンであるとき、ｎ型シリコンとして機能する。例えば、タンタルとチタンの化合物（ＴａＴｉ）や窒化タンタル（ＴａＮ）が好ましい。

また、前記第１の仕事関数は、４．２ｅＶ以上であることが好ましい。第１の仕事関数が４．２ｅＶ以上であると、第１の仕事関数を有するゲート（第１のゲート１０４、第３のゲート１０６、第５のゲート１０８）によりチャネルが形成されるトランジスタをｎ型のエンハンスメント型として動作することができる。例えば、ミッドギャップの仕事関数を持つ金属や、ルテニウム（Ｒｕ）や窒化チタン（ＴｉＮ）が好ましい。

上記例では、前記第３の仕事関数は、４．０ｅＶから４．２ｅＶの間とし、前記第２の仕事関数は、４．０ｅＶから４．２ｅＶの間とし、前記第１の仕事関数は、４．２ｅＶ以上の仕事関数としたが、第１の仕事関数と第２の仕事関数が異なっていればよく、トランジスタとして機能する仕事関数であればよい。また、第３の仕事関数もトランジスタとして機能する仕事関数であればよい。

また、ｐＭＯＳとして用いるとき、前記第３の仕事関数は、５．０ｅＶから５．２ｅＶの間であることが好ましい。また、前記第２の仕事関数は、５．０ｅＶから５．２ｅＶの間であることが好ましい。ｐ型シリコンの仕事関数５．１５ｅＶの近傍であるため、第２の仕事関数を有する第２のゲート１０５に囲まれた柱状半導体層１０２の部分は、柱状半導体層１０２がシリコンであるとき、ｐ型シリコンとして機能する。例えば、ルテニウム（Ｒｕ）や窒化チタン（ＴｉＮ）が好ましい。

また、ｐＭＯＳとして用いるとき、前記第１の仕事関数は、５．０ｅＶ以下であることが好ましい。第１の仕事関数が５．０ｅＶ以下であると、第１の仕事関数を有するゲート（第１のゲート１０４、第３のゲート１０６、第５のゲート１０８）によりチャネルが形成されるトランジスタをｐ型のエンハンスメント型として動作することができる。例えば、ミッドギャップの仕事関数を持つ金属や、タンタルとチタンの化合物（ＴａＴｉ）や窒化タンタル（ＴａＮ）が好ましい。

上記例では、前記第３の仕事関数は、５．０ｅＶから５．２ｅＶの間とし、前記第２の仕事関数は、５．０ｅＶから５．２ｅＶの間とし、前記第１の仕事関数は、５．０ｅＶ以下の仕事関数としたが、第１の仕事関数と第２の仕事関数が異なっていればよく、トランジスタとして機能する仕事関数であればよい。また、第３の仕事関数もトランジスタとして機能する仕事関数であればよい。

前記第２の金属層１０９は前記平面状半導体層１０１上面に接触することを特徴とする。第２の金属層１０９に接触する部分の平面状半導体層１０１上面は、第３の仕事関数を有する第２の金属層１０９の金属と半導体との仕事関数差により、ｎ型半導体層として機能する領域もしくはｐ型半導体層として機能する領域となるから、前記第２の金属層１０９は前記柱状半導体層１０２の下部と電気的に接続することができる。また、第２の金属層１０９と柱状半導体層１０２の下部との間はゲート絶縁膜として機能する第１の絶縁膜１０３を隔てたのみであるから、第２の金属層１０９と柱状半導体層１０２の下部との間を低抵抗化することができる。すなわち、寄生抵抗を小さくすることができる。

また、前記第２の金属層１０９は前記平面状半導体層１０１上に延在することを特徴とすることにより、第２の金属層１０９は金属であるから、柱状半導体層１０２下部と第２の金属層１０９に接続されるコンタクトとの間を低抵抗化することができる。また、第２の金像層は、平面状半導体層１０１の外側に延在してもよい。このとき、第２の金属層は柱状半導体層下部に対する配線として使用できる。

また、平面状半導体層１０１上部に拡散層を有していてもよい。また、柱状半導体層上部に拡散層を有していてもよい。

また、前記第１の金属層１１０と前記柱状半導体層１０２の上部とを接続する第３の金属層１１３を有することを特徴とする。前記第１の金属層１１０は前記柱状半導体層１０２の上部と電気的に接続することができる。

また、前記第１のゲート１０４と前記第１の金属層１１０の間に第２の絶縁膜１１２を有することを特徴とする。第２の絶縁膜１１２により、第１のゲートと第１の金属層１１０は電気的に絶縁できる。

また、前記第３のゲート１０６と前記第２の金属層１０９との間に第３の絶縁膜１１１を有することを特徴とする。第３の絶縁膜１１１により、前記第３のゲート１０６と前記第２の金属層１０９は電気的に絶縁できる。

また、前記第１の絶縁物１０３を取り囲む前記第１の仕事関数と異なる第２の仕事関数を有する金属からなる第４のゲート１０７と、を有し、前記第４のゲート１０７は前記第３のゲート１０６の下方に位置するのであって、前記第４のゲート１０７は前記第２の金属層１０９の上方に位置するのであって、前記第１のゲート１０４と前記第２のゲート１０５と前記第３のゲート１０６と前記第４のゲート１０７は電気的に接続することを特徴とし、前記第１の絶縁物１０３を取り囲む前記第１の仕事関数を有する金属からなる第５のゲート１０８と、を有し、前記第５のゲート１０８は前記第４のゲート１０７の下方に位置するのであって、前記第５のゲート１０８は前記第２の金属層１０９の上方に位置するのであって、前記第１のゲート１０４と前記第２のゲート１０５と前記第３のゲート１０６と前記第４のゲート１０７と前記第５のゲート１０８は電気的に接続することを特徴とし、第１の仕事関数によるゲート１０４、１０６、１０８と第２の仕事関数によるゲート１０５、１０７が柱状半導体層１０２を繰り返し取り囲むことにより、柱状半導体層１０２内に超格子を形成することができる。第１の仕事関数と第２の仕事関数が異なっていればよい。

また、第１の仕事関数によるゲート１０４、１０６、１０８と第２の仕事関数によるゲート１０５、１０７が柱状半導体層を繰り返し取り囲むことにより、第１のゲート１０４と第３のゲート１０６と第５のゲート１０８の高さをバリスティック伝導が起こる程度の高さとすると、バリスティック伝導を有するトランジスタを２個以上直列することにより、バリスティック伝導を有し且つゲート長が長いトランジスタを可能とする。

また、第１のゲート１０４と第３のゲート１０６と第５のゲート１０８の高さは同じであることが好ましい。また、第２のゲート１０５と第４のゲート１０７の高さは同じであることが好ましい。第１のゲート１０４と第３のゲート１０６と第５のゲート１０８の高さは同じであり、第２のゲート１０５と第４のゲート１０７の高さは同じであると、金属と半導体との仕事関数差によって柱状半導体層１０２に周期ポテンシャルを形成することができる。第１の仕事関数と第２の仕事関数が異なっていれば周期ポテンシャルを形成することができる。

また、図２に示すように、前記第１のゲート１０４と前記第２のゲート１０５との間に形成された第４の絶縁膜２１４と、前記第２のゲート１０５と前記第３のゲート１０６との間に形成された第５の絶縁膜２１５と、を有することを特徴とし、前記第３のゲート１０６と前記第４のゲート１０７との間に形成された第６の絶縁膜２１６を有することを特徴とし、前記第４のゲート１０７と前記第５のゲート１０８との間に形成された第７の絶縁膜２１７を有することを特徴とすることにより、各ゲートを絶縁膜により分離することで、第１の仕事関数を有する金属と第２の仕事関数を有する金属が混じることを抑制し、また、第１の仕事関数を有する金属と第２の仕事関数を有する金属により化合物が形成されることを抑制することができる。

第４の絶縁膜２１４、第５の絶縁膜２１５、第６の絶縁膜２１６、第７の絶縁膜２１７は、酸化膜、窒化膜、酸窒化膜、高誘電体膜のどれか、もしくは酸化膜、窒化膜、酸窒化膜、高誘電体膜のどれか一つを少なくとも含むことが好ましい

このとき、各ゲート１０４、１０５、１０６、１０７、１０８をコンタクトや配線を用いて電気的に接続する必要がある。

なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。

例えば、上記実施例において、ｐ型（ｐ⁺型を含む。）とｎ型（ｎ⁺型を含む。）とをそれぞれ反対の導電型とした半導体装置も当然に本発明の技術的範囲に含まれる。

１００．基板
１０１．平面状半導体層
１０２．柱状半導体層
１０３．第１の絶縁物
１０４．第１のゲート
１０５．第２のゲート
１０６．第３のゲート
１０７．第４のゲート
１０８．第５のゲート
１０９．第２の金属層
１１０．第１の金属層
１１１．第３の絶縁膜
１１２．第２の絶縁膜
１１３．第３の金属層
２１４．第４の絶縁膜
２１５．第５の絶縁膜
２１６．第６の絶縁膜
２１７．第７の絶縁膜

Claims

基板上に形成された平面状半導体層と、
平面状半導体層上に形成された柱状半導体層と、
前記柱状半導体層を囲む第１の絶縁物と、
前記第１の絶縁物を取り囲む第１の仕事関数を有する金属からなる第１のゲートと、
前記第１の絶縁物を取り囲む前記第１の仕事関数と異なる第２の仕事関数を有する金属からなる第２のゲートと、
前記第２のゲートは前記第１のゲートの下方に位置するのであって、
前記第１の絶縁物を取り囲む第１の仕事関数を有する金属からなる第３のゲートと、
前記第３のゲートは前記第２のゲートの下方に位置するのであって、
前記第１の絶縁物を取り囲む第３の仕事関数を有する第１の金属層と、
前記第１の金属層は前記第１のゲートの上方に位置するのであって、
前記第１の金属層は前記柱状半導体層の上部と電気的に接続され、
前記第１の金属層は前記第１のゲートと電気的に絶縁され、
前記第１の絶縁物を取り囲む第３の仕事関数を有する第２の金属層と、を有し、前記第２の金属層は前記第３のゲートの下方に位置するのであって、
前記第２の金属層は前記柱状半導体層の下部と電気的に接続され、
前記第２の金属層は前記第３のゲートと電気的に絶縁され、
前記第１のゲートと前記第２のゲートと前記第３のゲートは電気的に接続され、
前記第３の仕事関数は、４．０ｅＶから４．２ｅＶの間であって、
前記第２の仕事関数は、４．０ｅＶから４．２ｅＶの間であって、
前記第１の仕事関数は、４．２ｅＶ以上であることを特徴とする半導体装置。
前記第２の金属層は前記平面状半導体層上面に接触することを特徴とする請求項１に記載の半導体装置。
前記第２の金属層は前記平面状半導体層上に延在することを特徴とする請求項１に記載の半導体装置。
前記第１の金属層と前記柱状半導体層の上部とを接続する第３の金属層を有することを特徴とする請求項１に記載の半導体装置。
前記第１のゲートと前記第１の金属層の間に第２の絶縁膜を有することを特徴とする請求項１に記載の半導体装置。
前記第３のゲートと前記第２の金属層との間に第３の絶縁膜を有することを特徴とする請求項１に記載の半導体装置。
基板上に形成された平面状半導体層と、
平面状半導体層上に形成された柱状半導体層と、
前記柱状半導体層を囲む第１の絶縁物と、
前記第１の絶縁物を取り囲む第１の仕事関数を有する金属からなる第１のゲートと、
前記第１の絶縁物を取り囲む前記第１の仕事関数と異なる第２の仕事関数を有する金属からなる第２のゲートと、
前記第２のゲートは前記第１のゲートの下方に位置するのであって、
前記第１の絶縁物を取り囲む第１の仕事関数を有する金属からなる第３のゲートと、
前記第３のゲートは前記第２のゲートの下方に位置するのであって、
前記第１の絶縁物を取り囲む第３の仕事関数を有する第１の金属層と、
前記第１の金属層は前記第１のゲートの上方に位置するのであって、
前記第１の金属層は前記柱状半導体層の上部と電気的に接続され、
前記第１の金属層は前記第１のゲートと電気的に絶縁され、
前記第１の絶縁物を取り囲む第３の仕事関数を有する第２の金属層と、を有し、前記第２の金属層は前記第３のゲートの下方に位置するのであって、
前記第２の金属層は前記柱状半導体層の下部と電気的に接続され、
前記第２の金属層は前記第３のゲートと電気的に絶縁され、
前記第１のゲートと前記第２のゲートと前記第３のゲートは電気的に接続され、
前記第３の仕事関数は、５．０ｅＶから５．２ｅＶの間であって、
前記第２の仕事関数は、５．０ｅＶから５．２ｅＶの間であって、
前記第１の仕事関数は、５．０ｅＶ以下であることを特徴とする半導体装置。
前記第２の金属層は前記平面状半導体層上面に接触することを特徴とする請求項７に記載の半導体装置。
前記第２の金属層は前記平面状半導体層上に延在することを特徴とする請求項７に記載の半導体装置。
前記第１の金属層と前記柱状半導体層の上部とを接続する第３の金属層を有することを特徴とする請求項７に記載の半導体装置。
前記第１のゲートと前記第１の金属層の間に第２の絶縁膜を有することを特徴とする請求項７に記載の半導体装置。
前記第３のゲートと前記第２の金属層との間に第３の絶縁膜を有することを特徴とする請求項７に記載の半導体装置。