JP2009200434A - バリスティックｍｏｓトランジスタ - Google Patents

Abstract

【課題】
界面散乱が増加し、バリスティック伝導が生かせなくなる現象を抑制し、大きなドレイン電流を供給できるバリスティックＭＯＳトランジスタを提供する。
【解決手段】
バリスティックＭＯＳトランジスタは、複数のソース側チャンネル領域と、複数のソース側チャンネル領域に連続し、ソース側チャンネル領域のチャンネル幅の和より大きいチャンネル幅を有する１つのドレイン側チャンネル領域と、複数のソース側チャンネル領域に接続されたソース領域と、ドレイン側チャンネル領域に接続されたドレイン領域と、ソース側チャンネル領域、ドレイン側チャンネル領域の表面上に形成されたゲート絶縁膜とその上のゲート電極とを有するＭＯＳゲート電極構造と、を有し、ソース側チャンネル領域と前記ドレイン側チャンネル領域の和の長さが５０ｎｍ以下であり、バリスティック伝導を生じる。
【選択図】 図１

Description

本発明は、ＭＯＳトランジスタに関し、特にソースからドレインに輸送されるキャリアが、散乱を受けることが少ないバリスティックＭＯＳトランジスタに関する。

ＭＯＳトランジスタを微細化（スケーリング）することにより、ＭＯＳトランジスタを高速化し、ＭＯＳ回路を高集積化、高性能化してきた。近年、スケーリングに伴うゲート絶縁膜の薄膜化と共に、ゲートリーク電流が増大し、微細化による高性能化に限界が見えてきた。微細化に代わる、ＭＯＳトランジスタの高性能化の手段として、チャンネル領域に歪を導入する歪トランジスタ構造が検討されてきた。高集積化のため微細化を進めると、歪トランジスタによるドレイン電流向上も、チャンネル長の減少とともにその効果に限界が見えている。ドレイン電流向上のための別の手段として、バリスティック伝導が検討されている。

バリスティック伝導とは、チャンネル長（ゲート長）がキャリアの平均自由行程より短くなると、キャリアが散乱を受けることなく、ソースからドレインまで走行するようになる現象を指す。Ｓｉ真性結晶の場合、この現象はチャンネル長（ゲート長）５０ｎｍ以下から現れてくる。

従来のキャリアが散乱を受けつつ伝導する場合と較べ、バリスティック伝導によれば約１．５倍のドレイン電流が得られることが報告されている。なお、完全なバリスティック伝導の実現は困難であり、散乱がある程度残るが、バリスティック伝導を含む場合をバリスティック伝導と呼ぶ。透過（パーミアブル）ベーストランジスタに、バリスティック伝導可能なトランジスタもある。

電流を基板法線方向に流す場合、電流を制御するゲートないしベースを埋め込んでソース側チャンネル領域をエピタキシャル成長する場合が多い。ゲートないしベースの上に成長するエピタキシャル層は、結晶性を高くすることが難しい。

特開平２−２９６３７２号は、電流方向を縦方向から横方向に変更した透過ベーストランジスタを提案する。ゲートないしベースを埋め込んでソース側チャンネル領域をエピタキシャル成長する必要はなくなる。

ＳＯＩ（silicon on insulator）基板を用い、Ｓｉ層をフィン（ひれ）形状に加工してチャンネルとする構造が開発されている。たとえば、カルフォルニア大学、バークレー校のＨｕａｎｇ氏他は、ＳＯＩ基板を用いたサブ５０ｎｍフィンＦＥＴを発表している（非特許文献１他）。フィンＦＥＴのチャンネルは、支持基板上に垂直方向に立ち、フィンの表面を酸化してゲート絶縁膜を形成し、その上にゲート電極を形成すると、フィン型チャンネルを両側から挟むゲート電極が形成される。この構造のゲート電極をダブルゲート構造と呼ぶ。

特開平２−２９６３７２号公報 Xuejue Huang, et al. IEDM 1999

本発明者は、バリスティックＭＯＳＦＥＴにおいて、微細化を進めると、チャンネル幅が狭くなり、チャンネル領域とゲート絶縁膜との界面における散乱が増大して、バリスティック伝導を生かせなくなる可能性を見出した。

本発明の目的は、界面散乱が増加し、バリスティック伝導が生かせなくなる現象を抑制し、大きなドレイン電流を供給できるバリスティックＭＯＳトランジスタを提供することである。

本発明の１観点によれば、
複数のソース側チャンネル領域と、
前記複数のソース側チャンネル領域に連続し、ソース側チャンネル領域のチャンネル幅の和より大きいチャンネル幅を有する１つのドレイン側チャンネル領域と、
前記複数のソース側チャンネル領域に接続されたソース領域と、
前記ドレイン側チャンネル領域に接続されたドレイン領域と、
前記ソース側チャンネル領域、前記ドレイン側チャンネル領域の表面上に形成されたゲート絶縁膜とその上のゲート電極とを有するＭＯＳゲート電極構造と、
を有し、前記ソース側チャンネル領域と前記ドレイン側チャンネル領域の和の長さが５０ｎｍ以下であり、バリスティック伝導を生じる、バリスティックＭＯＳトランジスタ
が提供される。

ドレイン側でチャンネル幅を広げることにより界面散乱を抑制できると考えられる。

ソース側をマルチチャンネルとすることにより、ドレイン電流を増大できる。

本発明者は、ソース側に複数のチャンネルを形成し、ドレイン側でこれら複数のチャンネルを統合した単一チャンネルとする構成を考えた。ドレイン側でチャンネル幅を拡げることにより、散乱が抑制できるであろう。ソース側の複数のチャンネルは、それぞれ電流制御性を満たす形状とする。

図３Ａは、動作状態のバリスティックＭＯＳＦＥＴのチャンネル領域内のソース側からドレイン側に向かうポテンシャルプロファイルを示す。左側がソースＳ，右側がドレインＤである。電圧を印加しない状態では、チャンネル領域はソースからのキャリアに対してポテンシャルバリアを形成する。ソースＳに対して順バイアスとなる電圧（ＮＭＯＳであれば正電圧、ＰＭＯＳであれば負電圧）をドレインＤに印加する。ソースＳからドレインＤに向かって全体的に低下するポテンシャルプロファイルが形成される。ゲート電極はチャンネルの途中の電位を制御して、ドレイン電流をオン／オフする。ソース電位より高いポテンシャルバリアを形成すれば、ドレイン電流は流れない。バリアをなくせば、ドレイン電流は流れる。

ゲート電極に対応して、チャンネル途中のポテンシャルが持ち上げられている。ポテンシャルの極大値から熱エネルギｋＴに対応する電位ｋＴ／ｑ（ｑはキャリアの電荷）の低下を示すｋＴ層の長さをｋＴ長Ｌ_ｋＴと呼ぶ。

図３Ｂは、ゲート長Ｌ_Ｇに対するｋＴ長Ｌ_ｋＴの変化を示すグラフである。ゲート長Ｌ_Ｇが１０ｎｍで、ｋＴ長Ｌ_ｋＴは１．５ｎｍ程度、ゲート長Ｌ_Ｇが２０ｎｍで、ｋＴ長Ｌ_ｋＴは２．５ｎｍ程度である。

図１Ａは、公知構造を有する比較例によるバリスティックＭＯＳトランジスタの概略断面図である。矩形のチャンネル領域１の上下にゲート電極Ｇが形成され、左側に１つのソースＳ，右側に１つのドレインＤが形成されている。チャンネル長は１０ｎｍ、チャンネル幅は５ｎｍとした。これを第１モデルＭ１とする。

図１Ｂは、本発明者の考えたバリスティックＭＯＳトランジスタ構造の概略断面図である。それぞれ、チャンネル長１０ｎｍ、チャンネル幅５ｎｍの２つのチャンネルを、５ｎｍの間隔で並べ、ドレイン側では２つのチャンネル間もチャンネルとした構成である。すなわち、ソース側にはチャンネル幅５ｎｍ、チャンネル長５ｎｍの２つのソース側チャンネル１a、１ｂが配置され、ドレイン側には２つのソース側チャンネルに接続され、チャンネル幅を拡大する、チャンネル長５ｎｍ、チャンネル幅１５ｎｍの１つのドレイン側チャンネル２が配置されている。これを第２モデルＭ２とする。

これら２つのモデルＭ１，Ｍ２に対して、モンテカルロデバイスシミュレーションを行った。不純物散乱、フォノン散乱、キャリア間散乱、表面散乱等を取り入れ、デバイス内の電子の運動を追いかけるシミュレーションである。

図１Ｃは、第１モデルＭ１，第２モデルＭ２の、ゲート電圧を１Ｖとした時の、ドレイン電圧Ｖｄに対するドレイン電流Ｉｄの変化を示すグラフである。ドレイン電圧１Ｖの時、モデルＭ１のドレイン電流は１．１７２ｍＡ／μｍとなり、モデルＭ２のドレイン電流は２．８ｍＡ／μｍとなった。モデルＭ１を２つ並べた時に予想されるドレイン電流１．１７２ｍＡ／μｍ×２＝２．３４４ｍＡ／μｍに対して、モデルＭ２のドレイン電流２．８ｍＡ／μｍは、２０％近くも大きい。

ソース側チャンネルは、モデルＭ１とモデルＭ２で同等と考えられ、１義的には差はないと考えられるので、シミュレーション結果の差はドレイン側チャンネルの差によると考えられる。２つのソース側チャンネルが向かい合う内側にチャンネル幅を拡大して、連続する１つのドレイン側チャンネルを形成している。モデルＭ１のチャンネルを２つ並べた時と比べ、ドレイン側の界面の数は減少している。言い方を変えると、ソース側チャンネルからドレイン側チャンネルに入ったキャリアにとって、一方の界面までの距離は変わらないが、他方の界面までの距離が拡大している。この界面の消滅ないし界面までの距離の増大により、界面散乱が減少し、ドレイン電流が増大することが考えられる。

また、モデルＭ２のドレイン側チャンネルを上下２つの領域に分けて考えると、ソース側チャンネル領域と較べ、ドレイン側チャンネル領域でチャンネル幅が拡大している。チャンネル幅の拡大により、キャリア間散乱が減少し、ドレイン電流が増大することが考えられる。

ソースからドレインに向かって走行する電子にとって、界面が遠ざかり、チャンネル幅が拡がることがドレイン電流の増加に有効と考えられる。第２モデルを本発明の第１の実施例とする。第２モデルにおいては、チャンネルの片側において界面が遠ざかり、チャンネル幅が広がった。チャンネル領域の両側で界面が遠ざかり、チャンネル幅が拡がれば、効果はより大きいであろう。

図２Ａは、第２の実施例を示す。２つのソース側チャンネル領域１ａ、１ｂが向かい合って配置され、１つのドレイン側チャンネル領域２に連続している。ソース側チャンネル領域１a、１ｂからドレイン側チャンネル領域２に入ると、両側のゲート絶縁膜との界面が遠ざかり、両側にチャンネル幅が拡がる。片側のみでなく、両側に界面が遠ざかり、チャンネル幅が拡がることにより、一層のドレイン電流増大が期待できる。ソース側チャンネルの数は２つに限らず、３つ以上でも良い。

図２Ｂは、ソース側チャンネルの数を４つにした変形例である。ソース側チャンネル数を任意に増大することにより、ドレイン電流を任意に増大することが可能であろう。ソースからドレインに向かって走行するキャリアにとって、チャンネル幅の拡大、界面の遠ざかりがより効果的になることも期待される。図１Ｂの構成において、ソース側チャンネル領域の数を３つ以上に増加することもできる。

以上説明した実施例、変形例を通して、ソースからドレインにいたる全チャンネル長Ｌは、バリスティック伝導を得るため、５０ｎｍ以下が好ましいであろう。ソース側チャンネルの長さは、ｋＴ長Ｌ_ｋＴの２倍から５倍程度が好ましいであろう。制御性を確保するため、ソ−ス側チャンネル領域のチャンネル長Ｌに対するソ−ス側チャンネル領域のチャンネル幅ａの比ａ／Ｌは、０．３〜１．０が好ましいであろう。チャンネル領域のＳｉ単結晶は、散乱を抑制するため、１０^１４〜１０^１５ｃｍ^−３程度の不純物密度を有する（真性である）ことが好ましいであろう。

このような、マルチチャンネルＭＯＳバリスティックトランジスタは、例えば非特許文献１が開示するように、ＳＯＩ基板を用い、ハードマスク、電子線レジストを用いたパターニングでチャンネル領域の形状を画定し、高濃度多結晶シリコンの堆積と絶縁膜堆積や、イオン注入と絶縁膜堆積を利用してソース／ドレイン領域を形成し、熱酸化等によりゲート絶縁膜を形成し、高濃度多結晶Ｓｉ−Ｇｅ層の堆積とパターニング等でゲート電極を形成して作成することができる。サイドウォールスペーサを利用することもできる。チャンネル領域表面を一旦犠牲酸化し、酸化膜を除去し、新たに熱酸化することにより、パターニング時にダメージを受けた表面層を除去し、清浄な表面を露出することもできる。複数のソース側チャンネル領域の間隔は、チャンネル領域のパターニング、ＭＯＳゲート電極構造の形成の加工精度から決めてもよい。

以上実施例に基づき、本発明を説明したが、本発明はこれらに限定されるものではない。例えば、種々の変形、変更、置換、組み合わせ、改良などが可能なことは当業者に自明であろう。

モンテカルロシミュレーションに用いた比較例のバリスティックＭＯＳトランジスタの構造と、実施例によるバリスティックＭＯＳトランジスタの構造とを示す概略断面図と、シミュレーション結果による、ドレイン電圧に対するドレイン電流の変化を示すグラフである。 第２の実施例、変形例によるバリスティックＭＯＳトランジスタの構造を示す概略断面図である。 バリスティックＭＯＳトランジスタのソースからドレインに至る領域内のポテンシャルプロファイルと、ｋＴ長Ｌ_ｋＴのゲート長Ｌ_Ｇに対する変化を示すグラフである。

符号の説明

１ ソース側チャンネル領域、
２ ドレイン側チャンネル領域、
Ｓ ソース、
Ｄ ドレイン、
Ｇ ＭＯＳゲート電極構造。

Claims (5)

1. 複数のソース側チャンネル領域と、
   前記複数のソース側チャンネル領域に連続し、ソース側チャンネル領域のチャンネル幅の和より大きいチャンネル幅を有する１つのドレイン側チャンネル領域と、
   前記複数のソース側チャンネル領域に接続されたソース領域と、
   前記ドレイン側チャンネル領域に接続されたドレイン領域と、
   前記ソース側チャンネル領域、前記ドレイン側チャンネル領域の表面上に形成されたゲート絶縁膜とその上のゲート電極とを有するＭＯＳゲート電極構造と、
   を有し、前記ソース側チャンネル領域と前記ドレイン側チャンネル領域の和の長さが５０ｎｍ以下であり、バリスティック伝導を生じる、バリスティックＭＯＳトランジスタ。
2. 前記ソース領域から前記ドレイン領域に向かって走行するキャリアが前記ソース側チャンネル領域から前記ドレイン側チャンネル領域に入ると、チャンネル幅が拡がり、少なくとも前記ゲート絶縁膜との界面の一部が遠ざかるように、前記ソース側チャンネル領域と前記ドレイン側チャンネル領域の形状が選択されている請求項１記載のバリスティックＭＯＳトランジスタ。
3. 前記ソース側チャンネル領域、前記ドレイン側チャンネル領域が、絶縁表面を有する支持基板上に立ったフィン型構成を有し、前記ソース側チャンネル領域の各々は両側から前記ＭＯＳゲート電極構造に挟まれている請求項１または２記載のバリスティックＭＯＳトランジスタ。
4. 前記ソース側チャンネル領域のチャンネル長は、ｋＴ長Ｌ_ｋＴの２倍〜５倍の範囲内にある請求項１〜３のいずれか１項記載のバリスティックＭＯＳトランジスタ。
5. 前記ソース側チャンネル領域の幅ａの、前記ソース側チャンネル領域のチャンネル長Ｌに対する比ａ／Ｌが、０．３〜１の範囲内にある請求項１〜４のいずれか１項記載のバリスティックＭＯＳトランジスタ。

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