JP6296696B2 - ３次元不揮発性メモリを含むメモリシステムのプログラム方法 - Google Patents

３次元不揮発性メモリを含むメモリシステムのプログラム方法 Download PDF

Info

Publication number
JP6296696B2
JP6296696B2 JP2013097639A JP2013097639A JP6296696B2 JP 6296696 B2 JP6296696 B2 JP 6296696B2 JP 2013097639 A JP2013097639 A JP 2013097639A JP 2013097639 A JP2013097639 A JP 2013097639A JP 6296696 B2 JP6296696 B2 JP 6296696B2
Authority
JP
Japan
Prior art keywords
bit
data
memory
random access
controller
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013097639A
Other languages
English (en)
Other versions
JP2013235645A (ja
Inventor
ビョン 熙 全
ビョン 熙 全
東 勲 郭
東 勲 郭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020120047503A external-priority patent/KR20130123955A/ko
Priority claimed from KR1020120071715A external-priority patent/KR102020818B1/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2013235645A publication Critical patent/JP2013235645A/ja
Application granted granted Critical
Publication of JP6296696B2 publication Critical patent/JP6296696B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G06F3/0605—Improving or facilitating administration, e.g. storage management by facilitating the interaction with a user or administrator
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0638—Combination of memories, e.g. ROM and RAM such as to permit replacement or supplementing of words in one module by words in another module
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1041—Resource optimization
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/20—Employing a main memory using a specific memory technology
    • G06F2212/205—Hybrid memory, e.g. using both volatile and non-volatile memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Read Only Memory (AREA)
  • Memory System (AREA)

Description

本発明は半導体メモリに係り、より詳細には３次元不揮発性メモリを含むメモリシステムのプログラム方法に関する。
半導体メモリ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ）はシリコン（Ｓｉ、ｓｉｌｉｃｏｎ）、ゲルマニウム（Ｇｅ、ｇｅｒｍａｎｉｕｍ）、砒素ガリウム（ＧａＡｓ、ｇａｌｌｉｕｍ ａｒｓｅｎｉｄｅ）、リン化インジウム（ＩｎＰ、ｉｎｄｉｕｍ ｐｈｏｓｐｉｄｅ）等の半導体を利用して具現される記憶装置である。半導体メモリは大きく、揮発性メモリ（Ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）と不揮発性メモリ（Ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ、ＮＶＭ）とに区分される。
揮発性メモリは電源供給が遮断されれば、格納しているデータが消滅するメモリ装置である。揮発性メモリにはＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）等がある。不揮発性メモリは電源供給が遮断されても格納しているデータを維持するメモリ装置である。不揮発性メモリにはＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、フラッシュメモリ、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ(登録商標)（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦＲＡＭ(登録商標)（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）等がある。
フラッシュメモリは特に重要な不揮発性メモリであり、大きくＮＯＲタイプとＮＡＮＤタイプとに区分される。
近年、フラッシュメモリなどの不揮発性メモリの集積度を向上するために、メモリセルが基板上に積層された構造を有する３次元メモリが研究されている。３次元メモリは集積度及びコストの側面で既存の平面型メモリより長所を有するが、信頼性の側面で解決されなければならない課題が残っている。
米国特許公開第２００５−０２６９６２６号公報
本発明の目的は、向上された信頼性を有する３次元不揮発性メモリを含むメモリシステム及びそのプログラム方法を提供することにある。
ページバッファと行方向に配列されたマルチ−レベルメモリセルとを具備する３次元不揮発性メモリ、及びランダムアクセスメモリを含む本発明の実施形態によるメモリシステムのプログラム方法は、外部から提供されるプログラムデータを受信する段階と、前記受信されたプログラムデータが前記メモリセルと連関し、且つマルチ−ページデータに対応する全体データであるか否かを判別する段階と、前記受信されたプログラムデータが全体データであると判別した場合、前記マルチ−ページデータを前記ページバッファへローディングし、そして前記マルチページデータのビットを前記ページバッファから前記メモリセルに同時にプログラムすることによって、前記プログラムデータをプログラムし、前記受信されたプログラムデータが全体データではないと判別した場合、前記受信されたプログラムデータを前記ランダムアクセスメモリに格納する段階と、を含む。
実施形態として、前記マルチ−レベルメモリセルは少なくとも３ビットデータを格納するように構成され、前記全体データは少なくとも最下位ビットページ、中間ビットページ、及び最上位ビットページを含む。
実施形態として、前記プログラムデータをプログラムする動作は、プログラムコマンドを前記行方向に配列されたメモリセルを示す対応するアドレスと共に前記３次元不揮発性メモリへ伝送する段階と、前記最下位ビットページ、前記中間ビットページ、及び前記最上位ビットページを前記３次元不揮発性メモリへ順次的に伝送する段階と、プログラムの開始を示すコンファームコマンドを前記３次元不揮発性メモリへ伝送する段階と、を含む。
実施形態として、前記３次元不揮発性メモリのページバッファは、前記最下位ビットページ、前記中間ビットページ、及び前記最上位ビットページを格納するように構成されたキャッシュラッチをさらに含み、前記プログラムデータをプログラムする動作は、前記最下位ビットページ、前記中間ビットページ、及び前記最上位ビットページの各々を伝送することに後続して前記３次元不揮発性メモリにダンプコマンドを伝送する段階をさらに含み、前記キャッシュラッチは前記ダンプコマンドに応答して前記最下位ビットページ、前記中間ビットページ、及び前記最上位ビットページのうちの一つを対応する各ラッチにダンプする。
実施形態として、前記メモリセルの各々はプログラム動作の時に１つのアドレスによって識別され、読出しの時に２又はそれ以上の互に異なるアドレスによって識別される。
コントローラ、ページバッファと行方向に配列されたマルチ−レベルメモリセルとを具備する３次元不揮発性メモリ、及びランダムアクセスメモリを含む本発明の他の実施形態によるメモリシステムのプログラム方法は、外部から提供されるマルチ−ページのプログラムデータを前記コントローラにおいて受信する段階と、前記ランダムアクセスメモリに格納されたプログラムデータが、前記メモリセルと連関し、且つ前記マルチページデータに対応する全体データであると判別される時まで、前記受信されたプログラムデータを前記ランダムアクセスメモリに格納する段階と、前記マルチページデータを前記ページバッファへローディングする段階と、前記マルチページデータを前記ページバッファから前記メモリセルに同時にプログラムする段階と、を含む。
実施形態として、前記メモリセルは少なくとも３ビットデータを格納するように構成され、前記全体データは少なくとも最下位ビットページ、中間ビットページ、及び最上位ビットページを含む。
実施形態として、プログラムコマンドを前記行方向に配列されたメモリセルを示すアドレスと共に前記コントローラから前記３次元不揮発性メモリへ伝送する段階と、前記最下位ビットページ、前記中間ビットページ、及び前記最上位ビットページを前記コントローラから前記３次元不揮発性メモリへ順次的に伝送する段階と、前記最下位ビットページ、前記中間ビットページ、及び前記最上位ビットページをプログラムするプログラム動作の開始を知らせるコンファームコマンドを前記３次元不揮発性メモリへ伝送する段階と、をさらに含む。
実施形態として、前記最下位ビットページ、前記中間ビットページ、及び前記最上位ビットページを前記ランダムアクセスメモリから前記ページバッファへローディングする動作は同時に遂行される。
実施形態として、前記中間ビットページが前記コントローラによって受信される間に、前記最下位ビットページを前記ランダムアクセスメモリから前記ページバッファへローディングする動作が少なくとも部分的に遂行され、前記最上位ビットページが前記コントローラによって受信される間に、前記中間ビットページを前記ランダムアクセスメモリから前記ページバッファへローディングする動作が少なくとも部分的に遂行される。
実施形態として、前記メモリセルの各々はプログラム動作の時に１つのアドレスによって識別され、読出し動作の時に２又はそれ以上の互に異なるアドレスによって識別される。
コントローラ、ページバッファと行方向に配列されたＮ−ビットメモリセルを具備する３次元不揮発性メモリ、及びランダムアクセスメモリを含む本発明の他の実施形態によるメモリシステムのプログラム方法は、前記コントローラからＮ−ビットデータの中で第１番目ビットを受信し、前記Ｎ−ビットデータの第１番目ビットを前記ランダムアクセスメモリに格納する段階と、前記Ｎ−ビットデータの第１番目ビットを前記ランダムアクセスメモリに格納した後に、前記コントローラから前記Ｎ−ビットデータの第２番目ビットを受信する段階と、前記Ｎ−ビットデータの少なくとも第１番目ビット及び第２番目ビットの組合わせは前記メモリセルと連関し、且つマルチページデータに対応する全体データであり、前記マルチページデータを前記ページバッファへローディングする段階と、前記マルチページデータの前記ページバッファへのローディングは、前記Ｎ−ビットデータの第１番目ビットを前記ランダムアクセスメモリから前記ページバッファへ伝送する段階と、及び前記Ｎ−ビットデータの第２番目ビットを、前記ランダムアクセスメモリを迂回して前記コントローラから前記ページバッファへ直接伝送する段階を含み、そして前記マルチページデータを前記ページバッファから前記メモリセルに同時にプログラムする段階と、を含む。
実施形態として、前記Ｎ−ビットデータの第１番目ビットを前記ランダムアクセスメモリに格納した後に、前記Ｎ−ビットデータの第３番目ビットを前記コントローラから受信する段階をさらに含み、前記Ｎ−ビットデータの少なくとも第１番目ビット、第２番目ビット、及び第３番目ビットは前記メモリセルと連関し、且つマルチページデータに対応する全体データである。
実施形態として、前記マルチページデータの前記ページバッファへのローディングは前記Ｎ−ビットデータの第３番目ビットを前記コントローラから前記ランダムアクセスメモリを迂回して前記ページバッファへ直接伝送する段階をさらに含む。
実施形態として、前記Ｎ−ビットデータの前記ランダムアクセスメモリから前記ページバッファへの伝送は、前記Ｎ−ビットデータの第２番目ビットが前記コントローラから前記ページバッファへ直接伝送される間に、少なくとも部分的に遂行される。
実施形態として、前記メモリセルの各々はプログラム動作の時に１つのアドレスによって識別され、読出し動作の時に２又はそれ以上の互に異なるアドレスによって識別される。
コントローラ、ページバッファと行方向に配列されたＮ−ビットメモリセルとを具備する３次元不揮発性メモリ、及びランダムアクセスメモリを含む本発明の他の実施形態によるメモリシステムのプログラム方法は、Ｎ−ビットデータの第１番目ビットを前記コントローラから受信し、前記Ｎ−ビットデータの第１番目ビットを前記ランダムアクセスメモリを迂回して前記ページバッファへ直接ローディングし、そして、前記Ｎ−ビットデータの第１番目ビットを前記メモリセルにプログラムする段階と、前記Ｎ−ビットデータの第１番目ビットを前記メモリセルにプログラムした後に、前記Ｎ−ビットデータの第２番目ビットを前記コントローラから受信し、前記Ｎ−ビットデータの第２番目ビットを前記ランダムアクセスメモリに格納する段階と、前記Ｎ−ビットデータの第２番目ビットを前記ランダムアクセスメモリに格納した後に、前記Ｎ−ビットデータの第２番目ビットを前記ランダムアクセスメモリから前記ページバッファへ伝送する段階と、前記Ｎ−ビットデータの第３番目ビットを前記コントローラから受信し、前記Ｎ−ビットデータの第３番目ビットを前記ランダムアクセスメモリを迂回して前記ページバッファへ直接ローディングする段階と、前記Ｎ−ビットデータの第１番目ビット、第２番目ビット、及び第３番目ビットの組合わせは、前記メモリセルと連関し、且つマルチページデータに対応する全体データであり、そして前記Ｎ−ビットデータの第２番目ビット及び第３番目ビットを前記ページバッファから前記メモリセルに同時にプログラムする段階と、を含む。
実施形態として、前記Ｎ−ビットデータの第２番目ビットを前記ランダムアクセスメモリから前記ページバッファへ伝送する動作は前記Ｎ−ビットデータの第３番目ビットが前記ページバッファへ直接伝送される間に、少なくとも部分的に遂行される。
コントローラ、ページバッファと行方向に配列されたＮ−ビットメモリセルとを具備する３次元不揮発性メモリ、及びランダムアクセスメモリを含む本発明の他の実施形態によるメモリシステムのプログラム方法は、Ｎ−ビットデータの第１番目ビットを前記コントローラから受信し、前記Ｎ−ビットデータの第１番目ビットを前記ランダムアクセスメモリに格納する段階と、
前記Ｎ−ビットデータの第２番目ビットを前記コントローラから受信し、前記Ｎ−ビットデータの第２番目ビットを前記ランダムアクセスメモリに格納する段階と、前記Ｎ−ビットデータの第１番目ビット及び第２番目ビットを前記ランダムアクセスメモリから前記ページバッファへ同時にローディングし、
前記Ｎ−ビットデータの第１番目ビット及び第２番目ビットを前記ページバッファから前記メモリセルに同時にプログラムした後に、前記Ｎ−ビットデータの第３番目ビットを前記コントローラから受信し、前記Ｎ−ビットデータの第３番目ビットを前記ランダムアクセスメモリに格納し、前記Ｎ−ビットデータの第３番目ビットを前記ランダムアクセスメモリから前記ページバッファへローディングし、そして、前記Ｎ−ビットデータの第３番目ビットを前記ページバッファから前記メモリセルにプログラムする段階と、を含み、前記Ｎ−ビットデータの第１番目ビット、第２番目ビット及び第３番目ビットの組合は前記メモリセルと連関されマルチページデータに対応する全体データである。
実施形態として、前記メモリセルの各々はプログラム動作の時に１つのアドレスによって識別され、読出し動作の時に２又はそれ以上の互に異なるアドレスによって識別される。
本発明の実施形態によれば、メモリセルにデータがプログラムされる時に発生するプログラム回数（ＮＯＰ：Ｎｕｍｂｅｒ ｏｆ Ｐｒｏｇｒａｍ）を低減できる。従って、プログラムの時に同一層にある連結されたワードラインへ加えられるプログラム攪乱が大きく減少し、これに伴い、プログラムの中で検証の時に発生する読出し攪乱回数も減少するので、向上した耐久性と信頼性とを有する、３次元不揮発性メモリを含むメモリシステム及びそのプログラム方法が提供される。
本発明の第１実施形態によるメモリシステムを示すブロック図である。 本発明の実施形態によるプログラム方法を示す順序図である。 本発明の実施形態による３次元不揮発性メモリを示すブロック図である。 図３のメモリセルアレイメモリブロックの中で１つのメモリブロックの実施形態を示す回路図である。 図４の回路図に対応するメモリブロックの構造を示す斜視図である。 図４のワードラインに連結されたメモリセルのページ構造を示す。 図２のプログラム方法の第１例を示す順序図である。 図１のメモリシステムで図７のプログラム方法によってプログラムが遂行される過程の例を示す。 ３次元不揮発性メモリのプログラムの時に印加される電圧の例を示す。 図９の電圧によってプログラムされるメモリセルの閾値電圧変化を示す。 図１のランダムアクセスメモリを利用するバッファプログラムの第１例を示す順序図である。 図１のメモリシステムで図１１のプログラム方法に従うプログラムが遂行される過程の第１例を示す。 図１のメモリシステムで図１１のプログラム方法に従うプログラムが遂行される過程の第２例を示す。 図１のランダムアクセスメモリを利用するバッファプログラムの第２例を示す順序図である。 図１のメモリシステムで図１４のプログラム方法に従うプログラムが遂行される過程の第１例を示す。 図１のメモリシステムで図１４のプログラム方法に従うプログラムが遂行される過程の第２例を示す。 図１のランダムアクセスメモリを利用するバッファプログラムの第３例を示す順序図である。 図１のメモリシステムで図１７のプログラム方法に従うプログラムが遂行される過程の例を示す。 図１のランダムアクセスメモリを利用するバッファプログラムの第４例を示す順序図である。 図１のメモリシステムで図１９のプログラム方法に従うプログラムが遂行される過程の第１例を示す。 図１のメモリシステムで図１９のプログラム方法に従うプログラムが遂行される過程の第２例を示す。 図３のページバッファユニットの中で１つを示すブロック図である。
プログラムの時にコントローラから３次元不揮発性メモリに伝送される信号の第１例を示すタイミング図である。 図２３のプログラムシークェンスに対応する３次元不揮発性メモリのプログラムアドレス体系を示すテーブルである。 プログラムの時にコントローラから３次元不揮発性メモリに伝送される信号の第２例を示すタイミング図である。 図２５のプログラムシークェンスに対応する３次元不揮発性メモリのプログラムアドレス体系を示すテーブルである。 プログラムの時にコントローラから３次元不揮発性メモリに伝送される信号の第３例を示すタイミング図である。 図２７のプログラムシークェンスに対応する３次元不揮発性メモリのプログラムアドレス体系を示すテーブルである。 プログラムの時にコントローラから３次元不揮発性メモリに伝送される信号の第４例を示すタイミング図である。 図２９のプログラムシークェンスに対応する３次元不揮発性メモリのプログラムアドレス体系を示すテーブルである。 プログラムの時にコントローラから３次元不揮発性メモリに伝送される信号の第５例を示すタイミング図である。 本発明の第２実施形態によるメモリシステムを示すブロック図である。 本発明の第３実施形態によるメモリシステムを示すブロック図である。 本発明の第４実施形態によるメモリシステムを示すブロック図である。 本発明の実施形態によるメモリカードを示す。 本発明の実施形態によるソリッドステートドライブを示す。 本発明の実施形態によるコンピューティングシステムを示すブロック図である。
以下で、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるように、本発明の実施形態を添付した図面を参照して詳細に説明する。
図１は本発明の第１実施形態によるメモリシステム１０００を示すブロック図である。図１を参照すれば、メモリシステム１０００は３次元不揮発性メモリ（ＮＶＭ）１１００、ランダムアクセスメモリ（ＲＡＭ）１２００、及びコントローラ１３００を含む。
３次元不揮発性メモリ１１００はコントローラ１３００から制御信号ＣＴＲＬ、コマンドＣＭＤ、及びアドレスＡＤＤＲを受信し、コントローラ１３００とデータＤＡＴＡを交換するように構成される。３次元不揮発性メモリ１１００は基板上で行方向と列方向に配列され、基板と垂直になる高さ方向に配置された複数のメモリセルを包含する。即ち、３次元不揮発性メモリ１１００は３次元構造を有する。３次元不揮発性メモリ１１００は、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、フラッシュメモリ、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ(登録商標)（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦＲＡＭ(登録商標)（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）の中で少なくとも１つを包含する。説明を簡単にするために、以下ではフラッシュメモリ、より詳細には３次元ＮＡＮＤフラッシュメモリの例を参照して本発明の技術的思想を説明する。しかし、本発明の技術的思想は３次元ＮＡＮＤフラッシュメモリに限定されない。
ランダムアクセスメモリ１２００はコントローラ１３００から制御信号ＣＴＲＬ、コマンドＣＭＤ、及びアドレスＡＤＤＲを受信し、コントローラ１３００とデータＤＡＴＡを交換するように構成される。ランダムアクセスメモリ１２００はＤＲＡＭ、ＳＲＡＭ、ＰＲＡＭ、ＭＲＡＭ、ＲＲＡＭ(登録商標)、ＦＲＡＭ(登録商標)の中で少なくとも１つを包含する。
コントローラ１３００は３次元不揮発性メモリ１１００及びランダムアクセスメモリ１２００の読出し、プログラム、及び消去動作を制御する。コントローラ１３００は外部装置ＥＸと通信できる。例えば、コントローラ１３００は外部ホストと通信できる。コントローラ１３００は外部装置ＥＸから受信されるデータを、３次元不揮発性メモリ１１００にプログラム（書き込み）し、又はランダムアクセスメモリ１２００に書き込み（プログラムし）、３次元不揮発性メモリ１１００又はランダムアクセスメモリ１２００から読み出されたデータを外部装置ＥＸへ出力する。
図２は本発明の実施形態によるプログラム方法を示す順序図である。図２を参照すれば、Ｓ１１０段階で、マルチページデータが受信される。マルチページデータは１つの行方向に沿って配列されたメモリセルにプログラムされるデータを包含する。マルチページデータは１つのメモリセルにプログラムされる２以上のビットを包含する。例えば、マルチページデータは１つの行方向に沿って配列されたメモリセルにプログラムされる最下位ビット（ＬＳＢ：Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）乃至最上位ビット（ＭＳＢ：Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）を包含する。
Ｓ１２０段階で、１つの行方向に沿って配列されたメモリセルにマルチページデータがプログラムされる。マルチページデータは１つの行方向に沿って配列されたメモリセルに同時にプログラムされ得る。
図３は本発明の実施形態による３次元不揮発性メモリ１１００を示すブロック図である。図１及び図３を参照すれば、３次元不揮発性メモリ１１００はメモリセルアレイ１１１０、アドレスデコーダー１１２０、ページバッファ１１３０、及び制御ロジック１１４０を含む。
メモリセルアレイ１１１０はワードラインＷＬ、ストリング選択ラインＳＳＬ、及び接地選択ラインＧＳＬを通じてアドレスデコーダー１１２０に連結され、ビットラインＢＬを通じてページバッファ１１３０に連結される。メモリセルアレイ１１１０は複数のメモリブロックＢＬＫ１〜ＢＬＫｚを含む。複数のメモリブロックＢＬＫ１〜ＢＬＫｚの各々は基板上で行方向及び列方向に沿って配列され、基板と垂直になる高さ方向に配置される３次元構造の複数のメモリセルを含む。複数のメモリセルの各々は２以上のビットを格納できる。
アドレスデコーダー１１２０はワードラインＷＬ、ストリング選択ラインＳＳＬ、及び接地選択ラインＧＳＬを通じてメモリセルアレイ１１１０に連結される。アドレスデコーダー１１２０は制御ロジック１１４０の制御に応答して動作するように構成される。アドレスデコーダー１１２０は外部からアドレスＡＤＤＲを受信する。
アドレスデコーダー１１２０は、受信したアドレスＡＤＤＲの中で行アドレスをデコーディングするように構成される。デコーディングされた行アドレスを利用して、アドレスデコーダー１１２０はワードラインＷＬ、ストリング選択ラインＳＳＬ、及び接地選択ラインＧＳＬを選択する。
アドレスデコーダー１１２０は、また、伝達されたアドレスＡＤＤＲの中で列アドレスをデコーディングするように構成される。デコーディングされた列アドレスＤＣＡはページバッファ１１３０へ伝達される。例示的に、アドレスデコーダー１１２０は行デコーダー、列デコーダー、アドレスバッファ等の構成要素を含む。
ページバッファ１１３０はビットラインＢＬを通じてメモリセルアレイ１１１０に連結される。ページバッファ１１３０は制御ロジック１１４０の制御に応答して動作する。ページバッファ１１３０はアドレスデコーダー１１２０からデコーディングされた列アドレスＤＣＡを受信するように構成される。デコーディングされた列アドレスＤＣＡを利用して、ページバッファ１１３０はビットラインＢＬを選択する。
ページバッファ１１３０はコントローラ１３００からデータを受信し、受信されたデータをメモリセルアレイ１１１０に書き込む。ページバッファ１１３０はメモリセルアレイ１１０からデータを読出し、読み出されたデータをコントローラ１３００へ伝達する。ページバッファ１１３０はメモリセルアレイ１１１０の第１格納領域からデータを読出し、読み出されたデータをメモリセルアレイ１１１０の第２格納領域に書き込む。例えば、ページバッファ１１３０はコピーバック（ｃｏｐｙ−ｂａｃｋ）を遂行するように構成される。
ページバッファ１１３０は複数のページバッファユニットＰＵを含む。複数のページバッファユニットＰＵは各々ビットラインＢＬに連結される。複数のページバッファユニットＰＵは、プログラムの時にビットラインＢＬをバイアスし、読出し及びプログラム検証の時にビットラインＢＬの電圧を感知する。
制御ロジック１１４０はアドレスデコーダー１１２０とページバッファ１１３０に連結される。制御ロジック１１４０は不揮発性メモリ１１００の諸般動作を制御するように構成される。制御ロジック１１４０は外部から伝達される制御信号ＣＴＲＬ及びコマンドＣＭＤに応答して動作する。
図４は図３のメモリセルアレイ１１１０のメモリブロックＢＬＫ１〜ＢＬＫｚの中で１つのメモリブロックＢＬＫａの実施形態を示す回路図である。図４を参照すれば、メモリブロックＢＬＫａは複数（本実施例では２×２＝４個）のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２を含む。複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２の各々はストリング選択トランジスターＳＳＴ、接地選択トランジスターＧＳＴ、及び、本実施例では６個の、縦続接続されたメモリセルＭＣ１〜ＭＣ６を含む。複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２の各々において、メモリセルＭＣ１〜ＭＣ６はストリング選択トランジスターＳＳＴ及び接地選択トランジスターＧＳＴの間に連結される。セルストリングの数、及びセルストリング中のメモリセルの数はこれに限定されない。
複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２において、接地選択トランジスターＧＳＴの制御ゲートは接地選択ラインＧＳＬに共通に連結される。接地選択トランジスターＧＳＴの一端はメモリセルＭＣ１に連結され、他端は共通ソースラインＣＳＬに共通に連結される。
複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２において、メモリセルＭＣ１はワードラインＷＬ１に共通に連結され、メモリセルＭＣ２はワードラインＷＬ２に共通に連結され、メモリセルＭＣ３はワードラインＷＬ３に共通に連結され、メモリセルＭＣ４はワードラインＷＬ４に共通に連結され、メモリセルＭＣ５はワードラインＷＬ５に共通に連結され、そしてメモリセルＭＣ６はワードラインＷＬ６に共通に連結される。
セルストリングＣＳ１１、ＣＳ１２の制御ゲートはストリング選択ラインＳＳＬ１に連結され、セルストリングＣＳ２１、ＣＳ２２の制御ゲートはストリング選択ラインＳＳＬ２に連結される。セルストリングＣＳ１１、ＣＳ２１のストリング選択トランジスターＳＳＴの一端はビットラインＢＬ１に連結され、他端はメモリセルＭＣ６に連結される。セルストリングＣＳ２１、ＣＳ２２のストリング選択トランジスターＳＳＴの一端はビットラインＢＬ２に連結され、他端はメモリセルＭＣ６に連結される。
以下で、説明を簡単にするために、行、列、及び高さが定義される。ストリング選択ラインＳＳＬ１、ＳＳＬ２が伸張される方向は行方向である。セルストリングＣＳ１１、ＣＳ１２は行方向に沿って配列されて第１行を形成する。セルストリングＣＳ２１、ＣＳ２２は行方向に沿って配列されて第２行を形成する。
ビットラインＢＬ１、ＢＬ２が伸張される方向は列方向である。セルストリングＣＳ１１、ＣＳ２１は列方向に沿って配列されて第１列を形成する。セルストリングＣＳ１２、ＣＳ２２は列方向に沿って配列されて第２列を形成する。
接地選択トランジスターＧＳＴからストリング選択トランジスターＳＳＴに向かう方向は高さ方向である。
メモリセルＭＣ１〜ＭＣ６は、行及び列方向に沿って配列され、高さ方向に沿って積層された３次元構造を形成する。同一の高さのメモリセルＭＣは１つのワードラインＷＬに共通に連結され、互に異なる高さのメモリセルＭＣは互に異なるワードラインＷＬに各々連結される。同一行のストリング選択トランジスターＳＳＴは１つのストリング選択ラインＳＳＬ１又はＳＳＬ２に共通に連結され、互に異なる行のストリング選択トランジスターＳＳＴは互に異なるストリング選択ラインＳＳＬ１、ＳＳＬ２に各々連結される。同一の列のストリング選択トランジスターＳＳＴは同一のビットラインＢＬ１又はＢＬ２に連結され、互に異なる列のストリング選択トランジスターＳＳＴは互に異なるビットラインＢＬ１、ＢＬ２に各々連結される。
メモリセルＭＣ１〜ＭＣ６の各々は２以上のビットを格納する。即ち、メモリセルＭＣ１〜ＭＣ６はマルチレベルセル（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌｓ：ＭＬＣ）である。
例示的に図４では、メモリブロックＢＬＫａは４つのセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２を含む場合が示されている。しかし、メモリブロックＢＬＫａのセルストリングの数はこれに限定されない。セルストリングは行方向又は列方向に沿って２個以上提供され得る。図４で、各セルストリングは６つのメモリセルＭＣ１〜ＭＣ６を含む場合が示されている。しかし、各セルストリングのメモリセルの数はこれに限定されない。各セルストリングで高さ方向に沿って２個以上のメモリセルが提供され得る。
例示的に図４では、接地選択トランジスターＧＳＴは１つの接地選択ラインＧＳＬに共通に連結される場合が示されている。しかし、ストリング選択トランジスターＳＳＴと同様に、同一の行の接地選択トランジスターＧＳＴは１つの接地選択ラインに共通に連結され、互に異なる行の接地選択トランジスターＧＳＴは互に異なる接地選択ラインに連結されるようにメモリブロックＢＬＫａの構造が変更及び応用され得る。
例示的に図４では、各セルストリングに１つのストリング選択トランジスターＳＳＴ及び１つの接地選択トランジスターＧＳＴが提供される場合が示されている。しかし、各セルストリングには、２個以上のストリング選択トランジスター又は２個以上の接地選択トランジスターが提供され得る。
例示的に、各セルストリングのメモリセルＭＣ１〜ＭＣ６の中で少なくとも１つはダミーメモリセルとして使用され得る。
図５は図４の回路図に対応するメモリブロックＢＬＫａの構造を示す斜視図である。図４及び図５を参照すれば、基板１１１の上面内部に行方向に沿って伸張され、列方向に沿って互いに離隔された共通ソース領域ＣＳＲが提供される。共通ソース領域ＣＳＲは共通に連結されて、共通ソースラインＣＳＬを構成する。例示的に、基板１１１はＰ導電形を有する半導体物質を包含し、共通ソース領域ＣＳＲはＮ導電形を有する半導体物質を包含する。
共通ソース領域ＣＳＲの間で、複数の絶縁物質１１２、１１２ａが高さ方向（基板と垂直になる方向）に沿って基板１１１上に順次的に提供される。複数の絶縁物質１１２、１１２ａは高さ方向に沿って互いに離隔される。例示的に、複数の絶縁物質１１２、１１２ａは半導体酸化膜のような絶縁物質を包含する。例示的に、複数の絶縁物質１１２、１１２ａの中で基板１１１と接触する絶縁物質１１２ａの厚さは他の絶縁物質１１２の厚さより薄いことがあり得る。
隣接する共通ソース領域ＣＳＲの間の上方で、行方向と列方向に沿って互いに離隔されて配置され高さ方向に沿って複数の絶縁物質１１２、１１２ａを貫通する複数のピラーＰＬが提供される。例示的に、複数のピラーＰＬは絶縁物質１１２、１１２ａを貫通して基板１１１と接触する。複数のピラーＰＬの各々はチャンネル膜１１４及び内部物質１１５を包含する。チャンネル膜１１４はＰ導電形を有する半導体物質又は真性（ｉｎｔｒｉｎｓｉｃ）半導体物質を包含する。内部物質１１５は絶縁物質又はエアーギャップ（ａｉｒ−ｇａｐ）を包含できる。
隣接する共通ソース領域ＣＳＲの間の上方で、絶縁物質１１２、１１２ａ及びピラーＰＬの露出された表面に沿って列方向の断面が「コ」字型の情報格納膜１１６が提供される。情報格納膜１１６は電荷を捕獲又は放出することによって、情報を格納できる。情報格納膜１１６はＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）又はＯＮＡ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ａｌｕｍｉｎｉｕｍ）を包含することができる。
隣接する共通ソース領域ＣＳＲの間の上方で、そして絶縁物質１１２、１１２ａの間で、情報格納膜１１６の露出された表面に情報格納膜１１６の「コ」字型の断面を埋めるように導電物質ＣＭ１〜ＣＭ８が提供される。導電物質ＣＭ１〜ＣＭ８の中で導電物質ＣＭ８は、ストリング選択ラインカット（ＳＳＬカット）によって分離され得る。ストリング選択ラインカット（ＳＳＬカット）は行方向に沿って伸張され、導電物質ＣＭ８を列方向に沿って互いに分離する。導電物質ＣＭ１〜ＣＭ８は金属性導電物質を包含できる。
絶縁物質１１２、１１２ａの中で最も高い高さに位置した絶縁物質の上部面に提供される情報格納膜１１６は除去され得る。例示的に、絶縁物質１１２、１１２ａの側面の中でピラーＰＬと対向する側面に提供される情報格納膜１１６は除去され得る。
複数のピラーＰＬの上に複数のドレーン３２０が提供される。例示的に、ドレーン３２０はＮ導電形を有する半導体物質（例えば、シリコン）を包含できる。例示的に、ドレーン３２０はピラーＰＬのチャンネル膜１１４の上部へ拡張され得る。
ドレーン３２０上に、列方向に沿って伸張され、行方向に沿って互いに離隔されたビットラインＢＬが提供される。ビットラインＢＬはドレーン３２０に連結される。例示的に、ドレーン３２０及びビットラインＢＬはコンタクトプラグを通じて連結され得る。ビットラインＢＬ１、ＢＬ２は金属性導電物質を包含できる。
複数のピラーＰＬは情報格納膜１１６及び複数の導電物質ＣＭ１〜ＣＭ８と共に複数のセルストリングを形成する。複数のピラーＰＬの各々は情報格納膜１１６及び隣接する導電物質ＣＭ１〜ＣＭ８と共に１つのセルストリングを構成する。
導電物質ＣＭ１は接地選択ラインＧＳＬとして動作し、接地選択トランジスターＧＳＴの制御ゲートとして動作する。情報格納膜１１６及びチャンネル膜１１４の中で導電物質ＣＭ１と隣接する部分は接地選択トランジスターＧＳＴのブロッキング絶縁膜、電荷捕獲膜、トンネルリング絶縁膜、及びチャンネルとして動作できる。
導電物質ＣＭ２はワードラインＷＬ１として動作し、メモリセルＭＣ１の制御ゲートとして動作する。導電物質ＣＭ３はワードラインＷＬ２として動作し、メモリセルＭＣ２の制御ゲートとして動作する。導電物質ＣＭ４はワードラインＷＬ３として動作し、メモリセルＭＣ３の制御ゲートとして動作する。導電物質ＣＭ５はワードラインＷＬ４として動作し、メモリセルＭＣ４の制御ゲートとして動作する。導電物質ＣＭ６はワードラインＷＬ５として動作し、メモリセルＭＣ５の制御ゲートとして動作する。導電物質ＣＭ７はワードラインＷＬ６として動作し、メモリセルＭＣ６の制御ゲートとして動作する。
導電物質ＣＭ８はストリング選択ラインＳＳＬ１、ＳＳＬ２として動作し、ストリング選択トランジスターＳＳＴの制御ゲートとして動作する。
メモリセルＭＣ１〜ＭＣ６は基板１１１上で行方向と列方向に沿って配列され、基板１１１と垂直になる高さ方向に積層された３次元構造を有する。
図６は図４のワードラインＷＬ１に連結されたメモリセルのページ構造を示す。例示的に、メモリセルＭＣ１〜ＭＣ６の各々は最下位ビット（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ、ＬＳＢ）、中間ビット（Ｃｅｎｔｒａｌ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ、ＣＳＢ）、及び最上位ビット（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ、ＭＳＢ）を格納する。しかし、メモリセルＭＣ１〜ＭＣ６の各々が格納するビットの数は限定されない。メモリセルＭＣ１〜ＭＣ６の各々は２ビット又は４ビット以上を格納できる。
図４乃至図６を参照すれば、ワードラインＷＬ１に連結されたメモリセルＭＣ１の中で第１番目行のメモリセルＭＣ１に格納される最下位ビットＬＳＢは最下位ビットページを形成し、中間ビットＣＳＢは中間ビットページを形成し、そして最上位ビットＭＳＢは最上位ビットページを形成する。
ワードラインＷＬ１に連結されたメモリセルＭＣ１の中で第２番目行のメモリセルＭＣ１に格納される最下位ビットＬＳＢは最下位ビットページを形成し、中間ビットＣＳＢは中間ビットページを形成し、そして最上位ビットＭＳＢは最上位ビットページを形成する。
即ち、１つの行のメモリセルの各々に格納される１つのビットは単一ページを形成できる。１つの行のメモリセルは複数の単一ページを含むマルチページを形成できる。マルチページは１つの行のメモリセルにプログラムされるすべての単一ページを示し得る。
図７は図２のプログラム方法の第１例を示す順序図である。図１、図３、及び図７を参照すれば、Ｓ２１０段階で、プログラムデータが受信される。例えば、外部装置ＥＸからコントローラ１３００にプログラムデータが受信され得る。
Ｓ２２０段階で、受信されたプログラムデータが１つの行方向に沿って配列されたメモリセルにプログラムされるべき全体データに対応するか否かが判別される。ここで「全体データ」は、該メモリセルにプログラムされるべきすべてのデータを意味する。従って１つのメモリセルがＮビットを格納する時、「全体データ」は１つのメモリセルにプログラムされるべきＮビットのデータを、１つの行方向に沿って配列された全てのメモリセル分だけ揃えたデータを意味する。全体データは各メモリセルにプログラムされるべき最下位ビット、中間ビット、及び最上位ビットを包含する。
コントローラ１３００は外部装置ＥＸからプログラムデータと共に受信されるアドレス（例えば、論理アドレス）を参照して、受信されたプログラムデータの性質を判別する。一実施例によれば、コントローラ１３００は外部装置ＥＸからプログラムデータと共に受信されるアドレスを物理アドレスに変換し、変換された物理アドレスを参照して、受信されたプログラムデータの性質を判別する。
即ち、受信されたプログラムデータが１つの行方向に沿って配列されたメモリセルにプログラムされるべき全体データに対応しなければ、Ｓ２３０段階でバッファプログラムが遂行される。バッファプログラムはランダムアクセスメモリ１２００を利用するプログラムであり、バッファプログラムは図１１乃至図２１を参照してより詳細に説明される。
受信されたプログラムデータが１つの行方向に沿って配列されたメモリセルにプログラムされるべき全体データに対応すれば、Ｓ２４０段階で、受信されたマルチページデータはランダムアクセスメモリ１２００を経ることなく、３次元不揮発性メモリ１１００のページバッファ１１３０へローディングされる。具体的には、コントローラ１３００は受信されたマルチページデータを３次元不揮発性メモリ１１００へ伝送し、３次元不揮発性メモリ１１００は受信されたマルチページデータをページバッファ１１３０へローディングする。
Ｓ２５０段階で、ページバッファ１１３０へローディングされたマルチページデータが３次元不揮発性メモリ１１００の１つの行方向に沿って配列されたメモリセルに同時にプログラムされる。３次元不揮発性メモリ１１００はページバッファ１１３０へローディングされたマルチページデータを１つの行方向に沿って配列されたメモリセルに同時にプログラムできる。
図８は図１のメモリシステム１０００で図７のプログラム方法によって、プログラムが遂行される過程の例を示す。図７及び図８を参照すれば、外部装置ＥＸからプログラムデータＰＤ１、ＰＤ２、ＰＤ３が順次的に受信される。ここで、プログラムデータＰＤ１、ＰＤ２、ＰＤ３がマルチページデータに対応する場合を考える。例えば、最下位ビットページデータＰＤ１、中間ビットページデータＰＤ２、及び最上位ビットページデータＰＤ３が順次的に受信され、１つの行方向に沿って配列されたメモリセルにプログラムされるべきすべてのデータが受信される。
最下位ビットページデータＰＤ１、中間ビットページデータＰＤ２、及び最上位ビットページデータＰＤ３はランダムアクセスメモリ１２００を経由することなく、３次元不揮発性メモリ１１００のページバッファ１１３０へ直接ローディングされ得る。ページバッファ１１３０へローディングされた最下位ビットページデータＰＤ１、中間ビットページデータＰＤ２及び最上位ビットページデータＰＤ３はメモリセルアレイ１１１０の１つの行方向に沿って配列されたメモリセルに同時にプログラムされる。
図９は３次元不揮発性メモリ１１００のプログラムの時に印加される電圧の例を示す。図９で、横軸は時間Ｔを示し、縦軸は電圧Ｖを示す。図４及び図９を参照すれば、ワードラインＷＬ１〜ＷＬ６の中で選択されたワードラインにプログラム電圧ＶＰＧＭが印加される。プログラム電圧ＶＰＧＭが印加された後に、検証電圧ＶＦＹ１〜ＶＦＹ７が順次的に印加され得る。検証電圧ＶＦＹ１〜ＶＦＹ７はマルチページデータを同時にプログラムするための電圧である。即ち、検証電圧ＶＦＹ１〜ＶＦＹ７はメモリセルの閾値電圧が目標レベルに到達したか否かを判別する電圧である。
検証電圧ＶＦＹ１〜ＶＦＹ７が順次的に印加された後に、プログラムフェイルであるメモリセルＭＣが存在すれば、プログラム電圧ＶＰＧＭが再び印加される。この時、プログラム電圧ＶＰＧＭのレベルは或る一定の電圧増分（△Ｖ）だけ増加される。以後に、検証電圧ＶＦＹ１〜ＶＦＹ７が順次的に印加される。
全てのメモリセルＭＣがプログラムパスする時まで、プログラム電圧ＶＰＧＭと検証電圧ＶＦＹ１〜ＶＦＹ７が反復的に印加される。プログラム電圧ＶＰＧＭが反復的に印加される毎に、プログラム電圧ＶＰＧＭのレベルは電圧増分（△Ｖ）だけ増加される。即ち、ＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）が遂行される。
図１０は図９の電圧によってプログラムされるメモリセルの閾値電圧変化を示す。図１０で、横軸はメモリセルＭＣの閾値電圧を示し、縦軸はメモリセルＭＣの数を示す。即ち、図１０はメモリセルＭＣの閾値電圧分布の変化を示す。
図９及び図１０を参照すれば、消去状態Ｅ１のメモリセルＭＣは消去状態Ｅ２及びプログラム状態Ｐ１〜Ｐ７に各々プログラムされる。
消去状態Ｅ２にプログラムされる（又はプログラムされない）メモリセルはプログラム禁止される。
プログラム状態Ｐ１にプログラムされるメモリセルＭＣは閾値電圧が検証電圧ＶＦＹ１を超えた後、プログラム禁止される。プログラム状態Ｐ２にプログラムされるメモリセルＭＣは閾値電圧が検証電圧ＶＦＹ２を超えた後、プログラム禁止される。プログラム状態Ｐ３にプログラムされるメモリセルＭＣは閾値電圧が検証電圧ＶＦＹ３を超えた後、プログラム禁止される。プログラム状態Ｐ４にプログラムされるメモリセルＭＣは閾値電圧が検証電圧ＶＦＹ４を超えた後、プログラム禁止される。プログラム状態Ｐ５にプログラムされるメモリセルＭＣは閾値電圧が検証電圧ＶＦＹ５を超えた後、プログラム禁止される。プログラム状態Ｐ６にプログラムされるメモリセルＭＣは閾値電圧が検証電圧ＶＦＹ６を超えた後、プログラム禁止される。プログラム状態Ｐ７にプログラムされるメモリセルＭＣは閾値電圧が検証電圧ＶＦＹ７を超えた後、プログラム禁止される。
メモリセルの閾値電圧が消去状態Ｅ１からプログラム状態Ｐ１〜Ｐ７に増加する時、カップリングが発生する場合がある。通常のＮＡＮＤフラッシュメモリでは、カップリングによる周辺メモリセルＭＣの閾値電圧変化を防止するために、最下位ビットＬＳＢ、中間ビットＣＳＢ、及び最上位ビットＭＳＢを段階的にプログラムするように構成される。最下位ビットＬＳＢ、中間ビットＣＳＢ、及び最上位ビットＭＳＢが段階的にプログラムされれば、１回のプログラムの時に発生する閾値電圧の変化量が減少するので、カップリングが減少し、周辺メモリセルＭＣの閾値電圧変化を減少できる。
図４に示したように、メモリブロックＢＬＫａの同一の高さのメモリセルＭＣは１つのワードラインに共通に連結される。ワードラインが共有されるので、第１行のセルストリングＣＳ１１、ＣＳ１２でプログラムが遂行される時、第２行のセルストリングＣＳ２１、ＣＳ２２もプログラム電圧ＶＰＧＭ及びパス電圧（ｐａｓｓ＿ｖｏｌｔａｇｅ）によるストレスを経験する。図４の構造で、最下位ビットＬＳＢ、中間ビットＣＳＢ、及び最上位ビットＭＳＢが段階的にプログラムされれば、メモリセルＭＣが経験するプログラム回数（Ｎｕｍｂｅｒ ｏｆ Ｐｒｏｇｒａｍ：ＮＯＰ）は平面型ＮＡＮＤフラッシュメモリのメモリセルが経験するプログラム回数より指数関数的に増加する。
本発明の実施形態によれば、最下位ビットＬＳＢ、中間ビットＣＳＢ、及び最上位ビットＭＳＢは１回のプログラム（ｏｎｃｅ＿ｐｒｏｇｒａｍｍｉｎｇ）法を通じて同時にプログラムされる。従って、メモリセルＭＣが経験するプログラム回数ＮＯＰが減少し、メモリシステム１０００の信頼性が増加する。
図５に示したように情報格納膜１１６は、ワードラインＷＬ１〜ＷＬ６及びメモリセルＭＣ１〜ＭＣ６の制御ゲートとして動作する導電物質ＣＭ２〜ＣＭ７で囲まれている。導電物質ＣＭ２〜ＣＭ７は電磁気シールド（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｓｈｉｅｌｄ）として機能する。メモリセルＭＣの閾値電圧が変化しても、電磁気シールドとして動作する導電物質ＣＭ２〜ＣＭ７がカップリングの影響を遮断する。従って、図９に示したようにメモリセルＭＣの閾値電圧が急激に変化しても、隣接メモリセルＭＣの閾値電圧は変化せず、維持される。
即ち、図５に示したように導電物質ＣＭ２〜ＣＭ７がメモリセルＭＣ１〜ＭＣ６の情報格納膜１１６を囲む電磁気シールドとして機能することによって、図９に示したように最下位ビットＬＳＢ、中間ビットＣＳＢ、及び最上位ビットＭＳＢがカップリングによる閾値電圧変化を誘発せず、同時にプログラムされる。図４及び図５に図示されたメモリブロックＢＬＫａの構造で最下位ビットＬＳＢ、中間ビットＣＳＢ、及び最上位ビットＭＳＢが同時にプログラムされることによって、メモリセルＭＣのプログラム回数（ＮＯＰ）が減少する。
さらに以下に述べるように、必要ならばプログラムデータをランダムアクセスメモリ１２００に臨時格納し、３次元不揮発性メモリ１１００では、常にマルチページ単位にプログラムを遂行することによって、向上された信頼性を有するメモリシステム１０００が提供される。
図１１は図１のランダムアクセスメモリ１２００を利用するバッファプログラムの第１例を示す順序図である。図１、図３、及び図１１を参照すれば、Ｓ３１０段階で、プログラムデータが受信される。プログラムデータは外部装置ＥＸからコントローラ１３００に受信され得る。受信されたプログラムデータは３次元不揮発性メモリ１１００の１つの行方向に沿って配列されたメモリセルにプログラムされるべき全体データより少ない場合がある。
Ｓ３２０段階で、受信されたプログラムデータがランダムアクセスメモリ１２００に格納される。コントローラ１３００は受信されたプログラムデータをランダムアクセスメモリ１２００に格納するために使用される。
Ｓ３３０段階で、ランダムアクセスメモリ１２００に蓄積されたデータが１つの行方向に沿って配列されたメモリセルにプログラムされる全体データに対応するか否かが判別される。例えば、１つのメモリセルがＮビットを格納する時、１つの行方向に沿って配列されたメモリセルの各々にプログラムされるべきＮビットのデータが全て蓄積されたか否かが判別される。コントローラ１３００はランダムアクセスメモリ１２００に複数回格納されて蓄積されたデータが１つの行方向に沿って配列されたメモリセルにプログラムされる全体データに対応するか否かを判別する。
ランダムアクセスメモリ１２００に蓄積されたデータが１つの行方向に沿って配列されたメモリセルにプログラムされる全体データに対応すれば、Ｓ３４０段階で、ランダムアクセスメモリ１２００に蓄積されたマルチページデータが３次元不揮発性メモリ１１００のページバッファ１１３０へローディングされる。以後に、Ｓ３５０段階で、ページバッファ１１３０へローディングされたマルチページデータがメモリセルアレイ１１１０の１つの行方向に沿って配列されたメモリセルに同時にプログラムされる。
例示的に、ランダムアクセスメモリ１１００に蓄積されたマルチページデータが３次元不揮発性メモリ１１００にプログラムされた後、該当データはランダムアクセスメモリ１１００から定例的に削除される。
図１２は図１のメモリシステム１０００で図１１のプログラム方法に従うプログラムが遂行される過程の第１例を示す。図１１及び図１２を参照すれば、外部装置ＥＸからプログラムデータＰＤ１、ＰＤ２、ＰＤ３が受信されると、コントローラ１３００は受信されたプログラムデータＰＤ１、ＰＤ２、ＰＤ３をランダムアクセスメモリ１２００に格納する。例示的に、プログラムデータＰＤ１、ＰＤ２、ＰＤ３の各々はマルチページデータより少ないデータであり得る。プログラムデータＰＤ１、ＰＤ２、ＰＤ３は３次元不揮発性メモリ１１００の１つの行方向に沿って配列されたメモリセルにプログラムされる最下位ビットページデータ、中間ビットページデータ、及び最上位ビットページデータに各々対応する。最下位ビットページデータＰＤ１、中間ビットページデータＰＤ２、及び最上位ビットページデータＰＤ３は外部装置ＥＸから共に（又は同時に）受信されず、個別的に受信され得る。
コントローラ１３００は個別的に受信される最下位ビットページデータＰＤ１、中間ビットページデータＰＤ２、及び最上位ビットページデータＰＤ３を各々ランダムアクセスメモリ１２００に格納する。ランダムアクセスメモリ１２００に蓄積されたデータがマルチページデータに対応する時まで、コントローラ１３００は外部装置ＥＸから受信されるデータをランダムアクセスメモリ１２００に格納する。
最上位ビットページデータＰＤ３がランダムアクセスメモリ１２００に格納されると、ランダムアクセスメモリ１２００に蓄積されたデータＰＤ１、ＰＤ２、ＰＤ３はマルチページデータに対応する。ランダムアクセスメモリ１２００に蓄積されたデータＰＤ１、ＰＤ２、ＰＤ３がマルチページデータに対応すると、コントローラ１２００はランダムアクセスメモリ１２００に蓄積されたデータＰＤ１、ＰＤ２、ＰＤ３を３次元不揮発性メモリ１１００へ伝送する。
３次元不揮発性メモリ１１００は受信されたデータＰＤ１、ＰＤ２、ＰＤ３をページバッファ１１３０へローディングする。以後、３次元不揮発性メモリ１１００はページバッファ１１３０へローディングされたデータＰＤ１、ＰＤ２、ＰＤ３をメモリセルアレイ１１１０の１つの行のメモリセルに同時にプログラムする。
図１２に係わる以上の説明では、外部装置ＥＸから受信されるデータは各々単一ページデータであった。しかし、外部装置ＥＸから受信されるデータは単一ページデータに限定されない。コントローラ１３００は外部装置ＥＸから受信されるデータのサイズに関わらず、ランダムアクセスメモリ１２００に格納されたデータの一部又は全部がマルチページデータに対応すれば、ランダムアクセスメモリ１２００に蓄積された該データを３次元不揮発性メモリ１１００にプログラムする。
図１３は図１のメモリシステム１０００で図１１のプログラム方法に従うプログラムが遂行される過程の第２例を示す。図１１及び図１３を参照すれば、ランダムアクセスメモリ１２００に最下位ビットページデータＰＤ１が格納される。ランダムアクセスメモリ１２００に中間ビットページデータＰＤ２が格納される間、ランダムアクセスメモリ１２００に格納された最下位ビットページデータＰＤ１が３次元不揮発性メモリ１１００のページバッファ１１３０へローディングされる。ランダムアクセスメモリ１２００に最上位ビットページデータＰＤ３が格納される間、ランダムアクセスメモリ１２００に格納された中間ビットページデータＰＤ２が３次元不揮発性メモリ１１００のページバッファ１１３０へローディングされる。ランダムアクセスメモリ１２００に格納された最上位ビットページデータＰＤ３が３次元不揮発性メモリ１１００のページバッファ１１３０へローディングされる。以後に、ページバッファ１１３０へローディングされた最下位ビット乃至最上位ビットページデータＰＤ１、ＰＤ２、ＰＤ３が３次元不揮発性メモリ１１００のメモリセルアレイ１１１０の１つの行方向に沿って配列されたメモリセルに同時にプログラムされる。
ページデータがランダムアクセスメモリ１２００に格納される間、ランダムアクセスメモリ１２００に格納されたページデータが３次元不揮発性メモリ１１００のページバッファ１１３０へローディングされ得る。この実施形態によれば、ページデータＰＤ１、ＰＤ２、ＰＤ３がランダムアクセスメモリ１２００に格納される時間と、ランダムアクセスメモリ１２００から３次元不揮発性メモリ１１００のページバッファ１１３０へローディングされる時間が重なることがあり得る。即ち、３次元不揮発性メモリ１１００のページバッファ１１３０へローディングされる時間が減少され得る。
図１４は図１のランダムアクセスメモリ１２００を利用するバッファプログラムの第２例を示す順序図である。図１、図３、及び図１４を参照すれば、Ｓ４１０段階で、プログラムデータが受信される。プログラムデータは外部装置ＥＸからコントローラ１３００に受信され得る。受信されたプログラムデータは３次元不揮発性メモリ１１００の１つの行方向に沿って配列されたメモリセルにプログラムされる全体データより少ない場合があり得る。
Ｓ４２０段階で、受信されたプログラムデータとランダムアクセスメモリ１２００に蓄積されたデータがマルチページデータに対応するか否かが判別される。例えば、１つのメモリセルがＮビットを格納する時、１つの行方向に沿って配列されたメモリセル各々にプログラムされる（Ｎ−１）ビットがランダムアクセスメモリ１２００に蓄積され、Ｎ番目ビットが受信されるか否かが判別され得る。コントローラ１３００はランダムアクセスメモリ１２００に蓄積されたデータと外部装置ＥＸから受信されたプログラムデータを含む全体データが３次元不揮発性メモリ１１００の１つの行方向に沿って配列されたメモリセルにプログラムされるべき全体データに対応するか否かを判別する。
受信されたプログラムデータとランダムアクセスメモリ１２００に蓄積されたデータがマルチページデータに対応しなければ、Ｓ４３０段階で、受信されたプログラムデータはランダムアクセスメモリ１２００に格納される。コントローラ１３００は受信されたプログラムデータをランダムアクセスメモリ１２００に格納するために使用される。
受信されたプログラムデータとランダムアクセスメモリ１２００に蓄積されたデータがマルチページデータに対応すれば、Ｓ４４０段階で、ランダムアクセスメモリ１２００に蓄積されたデータが３次元不揮発性メモリ１１００のページバッファ１１３０へローディングされる。Ｓ４５０段階で、受信されたプログラムデータが３次元不揮発性メモリ１１００のページバッファ１１３０へローディングされる。コントローラ１３００はランダムアクセスメモリ１２００に蓄積されたデータ及び受信されたプログラムデータを３次元不揮発性メモリ１１００へ伝送する。３次元不揮発性メモリ１１００は受信されたマルチデータをページバッファ１１３０へローディングする。
Ｓ４６０段階で、ページバッファ１１３０へローディングされたマルチページデータが３次元不揮発性メモリ１１００のメモリセルアレイ１１１０の１つの行方向に沿って配列されたメモリセルに同時にプログラムされる。
図１５は図１のメモリシステム１０００で図１４のプログラム方法に従うプログラムが遂行される過程の第１例を示す。図１４及び図１５を参照すれば、最下位ビットページデータＰＤ１及び中間ビットページデータＰＤ２は外部装置ＥＸから共に又は個別的にコントローラ１３００に受信される。中間ビットページデータＰＤ２と最上位ビットページデータＰＤ３は外部装置ＥＸから個別的にコントローラ１３００に受信される。
最下位ビットページデータＰＤ１が受信される時、受信されたデータとランダムアクセスメモリ１２００に蓄積されたデータはマルチページデータに対応しない。従って、コントローラ１３００は最下位ビットページデータＰＤ１をランダムアクセスメモリ１２００に格納する。
中間ビットページデータＰＤ２が受信される時、受信されたデータとランダムアクセスメモリ１２００に蓄積されたデータはマルチページデータに対応しない。従って、コントローラ１３００は中間ビットページデータＰＤ２をランダムアクセスメモリ１２００に格納する。
最上位ビットページデータＰＤ３が受信される時、受信されたデータとランダムアクセスメモリ１２００に蓄積されたデータはマルチページデータに対応する。従って、コントローラ１３００はランダムアクセスメモリに蓄積された最下位ビットページデータＰＤ１と中間ビットページデータＰＤ２を３次元不揮発性メモリ１１００へ伝送する。また、コントローラ１３００は外部装置ＥＸから受信された最上位ビットページデータＰＤ３を、ランダムアクセスメモリ１２００を経由せず、３次元不揮発性メモリ１１００へ直接伝送する。
３次元不揮発性メモリ１１００は受信されたマルチページデータＰＤ１、ＰＤ２、ＰＤ３をページバッファ１１３０へローディングする。３次元不揮発性メモリ１１００はページバッファ１１３０へローディングされたマルチページデータＰＤ１、ＰＤ２、ＰＤ３をメモリセルアレイ１１００の１つの行方向に沿って配列されたメモリセルに同時にプログラムする。
図１６は図１のメモリシステム１０００で図１４のプログラム方法に従うプログラムが遂行される過程の第２例を示す。図１４及び図１６を参照すれば、最下位ビットページデータＰＤ１及び中間ビットページデータＰＤ２は外部装置ＥＸから個別的にコントローラ１３００に受信される。中間ビットページデータＰＤ２と最上位ビットページデータＰＤ３は外部装置ＥＸから共にコントローラ１３００に受信される。
最下位ビットページデータＰＤ１が受信される時、受信されたデータ及びランダムアクセスメモリ１２００に蓄積されたデータはマルチページデータに対応しない。従って、コントローラ１３００は最下位ビットページデータＰＤ１をランダムアクセスメモリ１２００に格納する。
中間ビットページデータＰＤ２及び最上位ビットページデータＰＤ３が共に受信される時、受信されたデータ及びランダムアクセスメモリ１２００に蓄積されたデータはマルチページデータに対応する。従って、コントローラ１３００はランダムアクセスメモリ１２００に蓄積された最下位ビットページデータＰＤ１を３次元不揮発性メモリ１１００へ伝送する。コントローラ１３００は外部装置ＥＸから受信された中間ビットページデータＰＤ２及び最上位ビットページデータＰＤ３を、ランダムアクセスメモリ１２００を経由せず、３次元不揮発性メモリ１１００へ直接伝送する。
３次元不揮発性メモリ１１００は受信されたマルチページデータＰＤ１、ＰＤ２、ＰＤ３をページバッファ１１３０へローディングする。３次元不揮発性メモリ１１００はページバッファ１１３０へローディングされたマルチページデータＰＤ１、ＰＤ２、ＰＤ３をメモリセルアレイ１１１０の１つの行方向に沿って配列されたメモリセルに同時にプログラムする。
以上、図１４乃至図１６を参照して説明した実施形態によれば、ランダムアクセスメモリ１２００は、マルチページデータ全体ではない一部データを格納するように構成される。従って、ランダムアクセスメモリ１２００の格納容量を削減できる。
図１７は図１のランダムアクセスメモリ１２００を利用するバッファプログラムの第３例を示す順序図である。図１、図３及び図１７を参照すれば、Ｓ５１０段階で、プログラムデータが受信される。プログラムデータは外部装置ＥＸからコントローラ１３００に受信され得る。受信されたプログラムデータは３次元不揮発性メモリ１１００の１つの行方向に沿って配列されたメモリセルにプログラムされる全体データより少ない場合があり得る。
Ｓ５２０段階で、受信されたプログラムデータがマルチページデータの予め設定された部分に該当するか否かが判別される。コントローラ１３００は受信されたプログラムデータが最下位ビットページデータに該当するか否かを判別する。
受信されたプログラムデータが最下位ビットページデータに対応すれば、Ｓ５２１段階で、受信されたプログラムデータがランダムアクセスメモリ１２００を経由せず、３次元不揮発性メモリ１１００のページバッファ１１３０へ直接ローディングされる。Ｓ５２５段階で、ページバッファ１１３０へローディングされた最下位ビットページデータは３次元不揮発性メモリの１つの行方向に沿って配列されたメモリセルにプログラムされる。
受信されたプログラムデータが最下位ビットページデータに対応しなければ、Ｓ５３０段階で、受信されたプログラムデータが最上位ビットページデータに対応するか否かを判別する。
受信されたプログラムデータが最上位ビットページデータに対応しなければ、即ち、受信されたプログラムデータが中間ビットページデータであれば、Ｓ５３１段階で、受信されたプログラムデータがランダムアクセスメモリ１２００に格納される。
受信されたプログラムデータが最上位ビットページデータに対応すれば、Ｓ５４０段階で、ランダムアクセスメモリ１２００に蓄積されたデータが３次元不揮発性メモリ１１００のページバッファ１１３０へローディングされる。Ｓ５３１段階で説明したように、マルチページデータの中間ビットページデータはランダムアクセスメモリ１２００に格納されている。即ち、ランダムアクセスメモリ１２００に格納された中間ビットページデータが３次元不揮発性メモリ１１００のページバッファ１１３０へローディングされる。
Ｓ５５０段階で、最上位ビットページデータがランダムアクセスメモリ１２００を経由せず、３次元不揮発性メモリ１１００のページバッファ１１３０へ直接ローディングされる。
コントローラ１３００はランダムアクセスメモリ１２００に蓄積された中間ビットページデータを３次元不揮発性メモリ１１００へ伝送し、外部装置ＥＸから受信された最上位ビットページデータを３次元不揮発性メモリ１１００へ伝送するために使用される。３次元不揮発性メモリ１１００は受信された中間ビットページデータ及び最上位ビットページデータをページバッファ１１３０へローディングする。
Ｓ５６０段階で、ページバッファ１１３０へローディングされた中間ビットページデータ及び最上位ビットページデータが３次元不揮発性メモリ１１００のメモリセルアレイ１１１０の１つの行方向に沿って配列されたメモリセルに同時にプログラムされる。
図１８は図１のメモリシステム１０００で図１７のプログラム方法に従うプログラムが遂行される過程の例を示す。図１７及び図１８を参照すれば、最下位ビットページデータＰＤ１、中間ビットページデータＰＤ２、及び最上位ビットページデータＰＤ３は外部装置ＥＸから個別的にコントローラ１３００に受信される。
最下位ビットページデータＰＤ１が受信される時、コントローラ１３００は受信された最下位ビットページデータＰＤ１を、ランダムアクセスメモリ１２００を経由せず、３次元不揮発性メモリ１１００のページバッファ１１３０へ直接ローディングする。ページバッファ１１３０へローディングされた最下位ビットページデータＰＤ１は１つの行方向に沿って配列されたメモリセルにプログラムされる。
中間ビットページデータＰＤ２が受信される時、コントローラ１３００は受信された中間ビットページデータＰＤ２をランダムアクセスメモリ１２００に格納する。
最上位ビットページデータＰＤ３が受信される時、コントローラ１３００はランダムアクセスメモリ１２００に蓄積された中間ビットページデータＰＤ２を３次元不揮発性メモリ１１００へ伝送し、外部装置ＥＸから受信された最上位ビットページデータを、ランダムアクセスメモリ１２００を経由せず、３次元不揮発性メモリ１１００へ直接伝送する。３次元不揮発性メモリ１１００は受信された中間ビットページデータ及び最上位ビットページデータをページバッファ１１３０へローディングする。ページバッファ１１３０へローディングされた中間ビットページデータＰＤ２及び最上位ビットページデータＰＤ３は３次元不揮発性メモリ１１００のメモリセルアレイ１１１０の１つの行方向に沿って配列されたメモリセルに同時にプログラムされる。
この実施形態によれば、マルチページデータの中で１つの単一ページデータがランダムアクセスメモリ１２００に格納される。従って、ランダムアクセスメモリ１２００の格納容量が減少され得る。
例示的に、受信されたプログラムデータは単一ページデータの全体ではなく、単一ページデータの一部であり得る。この時、コントローラ１３００は、単一ページデータの全体が受信される時まで、単一ページデータの一部データをランダムアクセスメモリ１２００に格納するために使用される。
例えば、最下位ビットデータの部分データが受信される時、コントローラ１３００は受信された部分データをランダムアクセスメモリ１２００に格納するために使用される。以後に受信されたプログラムデータ及びランダムアクセスメモリ１２００に蓄積されたデータが最下位ビットページデータに対応する時、コントローラ１３００はランダムアクセスメモリ１２００に蓄積されたデータ及び受信されたプログラムデータを３次元不揮発性メモリ１１００へ伝送する。受信されたプログラムデータはランダムアクセスメモリ１２００を経由せず、３次元不揮発性メモリ１１００へ直接伝送される。中間ビットページデータ及び最上位ビットページデータが受信される時にも、データが同様に管理され得る。
図１９は図１のランダムアクセスメモリ１２００を利用するバッファプログラムの第４例を示す順序図である。図１、図３、及び図１９を参照すれば、Ｓ６１０段階でプログラムデータが受信される。受信されたプログラムデータは３次元不揮発性メモリ１１００の１つの行方向に沿って配列されたメモリセルにプログラムされる全体データより少ない場合があり得る。
Ｓ６２０段階で、受信されたプログラムデータ及びランダムアクセスメモリ１２００に蓄積されたデータの集合（以下、集合プログラムデータ（ｃｏｌｌｅｃｔｉｖｅ＿ｐｒｏｇｒａｍ＿ｄａｔａ）という）がマルチページデータの第１部分に該当するか否かが判別される。コントローラ１３００は、集合プログラムデータがマルチページデータの第１部分に該当するか否かを判別するために使用される。例えば、コントローラ１３００は集合プログラムデータが最下位ビットページデータに対応するか、又は集合プログラムデータが最下位ビットページデータ及び中間ビットページデータに対応するか否かを判別する。
集合プログラムデータがマルチページデータの第１部分に該当すれば、Ｓ６３０段階で、集合プログラムデータが３次元不揮発性メモリ１１００のページバッファ１１３０へローディングされる。ここで集合プログラムデータのうち、受信されたプログラムデータはランダムアクセスメモリ１２００を経由せず、ローディングされる。Ｓ６４０段階で、ページバッファへローディングされたデータが３次元不揮発性メモリ１１００のメモリセルアレイ１１１０の１つの行方向に沿って配列されたメモリセルに同時にプログラムされる。
集合プログラムデータ、即ち、受信されたプログラムデータ及びランダムアクセスメモリ１２００に蓄積されたデータの集合、がマルチページデータの第１部分に該当しなければ、Ｓ６５０段階で、集合プログラムデータがマルチページデータの第２部分に該当するか否かが判別される。コントローラ１３００は集合プログラムデータが中間ビットページデータ及び最上位ビットページデータに該当するか、又は受信されたプログラムデータが最上位ビットページデータに該当するか否かを判別するために使用される。
集合プログラムデータがマルチページデータの第２部分に該当すれば、Ｓ６３０段階とＳ６４０段階で、マルチページデータの第１部分と第２部分とが３次元不揮発性メモリ１１００に同時にプログラムされる。
集合プログラムデータがマルチページデータの第２部分に該当しなければ、Ｓ６６０段階で、受信されたプログラムデータがランダムアクセスメモリ１２００に格納される。
図２０は図１のメモリシステム１０００で図１９のプログラム方法に従うプログラムが遂行される過程の第１例を示す。図１９及び図２０を参照すれば、マルチページデータの第１部分は最下位ビット（ＬＳＢ）ページデータＰＤ１及び中間ビット（ＣＳＢ）ページデータＰＤ２であり、第２部分は最上位ビット（ＭＳＢ）ページデータＰＤ３である。
ランダムアクセスメモリ１２００に最下位ページデータＰＤ１及び中間ページデータＰＤ２が順次的に格納される。ランダムアクセスメモリ１２００に格納された最下位ページデータＰＤ１及び中間ページデータＰＤ２は３次元不揮発性メモリ１１００のページバッファ１１３０へローディングされ、メモリセルアレイ１１１０の１つの行方向に沿って配列されたメモリセルに同時にプログラムされる。
その後に、ランダムアクセスメモリ１２００に最上位ビットページデータＰＤ３が格納される。ランダムアクセスメモリ１２００に格納された最上位ビットページデータＰＤ３は３次元不揮発性メモリ１１００のページバッファ１１３０へローディングされ、メモリセルアレイ１１１００の１つの行方向に沿って配列されたメモリセルに同時にプログラムされる。最上位ビットページデータＰＤ３は最下位ページデータＰＤ１及び中間ページデータＰＤ２がプログラムされたメモリセルと同一のメモリセルにプログラムされる。
図２１は図１のメモリシステム１０００で図１９のプログラム方法に従うプログラムが遂行される過程の第２例を示す。図１９及び図２１を参照すれば、マルチページデータの第１部分は最下位ビットページデータＰＤ１であり、第２部分は中間ビットページデータＰＤ２及び最上位ビットページデータＰＤ３であり得る。
ランダムアクセスメモリ１２００に最下位ページデータＰＤ１が格納される。ランダムアクセスメモリ１２００に格納された最下位ページデータＰＤ１は３次元不揮発性メモリ１１００のページバッファ１１３０へローディングされ、メモリセルアレイ１１１０の１つの行方向に沿って配列されたメモリセルに同時にプログラムされる。
その後に、ランダムアクセスメモリ１２００に中間ビットページデータＰＤ２及び最上位ビットページデータＰＤ３が格納される。ランダムアクセスメモリ１２００に格納された中間ビットページデータＰＤ２及び最上位ビットページデータＰＤ３は３次元不揮発性メモリ１１００のページバッファ１１３０へローディングされ、メモリセルアレイ１１１００の１つの行方向に沿って配列されたメモリセルに同時にプログラムされる。中間ビットページデータＰＤ２及び最上位ビットページデータＰＤ３は最下位ページデータＰＤ１がプログラムされたメモリセルと同一のメモリセルにプログラムされる。
１つのメモリセルがｎビットを格納する時、即ち１つのマルチページがｎ個の単一ページを包含する時、１つのマルチページの単一ページは分割されてプログラムされ得る。例えば、１つのマルチページの第１部分の単一ページが１つの行方向に沿って配列されたメモリセルに同時にプログラムされ、そして１つのマルチページの第２部分の単一ページが１つの行方向に沿って配列されたメモリセルに追加的に同時にプログラムされる。
この実施形態によれば、ランダムアクセスメモリ１２００の格納容量を低減できる。即ち、３次元不揮発性メモリ１１００のメモリセルが経験するプログラム回数とランダムアクセスメモリ１２００の格納容量との間のトレードオフ（ｔｒａｄｅ−ｏｆｆ）を遂行できる。
図２２は図３のページバッファユニットＰＵの中で１つを示すブロック図である。図２２を参照すれば、ページバッファユニットＰＵはキャッシュラッチ１１３１、ＬＳＢラッチ１１３３、ＣＳＢラッチ１１３５、ＭＳＢラッチ１１３７、及びセンスラッチ１１３９を含む。
キャッシュラッチ１１３１はコントローラ１３００とデータを交換する。キャッシュラッチ１１３１は制御ロジック１１４０から受信されるダンプ信号ＤＵＭＰ１、ＤＵＭＰ２、ＤＵＭＰ３に従って動作できる。
プログラムの時に、キャッシュラッチ１１３１はコントローラ１３００からデータを受信する。ダンプ信号ＤＵＭＰ１が活性化される時、キャッシュラッチ１１３１は格納されたデータをＬＳＢラッチ１１３３へローディングする。ダンプ信号ＤＵＭＰ２が活性化される時、キャッシュラッチ１１３１は格納されたデータをＣＳＢラッチ１１３５へローディングする。ダンプ信号ＤＵＭＰ３が活性化される時、キャッシュラッチ１１３１は格納されたデータをＭＳＢラッチ１１３７へローディングする。例えば，最下位ビットページデータはＬＳＢラッチ１１３３へローディングされ、中間ビットページデータはＣＳＢラッチ１１３５へローディングされ、最上位ビットページデータはＭＳＢラッチ１１３７へローディングされる。
センスラッチ１１３９はビットラインＢＬに連結される。プログラムの時に、センスラッチ１１３９はＬＳＢラッチ１１３３、ＣＳＢラッチ１１３５、及びＭＳＢラッチ１１３７に格納されたデータに従って、ビットラインＢＬをバイアスする。プログラム検証の時に、センスラッチ１１３９はビットライン１１３９の電圧を感知し、ＬＳＢラッチ１１３３、ＣＳＢラッチ１１３５及びＭＳＢラッチ１１３７に格納されたデータに従って感知結果を調節する。
図２３はプログラムの時にコントローラ１３００から３次元不揮発性メモリ１１００へ伝送される信号の第１例を示すタイミング図である。図１、図２２、及び図２３を参照すれば、第１サイクルＣ１にコントローラ１３００は３次元不揮発性メモリ１１００へプログラムコマンド（ＰＭＧ＿ＣＭＤ）８０ｈを伝送する。
第２サイクルＣ２に、コントローラ１３００は３次元不揮発性メモリ１１００へアドレス（カラムＡＤＤＲ）を伝送する。アドレス（カラムＡＤＤＲ）は３次元不揮発性メモリ１１００の１つの行方向に沿って配列されたメモリセルを指定する。
第３サイクルＣ３に、コントローラ１３００は３次元不揮発性メモリ１１００へ最下位ビットページデータＰＤ１を伝送する。最下位ビットページデータＰＤ１は外部装置ＥＸから受信されたデータ又はランダムアクセスメモリ１２００から伝送されたデータである。３次元不揮発性メモリ１１００は受信された最下位ビットページデータＰＤ１をキャッシュラッチ１１３１に格納する。
第４サイクルＣ４に、コントローラ１３００は３次元不揮発性メモリ１１００へダンプコマンドＤＵＭＰ＿ＣＭＤを伝送する。ダンプコマンドＤＵＭＰ＿ＣＭＤは伝送されたデータが最下位ビットページデータＰＤ１であることを示す情報を包含する。ダンプコマンドＤＵＭＰ＿ＣＭＤは伝送されたデータが最下位ビットページデータＰＤ１であることを示すアドレスと共に伝送される。ダンプコマンドＤＵＭＰ＿ＣＭＤに応答して、３次元不揮発性メモリ１１００はキャッシュラッチ１１３１に格納された最下位ビットページデータＰＤ１をＬＳＢラッチ１１３３へローディングする。
第５サイクルＣ５に、コントローラ１３００は３次元不揮発性メモリ１１００へ中間ビットページデータＰＤ２を伝送する。中間ビットページデータＰＤ２は外部装置ＥＸから受信されたデータ又はランダムアクセスメモリ１２００から伝送されたデータである。３次元不揮発性メモリ１１００は受信された中間ビットページデータＰＤ２をキャッシュラッチ１１３１に格納する。
第６サイクルＣ６に、コントローラ１３００は３次元不揮発性メモリ１１００へダンプコマンドＤＵＭＰ＿ＣＭＤを伝送する。ダンプコマンドＤＵＭＰ＿ＣＭＤは伝送されたデータが中間ビットページデータＰＤ２であることを示す情報を包含する。ダンプコマンドＤＵＭＰ＿ＣＭＤは伝送されたデータが中間ビットページデータＰＤ２であることを示すアドレスと共に伝送される。ダンプコマンドＤＵＭＰ＿ＣＭＤに応答して、３次元不揮発性メモリ１１００はキャッシュラッチ１１３１に格納された中間ビットページデータＰＤ２をＣＳＢラッチ１１３５へローディングする。
第７サイクルＣ７に、コントローラ１３００は３次元不揮発性メモリ１１００へ最上位ビットページデータＰＤ３を伝送する。最上位ビットページデータＰＤ３は外部装置ＥＸから受信されたデータ又はランダムアクセスメモリ１２００から伝送されたデータである。３次元不揮発性メモリ１１００は受信された最上位ビットページデータＰＤ３をキャッシュラッチ１１３１に格納する。
第８サイクルＣ８に、コントローラ１３００は３次元不揮発性メモリ１１００へダンプコマンドＤＵＭＰ＿ＣＭＤを伝送する。ダンプコマンドＤＵＭＰ＿ＣＭＤは伝送されたデータが最上位ビットページデータＰＤ３であることを示す情報を包含する。ダンプコマンドＤＵＭＰ＿ＣＭＤは伝送されたデータが最上位ビットページデータＰＤ３であることを示すアドレスと共に伝送される。ダンプコマンドＤＵＭＰ＿ＣＭＤに応答して、３次元不揮発性メモリ１１００はキャッシュラッチ１１３１に格納された最上位ビットページデータＰＤ３をＭＳＢラッチ１１３７へローディングする。
第９サイクルＣ９に、コントローラ１３００は３次元不揮発性メモリ１１００へコンファーム（ｃｏｎｆｉｒｍ）コマンド（コンファームＣＭＤ）１０ｈを伝送する。コンファームコマンド１０ｈに応答して、３次元不揮発性メモリ１１００はＬＳＢラッチ１１３３、ＣＳＢラッチ１１３５、及びＭＳＢラッチ１１３７に格納された最下位ビットページデータＰＤ１、中間ビットページデータＰＤ２、及び最上位ビットページデータＰＤ３を１つの行方向に沿って配列されたメモリセルに同時にプログラムする。
図２４は図２３のプログラムシークェンスに対応する３次元不揮発性メモリ１１００のプログラムアドレス体系を示すテーブルである。図２４を参照すれば、１つの行方向に沿って配列されたメモリセルに１つのアドレスが割当てられる。即ち、１つの行方向に沿って配列されたメモリセルにプログラムされる最下位ビットページデータＰＤ１、中間ビットページデータＰＤ２、及び最上位ビットページデータＰＤ３は同一のアドレスに従ってプログラムされる。
反面、読出しの時に、１つの行方向に沿って配列されたメモリセルにプログラムされた最下位ビットページデータＰＤ１、中間ビットページデータＰＤ２、及び最上位ビットページデータＰＤ３は各々互に異なるアドレスに従って読み出される。
即ち、プログラムの時に使用されるアドレス体系と読出しの時に使用されるアドレス体系は互いに異なる。
図２３及び図２４を参照して説明されたプログラムシークェンス及びアドレス体系は最下位ビットページデータＰＤ１、中間ビットページデータＰＤ２、及び最上位ビットページデータＰＤ３が同時にプログラムされる実施形態に適用される。
図２５はプログラムの時にコントローラ１３００から３次元不揮発性メモリ１１００へ伝送される信号の第２例を示すタイミング図である。図１、図２２、及び図２５を参照すれば、第１サイクルＣ１に、コントローラ１３００は３次元不揮発性メモリ１１００へプログラムコマンド（ＰＭＧ＿ＣＭＤ）８０ｈを伝送する。
第２サイクルＣ２に、コントローラ１３００は３次元不揮発性メモリ１１００へ第１カラムアドレス（第１カラムＡＤＤＲ）ＡＤＤＲ１を伝送する。第１カラムアドレスＡＤＤＲ１は３次元不揮発性メモリ１１００の１つの行方向に沿って配列されたメモリセルの最下位ビットページ及び中間ビットページを指定する。
第３サイクルＣ３に、コントローラ１３００は３次元不揮発性メモリ１１００へ最下位ビットページデータＰＤ１を伝送する。３次元不揮発性メモリ１１００は受信された最下位ビットページデータＰＤ１をキャッシュラッチ１１３１に格納する。
第４サイクルＣ４に、コントローラ１３００は３次元不揮発性メモリ１１００へダンプコマンドＤＵＭＰ＿ＣＭＤを伝送する。ダンプコマンドＤＵＭＰ＿ＣＭＤに応答して、３次元不揮発性メモリ１１００はキャッシュラッチ１１３１に格納された最下位ビットページデータＰＤ１をＬＳＢラッチ１１３３へローディングする。
第５サイクルＣ５に、コントローラ１３００は３次元不揮発性メモリ１１００へ中間ビットページデータＰＤ２を伝送する。３次元不揮発性メモリ１１００は受信された中間ビットページデータＰＤ２をキャッシュラッチ１１３１に格納する。
第６サイクルＣ６に、コントローラ１３００は３次元不揮発性メモリ１１００へダンプコマンドＤＵＭＰ＿ＣＭＤを伝送する。ダンプコマンドＤＵＭＰ＿ＣＭＤに応答して、３次元不揮発性メモリ１１００はキャッシュラッチ１１３１に格納された中間ビットページデータＰＤ２をＣＳＢラッチ１１３５へローディングする。
第７サイクルＣ７に、コントローラ１３００は３次元不揮発性メモリ１１００へコンファームコマンド（コンファームＣＭＤ）１０ｈを伝送する。コンファームコマンド１０ｈに応答して、３次元不揮発性メモリ１１００は最下位ビットページデータＰＤ１及び中間ビットページデータＰＤ２を１つの行方向に沿って配列されたメモリセルに同時にプログラムする。
第８サイクルＣ８に、コントローラ１３００は３次元不揮発性メモリ１１００へプログラムコマンド（ＰＭＧ＿ＣＭＤ）８０ｈを伝送する。例示的に、第７サイクルＣ７と第８サイクルＣ８との間に、コントローラ１３００及び３次元不揮発性メモリ１１００は多様な動作を遂行できる。コントローラ１３００の制御に従って、３次元不揮発性メモリ１１００は１つの行方向に沿って配列されたメモリセルにプログラムされた最下位ビットページデータＰＤ１及び中間ビットページデータＰＤ２を読出し、これらを各々ＬＳＢラッチ１１３３及びＣＳＢラッチ１１３５に格納する初期読出し（ｉｎｉｔｉａｌ ｒｅａｄ）を遂行できる。
第９サイクルＣ９に、コントローラ１３００は３次元不揮発性メモリ１１００へ第２カラムアドレス（第２カラムＡＤＤＲ）ＡＤＤＲ２を伝送する。第２カラムアドレスＡＤＤＲ２は１つの行方向に沿って配列されたメモリセルの最上位ビットページを指定する。
第１０サイクルＣ１０に、コントローラ１３００は３次元不揮発性メモリ１１００へ最上位ビットページデータＰＤ３を伝送する。３次元不揮発性メモリ１１００は受信される最上位ビットページデータＰＤ３をキャッシュラッチ１１３１に格納する。
第１１サイクルＣ１１に、コントローラ１３００は３次元不揮発性メモリ１１００へダンプコマンドＤＵＭＰ＿ＣＭＤを伝送する。ダンプコマンドＤＵＭＰ＿ＣＭＤに応答して、３次元不揮発性メモリ１１００はキャッシュラッチ１１３１に格納された最上位ビットページデータＰＤ３をＭＳＢラッチ１１３７へローディングする。
第１２サイクルＣ１２に、コントローラ１３００は３次元不揮発性メモリ１１００へコンファームコマンド（コンファームＣＭＤ）１０ｈを伝送する。コンファームコマンド１０ｈに応答して、３次元不揮発性メモリ１１００は最上位ビットページデータＰＤ３を最下位ビットページデータＰＤ１及び中間ビットページデータＰＤ２がプログラムされたメモリセルに追加的にプログラムする。
図２６は図２５のプログラムシークェンスに対応する３次元不揮発性メモリ１１００のプログラムアドレス体系を示すテーブルである。図２６を参照すれば、１つの行方向に沿って配列されたメモリセルに２つのアドレスが割当てられる。即ち、１つの行方向に沿って配列されたメモリセルにプログラムされる最下位ビットページデータＰＤ１及び中間ビットページデータＰＤ２が１つのアドレスに従ってプログラムされ、最上位ビットページデータＰＤ３が他の１つのアドレスに従ってプログラムされる。
図２５及び図２６を参照して説明されたプログラムシークェンス及びアドレス体系は最下位ビットページデータＰＤ１及び中間ビットページデータＰＤ２が同時にプログラムされ、最上位ビットページデータＰＤ３が追加的にプログラムされる実施形態に適用される。
図２７はプログラムの時にコントローラ１３００から３次元不揮発性メモリ１１００へ伝送される信号の第３例を示すタイミング図である。図１、図２２、及び図２７を参照すれば、第１サイクルＣ１に、コントローラ１３００は３次元不揮発性メモリ１１００へプログラムコマンド（ＰＭＧ＿ＣＭＤ）８０ｈを伝送する。
第２サイクルＣ２に、コントローラ１３００は３次元不揮発性メモリ１１００へ第１カラムアドレス（第１カラムＡＤＤＲ）ＡＤＤＲ１を伝送する。第１カラムアドレスＡＤＤＲ１は最下位ビットページを指定する。
第３サイクルＣ３に、コントローラ１３００は３次元不揮発性メモリ１１００へ最下位ビットページデータＰＤ１を伝送する。３次元不揮発性メモリ１１００は最下位ビットページデータＰＤ１をキャッシュラッチ１１３１に格納する。
第４サイクルＣ４に、コントローラ１３００は３次元不揮発性メモリ１１００へダンプコマンドＤＵＭＰ＿ＣＭＤを伝送する。ダンプコマンドＤＵＭＰ＿ＣＭＤに応答して、３次元不揮発性メモリ１１００はキャッシュラッチ１１３１に格納された最下位ビットページデータＰＤ１をＬＳＢラッチ１１３３へローディングする。
第５サイクルＣ５に、コントローラ１３００は３次元不揮発性メモリ１１００へ第２カラムアドレス（第２カラムＡＤＤＲ）ＡＤＤＲ２を伝送する。第２アドレスＡＤＤＲ２は中間ビットページを指定する。
第６サイクルＣ６に、コントローラ１３００は３次元不揮発性メモリ１１００へ中間ビットページデータＰＤ２を伝送する。３次元不揮発性メモリ１１００は中間ビットページデータＰＤ２をキャッシュラッチ１１３１に格納する。
第７サイクルＣ７に、コントローラ１３００は３次元不揮発性メモリ１１００へダンプコマンドＤＵＭＰ＿ＣＭＤを伝送する。ダンプコマンドＤＵＭＰ＿ＣＭＤに応答して、３次元不揮発性メモリ１１００はキャッシュラッチ１１３１に格納された中間ビットページデータＰＤ２をＣＳＢラッチ１１３５へローディングする。
第８サイクルＣ８に、コントローラ１３００は３次元不揮発性メモリ１１００へコンファームコマンド（コンファームＣＭＤ）１０ｈを伝送する。コンファームコマンド１０ｈに応答して、３次元不揮発性メモリ１１００は最下位ビットページデータＰＤ１及び中間ビットページデータＰＤ２を１つの行方向に沿って配列されたメモリセルに同時にプログラムすることができる。
第９サイクルＣ９に、コントローラ１３００は３次元不揮発性メモリ１１００へプログラムコマンド（ＰＭＧ＿ＣＭＤ）８０ｈを伝送する。プログラムコマンド８０ｈが伝送される以前に、初期読出し（ｉｎｉｔｉａｌ ｒｅａｄ）が遂行できる。
第１０サイクルＣ１０に、コントローラ１３００は３次元不揮発性メモリ１１００へ第３カラムアドレス（第３カラムＡＤＤＲ）ＡＤＤＲ３を伝送する。第３カラムアドレスＡＤＤＲ３は最上位ビットページを指定する。
第１１サイクルＣ１１に、コントローラ１３００は３次元不揮発性メモリ１１００へ最上位ビットページデータＰＤ３を伝送する。３次元不揮発性メモリ１１００は最上位ビットページデータＰＤ３をキャッシュラッチ１１３１に格納する。
第１２サイクルＣ１２に、コントローラ１３００は３次元不揮発性メモリ１１００へダンプコマンドＤＵＭＰ＿ＣＭＤを伝送する。ダンプコマンドＤＵＭＰ＿ＣＭＤに応答して、３次元不揮発性メモリ１１００はキャッシュラッチ１１３１に格納された最上位ビットページデータＰＤ３をＭＳＢラッチ１１３７へローディングする。
第１３サイクルＣ１３に、コントローラ１３００は３次元不揮発性メモリ１１００へコンファームコマンド（コンファームＣＭＤ）１０ｈを伝送する。コンファームコマンド１０ｈに応答して、３次元不揮発性メモリ１１００は最上位ビットページデータＰＤ３を追加的にプログラムする。
図２８は図２７のプログラムシークェンスに対応する３次元不揮発性メモリのプログラムアドレス体系を示すテーブルである。図２８を参照すれば、１つの行方向に沿って配列されたメモリセルに３つのアドレスが割当てられる。即ち、１つの行方向に沿って配列されたメモリセルにプログラムされる最下位ビットページデータＰＤ１、中間ビットページデータＰＤ２、及び最上位ビットページデータＰＤ３は互に異なるアドレスに従って、プログラムされる。
図２７及び図２８を参照して説明されたプログラムシークェンス及びアドレス体系は最下位ビットページデータＰＤ１及び中間ビットページデータＰＤ２が同時にプログラムされ、最上位ビットページデータＰＤ３が追加的にプログラムされる実施形態に適用される。
図２９はプログラムの時にコントローラ１３００から３次元不揮発性メモリ１１００へ伝送される信号の第４例を示すタイミング図である。図１、図２２、及び図２９を参照すれば、第１サイクルＣ１に、コントローラ１３００は３次元不揮発性メモリ１１００へプログラムコマンド（ＰＭＧ＿ＣＭＤ）８０ｈを伝送する。
第２サイクルＣ２に、コントローラ１３００は３次元不揮発性メモリ１１００へ第１カラムアドレス（第１カラムＡＤＤＲ）ＡＤＤＲ１を伝送する。第１カラムアドレスＡＤＤＲ１は最下位ビットページを指定する。
第３サイクルＣ３に、コントローラ１３００は３次元不揮発性メモリ１１００へ最下位ビットページデータＰＤ１を伝送する。３次元不揮発性メモリ１１００は入力された最下位ビットページデータＰＤ１をキャッシュラッチ１１３１に格納する。
第４サイクルＣ４に、コントローラ１３００は３次元不揮発性メモリ１１００へダンプコマンドＤＵＭＰ＿ＣＭＤを伝送する。ダンプコマンドＤＵＭＰ＿ＣＭＤに応答して、３次元不揮発性メモリ１１００はキャッシュラッチ１１３１に格納された最下位ビットページデータＰＤ１をＬＳＢラッチ１１３１へローディングする。
第５サイクルＣ５に、コントローラ１３００は３次元不揮発性メモリ１１００へコンファームコマンド（コンファームＣＭＤ）１０ｈを伝送する。コンファームコマンド１０ｈに応答して、３次元不揮発性メモリ１１００は最下位ビットページデータＰＤ１をプログラムする。
第６サイクルＣ６に、コントローラ１３００は３次元不揮発性メモリ１１００へプログラムコマンド（ＰＭＧ＿ＣＭＤ）８０ｈを伝送する。プログラムコマンド８０ｈが伝送される以前に、３次元不揮発性メモリ１１００は初期読出し（ｉｎｉｔｉａｌ ｒｅａｄ）を遂行できる。
第７サイクルＣ７に、コントローラ１３００は３次元不揮発性メモリ１１００へ第２カラムアドレス（第２カラムＡＤＤＲ）ＡＤＤＲ２を伝送する。第２カラムアドレスＡＤＤＲ２は中間ビットページ及び最上位ビットページを指定する。
第８サイクルＣ８に、コントローラ１３００は３次元不揮発性メモリ１１００へ中間ビットページデータＰＤ２を伝送する。３次元不揮発性メモリ１１００は中間ビットページデータＰＤ２をキャッシュラッチ１１３１に格納する。
第９サイクルＣ９に、コントローラ１３００は３次元不揮発性メモリ１１００へダンプコマンドＤＵＭＰ＿ＣＭＤを伝送する。ダンプコマンドＤＵＭＰ＿ＣＭＤに応答して、３次元不揮発性メモリ１１００はキャッシュラッチ１１３１に格納された中間ビットページデータＰＤ２をＣＳＢラッチ１１３５へローディングする。
第１０サイクルＣ１０に、コントローラ１３００は３次元不揮発性メモリ１１００へ最上位ビットページデータＰＤ３を伝送する。３次元不揮発性メモリ１１００は最上位ビットページデータＰＤ３をキャッシュラッチ１１３１に格納する。
第１１サイクルＣ１１に、コントローラ１３００は３次元不揮発性メモリ１１００へダンプコマンドＤＵＭＰ＿ＣＭＤを伝送する。ダンプコマンドＤＵＭＰ＿ＣＭＤに応答して、３次元不揮発性メモリ１１００はキャッシュラッチ１１３１に格納された最上位ビットページデータＰＤ３をＭＳＢラッチ１１３７へローディングする。
第１２サイクルＣ１２に、コントローラ１３００は３次元不揮発性メモリ１１００へコンファームコマンド（コンファームＣＭＤ）１０ｈを伝送する。コンファームコマンド１０ｈに応答して、３次元不揮発性メモリ１１００は中間ビットページデータＰＤ２及び最上位ビットページデータＰＤ３を最下位ビットページデータＰＤ１がプログラムされたメモリセルに同時にプログラムする。
図３０は図２９のプログラムシークェンスに対応する３次元不揮発性メモリのプログラムアドレス体系を示すテーブルである。図３０を参照すれば、１つの行方向に沿って配列されたメモリセルに２つのアドレスが割当てられる。即ち、１つの行方向に沿って配列されたメモリセルにプログラムされる最下位ビットページデータＰＤ１が１つのアドレスに従ってプログラムされ、中間ビットページデータＰＤ２及び最上位ビットページデータＰＤ３が他の１つのアドレスに従ってプログラムされる。
図２９及び図３０を参照して説明されたプログラムシークェンス及びアドレス体系は最下位ビットページデータＰＤがプログラムされた後、中間ビットページデータＰＤ２及び最上位ビットページデータＰＤ３が追加的に同時にプログラムされる実施形態に適用される。
図３１はプログラムの時にコントローラ１３００から３次元不揮発性メモリ１１００へ伝送される信号の第５例を示すタイミング図である。図２９のタイミング図と比較すれば、図２７を参照して説明したのと同様に、最下位ビットページデータＰＤ１、中間ビットページデータＰＤ２、及び最上位ビットページデータＰＤ３が各々互に異なるアドレスに従って、プログラムされる。ただし、中間でのコンファームコマンド（コンファームＣＭＤ）サイクルとこれに続くプログラムコマンド（ＰＭＧ＿ＣＭＤ）サイクルの位置が異なる。
図３１のプログラムシークェンスに対応するアドレス体系は図２８に図示されたテーブルに対応する。
図３２は本発明の第２実施形態によるメモリシステム２０００を示すブロック図である。図１のメモリシステム１０００と比較すれば、コントローラ２３００は共通バスを通じて３次元不揮発性メモリ２１００及びランダムアクセスメモリ２２００を制御する。３次元不揮発性メモリ２１００及びランダムアクセスメモリ２２００は時分割方式に従ってコントローラ２３００と通信する。
ランダムアクセスメモリ２２００に蓄積されたマルチページデータはコントローラ２３００を経ず、３次元不揮発性メモリ２１００へ直接伝送される。
図３３は本発明の第３実施形態によるメモリシステム３０００を示すブロック図である。図１のメモリシステム１０００と比較すれば、３次元不揮発性メモリ３１００は複数（ｋ個）のチャンネルＣＨ１〜ＣＨｋを通じてコントローラ３３００と通信する。各チャンネルに複数の３次元不揮発性メモリチップが連結される。ランダムアクセスメモリ３２００は３次元不揮発性メモリ３１００の複数の３次元不揮発性メモリチップにプログラムされるべきデータを格納する。ランダムアクセスメモリ３２００に蓄積されたデータの中で特定３次元不揮発性メモリチップにプログラムされるべきデータがマルチページデータに対応すれば、該当マルチページデータが特定３次元不揮発性メモリチップにプログラムされる。
例示的に、図３２を参照して説明されたように、３次元不揮発性メモリ３１００とコントローラ３３００は１つの共通バスを通じて連結され、複数のチャンネルＣＨ１〜ＣＨｋは時分割方式で共通バスを占有する。
例示的に、図３２を参照して説明されたように、３次元不揮発性メモリ３１００とランダムアクセスメモリ３２００は共通バスを通じてコントローラ３３００に連結され、時分割方式で共通バスを通じてコントローラ３３００と通信できる。
３次元不揮発性メモリ３１００と同様に、ランダムアクセスメモリ３２００は複数のランダムアクセスメモリチップを包含できる。その場合、複数のランダムアクセスメモリチップは複数のチャンネルを通じて又は１つの共通チャンネルを通じてコントローラ３３００と通信する。各チャンネルには少なくとも１つのランダムアクセスメモリチップが連結される。ランダムアクセスメモリチップが複数のチャンネルを通じてコントローラ３３００と通信する時、ランダムアクセスメモリチップのチャンネルは各々、３次元不揮発性メモリチップのチャンネルＣＨ１〜ＣＨｋの何れかに対応する。１つのチャンネルに連結された少なくとも１つのランダムアクセスメモリチップは１つのチャンネルに連結された少なくとも１つの３次元不揮発性メモリチップにプログラムされるべきデータを格納する。
図３４は本発明の第４実施形態によるメモリシステム４０００を示すブロック図である。図１のメモリシステム１０００と比較すれば、メモリシステム４０００は複数のメモリユニットＭＵ及びコントローラ４３００を含む。複数のメモリユニットＭＵは複数（ｋ個）のチャンネルＣＨ１〜ＣＨｋを通じてコントローラ４３００と通信する。
複数のメモリユニットＭＵの各々は少なくとも１つの３次元不揮発性メモリチップ４１００とランダムアクセスメモリチップ４２００を包含する。複数のメモリユニットＭＵの各々の少なくとも１つの３次元不揮発性メモリチップ４１００とランダムアクセスメモリチップ４２００は、共通チャンネルを通じてコントローラ４３００と通信する。複数のメモリユニットＭＵの各々の少なくとも１つの３次元不揮発性メモリチップ４１００とランダムアクセスメモリチップ４２００は、時分割方式で共通チャンネルを占有する。
図３５は本発明の実施形態によるメモリカード５０００を示す。図３５を参照すれば、メモリカード５０００は３次元不揮発性メモリ５１００、ランダムアクセスメモリ５２００、コントローラ５３００、及びコネクター５４００を含む。
ランダムアクセスメモリ５２００は３次元不揮発性メモリ５１００にプログラムされるべきデータを格納する。ランダムアクセスメモリ５２００に蓄積されたデータがマルチページデータに対応すれば、該マルチページデータが３次元不揮発性メモリ５１００にプログラムされる。
メモリカード５０００は、ＰＣ（ＰＣＭＣＩＡ、ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ ｍｅｍｏｒｙ ｃａｒｄ ｉｎｔｅｒｎａｔｉｏｎａｌ ａｓｓｏｃｉａｔｉｏｎ）カード、コンパクトフラッシュ(登録商標)（ＣＦ）カード、スマートメディアカード（ＳＭカード、又はＳＭＣ）、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ−ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ユニバーサルフラッシュ記憶装置（ＵＦＳ）等のメモリカードを構成できる。
図３６は本発明の実施形態によるソリッドステートドライブ（ＳＳＤ、Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）６０００を示す。図３６を参照すれば、ソリッドステートドライブ６０００は複数の３次元不揮発性メモリ６１００、ランダムアクセスメモリ６２００、コントローラ６３００、及びコネクター６４００を含む。
ランダムアクセスメモリ６２００は３次元不揮発性メモリ６１００にプログラムされるべきデータを格納する。ランダムアクセスメモリ６２００に蓄積されたデータがマルチページデータに対応すれば、該マルチページデータが対応するアドレスを有する３次元不揮発性メモリ６１００にプログラムされる。
図３７は本発明の実施形態によるコンピューティングシステム７０００を示すブロック図である。図３７を参照すれば、コンピューティングシステム７０００は中央処理装置７１００、ＲＡＭ７２００、使用者インターフェイス７３００、モデム７４００、システムバス７５００、及びメモリシステム７６００を含む。
メモリシステム７６００はシステムバス７５００を通じて、中央処理装置７１００、ＲＡＭ７２００、使用者インターフェイス７３００、及びモデム７４００に電気的に連結される。使用者インターフェイス７３００を通じて提供されるか、或いは、中央処理装置７１００によって処理されたデータ、又はモデム７４００を通じて受信されるデータはメモリシステム７６００に格納される。
メモリシステム７６００は、図１、図３２乃至図３４を参照して説明したメモリシステム１０００〜４０００の中の１つである。
以上、本発明の詳細を具体的な実施形態に関して説明したが、本発明の範囲と技術的思想から逸脱しない限度内で様々な変形が可能である。従って、本発明の範囲は上述した実施形態に限定されてはならないし、後述する特許請求の範囲のみでなく、この特許請求の範囲と均等なものによってのみ定められる。
１１１ 基板
１１２、１１２ａ 絶縁物質
１１４ チャネル膜
１１５ 内部物質
１１６ 情報格納膜
３２０ ドレーン
１０００、２０００、３０００、４０００ メモリシステム
１１００、２１００、３１００、４１００、５１００、６１００ ３次元不揮発性メモリ
１１１０ メモリセルアレイ
１１２０ アドレスデコーダー
１１３０ ページバッファ
１１３１ キャッシュラッチ
１１３３ ＬＳＢラッチ
１１３５ ＣＳＢラッチ
１１３７ ＭＳＢラッチ
１１３９ センスラッチ
１１４０ 制御ロジック
１２００、２２００、３２００、４２００、５２００、６２００ ランダムアクセスメモリ
１３００、２３００、３３００、４３００、５３００、６３００ コントローラ
５０００ メモリカード
５４００、６４００ コネクター
６０００ ソリッドステートドライブ
７０００ コンピューティングシステム
７１００ 中央処理装置
７２００ ＲＡＭ
７３００ 使用者インターフェイス
７４００ モデム
７５００ システムバス
７６００ メモリシステム

Claims (8)

  1. コントローラ、ページバッファと行方向に配列されたＮ−ビットメモリセルとを具備する３次元不揮発性メモリ、及びランダムアクセスメモリを含むメモリシステムのプログラム方法において、
    前記コントローラからＮ−ビットデータの中で第１番目ビットを受信し、前記Ｎ−ビットデータの第１番目ビットを前記ランダムアクセスメモリに格納する段階と、
    前記Ｎ−ビットデータの第１番目ビットを前記ランダムアクセスメモリに格納した後に、前記コントローラから前記Ｎ−ビットデータの第２番目ビットを受信する段階と、
    前記Ｎ−ビットデータの少なくとも第１番目ビット及び第２番目ビットの組み合わせは前記メモリセルと連関し、且つマルチページデータに対応する全体データ（１つのメモリセルにプログラムされるべきＮビットのデータを、１つの行方向に沿って配列された全てのメモリセル分だけ揃えたデータ、以下、全体データという）の一部であり、
    前記マルチページデータを前記ページバッファへローディングする段階と、
    前記マルチページデータの前記ページバッファへローディングする段階は、前記Ｎ−ビットデータの第１番目ビットを前記ランダムアクセスメモリから前記ページバッファへ伝送するサブ段階と、
    前記Ｎ−ビットデータの第２番目ビットを、前記ランダムアクセスメモリを迂回して前記コントローラから前記ページバッファへ直接伝送するサブ段階と、を含み、
    前記マルチページデータを前記ページバッファから前記メモリセルに同時にプログラムする段階と、を含み、
    前記Ｎ−ビットデータの第１番目ビットを前記ページバッファに格納した後に、前記Ｎ−ビットデータの第３番目ビットを前記コントローラから受信する段階、及び、
    前記Ｎ−ビットデータの第３番目ビットを前記メモリセルに追加してプログラムする段階をさらに含み、
    前記Ｎ−ビットデータの少なくとも第１番目ビット、第２番目ビット、及び第３番目ビットの組み合わせは前記メモリセルと連関し、且つマルチページデータに対応する全体データであることを特徴とするプログラム方法。
  2. 前記マルチページデータの前記ページバッファへのローディングは、前記Ｎ−ビットデータの第３番目ビットを前記コントローラから前記ランダムアクセスメモリを迂回して前記ページバッファへ直接伝送する段階をさらに含むことを特徴とする請求項１に記載のプログラム方法。
  3. 前記Ｎ−ビットデータの第１番目ビットの前記ランダムアクセスメモリから前記ページバッファへの伝送は、前記Ｎ−ビットデータの第２番目ビットが前記コントローラから前記ページバッファへ直接伝送される間に、少なくとも部分的に遂行されることを特徴とする請求項１に記載のプログラム方法。
  4. 前記メモリセルの各々はプログラム動作の時に１つのアドレスによって識別され、読出し動作の時に２又はそれ以上の互に異なるアドレスによって識別されることを特徴とする請求項１に記載のプログラム方法。
  5. コントローラ、ページバッファと行方向に配列されたＮ−ビットメモリセルとを具備する３次元不揮発性メモリ、及びランダムアクセスメモリを含むメモリシステムのプログラム方法において、
    Ｎ−ビットデータの第１番目ビットを前記コントローラから受信し、前記Ｎ−ビットデータの第１番目ビットを前記ランダムアクセスメモリを迂回して前記ページバッファへ直接ローディングし、そして前記Ｎ−ビットデータの第１番目ビットを前記メモリセルにプログラムする段階と、
    前記Ｎ−ビットデータの第１番目ビットを前記メモリセルにプログラムした後に、前記Ｎ−ビットデータの第２番目ビットを前記コントローラから受信し、前記Ｎ−ビットデータの第２番目ビットを前記ランダムアクセスメモリに格納する段階と、
    前記Ｎ−ビットデータの第２番目ビットを前記ランダムアクセスメモリに格納した後に、前記Ｎ−ビットデータの第２番目ビットを前記ランダムアクセスメモリから前記ページバッファへ伝送する段階と、
    前記Ｎ−ビットデータの第３番目ビットを前記コントローラから受信し、前記Ｎ−ビットデータの第３番目ビットを、前記ランダムアクセスメモリを迂回して前記ページバッファへ直接ローディングする段階と、
    前記Ｎ−ビットデータの第１番目ビット、第２番目ビット、及び第３番目ビットの組み合わせは、前記メモリセルと連関し、且つマルチページデータに対応する全体データ（１つのメモリセルにプログラムされるべきＮビットのデータを、１つの行方向に沿って配列された全てのメモリセル分だけ揃えたデータ、以下、全体データという）であり、
    前記Ｎ−ビットデータの第２番目ビット及び第３番目ビットを前記ページバッファから前記メモリセルに同時にプログラムする段階と、を含むことを特徴とするプログラム方法。
  6. 前記Ｎ−ビットデータの第２番目ビットを前記ランダムアクセスメモリから前記ページバッファへ伝送する動作は前記Ｎ−ビットデータの第３番目ビットが前記ページバッファへ直接伝送される間に、少なくとも部分的に遂行されることを特徴とする請求項５に記載のプログラム方法。
  7. コントローラと、ページバッファと、行方向に配列されたＮ−ビットメモリセルと、を具備する３次元不揮発性メモリ、及びランダムアクセスメモリを含むメモリシステムのプログラム方法において、
    Ｎ−ビットデータの第１番目ビットを前記コントローラから受信し、前記Ｎ−ビットデータの第１番目ビットを前記ランダムアクセスメモリに格納する段階と、
    前記Ｎ−ビットデータの第２番目ビットを前記コントローラから受信し、前記Ｎ−ビットデータの第２番目ビットを前記ランダムアクセスメモリに格納する段階と、
    前記Ｎ−ビットデータの第１番目ビット及び第２番目ビットを前記ランダムアクセスメモリから前記ページバッファへ同時にローディングし、前記Ｎ−ビットデータの第１番目ビット及び第２番目ビットを前記ページバッファから前記メモリセルに同時にプログラムする段階と、
    前記Ｎ−ビットデータの第１番目ビット及び第２番目ビットを前記ページバッファから前記メモリセルに同時にプログラムした後に、前記Ｎ−ビットデータの第３番目ビットを前記コントローラから受信し、前記Ｎ−ビットデータの第３番目ビットを前記ランダムアクセスメモリに格納し、前記Ｎ−ビットデータの第３番目ビットを前記ランダムアクセスメモリから前記ページバッファへローディングし、そして前記Ｎ−ビットデータの第３番目ビットを前記ページバッファから前記メモリセルにプログラムする段階と、を含み、
    前記Ｎ−ビットデータの第１番目ビット、第２番目ビット、及び第３番目ビットの組み合わせは前記メモリセルと連関し、且つマルチページデータに対応する全体データ（１つのメモリセルにプログラムされるべきＮビットのデータを、１つの行方向に沿って配列された全てのメモリセル分だけ揃えたデータ、以下、全体データという）であることを特徴とするプログラム方法。
  8. 前記メモリセルの各々はプログラム動作の時に１つのアドレスによって識別され、読出し動作の時に２又はそれ以上の互に異なるアドレスによって識別されることを特徴とする請求項７に記載のプログラム方法。

JP2013097639A 2012-05-04 2013-05-07 ３次元不揮発性メモリを含むメモリシステムのプログラム方法 Active JP6296696B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2012-0047503 2012-05-04
KR1020120047503A KR20130123955A (ko) 2012-05-04 2012-05-04 3차원 불휘발성 메모리 및 랜덤 액세스 메모리를 포함하는 메모리 시스템 및 그것의 프로그램 방법
KR10-2012-0071715 2012-07-02
KR1020120071715A KR102020818B1 (ko) 2012-07-02 2012-07-02 3차원 불휘발성 메모리 및 3차원 불휘발성 메모리를 포함하는 메모리 시스템 및의 프로그램 방법

Publications (2)

Publication Number Publication Date
JP2013235645A JP2013235645A (ja) 2013-11-21
JP6296696B2 true JP6296696B2 (ja) 2018-03-20

Family

ID=49384557

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013097639A Active JP6296696B2 (ja) 2012-05-04 2013-05-07 ３次元不揮発性メモリを含むメモリシステムのプログラム方法

Country Status (4)

Country Link
US (2) US9606730B2 (ja)
JP (1) JP6296696B2 (ja)
CN (2) CN107093448B (ja)
DE (1) DE102013104196A1 (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102024850B1 (ko) * 2012-08-08 2019-11-05 삼성전자주식회사 3차원 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 프로그램 방법
JP2015204126A (ja) 2014-04-16 2015-11-16 株式会社東芝 半導体記憶装置
US9536600B2 (en) * 2014-10-22 2017-01-03 International Business Machines Corporation Simultaneous multi-page commands for non-volatile memories
JP6453718B2 (ja) * 2015-06-12 2019-01-16 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
KR20170090262A (ko) * 2016-01-28 2017-08-07 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
JP2018005959A (ja) * 2016-06-30 2018-01-11 東芝メモリ株式会社 メモリシステムおよび書き込み方法
US10325657B2 (en) 2017-01-25 2019-06-18 Samsung Electronics Co., Ltd. Non-volatile memory devices and methods of programming the same
KR102400098B1 (ko) 2017-01-25 2022-05-23 삼성전자주식회사 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 프로그램 방법
KR20190006680A (ko) * 2017-07-11 2019-01-21 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
CN109313923A (zh) 2018-08-29 2019-02-05 长江存储科技有限责任公司 三维存储器件中的存储单元的编程
CN111199767B (zh) * 2018-11-16 2022-08-16 力旺电子股份有限公司 非易失性存储器良率提升的设计及测试方法
CN109903799B (zh) * 2019-01-29 2021-08-03 华中科技大学 一种可变编程级数的三维闪存阵列单元操作方法
US10922010B2 (en) * 2019-03-25 2021-02-16 Micron Technology, Inc. Secure data removal
WO2020220280A1 (en) * 2019-04-30 2020-11-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with embedded dynamic random-access memory
KR102631812B1 (ko) 2019-05-17 2024-01-30 양쯔 메모리 테크놀로지스 씨오., 엘티디. 정적 랜덤 액세스 메모리가 있는 3차원 메모리 디바이스
JP7302008B2 (ja) 2019-05-17 2023-07-03 長江存儲科技有限責任公司 スタティックランダムアクセスメモリを有する３次元メモリデバイスのデータバッファリング動作
EP3909048A4 (en) * 2019-05-17 2022-08-17 Yangtze Memory Technologies Co., Ltd. PROGRAM CACHE OPERATION OF A THREE-DIMENSIONAL STORAGE DEVICE WITH STATIC RANDOM ACCESS MEMORY
KR20210017908A (ko) * 2019-08-09 2021-02-17 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US11309032B2 (en) * 2019-11-26 2022-04-19 Samsung Electronics Co., Ltd. Operating method of memory system including memory controller and nonvolatile memory device
JP6759440B2 (ja) * 2019-11-28 2020-09-23 キオクシア株式会社 メモリシステム
DE102021113450A1 (de) 2020-08-13 2022-02-17 Samsung Electronics Co., Ltd. Seitenpufferschaltungen und diese enthaltende nichtflüchtige Speichervorrichtungen
US11726671B2 (en) * 2021-06-24 2023-08-15 Micron Technology, Inc. Memory access mode selection

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3979486B2 (ja) * 2001-09-12 2007-09-19 株式会社ルネサステクノロジ 不揮発性記憶装置およびデータ格納方法
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
US7148538B2 (en) 2003-12-17 2006-12-12 Micron Technology, Inc. Vertical NAND flash memory array
JP2008021335A (ja) * 2004-10-18 2008-01-31 Matsushita Electric Ind Co Ltd 不揮発性記憶装置、不揮発性記憶装置の書込み方法およびコントローラ
KR100713984B1 (ko) * 2005-09-15 2007-05-04 주식회사 하이닉스반도체 멀티-플레인 구조를 갖는 비휘발성 메모리 장치의 프로그램방법
JP5142478B2 (ja) * 2006-04-13 2013-02-13 株式会社東芝 半導体記憶装置
US7711890B2 (en) 2006-06-06 2010-05-04 Sandisk Il Ltd Cache control in a non-volatile memory device
KR100805840B1 (ko) 2006-09-01 2008-02-21 삼성전자주식회사 캐시를 이용한 플래시 메모리 장치 및 그것의 프로그램방법
KR100894809B1 (ko) * 2006-09-22 2009-04-24 삼성전자주식회사 메모리 시스템 및 그것의 프로그램 방법
US7450426B2 (en) 2006-10-10 2008-11-11 Sandisk Corporation Systems utilizing variable program voltage increment values in non-volatile memory program operations
KR100819102B1 (ko) 2007-02-06 2008-04-03 삼성전자주식회사 개선된 멀티 페이지 프로그램 동작을 갖는 불휘발성 반도체메모리 장치
KR100919556B1 (ko) 2007-08-10 2009-10-01 주식회사 하이닉스반도체 상 변화 메모리 장치
JP2009054246A (ja) 2007-08-28 2009-03-12 Toshiba Corp 半導体記憶装置
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
US7865658B2 (en) 2007-12-31 2011-01-04 Sandisk Il Ltd. Method and system for balancing host write operations and cache flushing
JP2009282678A (ja) 2008-05-21 2009-12-03 Hitachi Ltd フラッシュメモリモジュール及びストレージシステム
KR101552209B1 (ko) 2008-10-17 2015-09-11 삼성전자주식회사 멀티 비트를 프로그램하는 가변 저항 메모리 장치
US20100302856A1 (en) 2009-05-29 2010-12-02 Sung Hoon Ahn Nonvolatile memory device and method of programming and reading the same
KR101605827B1 (ko) * 2009-08-24 2016-03-23 삼성전자주식회사 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
KR101617810B1 (ko) * 2009-08-24 2016-05-03 삼성전자주식회사 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
KR101616099B1 (ko) * 2009-12-03 2016-04-27 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
KR20110092090A (ko) * 2010-02-08 2011-08-17 삼성전자주식회사 불 휘발성 메모리 장치 및 그것을 포함한 메모리 시스템
US8355280B2 (en) * 2010-03-09 2013-01-15 Samsung Electronics Co., Ltd. Data storage system having multi-bit memory device and operating method thereof
JP5631750B2 (ja) * 2010-03-19 2014-11-26 株式会社東芝 複合メモリ
KR20130038391A (ko) * 2010-07-21 2013-04-17 모사이드 테크놀로지스 인코퍼레이티드 플래시 메모리용 멀티페이지 프로그램 스킴
KR101220417B1 (ko) 2010-11-04 2013-01-10 건국대학교 산학협력단 세포사멸 유도 활성을 갖는 칼콘 유도체
KR20120071715A (ko) 2010-12-23 2012-07-03 주식회사 신창전기 노브와 홀더가 일체로 형성된 차량용 스위치

Also Published As

Publication number Publication date
CN103383861B (zh) 2018-04-27
JP2013235645A (ja) 2013-11-21
CN107093448A (zh) 2017-08-25
DE102013104196A1 (de) 2013-11-07
CN107093448B (zh) 2020-09-29
CN103383861A (zh) 2013-11-06
US9606731B2 (en) 2017-03-28
US20160253099A1 (en) 2016-09-01
US9606730B2 (en) 2017-03-28
US20150301941A1 (en) 2015-10-22

Similar Documents

Publication Publication Date Title
JP6296696B2 (ja) ３次元不揮発性メモリを含むメモリシステムのプログラム方法
US10803947B2 (en) Three-dimensional nonvolatile memory and related read method designed to reduce read disturbance
USRE46887E1 (en) Nonvolatile memory devices, channel boosting methods thereof, programming methods thereof, and memory systems including the same
CN106157999B (zh) 包括虚设存储单元的半导体存储器件及其操作方法
KR102024850B1 (ko) 3차원 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 프로그램 방법
KR101855169B1 (ko) 불휘발성 메모리 장치, 불휘발성 메모리 장치의 프로그램 방법, 불휘발성 메모리 장치를 포함하는 메모리 시스템
US8908431B2 (en) Control method of nonvolatile memory device
CN107068182B (zh) 非易失性存储装置、擦除方法及包括该装置的存储***
KR101552211B1 (ko) 플래시 메모리 장치, 그것의 프로그램 방법 그리고 그것을 포함하는 메모리 시스템
US9053794B2 (en) Nonvolatile memory device and related method of operation
US8570808B2 (en) Nonvolatile memory device with 3D memory cell array
KR101917192B1 (ko) 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 읽기 방법
US8665647B2 (en) Nonvolatile memory device, memory system, and read method thereof
KR102360211B1 (ko) 메모리 시스템의 동작 방법
CN102194523A (zh) 非易失性存储器件、其擦除方法以及包括其的存储***
US11222697B2 (en) Three-dimensional nonvolatile memory and method of performing read operation in the nonvolatile memory
KR20120088360A (ko) 불휘발성 메모리 장치의 동작 방법
CN103050149A (zh) 非易失性存储器件及其编程方法和包括其的存储器***
US10360978B2 (en) Semiconductor memory device for performing coding program and operating method thereof
KR102020818B1 (ko) 3차원 불휘발성 메모리 및 3차원 불휘발성 메모리를 포함하는 메모리 시스템 및의 프로그램 방법
KR20130123955A (ko) 3차원 불휘발성 메모리 및 랜덤 액세스 메모리를 포함하는 메모리 시스템 및 그것의 프로그램 방법
KR102618315B1 (ko) 반도체 장치, 메모리 시스템 및 그 동작 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160506

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170126

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170214

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170515

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170606

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170906

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170926

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171221

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20180104

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180123

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180220

R150 Certificate of patent or registration of utility model

Ref document number: 6296696

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250