JP7302008B2 - スタティックランダムアクセスメモリを有する3次元メモリデバイスのデータバッファリング動作 - Google Patents
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Description
Claims (20)
- 3次元(3D)メモリデバイスであって、
複数のページを有する3DNANDメモリアレイと、
同じチップ上の前記3DNANDメモリアレイに結合され、ホストと前記3DNANDメモリアレイとの間でプログラムデータの複数のバッチをバッファするように構成されたオンダイデータバッファであって、スタティックランダムアクセスメモリ(SRAM)セルであって、前記SRAMセルは、前記3Dメモリデバイスの基板に対して垂直に、前記3DNANDメモリアレイと互いに重なり合っているSRAMセルを含む、オンダイデータバッファと、
前記同じチップ上の前記オンダイデータバッファに結合されたコントローラであって、
ページ内のメモリセル上で第1のパスプログラムおよび第2のパスプログラムを実行するための制御命令を受信し、
第1のパスプログラムのための第1のプログラムデータおよび第2のパスプログラムのための第2のプログラムデータをホストから前記オンダイデータバッファにバッファし、
前記第1のプログラムデータを前記オンダイデータバッファから取得し、
第1および第2のワード線によって形成されるメモリセル上で、前記第1のプログラムデータを使用して前記第1のパスプログラムを順次実行し、
前記第2のプログラムデータを前記オンダイデータバッファから取得し、
前記第1のパスプログラムの完了に応答して、前記第1のワード線によって形成されるメモリセル上で、前記第2のプログラムデータを使用して前記第2のパスプログラムを実行するように構成されたコントローラと、を備える、
3Dメモリデバイス。 - 前記第1のパスプログラムおよび前記第2のパスプログラムを実行するために、前記コントローラは、粗いプログラムおよび細かいプログラムをそれぞれ実行するように構成されている、
請求項1に記載の3Dメモリデバイス。 - 前記コントローラは、前記第1のプログラムデータおよび前記第2のプログラムデータをバッファした後に、前記第1および前記第2のワード線によって形成されるメモリセル上で、前記第1のプログラムデータを使用して前記第1のパスプログラムを順次実行するように構成されている、
請求項2に記載の3Dメモリデバイス。 - 第1および第2のワード線によって形成されるメモリセル上で、前記第1のプログラムデータを使用して前記第1のパスプログラムを順次実行するために、前記コントローラは、
前記第1のプログラムデータを使用して、前記ページ内の前記第1のワード線と交差するすべてのストリングによって形成されるメモリセルを順次プログラムし、
前記第1のプログラムデータを使用して、前記ページ内の前記第2のワード線と交差するすべてのストリングによって形成されるメモリセルを順次プログラムするようにさらに構成されている、
請求項3に記載の3Dメモリデバイス。 - 前記コントローラは、前記第1のパスプログラムを実行する前に、前記ページ内のすべてのメモリセルの第1および第2のプログラムデータを前記オンダイデータバッファにバッファするようにさらに構成されている、
請求項1に記載の3Dメモリデバイス。 - 前記コントローラは、前記ホストからの許可を受け取ることなく、前記第1のパスプログラムの後に前記第2のパスプログラムを実行するように構成されている、
請求項1に記載の3Dメモリデバイス。 - 前記ページ内の前記メモリセルはクアッドレベルセルを有し、
前記第1のプログラムデータおよび前記第2のプログラムデータのそれぞれは、前記ページ内の前記メモリセルのそれぞれについて、それぞれ下位ページデータ、中間ページデータ、上位ページデータ、および追加ページデータを有する、
請求項1に記載の3Dメモリデバイス。 - 前記3Dメモリデバイスは、少なくとも1つの埋め込み型マルチメディアカード(eMMC)またはユニバーサルフラッシュストレージ(UFS)にパッケージ化されている、
請求項1に記載の3Dメモリデバイス。 - 3次元(3D)メモリデバイス上でバッファリングユニットを動作させるためのシステムであって、
ホストと、
複数ページのNANDメモリセルを有し、前記ホストに結合されている記憶ユニットと、
前記記憶ユニットと同じチップに結合された前記バッファリングユニットであって、前記ホストと前記記憶ユニットとの間でプログラムデータをバッファするように構成され、オンダイスタティックランダムアクセスメモリ(SRAM)セルであって、前記SRAMセルは、前記3Dメモリデバイスの基板に対して垂直に、前記記憶ユニットと互いに重なり合っているSRAMセルを有する、前記バッファリングユニットと、
前記バッファリングユニットおよび前記ホストに結合された制御ユニットであって、
ページ内のメモリセル上で第1のパスプログラムおよび第2のパスプログラムを実行するための制御命令を受信し、
第1のパスプログラムのための第1のプログラムデータおよび第2のパスプログラムのための第2のプログラムデータを前記ホストから前記バッファリングユニットにバッファし、
前記第1のプログラムデータを前記バッファリングユニットから取得し、
第1および第2のワード線によって形成されるメモリセル上で、前記第1のプログラムデータを使用して前記第1のパスプログラムを順次実行し、
前記第2のプログラムデータを前記バッファリングユニットから取得し、
前記第1のパスプログラムの完了に応答して、前記第1のワード線で形成されるメモリセル上で、前記第2のプログラムデータを使用して前記第2のパスプログラムを実行するように構成された制御ユニットと、を備える、
システム。 - 前記第1のパスプログラムおよび前記第2のパスプログラムを実行するために、前記制御ユニットは、粗いプログラムおよび細かいプログラムをそれぞれ実行するように構成されている、
請求項9に記載のシステム。 - 前記制御ユニットは、前記第1のプログラムデータおよび前記第2のプログラムデータをバッファした後に、前記第1および前記第2のワード線によって形成されるメモリセル上で、前記第1のプログラムデータを使用して前記第1のパスプログラムを順次実行するように構成されている、
請求項10に記載のシステム。 - 第1および第2のワード線によって形成されるメモリセル上で、前記第1のプログラムデータを使用して前記第1のパスプログラムを順次実行するために、前記制御ユニットは、
前記第1のプログラムデータを使用して、前記ページ内の前記第1のワード線と交差するすべてのストリングによって形成されるメモリセルを順次プログラムし、
前記第1のプログラムデータを使用して、前記ページ内の前記第2のワード線と交差するすべてのストリングによって形成されるメモリセルを順次プログラムするようにさらに構成されている、
請求項11に記載のシステム。 - 前記制御ユニットは、前記第1のパスプログラムを実行する前に、前記ページ内のすべてのメモリセルの第1および第2のプログラムデータを前記バッファリングユニットにバッファするようにさらに構成されている、
請求項9に記載のシステム。 - 前記制御ユニットは、前記ホストからの許可を受け取ることなく、前記第1のパスプログラムの後に前記第2のパスプログラムを実行するように構成されている、
請求項9に記載のシステム。 - 前記ページ内の前記メモリセルはクアッドレベルセルを有し、
前記第1のプログラムデータおよび前記第2のプログラムデータのそれぞれは、前記ページ内の前記メモリセルのそれぞれについて、それぞれ下位ページデータ、中間ページデータ、上位ページデータ、および追加ページデータを有する、
請求項9に記載のシステム。 - 3次元(3D)メモリデバイス上でデータバッファを動作させるための方法であって、
ページ内のメモリセル上で第1のパスプログラムおよび第2のパスプログラムを実行するための制御命令を受信することと、
第1のパスプログラムのための第1のプログラムデータおよび第2のパスプログラムのための第2のプログラムデータを、ホストからオンダイスタティックランダムアクセスメモリ(SRAM)セルを有する前記データバッファにバッファリングすることと、
前記第1のプログラムデータを前記データバッファから取得することと、
第1および第2のワード線によって形成されるメモリセル上で、前記第1のプログラムデータを使用して前記第1のパスプログラムを順次実行することと、
前記第2のプログラムデータを前記データバッファから取得することと、
前記第1のパスプログラムの完了に応答して、前記第1のワード線によって形成されるメモリセル上で、前記第2のプログラムデータを使用して前記第2のパスプログラムを実行することと、を含み、
前記第1のプログラムデータを使用して前記第1のパスプログラムを順次実行することとは、さらに、
前記第1のプログラムデータを使用して、前記ページ内の前記第1のワード線と交差するすべてのストリングによって形成されるメモリセルをストリングごとに順次プログラミングすることと、
前記第1のプログラムデータを使用して、前記ページ内の前記第2のワード線と交差するすべてのストリングによって形成されるメモリセルをストリングごとに順次プログラムすることとを含む、
方法。 - 前記第1のパスプログラムおよび前記第2のパスプログラムを実行することは、それぞれ粗いプログラムおよび細かいログラムを実行することを含む、
請求項16に記載の方法。 - 第1および第2のワード線によって形成されるメモリセル上で、前記第1のプログラムデータを使用して前記第1のパスプログラムを順次実行することは、前記第1のプログラムデータおよび前記第2のプログラムデータがバッファされた後である、
請求項17に記載の方法。 - 前記第1のパスプログラムを実行する前に、前記ページ内のすべてのメモリセルの第1および第2のプログラムデータを前記データバッファにバッファすることをさらに含む、
請求項16に記載の方法。 - 前記第1のプログラムデータおよび前記第2のプログラムデータは、同時にバッファリングされる
請求項19に記載の方法。
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