CN109313923A - 三维存储器件中的存储单元的编程 - Google Patents

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Abstract

公开了3D存储器件和用于操作所述3D存储器件的方法的实施例。在示例中，一种3D存储器件包括NAND存储器串和***电路。所述NAND存储器串在衬底上方竖直延伸，并且包括竖直串联布置的多个存储单元。所述***电路被配置为基于增量式步进脉冲编程(ISPP)对存储单元进行编程。向存储单元中的至少两个施加所述ISPP的不同验证电压。

Description

三维存储器件中的存储单元的编程
背景技术
本公开的实施例涉及三维(3D)存储器件及其操作方法。
通过改进工艺技术、电路设计、程序设计算法和制作工艺而将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制作技术变得更加挑战性，并且成本更加高昂。结果，平面存储单元的存储密度接近上限。
3D存储器架构能够解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列以及用于控制到和来自存储器阵列的信号的***器件。
发明内容
文中公开了3D存储器件和用于操作3D存储器件的方法的实施例。
在一个示例中，一种3D存储器件包括NAND存储器串和***电路。所述NAND存储器串在衬底上方竖直延伸，并且包括竖直串联布置的多个存储单元。所述***电路被配置为基于增量式步进脉冲编程(ISPP)对存储单元编程。所述ISPP的不同验证电压被施加到存储单元中的至少两个。
在另一示例中，一种3D存储器件包括存储器阵列器件和***电路。所述存储器阵列器件包括多个NAND存储器串和多条字线。所述NAND存储器串中的每者在衬底上方竖直延伸，并且包括竖直布置的多个存储单元，它们每者处于相应的单元深度。所述字线中的每者耦合至同一单元深度处的存储单元的页。所述***电路耦合至所述存储器阵列器件，并且被配置为基于ISPP通过字线对NAND存储器串的每者中的存储单元进行编程。所述ISPP的不同验证电压被施加到不同单元深度处的存储单元的至少两页。
在又一个示例中，公开了一种用于操作3D存储器件的方法。基于ISPP利用第一验证电压对3D NAND存储器串中的第一存储单元进行编程。基于ISPP利用第二验证电压对3DNAND存储器串中的第二存储单元进行编程。所述第二验证电压大于所述第一验证电压。所述第二存储单元在所述3D NAND存储器串中处于所述第一存储单元上方。
附图说明
被并入本文并形成说明书的一部分的附图例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1示出了根据本公开的一些实施例的示例性3D存储器件的示图。
图2示出了根据本公开的一些实施例的示例性3D NAND存储器串的截面图。
图3示出了根据本公开的一些实施例的ISPP的示例性波形。
图4A示出了用于对不同单元深度处的存储单元进行编程的ISPP的验证电压方案。
图4B示出了不同单元深度处的存储单元的擦除状态和编程状态之间的阈值电压窗口。
图5A-图5B示出了根据本公开的实施例的用于对不同单元深度处的存储单元进行编程的ISPP的各种示例性验证电压方案。
图6示出了根据本公开的一些实施例的不同单元深度处的存储单元的擦除状态和编程状态之间的示例性阈值电压窗口。
图7是根据本公开的一些实施例的用于操作3D存储器件的示例性方法的流程图。
将参考附图描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。此外，可以将术语“基于”理解为未必旨在传达排他性的一组因素，并且相反可以允许存在未必明确描述的额外因素，其同样至少部分地取决于上下文。
应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”的含义，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相关术语在本文中为了描述方便可以用于描述如图中所示出的一个元件或特征相对于另一个或多个元件或特征的关系。空间相关术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相关描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料层的材料。衬底自身可以被图案化。增加在衬底顶部的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或通孔触点)和一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在产品或过程的设计阶段期间设置的用于部件或过程操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文使用的，术语“3D存储器件”是指一种半导体器件，其在横向取向的衬底上具有竖直取向的存储单元晶体管串(在本文中被称为“存储器串”，例如NAND存储器串)，以使得所述存储器串相对于衬底在竖直方向上延伸。如本文使用的，术语“竖直/竖直地”是指标称地垂直于衬底的横向表面。
根据本公开的各种实施例提供了一种基于针对具有不同单元深度的存储单元的非均匀验证电压的3D存储器件的新颖的编程方案。非均匀验证电压能够产生针对沿着每个3D NAND存储器串的存储单元的均匀阈值电压窗口分布，由此降低对3D NAND存储器串的下部部分中的存储单元的损害，并且提高存储单元的耐久性同时仍然保持足够的读取窗口。此外，通过与上部存储单元相比降低下部存储单元的单元阈值电压，还能够改善下部存储单元的数据保持。
图1示出了根据本公开的一些实施例的示例性3D存储器件100的示图。3D存储器件100可以包括存储器阵列器件102和耦合至存储器阵列器件102的***电路104。存储器阵列器件102可以是3D NAND闪速存储器件，其中，存储单元106是以NAND存储器串108的阵列的形式提供的，每个NAND存储器串108在衬底(未示出)上方竖直延伸。在一些实施例中，每个NAND存储器串108包括串联耦合并且竖直堆叠的多个存储单元106。每个存储单元106能够保持连续的模拟值，例如电压或电荷，其取决于在存储单元106的区域内捕获的电子的数量。每个存储单元106可以是包括浮栅晶体管的“浮栅”类型的存储单元，或者可以是包括电荷捕获晶体管的“电荷捕获”类型的存储单元。
在一些实施例中，每个存储单元106是具有两种可能的存储状态并且因而能够存储一位数据的单级单元(SLC)。例如，第一存储状态“0”可以对应于第一范围的电压，并且第二存储状态“1”可以对应于第二范围的电压。在一些实施例中，每个存储单元106是能够以四个以上的存储状态存储一位以上的数据的多级单元(MLC)。例如，MLC能够每单元存储两位，每单元存储三位(又被称为三级单元(TLC))，或者每单元存储四位(又被称为四级单元(QLC))。每个MLC可以被编程为承担一定范围的可能标称存储值。在一个示例中，如果每个MLC存储两位数据，那么可以通过将三个可能的标称存储值之一写入到所述单元而将MLC从擦除状态编程为承担三个可能的编程级之一。第四标称存储值可以被用于擦除状态。
如图1所示，每个NAND存储器串108可以在其源极端部耦合至源极选择晶体管110，并且在其漏极端部耦合至漏极选择晶体管112。源极选择晶体管110和漏极选择晶体管112可以被配置为在读取和编程操作期间激活选择NAND存储器串108(阵列的列)。在一些实施例中，例如，同一存储器块中的NAND存储器串108的源极选择晶体管110通过同一条源极线114(例如，公共源极线)耦合至地。根据一些实施例，每个NAND存储器串的漏极选择晶体管112耦合至相应的位线116，能够经由输出总线(未示出)从位线116读取数据。可以通过字线118耦合相邻NAND存储器串108的存储单元106，所述字线118选择哪一行存储单元受到读取和编程操作的影响。在一些实施例中，每条字线118耦合至存储单元的页(存储页)120，其为用于读取和编程操作的最小可物理存取数据单元。以位为单位计量的存储页的尺寸可以对应于通过字线118耦合的NAND存储器串108的数量。
图2示出了根据本公开的一些实施例的示例性3D NAND存储器串200的截面图。3DNAND存储器串200是图1中所示的NAND存储器串108的示例。如图2所示，3D NAND存储器串200在衬底202上方竖直延伸。衬底202可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其它适当材料。
3D NAND存储器串200可以包括沟道结构，所述沟道结构具有以半导体材料(例如，作为半导体沟道204)和电介质材料(例如，作为存储器膜206)填充的沟道孔。在一些实施例中，半导体沟道204包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储器膜206是包括隧道层、存储层(又称为“电荷捕获/存储层”)和阻挡层的复合层。3D NAND存储器串200可以具有圆柱形状(例如，柱形形状)。根据一些实施例，半导体沟道204、隧道层、存储层和阻挡层按此顺序从柱的中心向柱的外表面径向布置。隧道层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，阻挡层可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
在一些实施例中，3D NAND存储器串200的沟道结构竖直延伸通过具有交错的导电层和电介质层的存储器堆叠层(未示出)。根据一些实施例，围绕3D NAND存储器串200的沟道结构的导电层的部分是3D NAND存储器串200中的存储单元210的控制栅208。在3D NAND存储器串200中，存储单元210可以是竖直串联布置的。在一些实施例中，每个存储单元210包括控制栅208以及半导体沟道204和存储器膜206的被控制栅208包围的部分。形成控制栅208的导电层又被称为耦合至3D NAND存储器串200的字线(例如，图1中的字线118)，其能够接收用于例如通过读取、擦除和编程操作而控制存储单元210的操作的字线偏置电压VWL。导体层可以包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。
要指出的是，在图2中包括了x和y轴以进一步例示3D NAND存储器串200中的部件之间的空间关系。衬底202包括沿x方向(即，横向方向)横向延伸的两个横向表面(例如，顶表面和底表面)。如文中所使用的，在衬底(例如，衬底202)在y方向(即，竖直方向或厚度方向)上被定位于半导体结构(例如，3D NAND存储器串200)的最下平面中时，在y方向上相对于半导体结构的衬底判断半导体结构的一个部件(例如，第一存储单元)在另一部件(例如，第二存储单元)“上”、“上方”还是“下方”。在本公开中将通篇应用用于描述空间关系的相同概念。
作为深孔刻蚀工艺的结果，3D NAND存储器串200的沟道结构沿竖直方向可以包括非均匀横向尺寸(例如，直径)。在一些实施例中，3D NAND存储器串200的沟道结构的直径从底部到顶部增大。由于沿3D NAND存储器串200的沟道结构的竖直方向存在非均匀横向尺寸分布的原因，处于3D NAND存储器串的不同单元深度的存储单元210可以与不同的沟道横向尺寸(例如，直径)相关联。在一些实施例中，对于任何两个存储单元210而言，上部存储单元与大于下部存储单元的沟道直径相关联。
重新参考图1，***电路104可以包括用于促进3D存储器件100的操作的任何适当数字、模拟和/或混合信号电路。例如，***电路104可以包括数据缓冲器(例如，位线页缓冲器)、解码器(例如，行解码器或列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压基准、或者所述电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。在一些实施例中，***电路104是使用互补金属氧化物半导体(CMOS)技术形成的。
在一些实施例中，***电路104包括字线驱动器122以及耦合至字线驱动器122的逻辑状态控制模块124。字线驱动器122结合逻辑状态控制模块124能够实施增量式步进脉冲编程(ISPP)方案，以用于对存储器阵列器件102中的存储单元106进行编程。ISPP是一种用于对MLC和SLC中的存储状态进行编程的方案。图3示出了根据本公开的一些实施例的ISPP的示例性波形。ISPP的波形可以由***电路104通过字线118以字线偏置电压VWL的形式提供给存储单元120的每个页。
如图3所示，使用具有不断提高的幅度的短相继编程脉冲将编程电压Vpgm施加至选择的存储单元的控制栅。例如，如果选择了用于编程操作的存储页，那么将偏置电压施加到与存储页的存储单元耦合的字线。ISPP方案在基于步进电压逐步提高字线偏置电压的同时对所选择的存储页进行若干次编程。该“步进”的幅度(例如，每个脉冲相对于前面紧邻的脉冲的幅度提高)在文中被称为“脉冲步进高度”ΔVpgm。在具有提高的幅度的每个脉冲之间，执行编程验证操作以检查所选择的存储单元中的每者是否具有已经升高到该存储单元的验证电压Vver的电平以上的阈值电压。ISPP方案继续进行，直到存储页中的所选择的存储单元中的每者的阈值电压都升高到对应的验证电压Vver以上，以使得存储单元中的每者的阈值电压表示预期存储状态为止。
重新参考图1，在一些实施例中，ISPP的波形，例如，编程电压Vpgm(包括脉冲步进高度ΔVpgm)和验证电压Vver，受到***电路104的逻辑状态控制模块124的控制并且被提供到字线驱动器122。字线驱动器122可以被配置为选择字线118(即，要被编程的存储单元120的页)，并且依次向每个选择的字线118施加对应波形的字线偏置电压WWL，以对存储单元120的对应页中的存储单元106进行编程。下文将详细描述新颖的ISPP方案以及所述方案的能够被逻辑状态控制模块124控制并且通过***电路104的字线驱动器122施加的波形。
如上文参考图2所述，在一些3D NAND存储器件中，深孔刻蚀技术的工艺限制，沟道结构的直径在竖直方向上并不是均匀的，而是从顶部到底部逐渐减小，这可能导致存储单元沿沟道结构的非均匀擦除速度。另一方面，一些3D NAND存储器件通过向选择的存储单元的p阱施加正电压并且使选择的存储单元的控制栅接地而执行擦除操作。结果，存储单元的漏极是浮置的，并且正电压能够从p阱向上传播到整个NAND存储器串(例如，多晶硅沟道)。然而，在实践中，沟道电压在传播期间可能衰减，这使得擦除电压变得在NAND存储器串的上端比在其下端更低。考虑到沟道直径和擦除电压这两项因素，每个存储单元沿NAND存储器串的擦除速度从底部到顶部减小。因而，在块擦除操作之后，处于擦除状态(例如，“1”)的每个存储单元的阈值电压在NAND存储器串中从底部到顶部增大。
为了执行后续编程操作，3D NAND存储器件可以使用ISPP方案将每个选择的存储单元的阈值电压改变到编程状态(例如，“0”)，如上文联系图3所述。ISPP方案可以施加验证电压Vver，以检查当前单元阈值电压是否达到目标单元阈值电压，并且在满足上述条件时停止编程操作，由此确保所有选择的存储单元都被编程到编程状态下的相同目标单元阈值电压。
在一些3D NAND存储器件中，相同的验证电压Vver施加到所有选择的存储单元(或者存储页)，而不管对应3D NAND存储器串的竖直方向上的不同单元深度，如图4A所示。结果，编程后的所有选择的存储单元在编程状态下都在标称上具有相同的阈值电压，而不管其单元深度如何，如图4B所示。应当理解，尽管在图4B中存储单元的阈值电压被标绘为高斯状分布，但是为了便于描述，阈值电压在文中可以被称为高斯状分布的最大值。如上文所述，在块擦除操作之后并且在编程操作之前，处于擦除状态的每个存储单元的阈值电压在3D NAND存储器串中从底部到顶部增大，同样如图4B所示。
对于读取操作而言，需要擦除状态和编程状态之间的具有特定宽度的阈值电压窗口。处于相应单元深度的选择的存储单元中的每个的阈值电压窗口可以是基于处于擦除状态和编程状态的存储单元的阈值电压而确定的。如图4B所示，存储单元的阈值电压窗口的尺寸在3D NAND存储器串中从底部到顶部减小。也就是说，根据一些实施例，3D NAND存储器串的底部上的存储单元具有最大的阈值电压窗口，而3D NAND存储器串的顶部上的存储单元则具有最小的阈值电压窗口。
由于处于不同单元深度的存储单元的阈值电压窗口的尺寸差异的原因，下部存储单元的阈值电压窗口中的一者或多者必须大于标准值，以确保上部存储单元的阈值电压窗口能够满足标准值。在NAND闪速存储器件中，擦除和编程操作利用被称为Fowler-Nordheim(Fn)隧穿的过程，其可以在存储器膜的阻挡层中引入并累积缺陷，并且最终使NAND闪速存储器件无法工作，例如，无法擦除和编程。阈值电压窗口越大(需要更大的擦除和编程深度)，则对阻挡层造成的损伤就越大。由于阈值电压窗口在底部比在顶部更大，因而一些3D存储器件中的3D NAND存储器串中的下部存储单元受到的损伤比上部存储单元受到的损伤更大。
文中公开的***电路(例如，***电路104)能够实施用于对3D存储器件的存储单元进行编程的新颖的ISPP方案，以克服上文指出的缺陷。替代为处于不同单元深度的所有存储单元使用相同的验证电压Vver，新颖ISPP方案能够为处于不同单元深度的存储单元施加不同的验证电压Vver，以使得处于不同单元深度的存储单元的阈值电压窗口可以具有相似尺寸，乃至变为标称上相同。文中公开的各种验证电压方案可以被***电路104实施为用于对3D存储器件100中的存储单元106进行编程的ISPP方案的部分。在一些实施例中，***电路104被配置为基于ISPP对NAND存储器串108中的存储单元106进行编程，并且ISPP的不同验证电压施加到NAND存储器串108中的不同单元深度处的存储单元106中的至少两个。在一些实施例中，***电路104被配置为基于ISPP通过字线118对每个NAND存储器串108中的存储单元106进行编程，并且ISPP的不同验证电压施加到不同单元深度处的存储单元120的至少两个页。在一些实施例中，施加至第一存储单元的第一验证电压小于施加至在NAND存储器串(例如，3D NAND存储器串200)中处于第一存储单元上方的第二存储单元的第二验证电压。
图5A-图5B示出了根据本公开的各种实施例的用于对不同单元深度处的存储单元进行编程的ISPP的各种示例性验证电压方案。如图5A所示，施加至每个存储单元(或者处于标称上相同的单元深度的存储单元的每个页)的验证电压Vver从NAND存储器串的底部到顶部(随着单元深度增大)增大。在一些实施例中，增大是线性的，即，图5A中的任何两个相邻验证电压Vver之间的差在标称上是相同的。应当理解，在一些实施例中，增大是非线性的。如图5B所示，相同的验证电压Vver可以施加到处于相邻单元深度的一些存储单元，但是验证电压Vver总体上随着单元深度增大而增大。应当理解，可以应用任何其它适当的验证电压方案，只要将不同的验证电压施加到处于不同单元深度的存储单元中的至少两个即可。
图6示出了根据本公开的一些实施例的处于不同单元深度的存储单元的擦除状态和编程状态之间的示例性阈值电压窗口。作为具有非均匀验证电压的新颖ISPP方案的结果，每个存储单元(或者存储单元的每个页)的阈值电压从3D NAND存储器串的底部到顶部增大。通过为处于不同单元深度的存储单元设置适当的验证电压，能够对针对不同单元深度处的存储单元的阈值电压窗口做出调整，以减小不同单元深度处的变化。在一些实施例中，使所述变化最小化，以使得擦除状态和编程状态之间的阈值电压窗口对于每个存储单元(或者存储单元的每个页)是标称上相同的，而不管其单元深度如何。验证电压可以是基于在块擦除操作之后处于擦除状态的不同单元深度处的每个存储单元(或者存储单元的每个页)的阈值电压而设置的。
图7是根据本公开的一些实施例的用于操作3D存储器件的示例性方法700的流程图。图7所示的3D存储器件的示例包括图1所示的3D存储器件100。应当理解，方法700中所示的操作并不是排他的，并且也可以在所示操作中的任何操作之前、之后或之间执行其它操作。此外，所述操作中的一些可以是同时执行的或者可以是按照不同于图7所示的顺序执行的。
参考图7，方法700开始于操作702，其中，擦除存储单元的块。在图1所示的一些实施例中，块擦除操作由***电路104执行，以擦除同一存储器块中的所有存储单元106。在块擦除操作之后，每个存储单元106可以具有擦除状态的阈值电压。在一些实施例中，由于3DNAND存储器串200的沟道结构的非均匀横向尺寸，不同单元深度处的存储单元210可以具有不同的擦除状态的阈值电压，例如，所述阈值电压从3D NAND存储器串200的底部到顶部增大。
方法700进行至操作704，如图7所示，其中，基于ISPP利用第一验证电压对3D NAND存储器串中的存储单元的第一页中的第一存储单元进行编程。方法700进行至操作706，如图7所示，其中，基于ISPP利用第二验证电压对3D NAND存储器串中的存储单元的第二页中的第二存储单元进行编程。在一些实施例中，3D NAND存储器串中的第二存储单元(和存储单元的第二页)处于第一存储单元(和存储单元的第一页)上方，并且3D NAND存储器串的沟道结构在存储单元的第一页的第一存储单元处的第一直径小于所述沟道结构在存储单元的第二页的第二存储单元处的第二直径。
在图1所示的一些实施例中，第二验证电压大于第一验证电压，这是由***电路104的逻辑状态控制模块124控制的。根据一些实施例，在对第一和第二存储单元进行编程之前，第一存储单元的第一擦除阈值电压小于第二存储单元的第二擦除阈值电压。在对第一和第二存储单元进行编程之后，第一存储单元的第一阈值电压窗口可以与第二存储单元的第二阈值电压窗口在标称上相同。
方法700进行至操作708，如图7所示，其中，基于ISPP利用第三验证电压对3D NAND存储器串中的存储单元的第三页中的第三存储单元进行编程。在一些实施例中，3D NAND存储器串中的第三存储单元(和存储单元的第三页)处于第二存储单元(和存储单元的第二页)上方，并且3D NAND存储器串的沟道结构在存储单元的第三页的第三存储单元处的第三直径大于所述沟道结构在存储单元的第二页的第二存储单元处的第二直径。
在图1所示的一些实施例中，第三验证电压大于第二验证电压，这是由***电路104的逻辑状态控制模块124控制的。在一些实施例中，第一和第二验证电压之间的差与第二和第三验证电压之间的差是标称上相同的。在编程操作期间，可以通过***电路104的字线驱动器122对第一、第二和第三存储单元(或者存储单元的第一、第二和第三页)进行选择，并且可以由字线驱动器122通过字线118依次施加用于对第一、第二和第三存储单元(或者存储单元的第一、第二和第三页)中的每者进行编程的ISPP的波形。
根据本公开的一个方面，一种3D存储器件包括NAND存储器串和***电路。NAND存储器串在衬底上方竖直延伸，并且包括竖直串联布置的多个存储单元。***电路被配置为基于ISPP对存储单元进行编程。向存储单元中的至少两个施加ISPP的不同验证电压。
在一些实施例中，施加至存储单元中的第一个的第一验证电压小于施加至存储单元中的第二个的第二验证电压，存储单元中的第二个在所述NAND存储器串中处于存储单元中的第一个上方。在一些实施例中，施加至存储单元中的每者的验证电压从NAND存储器串的底部到顶部增大。验证电压的增大可以是线性的。
在一些实施例中，所述NAND存储器串的沟道结构的直径从所述NAND存储器串的底部到顶部增大。
在一些实施例中，所述***电路被进一步配置为，在对存储单元进行编程之前，擦除存储单元，以使得存储单元中的至少两个的擦除阈值电压是不同的。在一些实施例中，擦除状态和编程状态之间的阈值电压窗口对于存储单元中的每者是标称上相同的。
在一些实施例中，存储单元中的每者为SLC。在一些实施例中，存储单元中的每者为MLC。
根据本公开的另一个方面，一种3D存储器件包括存储器阵列器件和***电路。所述存储器阵列器件包括多个NAND存储器串和多条字线。所述NAND存储器串中的每者在衬底上方竖直延伸，并且包括竖直布置的多个存储单元，每个存储单元处于相应的单元深度。所述字线中的每者耦合至同一单元深度处的存储单元的页。所述***电路耦合至所述存储器阵列器件，并且被配置为基于ISPP通过字线对NAND存储器串中的每者中的存储单元进行编程。向处于不同单元深度的存储单元的至少两个页施加所述ISPP的不同验证电压。
在一些实施例中，施加至第一单元深度处的存储单元的第一页的第一验证电压小于施加至大于第一单元深度的第二单元深度处的存储单元的第二页的第二验证电压。在一些实施例中，施加至存储单元的每个页的验证电压从NAND存储器串的底部到顶部增大。验证电压的增大可以是线性的。
在一些实施例中，所述NAND存储器串中的每者的沟道结构的直径从NAND存储器串的底部到顶部增大。
在一些实施例中，所述***电路被进一步配置为，在对存储单元进行编程之前，擦除存储单元，以使得存储单元的至少两个页的擦除阈值电压是不同的。
在一些实施例中，擦除状态和编程状态之间的阈值电压窗口对于存储单元中的每者而言是标称上相同的。在一些实施例中，擦除状态和编程状态之间的阈值电压窗口对于存储单元的每个页而言是标称上相同的。
在一些实施例中，存储单元中的每者为SLC。在一些实施例中，存储单元中的每者为MLC。
根据本公开的又一方面，公开了一种用于操作3D存储器件的方法。基于ISPP利用第一验证电压对3D NAND存储器串中的第一存储单元进行编程。基于ISPP利用第二验证电压对3D NAND存储器串中的第二存储单元进行编程。所述第二验证电压大于所述第一验证电压。所述第二存储单元在所述3D NAND存储器串中处于所述第一存储单元上方。
在一些实施例中，基于ISPP利用第三验证电压对3D NAND存储器串中的第三存储单元进行编程。所述第三存储单元在所述3D NAND存储器串中处于所述第二存储单元上方。所述第三验证电压大于所述第二验证电压。在一些实施例中，第一和第二验证电压之间的差与第二和第三验证电压之间的差是标称上相同。
在一些实施例中，所述3D NAND存储器串的沟道结构在所述第一存储单元处的第一直径小于所述沟道结构在所述第二存储单元处的第二直径。
在一些实施例中，在对第一和第二存储单元进行编程之前，对第一和第二存储单元进行擦除，以使得所述第一存储单元的第一擦除阈值电压小于所述第二存储单元的第二擦除阈值电压。在一些实施例中，在对第一和第二存储单元进行编程之后，所述第一存储单元的第一阈值电压窗口与所述第二存储单元的第二阈值电压窗口是标称上相同的。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物来进行限定。

Claims (24)

1.一种三维(3D)存储器件，包括：
NAND存储器串，其在衬底上方竖直延伸并且包括竖直串联布置的多个存储单元；以及
***电路，其被配置为基于增量式步进脉冲编程(ISPP)对所述存储单元进行编程，其中，向所述存储单元中的至少两个施加所述ISPP的不同验证电压。
2.根据权利要求1所述的3D存储器件，其中，施加至所述存储单元中的第一存储单元的第一验证电压小于施加至所述存储单元中的第二存储单元的第二验证电压，所述第二存储单元在所述NAND存储器串中处于所述存储单元中的所述第一存储单元上方。
3.根据权利要求2所述的3D存储器件，其中，施加至所述存储单元中的每者的验证电压从所述NAND存储器串的底部到顶部增大。
4.根据权利要求3所述的3D存储器件，其中，所述验证电压的增大是线性的。
5.根据权利要求3所述的3D存储器件，其中，所述NAND存储器串的沟道结构的直径从所述NAND存储器串的底部到顶部增大。
6.根据权利要求1-5中的任何一项所述的3D存储器件，其中，所述***电路被进一步配置为，在对所述存储单元进行编程之前，擦除所述存储单元，以使得所述存储单元中的所述至少两个的擦除阈值电压是不同的。
7.根据权利要求1-6中的任何一项所述的3D存储器件，其中，擦除状态和编程状态之间的阈值电压窗口对于所述存储单元中的每者而言是标称上相同的。
8.根据权利要求1-7中的任何一项所述的3D存储器件，其中，所述存储单元中的每者是单级单元(SLC)。
9.根据权利要求1-7中的任何一项所述的3D存储器件，其中，所述存储单元中的每者是多级单元(MLC)。
10.一种三维(3D)存储器件，包括：
存储器阵列器件，其包括：
多个NAND存储器串，所述NAND存储器串的每者在衬底上方竖直延伸，并且包括竖直布置的多个存储单元，每个存储单元处于相应的单元深度；以及
多条字线，所述字线中的每者耦合至同一单元深度处的存储单元的页；以及
***电路，其耦合至所述存储器阵列器件并且被配置为基于增量式步进脉冲编程(ISPP)通过所述字线对所述NAND存储器串中的每者中的所述存储单元进行编程，其中，向处于不同单元深度的存储单元的至少两个页施加所述ISPP的不同验证电压。
11.根据权利要求10所述的3D存储器件，其中，施加至处于第一单元深度的存储单元的第一页的第一验证电压小于施加至处于第二单元深度的存储单元的第二页的第二验证电压，所述第二单元深度大于所述第一单元深度。
12.根据权利要求11所述的3D存储器件，其中，施加至存储单元的每个页的验证电压从所述NAND存储器串的底部到顶部增大。
13.根据权利要求12所述的3D存储器件，其中，所述验证电压的增大是线性的。
14.根据权利要求12所述的3D存储器件，其中，所述NAND存储器串中的每者的沟道结构的直径从所述NAND存储器串的底部到顶部增大。
15.根据权利要求10-14中的任何一项所述的3D存储器件，其中，所述***电路被进一步配置为，在对所述存储单元进行编程之前，擦除所述存储单元，以使得存储单元的所述至少两个页的擦除阈值电压是不同的。
16.根据权利要求10-15中的任何一项所述的3D存储器件，其中，擦除状态和编程状态之间的阈值电压窗口对于存储单元的每个页而言是标称上相同的。
17.根据权利要求10-16中的任何一项所述的3D存储器件，其中，所述存储单元中的每者是单级单元(SLC)。
18.根据权利要求10-16中的任何一项所述的3D存储器件，其中，所述存储单元中的每者是多级单元(MLC)。
19.一种用于操作三维(3D)存储器件的方法，包括：
基于增量式步进脉冲编程(ISPP)利用第一验证电压对3D NAND存储器串中的第一存储单元进行编程；以及
基于ISPP利用第二验证电压对所述3D NAND存储器串中的第二存储单元进行编程，
其中，所述第二验证电压大于所述第一验证电压，并且
所述第二存储单元在所述3D NAND存储器串中处于所述第一存储单元上方。
20.根据权利要求19所述的方法，进一步包括基于ISPP利用第三验证电压对所述3DNAND存储器串中的第三存储单元进行编程，
其中，所述第三存储单元在所述3D NAND存储器串中处于所述第二存储单元上方，并且
所述第三验证电压大于所述第二验证电压。
21.根据权利要求20所述的方法，其中，所述第一验证电压和所述第二验证电压之间的差与所述第二验证电压和所述第三验证电压之间的差是标称上相同的。
22.根据权利要求19-21中的任何一项所述的方法，其中，所述3DNAND存储器串的沟道结构在所述第一存储单元处的第一直径小于所述沟道结构在所述第二存储单元处的第二直径。
23.根据权利要求19-22中的任何一项所述的方法，进一步包括：在对所述第一存储单元和所述第二存储单元进行编程之前，擦除所述第一存储单元和所述第二存储单元，以使得所述第一存储单元的第一擦除阈值电压小于所述第二存储单元的第二擦除阈值电压。
24.根据权利要求23所述的方法，其中，在对所述第一存储单元和所述第二存储单元进行编程之后，所述第一存储单元的第一阈值电压窗口与所述第二存储单元的第二阈值电压窗口是标称上相同的。
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