JP6290577B2 - 半導体装置の作製方法 - Google Patents

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Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、それらの駆動方法、または、それらの製造方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。電気光学装置、表示装置、記憶装置、半導体回路および電子機器は、半導体装置に含まれる場合と、半導体装置を有する場合がある。
半導体層を用いてトランジスタ（薄膜トランジスタ（ＴＦＴともいう））を構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体層としてシリコン系半導体層が広く知られているが、その他の材料として酸化物半導体層が注目されている。
例えば、トランジスタのチャネル形成領域として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸化物半導体層を用いたトランジスタが開示されている（特許文献１参照）。
また、酸化物半導体層をチャネル形成領域に用いたトランジスタは、酸化物半導体層から酸素が脱離することによって生じる酸素欠損（酸素欠陥ともいう）によってキャリアが発生する。そこで、酸素を過剰に含む酸化シリコン膜から放出された酸素を酸化物半導体層に供給し、酸化物半導体層の酸素欠損に酸素を補填することで、電気特性の変動が小さく、信頼性の高い半導体装置を提供できることが知られている（特許文献２参照）。
特開２００６−１６５５２８号公報 特開２０１２−１９２０７号公報
酸化物半導体層を用いたトランジスタにおいて、動作の高速化、低消費電力化、高集積化を達成するため、トランジスタの微細化が必須となってきている。例えば、トランジスタの高速化のためにはチャネル長を短くすればよい。
しかし、トランジスタのチャネル長を短くすることで、しきい値電圧の低下、漏れ電流の増大などが起こる。これは、チャネル長が短くなることで、ドレインの電界がソース近傍にまで及んでくることに起因するものである。
このような問題に鑑み、酸化物半導体層を用いた微細な半導体装置などにおいて、安定した電気特性を付与し、信頼性を向上させることを目的の一とする。または、微細な半導体装置などを提供することを目的の一とする。または、安定した電気特性を有する半導体装置などを提供することを目的の一とする。または、信頼性の高い半導体装置などを提供することを目的の一とする。または、上記の半導体装置などの作製方法を提供することを目的の一とする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様に係る半導体装置は、下地絶縁層と、下地絶縁層上の、酸化物層と酸化物層よりも電子親和力が０．１ｅＶ以上大きい酸化物半導体層とを含む酸化物積層と、酸化物積層に接するソース電極層およびドレイン電極層と、酸化物積層、ソース電極層およびドレイン電極層上のゲート絶縁層と、ゲート絶縁層上のゲート電極層と、ゲート電極層上の層間絶縁層と、を有し、酸化物半導体層は欠陥密度が低い。
例えば、酸化物半導体層は、電子スピン共鳴法（ＥＳＲ法）によって計測される信号において、ｇ値が１．９３の信号に対応するスピン密度が、１．５×１０１８ｓｐｉｎｓ／ｃｍ３以下、好ましくは１×１０１７ｓｐｉｎｓ／ｃｍ３以下である半導体装置である。なお、電子スピン共鳴法におけるｇ値が１．９３の信号に対応するスピン密度は、酸化物半導体層中に含まれる酸素欠損の存在量に対応する。なお、酸化物半導体層の組成等によって、酸素欠損に対応するｇ値は異なるため、ここで検出されるｇ値は、例えばプラスマイナス５％程度ずれて信号が現れてもよく、好ましくは１．９０以上１．９５以下程度の値であればよい。
また、ゲート絶縁層の電子スピン共鳴法によって計測される信号において、ｇ値が２．００１の信号に対応するスピン密度が、２×１０１８ｓｐｉｎｓ／ｃｍ３以上、好ましくは２×１０１９ｓｐｉｎｓ／ｃｍ３以上であるとよい。なお、電子スピン共鳴法におけるｇ値が２．００１に現れる信号に対応するスピン密度はゲート絶縁層に含まれるダングリングボンドの存在量に対応する。ただし、絶縁層の組成、種類によって、ｇ値の値は異なるため、ここで検出されるｇ値はプラスマイナス５％程度ずれて信号が現れてもよく、好ましくは２．００以上２．０１以下程度の値であればよい。
従って、本発明の一態様は、下地絶縁層と、下地絶縁層上の酸化物層と酸化物層よりも電子親和力が０．１ｅＶ以上大きい酸化物半導体層とを含む酸化物積層と、酸化物積層に接するソース電極層およびドレイン電極層と、酸化物積層、ソース電極層およびドレイン電極層上のゲート絶縁層と、ゲート絶縁層上のゲート電極層と、ゲート電極層上の層間絶縁層と、を有し、酸化物半導体層は電子スピン共鳴法によって計測される信号において、ｇ値が１．９０以上１．９５以下の信号に対応するスピン密度が１．５×１０１８ｓｐｉｎｓ／ｃｍ３以下であり、ゲート絶縁層は、電子スピン共鳴法によって計測される信号において、ｇ値が２．００以上２．０１以下の信号に対応するスピン密度が２×１０１８ｓｐｉｎｓ／ｃｍ３以上の半導体装置である。
なお、上述の半導体装置は、少なくとも酸化物積層およびゲート絶縁層を含む領域において、電子スピン共鳴法によって、ｇ値が１．９０以上１．９５以下の信号に対応するスピン密度が１．５×１０１２ｓｐｉｎｓ／ｃｍ２以下であり、ｇ値が２．００以上２．０１以下の信号に対応するスピン密度が２×１０１２ｓｐｉｎｓ／ｃｍ２以上が計測される。
または、本発明の一態様は、酸化物層と、酸化物層上の酸化物層よりも電子親和力が０．１ｅＶ以上大きい酸化物半導体層と、を含む酸化物積層と、酸化物積層と接して設けられたゲート絶縁層と、ゲート絶縁層を介して、酸化物積層と重なって設けられたゲート電極層と、を有し、電子スピン共鳴法によって、ｇ値が１．９０以上１．９５以下の信号に対応するスピン密度が１．５×１０１２ｓｐｉｎｓ／ｃｍ２以下であり、ｇ値が２．００以上２．０１以下の信号に対応するスピン密度が２×１０１２ｓｐｉｎｓ／ｃｍ２以上の半導体装置である。
上記、酸化物層および酸化物半導体層は、少なくともインジウムを含み、酸化物半導体層は、酸化物層よりも高い原子数比でインジウムを含有するとよい。また、酸化物層および酸化物半導体層は少なくともインジウムおよび亜鉛を含むとよい。また、酸化物層および酸化物半導体層はＧａ、Ｆｅ、ＭｎまたはＣｏから選ばれた一以上の元素を含むとよい。
また、酸化物半導体層は、酸化物半導体層の上面と略垂直な方向にｃ軸が配向した結晶を有するとよい。
また、酸化物半導体層に含まれるシリコンの濃度は２×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３未満であるとよい。
また、本発明の別の一態様は、下地絶縁層を形成し、下地絶縁層上に酸化物半導体層を含む酸化物積層を形成し、酸化物積層上にソース電極層およびドレイン電極層を形成し、酸化物積層、ソース電極層およびドレイン電極層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極層を形成し、ゲート電極層上に層間絶縁層を形成し、層間絶縁層の形成後に３００℃以上４５０℃未満の加熱処理を行い、ゲート絶縁層は、処理室内の圧力を１００Ｐａ以上３００Ｐａ以下とするプラズマＣＶＤ法を用いて成膜する半導体装置の作製方法である。
また、酸化物積層の形成後に加熱処理を行ってもよい。また、下地絶縁層にイオンインプランテーション法によって、酸素を注入してもよい。
本発明の一態様によって、酸化物半導体を用いた微細なトランジスタを形成することができる。該トランジスタの信頼性を向上させることができる。
本発明の一態様の半導体装置の断面図および上面図。 本発明の一態様の半導体装置が有するバンド構造について説明する図。 本発明の一態様の半導体装置の作製方法を説明する図。 本発明の一態様の半導体装置の作製方法を説明する図。 本発明の一態様の半導体装置の断面図。 本発明の一態様の半導体装置を説明する回路図。 本発明の一態様の半導体装置を説明する回路図および概念図。 本発明の一態様の半導体装置を説明する断面図。 本発明の一態様の半導体装置を説明するブロック図。 本発明の一態様の半導体装置を説明するブロック図。 本発明の一態様の半導体装置を説明するブロック図。 本発明の一態様の半導体装置を用いる電子機器を説明する図。 昇温脱離ガス（ＴＤＳ）分析における酸素放出量を示す図。 酸化窒化シリコン膜の酸素放出量を示す図。 酸化物半導体層のＥＳＲ測定結果を示す図。 酸化物半導体層のスピン密度を示す図。 酸化窒化シリコン膜のＥＳＲ測定結果を示す図。 酸化窒化シリコン膜のスピン密度を示す図。 酸化窒化シリコン膜のエッチングレートを説明する図。 酸化窒化シリコン膜中の窒素（Ｎ）の濃度のＳＩＭＳ測定結果を示す図。 ＴＤＳ分析における水素放出量を示す図。 ＴＤＳ分析における水放出量を示す図。 ＴＤＳ分析における窒素放出量を示す図。 ＴＤＳ分析における酸素放出量を示す図。 酸化窒化シリコン膜のＸＰＳスペクトルを示す図。 酸化窒化シリコン膜のＸＰＳスペクトルを示す図。 酸化窒化シリコン膜のＸＰＳスペクトルを示す図。 酸化窒化シリコン膜のＸＰＳスペクトルを示す図。 酸化物半導体層のＥＳＲ測定結果を示す図。 酸化物半導体層のスピン密度を示す図。 酸化窒化シリコン膜中のインジウム（Ｉｎ）の濃度のＳＩＭＳ測定結果を示す図。 酸化物半導体層中の水素濃度および炭素濃度のＳＩＭＳ測定結果を示す図。 酸化物半導体層中の窒素濃度およびフッ素濃度のＳＩＭＳ測定結果を示す図。 ゲート絶縁層の成膜圧力の違いによるトランジスタ特性を説明する図。 トランジスタの電気特性を示す図。 トランジスタのゲートバイアス温度（ＢＴ）ストレス試験における結果を示す図。 トランジスタのゲートＢＴストレス試験前後におけるＶｇ−Ｉｄ特性を示す図。 トランジスタのゲートＢＴストレス試験前後におけるＶｇ−Ｉｄ特性を示す図。 トランジスタのゲートＢＴストレス試験前後におけるＶｇ−Ｉｄ特性を示す図。 トランジスタのゲートＢＴストレス試験における結果を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更しうることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
以下に説明する実施の形態において、同じものを指す符号は異なる図面間で共通して用いる場合がある。なお、図面において示す構成要素、すなわち層や領域等の厚さ、幅、相対的な位置関係等は、実施の形態において説明する上で明確性のため、誇張して示される場合がある。
なお、本明細書等において「上」という用語は、構成要素の位置関係が「直上」であることを限定するものではない。例えば、「絶縁層上のゲート電極層」の表現であれば、絶縁層とゲート電極層との間に他の構成要素を含むものを除外しない。「下」についても同様である。
また、本明細書等において「電極層」や「配線層」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極層」は「配線層」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極層」や「配線層」という用語は、複数の「電極層」や「配線層」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線などが含まれる。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
＜トランジスタ構造＞
本発明の一態様の半導体装置であるトランジスタ４２０について図１に示す。図１（Ｂ）は、トランジスタ４２０の上面図であり、図１（Ａ）は図１（Ｂ）に示す一点鎖線Ａ−Ｂにおける断面図である。
トランジスタ４２０は、基板４００上の下地絶縁層４０２と、下地絶縁層４０２上の酸化物層４０４ａと、酸化物層４０４ａ上の酸化物半導体層４０４ｂと、酸化物半導体層４０４ｂ上の酸化物層４０４ｃが積層された酸化物積層４０４と、酸化物積層４０４上のソース電極層４０６ａおよびドレイン電極層４０６ｂと、酸化物積層４０４、ソース電極層４０６ａおよびドレイン電極層４０６ｂ上のゲート絶縁層４０８と、ゲート絶縁層４０８上のゲート電極層４１０と、ゲート電極層４１０上の層間絶縁層４１２および層間絶縁層４１４と、ゲート絶縁層４０８、層間絶縁層４１２および層間絶縁層４１４に形成された開口においてソース電極層４０６ａおよびドレイン電極層４０６ｂとそれぞれ接続するソース配線層４１６ａおよびドレイン配線層４１６ｂと、を有する。なお、トランジスタを動作させるには、最低限チャネル形成領域となる半導体層と、ゲート絶縁層と、ゲート絶縁層を介して半導体層と重なるゲート電極層と、を有すればよい。従って、トランジスタ４２０は、酸化物積層４０４と、ゲート絶縁層４０８と、ゲート電極層４１０と、が最小構成となり、下地絶縁層４０２、ソース電極層４０６ａ、ドレイン電極層４０６ｂ、層間絶縁層４１２、ソース配線層４１６ａ、ドレイン配線層４１６ｂのいずれか一以上を含まない構成であっても構わない。
＜酸化物積層について＞
酸化物積層４０４は、酸化物層４０４ａと、酸化物層４０４ａ上の酸化物半導体層４０４ｂと、酸化物半導体層４０４ｂ上の酸化物層４０４ｃとを有する。ここでは、酸化物積層４０４が３層である場合を示すが、酸化物積層は少なくとも酸化物半導体層を有する多数の酸化物層の積層であればよく、２層であってもよいし、４層以上であっても構わない。例えば、酸化物半導体層と、酸化物半導体層とゲート絶縁層との間に形成された酸化物層との２層であってもよいし、下地絶縁層上に酸化物層が形成され、酸化物半導体層が形成されていてもよい。
酸化物積層４０４は、ゲート電極層４１０の電界により酸化物半導体層４０４ｂにチャネルが形成されるよう適宜材料を選択する。このような構造とすることで、下地絶縁層４０２およびゲート絶縁層４０８から離間してチャネルが形成される。従って、チャネルに、下地絶縁層４０２およびゲート絶縁層４０８から不純物が入り込むことを低減できる。例えば、下地絶縁層４０２およびゲート絶縁層４０８として酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜または窒化シリコン膜等のシリコンを含む絶縁層（以下、シリコン絶縁層とも呼ぶ）を用いる場合、下地絶縁層４０２およびゲート絶縁層４０８に含まれるシリコンが、酸化物半導体層４０４ｂに入り込むことを防ぐことができる。
なお、ここで酸化窒化シリコンとは、その組成において窒素よりも酸素の含有量が多いものを示し、例として、少なくとも酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、シリコンが２５原子％以上３５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含有比率は、その合計が１００原子％を超えない値をとる。
酸化物半導体層４０４ｂにチャネルを形成するためには、酸化物半導体層４０４ｂにおいて、真空準位からの伝導帯下端の深さ（電子親和力）が、酸化物積層中において最も深くなるような構成とすればよい。従って、トランジスタ４２０においては、酸化物半導体層４０４ｂの電子親和力が酸化物層４０４ａおよび酸化物層４０４ｃの電子親和力よりも大きくなるように適宜材料を選択する。また、酸化物半導体層４０４ｂと酸化物層４０４ａおよび酸化物層４０４ｃの電子親和力の差は０．１ｅＶ以上、好ましくは０．１５ｅＶ以上であるとよい。このような構成とすることで、酸化物半導体層４０４ｂは酸化物層４０４ａおよび酸化物層４０４ｃよりも伝導帯下端が低いエネルギー準位をとり、トランジスタ４２０の電流経路は酸化物半導体層４０４ｂに形成される。
＜酸化物積層のバンド構造＞
酸化物積層４０４のバンド構造について、図２を用いて説明する。図２に示すバンド構造は、酸化物層４０４ａとしてエネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物半導体層４０４ｂとしてエネルギーギャップが２．８ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物層４０４ｃとして酸化物層４０４ａと同様の物性を有する酸化物層を用いた。また、酸化物層４０４ａと酸化物半導体層４０４ｂとの界面近傍のエネルギーギャップを３ｅＶとし、酸化物層４０４ｃと酸化物半導体層４０４ｂとの界面近傍のエネルギーギャップを３ｅＶとした。エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定した。また、酸化物層４０４ａの厚さを１０ｎｍ、酸化物半導体層４０４ｂの厚さを１０ｎｍ、酸化物層４０４ｃの厚さを１０ｎｍとした。
図２に、下地絶縁層４０２、酸化物積層４０４およびゲート絶縁層４０８のバンド図を模式的に示す。図２では、酸化物層４０４ａおよび酸化物層４０４ｃとして酸化シリコン膜を設けた場合について説明する。ここで、Ｅｖａｃは真空準位のエネルギーを示し、Ｅｃは下地絶縁層４０２、酸化物積層４０４およびゲート絶縁層４０８の伝導帯下端のエネルギーを示す。
図２に示すように、酸化物層４０４ａ、酸化物半導体層４０４ｂおよび酸化物層４０４ｃにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物層４０４ａ、酸化物半導体層４０４ｂおよび酸化物層４０４ｃにおいて、酸素が相互に拡散するためである。
なお、図２では酸化物層４０４ａおよび酸化物層４０４ｃが同様の物性を有する酸化物層である場合について示したが、酸化物層４０４ａおよび酸化物層４０４ｃが異なる物性を有する酸化物層であっても構わない。
図２より、酸化物積層４０４の酸化物半導体層４０４ｂがウェル（井戸）となり、酸化物積層４０４を用いたトランジスタにおいて、チャネルが酸化物半導体層４０４ｂに形成されることがわかる。
ただし、酸化物層４０４ａまたは酸化物層４０４ｃと、酸化物半導体層４０４ｂとのエネルギー差が小さい場合、酸化物半導体層４０４ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、マイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
従って、酸化物層４０４ａおよび酸化物層４０４ｃと、酸化物半導体層４０４ｂとのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低減され、安定した電気特性となるため、好ましい。
酸化物層４０４ａおよび酸化物層４０４ｃは、酸化物半導体層４０４ｂよりも、電子親和力が小さい膜であれば、絶縁性の膜であってもよいし、半導体特性を示す膜であってもよい。ただし、酸化物半導体層４０４ｂに接して形成される酸化物層４０４ａおよび酸化物層４０４ｃとの界面においてトラップ準位が形成されないよう、酸化物層４０４ａおよび酸化物層４０４ｃはシリコン、水素等の不純物を主な構成元素として含まない酸化物層とする。特に、酸化物半導体層４０４ｂと酸化物層４０４ａおよび酸化物層４０４ｃとの主な構成元素が同一のものとすると、酸化物半導体層４０４ｂと酸化物層４０４ａおよび酸化物層４０４ｃの間の界面散乱を抑制し、トラップ準位を低減することができる。
例えば、酸化物半導体層４０４ｂをＩｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であるターゲットを用いて成膜した場合、酸化物層４０４ａおよび酸化物層４０４ｃをＩｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いて成膜するとよい。
＜酸化物半導体層中の不純物＞
酸化物積層４０４を用いたトランジスタに安定した電気特性を付与するためには、酸化物半導体層４０４ｂを高純度真性化することが有効である。具体的には、酸化物半導体層４０４ｂのキャリア密度を１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満とすればよい。酸化物半導体層４０４ｂにおいて、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。酸化物半導体層４０４ｂ中の不純物濃度を低減するためには、近接する酸化物層４０４ａ中および酸化物層４０４ｃ中の不純物濃度も酸化物半導体層４０４ｂと同程度まで低減することが好ましい。
特に、酸化物半導体層４０４ｂにシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、炭素（Ｃ）、ハフニウム（Ｈｆ）、チタン（Ｔｉ）等が高い濃度で含まれることにより、酸化物半導体層４０４ｂにこれらの元素に起因する不純物準位が形成される。該不純物準位は、トラップとなり、トランジスタの電気特性を劣化させることがある。トランジスタの電気特性の劣化を小さくするためには、酸化物半導体層４０４ｂの上記元素の濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３未満とすればよい。また、酸化物層４０４ａおよび酸化物層４０４ｃと酸化物半導体層４０４ｂとの界面の上記元素の濃度についても、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
また、酸化物半導体層４０４ｂ中で水素および窒素は、ドナー準位を形成し、キャリア密度を増大させてしまう。酸化物半導体層４０４ｂを真性または実質的に真性とするためには、酸化物半導体層４０４ｂ中の水素濃度は、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
なお、酸化物半導体層４０４ｂにシリコンおよび炭素が高い濃度で含まれることにより、酸化物半導体層４０４ｂの結晶性を低下させることがある。酸化物半導体層４０４ｂの結晶性を低下させないためには、酸化物半導体層４０４ｂのシリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。また、酸化物半導体層４０４ｂの結晶性を低下させないためには、酸化物半導体層４０４ｂの炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。酸化物半導体層４０４ｂの結晶性については、後述する。
また、酸化物半導体層４０４ｂに水素が含まれると、水素がドナーとなりトランジスタの特性を変動させる。そこで、酸化物半導体層中に含まれる水素濃度は５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることがよい。
＜酸化物半導体層のスピン密度＞
酸化物半導体層４０４ｂに形成される酸素欠損はドナーを形成し、キャリアとなるため、酸化物半導体層中に酸素欠損が形成されると、トランジスタの特性が変化し、信頼性が低下する。そのため、酸化物半導体層中に含まれる酸素欠損は低減されていることが好ましい。例えば、磁場の向きを膜面に対して平行に印加した電子スピン共鳴法によるｇ値が１．９３（１．９０以上１．９５以下）の信号に対応するスピン密度は、１．５×１０１８ｓｐｉｎｓ／ｃｍ３以下、好ましくは１×１０１７ｓｐｉｎｓ／ｃｍ３以下であるとよい。また、ｇ値が１．９３の信号に対応する単位面積当たりのスピン密度が１．５×１０１２ｓｐｉｎｓ／ｃｍ２以下、好ましくは１×１０１１ｓｐｉｎｓ／ｃｍ２以下であるとよい。なお、電子スピン共鳴法におけるｇ値が１．９３の信号に対応するスピン密度は、酸化物半導体層中に含まれる酸素欠損の存在量に対応する。なお、酸化物半導体層の組成等によって、酸素欠損に対応するｇ値は異なるため、検出されるｇ値には、例えばプラスマイナス５％程度ずれて信号が現れてもよく、ここでは１．９０以上１．９５以下程度の値であればよい。酸化物半導体層に含まれる酸素欠損をできる限り低減することで、キャリアの生成を低減することができる。そのため、トランジスタがノーマリオン特性となることを抑制することができ、半導体装置の電気特性および信頼性を向上させることができる。
＜ゲート絶縁層＞
ゲート絶縁層４０８の電子スピン共鳴法によって計測される信号において、ｇ値が２．００１（２．００以上２．０１以下）の信号に対応するスピン密度は２×１０１８ｓｐｉｎｓ／ｃｍ３以上、好ましくは２×１０１９ｓｐｉｎｓ／ｃｍ３以上であるとよい。また、ｇ値が２．００１の信号に対応する単位面積当たりのスピン密度が２×１０１２ｓｐｉｎｓ／ｃｍ２以上、好ましくは２×１０１３ｓｐｉｎｓ／ｃｍ２以上であるとよい。ｇ値が２．００１の信号に対応するスピン密度はゲート絶縁層４０８中に含まれるダングリングボンドに対応する。ただし、絶縁層の組成、種類によって、ｇ値は異なるため、ここで検出されるｇ値には例えば、プラスマイナス５％程度ずれて信号が現れてもよく、ここでは２．００以上２．０１以下程度の値であればよい。当該ダングリングボンドを多く含むゲート絶縁層４０８は、加熱処理などによる酸素の放出量が多い。従って、ダングリングボンドを多く含有しているゲート絶縁層４０８を酸化物半導体層４０４ｂ上に設けることで、ゲート絶縁層４０８から放出される酸素によって、酸化物半導体層４０４ｂ中の酸素欠損を補填し、電気特性の安定したトランジスタとすることができる。
なお、ダングリングボンドの含有量が多いゲート絶縁層を用いると、該ダングリングボンドの影響により、トランジスタの電気特性が不安定となる場合があるが、本発明の一態様の半導体装置は、酸化物半導体層４０４ｂとゲート絶縁層４０８との間に、酸化物層４０４ｃを設けているため、ダングリングボンドの多いゲート絶縁層４０８を用いても、電気特性を安定なものとすることができる。
また、酸化物半導体層４０４ｂ上に形成されるゲート絶縁層４０８を緻密な膜とすることによって、酸化物半導体層中の構成元素の一部が外部へ放出されることを防ぐことができる。緻密な膜であることは、例えば、ゲート絶縁層のウェットエッチングレートを測定することで調査することができる。緻密な膜であるほど、ウェットエッチングレートが低下し、エッチングされにくい膜となる。
本発明の一態様の半導体装置は、酸化物半導体層中の欠陥密度が低減され、電気的安定性に優れた半導体装置である。例えば、本発明の一態様の半導体装置は、ゲートバイアス温度（ＢＴ）ストレス試験におけるしきい値電圧の変動量が小さい。
なお、ゲートＢＴストレス試験は加速試験の一種であり、長期間の使用によって起こるトランジスタの特性変化（即ち、経時変化）を短時間で評価することができる。ゲートＢＴストレス試験前後におけるトランジスタの特性の変動量を調べることは、信頼性を調べるための重要な指標となる。
具体的なゲートＢＴストレス試験の方法は、はじめにトランジスタの電気特性を測定し、次に、トランジスタが形成されている基板の温度（基板温度）を一定に維持し、トランジスタのソースおよびドレインとして機能する一対の電極を同電位とし、ソースおよびドレインとして機能する一対の電極とは異なる電位をゲート電極に一定時間印加する。基板温度は、試験目的に応じて適宜設定すればよい。次に、基板温度を電気特性を測定したときと同様の温度とし、トランジスタの電気特性を測定する。この結果、ゲートＢＴストレス試験前後の電気特性におけるしきい値電圧およびシフト値の差を、変動量として得ることができる。
なお、本明細書中において、ゲート電極に印加する電位がソースおよびドレインの電位より高い場合をプラスゲートＢＴストレス試験、ゲート電極に印加する電位がソースおよびドレインの電位よりも低い場合をマイナスゲートＢＴストレス試験と呼ぶ。
また、本明細書中において、シフト値とはゲート電圧（Ｖｇ、ソースとゲート間の電圧）を横軸、ドレイン電流（Ｉｄ）の対数を縦軸にプロットした曲線において、最大傾きであるＩｄの接線を外挿したときの直線Ｉｄ＝１×１０―１２［Ａ］との交点とのゲート電圧で定義する。なお、本明細書中においては、ドレイン電圧（ソースとドレイン間の電圧）を１０Ｖとして、シフト値を算出した。
本発明の一態様の半導体装置は、酸化物半導体層中の酸素欠損が十分に低減されているため、チャネル長の小さい微細な構造のトランジスタとしても、電気的安定性に優れた半導体装置とすることができる。
＜トランジスタの作製方法＞
次に、トランジスタ４２０の作製方法について説明する。
＜下地絶縁層＞
まず、基板４００上に下地絶縁層４０２を形成する。使用できる基板に大きな制限はないが、少なくとも後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えばバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。
また、基板４００としてシリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板等を用いてもよい。また、ＳＯＩ基板、半導体基板上に半導体素子が設けられたものなどを用いることができる。
下地絶縁層４０２は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、パルスレーザ堆積法（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＬＤ法）、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。
下地絶縁層４０２としては、無機絶縁層を用いればよい。例えば、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ハフニウム膜、または酸化ガリウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜等を用いるとよい。また、これらの化合物を単層構造または２層以上の積層構造で形成して用いることができる。
下地絶縁層４０２として、プラズマＣＶＤ装置を用いて、真空排気された処理室内を１８０℃以上４５０℃以下、さらに好ましくは１８０℃以上３５０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に１．４８Ｗ／ｃｍ２以上２．４６Ｗ／ｃｍ２以下、さらに好ましくは１．４８Ｗ／ｃｍ２以上１．９７Ｗ／ｃｍ２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形成してもよい。
原料ガスとしては、シリコンを含む堆積性気体および酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素、乾燥空気等がある。
成膜条件として、上記圧力の処理室において、上記のように高いパワー密度を用いることで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、シリコンを含む堆積性気体の酸化が進むため、下地絶縁層４０２中における酸素含有量が化学量論的組成よりも多くなる。しかしながら、基板温度が上記温度であると、シリコンと酸素の結合力が弱くなる。これらの結果、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化物絶縁層を形成することができる。
なお、下地絶縁層４０２の原料ガスとして、酸化性気体に対するシリコンを含む堆積性気体の割合を多くし、かつ高周波電力を上記パワー密度とすることで、堆積速度を速くできると共に、下地絶縁層４０２に含まれる酸素含有量を増加させることができる。
また、下地絶縁層４０２の形成後に、下地絶縁層４０２に酸素を注入してもよい。
ここで、酸化窒化シリコン膜にイオンインプランテーション法によって酸素原子を注入した場合の、昇温脱離ガス分析におけるｍ／ｚ（ｍ：質量、ｚ：電荷）＝３２（Ｏ２）で検出されるガスの結果を示す。
まず、試料の作製方法について説明する。シリコン基板をＨＣｌ雰囲気下で熱酸化し、基板表面に１００ｎｍの厚さの熱酸化膜を形成した。熱酸化の条件は９５０℃で４時間であり、熱酸化の雰囲気は、ＨＣｌが酸素に対して３体積％の割合で含まれるものとした。
次に、熱酸化膜上に３００ｎｍの酸化窒化シリコン膜を形成した。酸化窒化シリコン膜の成膜は、処理室内に原料ガスである流量２．３ｓｃｃｍのシランおよび流量８００ｓｃｃｍの一酸化二窒素を供給し、２７．１２ＭＨｚの高周波電源を用いて５０Ｗの電力を供給して酸化窒化シリコン膜を形成した。また、酸化窒化シリコン膜を形成する際のシリコン基板の温度を４００℃とした。また、成膜後４５０℃において１時間の加熱処理を行った。
次に、各試料に酸素原子をイオンインプランテーション法によって注入した。酸素の注入条件は加速電圧を６０ｋＶとし、ドーズ量を２×１０１６ｉｏｎｓ／ｃｍ２とした試料１と、１×１０１６ｉｏｎｓ／ｃｍ２とした試料２と、５×１０１５ｉｏｎｓ／ｃｍ２とした試料３とを作製した。各試料について、ＴＤＳ分析を行った結果を図１３に示す。図１３に示す横軸は基板温度を、縦軸は検出強度を示している。図１３の一点鎖線は酸素のドーズ量が２×１０１６ｉｏｎｓ／ｃｍ２（試料１）、破線は酸素のドーズ量が１×１０１６ｉｏｎｓ／ｃｍ２（試料２）、実線は酸素のドーズ量が５×１０１５ｉｏｎｓ／ｃｍ２（試料３）について示している。
酸素のドーズ量が２×１０１６ｉｏｎｓ／ｃｍ２である試料１では、１００℃付近から酸素の放出が始まり、３００℃付近および４５０℃付近にピークを有している。また、酸素のドーズ量が１×１０１６ｉｏｎｓ／ｃｍ２である試料２では、２００℃付近から酸素の放出が始まり、３００℃付近および４００℃付近にピークを有するが、３００℃付近のピークにおける酸素の放出量が、ドーズ量が２×１０１６ｉｏｎｓ／ｃｍ２である試料１と比較して２分の１以下である。また、酸素のドーズ量が５×１０１５ｉｏｎｓ／ｃｍ２である試料３では、２００℃付近から酸素の放出が始まり、３００℃付近および４００℃付近にピークを有するが、３００℃付近のピークにおける酸素の放出量は、酸素のドーズ量が１×１０１６ｉｏｎｓ／ｃｍ２である試料２の２分の１以下（試料１の４分の１以下）である。図１３から分かるように、酸素のドーズ量が多いものほど、加熱処理を行った際の酸素の放出量が多く、酸素を放出し始める温度が低い。そのため、下地絶縁層４０２に多量の酸素を注入しておくことで、より多くの酸素を低い温度で放出させることができる。
なお、基板４００と後に設ける酸化物半導体層４０４ｂとの絶縁性が確保できるようであれば、下地絶縁層４０２を設けない構成とすることもできる。即ち、基板４００が十分に絶縁性を有する場合は、下地絶縁層４０２を設けない構成としても構わない場合がある。
＜酸化物積層＞
次に、下地絶縁層４０２上に酸化物層４０４ａ、酸化物半導体層４０４ｂ、および酸化物層４０４ｃが積層された酸化物積層４０４を形成する（図３（Ａ）参照）。酸化物層４０４ａ、酸化物半導体層４０４ｂ、および酸化物層４０４ｃに適用可能な酸化物層は少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物層を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーの一または複数を有することが好ましい。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。
例えば、酸化物層４０４ａ、酸化物半導体層４０４ｂおよび酸化物層４０４ｃとして、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、Ｉｎ、ＧａおよびＺｎを主成分として有する酸化物という意味であり、Ｉｎ、ＧａおよびＺｎの比率は問わない。また、Ｉｎ、ＧａおよびＺｎ以外の金属元素が入っていてもよい。
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
ただし、酸化物層４０４ａおよび酸化物層４０４ｃよりも酸化物半導体層４０４ｂの電子親和力が大きくなる、具体的には０．１ｅＶ以上、好ましくは０．１５ｅＶ以上大きくなるように、適宜材料を選択する。このように材料を選択することで、酸化物層４０４ａおよび酸化物層４０４ｃの伝導帯の下端に比べて酸化物半導体層４０４ｂの伝導帯の下端が真空準位から深くなり、ゲート電極層４１０の電界により酸化物半導体層４０４ｂにチャネルが形成される。
酸化物層４０４ａおよび酸化物層４０４ｃは、アルミニウム、ガリウム、ゲルマニウム、イットリウム、スズ、ランタン、またはセリウムを酸化物半導体層４０４ｂよりも高い原子数比で含有する酸化物を用いればよい。具体的には、酸化物層４０４ａおよび酸化物層４０４ｃとして、酸化物半導体層４０４ｂよりも前述の元素が１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上含有されている酸化物を用いる。前述の元素は酸素と強く結合し、酸素欠損の形成エネルギーが大きく酸素欠損が生じにくい。そのため、前述の元素を高い原子数比で有する酸化物層４０４ａおよび酸化物層４０４ｃは、酸化物半導体層４０４ｂよりも酸素欠損が生じにくく、安定した特性を備える酸化物層である。従って、酸化物層４０４ａおよび酸化物層４０４ｃに含まれる前述の元素の原子数比を高くすることで、下地絶縁層４０２およびゲート絶縁層４０８とそれぞれ安定した界面を形成することができ、信頼性の高い半導体装置とすることができる。
なお、酸化物層４０４ａがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層４０４ｂがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、酸化物層４０４ｃがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。
ただし、酸化物層４０４ａおよび酸化物層４０４ｃとしてガリウムを含む場合、ガリウムの原子数比は、ＩｎＧａＸＺｎＹＯＺで表記できる材料でＸ＝１０を超えないようにするとよい。酸化物層中のガリウムの含有割合が増えることで、ＲＦスパッタリングにおいて、成膜時に発生する粉状物質（ゴミともいう）の量が増え、半導体装置の特性が劣化する場合がある。
なお、酸化物半導体層および酸化物層の成膜には、スパッタリング用電源に高周波電源を用いるＲＦスパッタリング法の他に、直流電源を用いるＤＣスパッタリング法、交流電源を用いるＡＣスパッタリング法等を用いることができる。特に、ＤＣスパッタリング法を用いると、成膜時に発生するゴミを低減でき、かつ膜厚分布も均一とすることができる。
また、酸化物半導体層４０４ｂは酸化物層４０４ａおよび酸化物層４０４ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＧａよりも多い組成となる酸化物はＩｎがＧａと同等または少ない組成となる酸化物と比較して高い移動度を備える。そのため、酸化物半導体層４０４ｂにインジウムの含有量が多い酸化物を用いることで、高い移動度を実現することができる。
図２に示すような連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造）が形成される酸化物積層４０４を形成するためには、主成分を共通とする酸化物層４０４ａ、酸化物半導体層４０４ｂ、酸化物層４０４ｃを単に積層するのではなく、各層の界面に酸化物半導体にとってトラップ中心や再結合中心のような欠陥準位、またはキャリアの流れを阻害するバリアを形成するような不純物が存在しないように積層構造を形成する。仮に、積層された酸化物半導体層および酸化物層の層間に不純物があると、界面におけるエネルギーバンドの連続性が失われ、トラップまたは再結合によりキャリアが消滅してしまうことがある。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各層を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（１×１０−４Ｐａ〜５×１０−７Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
高純度真性な酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体層に水分等が取り込まれることを可能な限り防ぐことができる。
なお、酸化物層４０４ａ、酸化物半導体層４０４ｂおよび酸化物層４０４ｃはそれぞれ結晶性の異なる酸化物としてもよい。すなわち、単結晶酸化物層、多結晶酸化物層、非晶質酸化物層等を適宜組み合わせた膜としてもよい。
以下では、酸化物半導体層の構造について説明する。
酸化物半導体層は、単結晶酸化物半導体層と非単結晶酸化物半導体層とに大別される。非単結晶酸化物半導体層とは、非晶質酸化物半導体層、微結晶酸化物半導体層、多結晶酸化物半導体層、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層などをいう。
非晶質酸化物半導体層は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体層である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体層が典型である。
微結晶酸化物半導体層は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体層は、非晶質酸化物半導体層よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体層は、非晶質酸化物半導体層よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ層は、複数の結晶部を有する酸化物半導体層の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ層に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ層は、微結晶酸化物半導体層よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ層について詳細な説明を行う。
ＣＡＡＣ−ＯＳ層を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ層は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ層を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ層の層を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ層の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ層を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ層の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ層に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ層の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ層に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ層の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ層では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ層を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ層の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ層の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ層の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ層中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ層の結晶部が、ＣＡＡＣ−ＯＳ層の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ層に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ層中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ層は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ層を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体層は、例えば、非晶質酸化物半導体層、微結晶酸化物半導体層、ＣＡＡＣ−ＯＳ層のうち、二種以上を有する積層膜であってもよい。
なお、ＣＡＡＣ−ＯＳ層を形成する際は、例えば、多結晶である酸化物ターゲットを用い、スパッタリング法によって成膜する。当該ターゲットにイオンが衝突すると、ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ層を成膜することができる。ＣＡＡＣ−ＯＳ層の結晶性をさらに高めるためには、多結晶である酸化物ターゲットに含まれる結晶粒の平均粒径を、３μｍ以下、好ましくは２μｍ以下、さらに好ましくは１μｍ以下とする。
平板状のスパッタリング粒子は、例えば、ａ−ｂ面に平行な面の円相当径が３ｎｍ以上１０ｎｍ以下、厚さ（ａ−ｂ面に垂直な方向の長さ）が０．７ｎｍ以上１ｎｍ未満である。なお、平板状のスパッタリング粒子は、ａ−ｂ面に平行な面が正三角形または正六角形であってもよい。ここで、面の円相当径とは、面の面積と等しい正円の直径をいう。
また、非晶質表面、非晶質絶縁層表面、絶縁層表面上にＣＡＡＣ−ＯＳ層を成膜するために、以下の条件を適用することが好ましい。
成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。このとき、スパッタリング粒子が正に帯電することで、スパッタリング粒子同士が反発しながら基板に付着するため、スパッタリング粒子が偏って不均一に重なることがなく、厚さの均一なＣＡＡＣ−ＯＳ層を成膜することができる。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
ＣＡＡＣ−ＯＳ層を成膜した後、加熱処理を行ってもよい。加熱処理の温度は、１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、ＣＡＡＣ−ＯＳ層の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理によりＣＡＡＣ−ＯＳ層に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。また、加熱処理を行うことで、ＣＡＡＣ−ＯＳ層の結晶性をさらに高めることができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、ＣＡＡＣ−ＯＳ層の不純物濃度をさらに短時間で低減することができる。
このような方法によって、非晶質表面、非晶質絶縁層表面、絶縁層表面上にＣＡＡＣ−ＯＳ層を形成することができる。
また、ＣＡＡＣ−ＯＳ層は、以下の方法により形成してもよい。
まず、第１の酸化物半導体層を１ｎｍ以上１０ｎｍ未満の厚さで成膜する。第１の酸化物半導体層はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜する。
次に、加熱処理を行い、第１の酸化物半導体層を結晶性の高い第１のＣＡＡＣ−ＯＳ層とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第１の酸化物半導体層の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理により第１の酸化物半導体層に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、第１の酸化物半導体層の不純物濃度をさらに短時間で低減することができる。
第１の酸化物半導体層は、厚さが１ｎｍ以上１０ｎｍ未満であることにより、厚さが１０ｎｍ以上である場合と比べ、加熱処理によって容易に結晶化させることができる。
次に、第１の酸化物半導体層と同じ組成である第２の酸化物半導体層を１０ｎｍ以上５０ｎｍ以下の厚さで成膜する。第２の酸化物半導体層はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜する。
次に、加熱処理を行い、第２の酸化物半導体層を第１のＣＡＡＣ−ＯＳ層から固相成長させることで、結晶性の高い第２のＣＡＡＣ−ＯＳ層とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第２の酸化物半導体層の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理により第２の酸化物半導体層に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、第２の酸化物半導体層の不純物濃度をさらに短時間で低減することができる。
以上のようにして、合計の厚さが１０ｎｍ以上であるＣＡＡＣ−ＯＳ層を形成することができる。
上記の方法を用いて成膜した酸化物半導体層および酸化物層の一部をエッチングすることで、酸化物層４０４ａ、酸化物半導体層４０４ｂおよび酸化物層４０４ｃを形成することができる。なお、酸化物層４０４ａ、酸化物半導体層４０４ｂ、および酸化物層４０４ｃとなる酸化物半導体層および酸化物層は、大気曝露することなく、連続で成膜することが好ましい。
なお、酸化物積層４０４の形成後に、加熱処理を行うとよい。ここでの加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。加熱処理の雰囲気は、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気、または減圧状態で行う。または、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理によって、酸化物半導体層４０４ｂの結晶性を高め、酸化物積層４０４から水素や水などの不純物を除去することができる。
加熱処理を行うことで、さらに、下地絶縁層４０２に含まれる過剰な酸素を酸化物半導体層４０４ｂに供給することができる。酸化物半導体層４０４ｂに酸素を補填することで、酸化物半導体層４０４ｂ中の水素を除去することができる。
＜ソース電極層およびドレイン電極層＞
次に、ソース電極層４０６ａおよびドレイン電極層４０６ｂとなる導電層を成膜し、一部をエッチングすることでソース電極層４０６ａおよびドレイン電極層４０６ｂを形成する（図３（Ｂ）参照）。
ソース電極層４０６ａおよびドレイン電極層４０６ｂとしては、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、タンタルおよびタングステンを一種以上含む導電層を単層で、または積層で用いればよい。なお、ソース電極層４０６ａとドレイン電極層４０６ｂは同一組成であってもよいし、異なる組成であってもよい。
＜ゲート絶縁層＞
次に、ソース電極層４０６ａおよびドレイン電極層４０６ｂ上にゲート絶縁層４０８を形成する（図３（Ｃ）参照）。ゲート絶縁層４０８としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁層を、単層で、または積層で用いればよい。
ゲート絶縁層４０８の成膜時に酸化物積層４０４にダメージを与えない、酸化物積層４０４中の欠陥密度を増大させないように適宜条件を選択して成膜することが好ましい。酸化物積層４０４に対するダメージを低減する方法としては、例えば、プラズマＣＶＤ装置を用いて、成膜時の圧力を高くして成膜することが好ましい。具体的には、成膜時の圧力を１００Ｐａ以上３００Ｐａ以下、好ましくは１００Ｐａ以上２００Ｐａ以下とすることがよい。成膜時の反応室内の圧力を高くすることによって、密度の高いプラズマを発生させることができ、被成膜面へのプラズマダメージを低減することができる。
また、ゲート絶縁層４０８の成膜圧力を高くすることによって、電界効果移動度の高い、電気特性に優れた半導体装置とすることができる。
＜ゲート電極層＞
次に、ゲート絶縁層４０８上にゲート電極層４１０となる導電層を形成し、該導電層をエッチングすることで、ゲート電極層４１０を形成する（図３（Ｄ）参照）。ゲート電極層４１０としては、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタングステンを一種以上含む導電層を、単層で、または積層で用いればよい。
＜層間絶縁層＞
次に、ゲート絶縁層４０８およびゲート電極層４１０上に層間絶縁層４１２および層間絶縁層４１４を形成する（図４（Ａ）参照）。層間絶縁層４１２および層間絶縁層４１４としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁層を、単層で、または積層で用いればよい。ここでは、層間絶縁層４１２および層間絶縁層４１４を積層して形成する例を図示した。
層間絶縁層４１４の形成後に加熱処理を行うことが好ましい。ここで、加熱処理を行うことで、酸化物半導体層４０４ｂ形成後、ソース電極層４０６ａ、ドレイン電極層４０６ｂまたはゲート電極層４１０等の形成工程におけるエッチング処理や、プラズマ処理等によって形成される酸素欠損を補填することができる。
ここで、加熱処理を行うことで、下地絶縁層４０２、ゲート絶縁層４０８、またはその両方から酸化物半導体層４０４ｂに酸素を供給し、酸化物半導体層４０４ｂ中の酸素欠損を低減し、トランジスタの信頼性を向上させることができる。
ここで、酸化窒化シリコン膜の加熱処理後の酸素の放出量について評価した結果を示す。
まず、試料の作製方法について説明する。シリコン基板をＨＣｌ雰囲気下で熱酸化し、基板表面に１００ｎｍの厚さの熱酸化膜を形成した。熱酸化の条件は９５０℃で１時間であり、熱酸化の雰囲気は、ＨＣｌが酸素に対して３体積％の割合で含まれるものとした。
次に、熱酸化膜上に３００ｎｍの酸化窒化シリコン膜を形成した。酸化窒化シリコン膜の成膜は、処理室内に原料ガスである流量２．３ｓｃｃｍのシランおよび流量８００ｓｃｃｍの一酸化二窒素を供給し、２７．１２ＭＨｚの高周波電源を用いて５０Ｗの電力を供給して酸化窒化シリコン膜を形成した。また、酸化窒化シリコン膜を形成する際のシリコン基板の温度を４００℃とした。また、成膜後４５０℃において１時間の加熱処理を行った。
次に、酸化窒化シリコン膜に酸素をイオンインプランテーション法によって注入した。注入条件は加速電圧６０ｋＶ、ドーズ量２×１０１６ｉｏｎｓ／ｃｍ２とした。
酸化窒化シリコン膜上に厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物層をスパッタリング法で形成した。ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物層はスパッタリングターゲットをＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）のターゲットとし、スパッタリングガスとして３０ｓｃｃｍのＡｒと１５ｓｃｃｍの酸素をスパッタリング装置の反応室内に供給し、反応室内の圧力を０．４Ｐａに制御し、０．５ｋＷの直流電力を供給して形成した。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物層を形成する際の基板温度は３００℃とした。
ここで、加熱処理を行わない試料を試料Ａ１、４５０℃の窒素雰囲気下で１時間、酸素雰囲気下で１時間加熱処理を行った試料を試料Ａ２、４５０℃の窒素雰囲気下で１時間、酸素雰囲気下で１時間加熱処理を行った後４００℃の酸素雰囲気下で１時間加熱処理を行った試料を試料Ａ３とした。
その後、試料Ａ１乃至試料Ａ３を混酸Ａｌエッチング液（関東化学株式会社製）でエッチングしてＩｎ−Ｇａ−Ｚｎ酸化物を除去し、ＴＤＳ分析を行って酸化窒化シリコン膜から放出される酸素、すなわち各試料に含まれている酸素の量を調べた。図１４に試料Ａ１乃至試料Ａ３の酸素の放出量の定量値を示す。
加熱処理を行っていない試料Ａ１では１．１７×１０１６ａｔｏｍｓ／ｃｍ２の酸素の放出があり、一回加熱処理を行った試料Ａ２では６．２３×１０１５ａｔｏｍｓ／ｃｍ２、二回加熱処理を行った試料Ａ３では５．２６×１０１５ａｔｏｍｓ／ｃｍ２の酸素が放出された。
図１４に示すとおり、酸化窒化シリコン膜中に含まれる酸素の量は、ＴＤＳ分析前に行った加熱処理の回数に応じて減少している。つまり、酸化物半導体層の形成後、複数回の加熱処理を行った場合、各加熱処理毎に、酸化窒化シリコン膜から酸素が放出されていることが確認された。
従って、層間絶縁層の形成後に再度、加熱処理を行うことで、再び、酸化物半導体層の下に形成された酸化窒化シリコン膜（ここでは、下地絶縁層４０２）から酸化物半導体層に酸素を供給できる。ここで、酸素を供給することで、ゲート絶縁層、ゲート電極層等の形成時に酸化物半導体層中に形成された酸素欠損を補填し、酸化物半導体層の特性をより安定なものとすることができる。
ここで、酸化物半導体層の形成後、酸化物半導体層上に酸化窒化シリコン膜を形成し、その後加熱処理を行った際の、酸化物半導体層中のスピン密度について評価した結果を示す。
まず、試料の作製方法について説明する。はじめに、石英基板上に３００ｎｍの酸化窒化シリコン膜を形成した。酸化窒化シリコン膜の成膜は、処理室内に原料ガスである流量２．３ｓｃｃｍのシランおよび流量８００ｓｃｃｍの一酸化二窒素を供給し、２７．１２ＭＨｚの高周波電源を用いて５０Ｗの電力を供給して酸化窒化シリコン膜を形成した。また、酸化窒化シリコン膜を形成する際の石英基板の温度を４００℃とした。また、成膜後４５０℃において１時間の加熱処理を行った。
次に、酸化窒化シリコン膜に酸素をイオンインプランテーション法によって注入した。注入条件は加速電圧６０ｋＶ、ドーズ量２×１０１６ｉｏｎｓ／ｃｍ２とした。
次に、酸化窒化シリコン膜上に厚さ５０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物層をスパッタリング法で形成した。ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物層はスパッタリングターゲットをＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）のターゲットとし、スパッタリングガスとして３０ｓｃｃｍのＡｒと１５ｓｃｃｍの酸素をスパッタリング装置の反応室内に供給し、反応室内の圧力を０．４Ｐａに制御し、０．５ｋＷの直流電力を供給して形成した。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物層を形成する際の基板温度は３００℃とした。
ここで、４５０℃窒素雰囲気下で１時間、酸素雰囲気下で１時間の加熱処理を行った。
次に、Ｉｎ−Ｇａ−Ｚｎ酸化物層上に酸化窒化シリコン膜を２０ｎｍ成膜した。石英基板をプラズマＣＶＤ装置の処理室内に設置し、処理室内に原料ガスである流量１ｓｃｃｍのシランおよび流量８００ｓｃｃｍの一酸化二窒素を供給し、６０ＭＨｚの高周波電源を用いて１５０Ｗの電力を供給して酸化窒化シリコン膜を形成した。また、酸化窒化シリコン膜を形成する際の石英基板の温度を３５０℃とした。成膜時の圧力は、本発明の一態様の半導体装置に用いるゲート絶縁層としては不適となる場合がある、４０Ｐａとした。
ここで、加熱処理を行わない試料を試料Ｂ１とした。その後、酸素雰囲気下で３５０℃、１時間の加熱処理を行った試料を試料Ｂ２、酸素雰囲気下で４００℃、１時間の加熱処理を行った試料を試料Ｂ３とした。
各試料に対してＥＳＲ測定を行った。ＥＳＲ測定は、測定温度を室温（２５℃）とし、９．５ＧＨｚの高周波電力（マイクロ波パワー）を２０ｍＷとし、磁場の向きは作製した試料の膜表面と平行とした。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物層に含まれる酸素欠損に由来するｇ値が１．９３の信号に対応するスピン密度の検出下限は１×１０１７ｓｐｉｎｓ／ｃｍ３である。
図１５にＥＳＲ測定結果を示す。図１５に示すグラフは縦軸にマイクロ波の吸収強度の一次微分をとり、横軸にｇ値をとる。図１５（Ａ）は試料Ｂ１、図１５（Ｂ）は試料Ｂ２、図１５（Ｃ）は試料Ｂ３のＥＳＲ測定結果をそれぞれ示す。また、図１５には各試料の測定結果のｇ値が１．９３近傍において、ガウス線形によってフィッティングした値も示す。図１５において点線は測定結果を示し、実線はフィッティングした結果を示す。フィッティングした曲線から、ｇ値が１．９３近傍の信号の積分値を計算することで当該マイクロ波の吸収強度に対応するスピン密度を求めた。
図１６に、スピン密度を示す。試料Ｂ１からわかるように、本発明の一態様の半導体装置に用いるゲート絶縁層としては不適となる場合がある酸化窒化シリコン膜を成膜することによって、酸化物半導体層中のスピン密度が３．９×１０１８ｓｐｉｎｓ／ｃｍ３となっている。
しかし、その後、加熱処理を行うことで、スピン密度は減少し、試料Ｂ２、試料Ｂ３ともに、スピン密度が検出下限（１×１０１７ｓｐｉｎｓ／ｃｍ３）以下となった。このように、酸化窒化シリコン膜の形成後に酸化物半導体層中に生じた酸素欠損を、酸化窒化シリコン膜と酸化物半導体層が接した状態で加熱処理を行うことで補填することができる。
特に、層間絶縁層４１２として酸素に対するブロッキング性を有する膜を用いて加熱処理を行うと、下地絶縁層４０２、ゲート絶縁層４０８、またはその両方から放出された酸素が、酸化物半導体層４０４ｂの上方へと抜け出すことが抑制され、酸化物半導体層４０４ｂにより多くの酸素を供給することができる。
該加熱処理は、３００℃以上４５０℃未満、好ましくは３５０℃以上４００℃以下とするとよい。なお、酸化物積層４０４に接して形成されるソース電極層４０６ａおよびドレイン電極層４０６ｂに、酸素親和性の高い金属を用いると、加熱処理を行うことで、該金属が酸化物積層４０４から酸素を引き抜く場合がある。そこで、下地絶縁層４０２およびゲート絶縁層４０８から供給される酸素の量が、ソース電極層４０６ａおよびドレイン電極層４０６ｂに酸素が引き抜かれる量よりも多くなるような温度範囲で熱処理を行うように適宜温度範囲を設定すればよい。
このように加熱処理を行うことで、酸化物半導体層４０４ｂ中の酸素欠損を低減し、酸化物半導体層４０４ｂの特性を安定なものとすることができる。特に、トランジスタのチャネル長が小さくなった場合、酸化物半導体層中に含まれる酸素欠損がトランジスタの特性に与える影響が大きくなる。そのため、上記の加熱処理を施すことで、酸化物半導体層４０４ｂ中に含まれる酸素欠損を低減しておくことで、チャネル長が小さくなった場合でも、ノーマリオフである特性を維持できる信頼性の高い半導体装置とすることができる。
次に、層間絶縁層４１４、層間絶縁層４１２およびゲート絶縁層４０８に開口を形成し、該開口に導電層を形成し、該導電層をエッチングすることで、ソース配線層４１６ａおよびドレイン配線層４１６ｂを形成する（図４（Ｂ）参照）。ソース配線層４１６ａおよびドレイン配線層４１６ｂは、ソース電極層４０６ａおよびドレイン電極層４０６ｂと同様の材料、方法を用いて形成すればよい。
また、本発明の一態様の半導体装置は上述した構造に限らない。例えば、図５（Ａ）に示すトランジスタ４３０のように、酸化物積層４０４が、酸化物半導体層４０４ｂおよび酸化物層４０４ｃの２層からなる構造でもよい。なお、トランジスタ４３０は、他の構造はトランジスタ４２０と同様とすることができるため、詳細な説明は省略する。
また、図５（Ａ）に示すように、酸化物積層４０４中にソース領域４０５ａおよびドレイン領域４０５ｂが形成されていてもよい。これは、酸化物積層４０４のソース電極層４０６ａおよびドレイン電極層４０６ｂと接する領域において、タングステン等の金属に酸化物積層４０４中の酸素が取り込まれやすく、酸化物積層４０４中の酸素欠損が生じる領域が低抵抗化することや、ソース電極層４０６ａおよびドレイン電極層４０６ｂに含まれる金属が、酸化物積層４０４に入り込むことによって、酸化物積層４０４中の金属の入り込んだ領域が低抵抗化することで形成される。
また、図５（Ｂ）に示すトランジスタ４４０のように、ソース電極層４０６ａおよびドレイン電極層４０６ｂのゲート電極層４１０と重畳する周縁部を階段状に形成してもよい。階段状の周縁部は、複数回のエッチング（レジストマスクの後退（縮小）を伴うエッチングと後退したレジストマスクを用いたエッチング）を行うことで形成することができる。ソース電極層４０６ａおよびドレイン電極層４０６ｂの周縁部が階段状となることで、ゲート絶縁層４０８の段差被覆性を向上させることができる。
また、図５（Ｃ）に示すトランジスタ４５０のように、ソース電極層およびドレイン電極層が２層構造からなる構造としてもよい。図５（Ｃ）に示すトランジスタ４５０は、チャネル長を決定する第１のソース電極層４１８ａおよび第１のドレイン電極層４１８ｂと、第１のソース電極層４１８ａおよび第１のドレイン電極層４１８ｂ上に形成され、ソース電極層およびドレイン電極層の抵抗を低減するための第２のソース電極層４１９ａおよび第２のドレイン電極層４１９ｂとを有する。
第１のソース電極層４１８ａおよび第１のドレイン電極層４１８ｂの間がトランジスタ４５０のチャネル長となる。トランジスタ４５０のチャネル長を５０ｎｍ未満、好ましくは３０ｎｍ未満程度とする場合には、電子ビームを用いてレジストを露光して現像したマスク等をエッチングマスクとして用いることが好ましい。このとき、電子ビームの照射が可能な電子ビーム描画装置において、最小ビーム径を２ｎｍ以下として照射することが好ましい。
ただし、電子ビームによって形成することができるマスクは薄いため、マスクとなるレジストの被覆性を考慮して、第１のソース電極層４１８ａおよび第１のドレイン電極層４１８ｂを薄膜化することが好ましい。しかし、第１のソース電極層４１８ａおよび第１のドレイン電極層４１８ｂを薄膜化すると抵抗が高くなる。そこで、抵抗を低減させるために、厚膜化が可能な第２のソース電極層４１９ａおよび第２のドレイン電極層４１９ｂを形成することが好ましい。
なお、図５（Ｃ）には、薄い第１のソース電極層４１８ａおよび第１のドレイン電極層４１８ｂに、厚い第２のソース電極層４１９ａおよび第２のドレイン電極層４１９ｂを形成したが、厚いソース電極層およびドレイン電極層上に薄いソース電極層およびドレイン電極層を形成する構成としてもよい。
＜応用例＞
半導体装置の一例として、上記のトランジスタを用いることのできる論理回路であるＮＯＲ型回路の回路図の一例を図６（Ａ）に示す。図６（Ｂ）はＮＡＮＤ型回路の回路図である。
図６（Ａ）に示すＮＯＲ型回路において、ｐチャネル型トランジスタであるトランジスタ８０１、８０２はチャネル形成領域に単結晶シリコン基板を用いたトランジスタとし、ｎチャネル型トランジスタであるトランジスタ８０３、８０４は、上記のトランジスタ４２０乃至トランジスタ４５０と同様の構造を有し、チャネル形成領域に酸化物半導体層を用いたトランジスタを用いる。
なお、図６（Ａ）に示すＮＯＲ型回路において、トランジスタ８０３、８０４は、酸化物半導体層を介して、ゲート電極層と重なる位置にトランジスタの電気特性を形御する導電層を設けてもよい。該導電層の電位を制御し、ソースより低い電位、例えばＧＮＤ（接地電位）や回路の最低電位とすることでトランジスタ８０３、８０４のしきい値電圧をよりプラスとし、さらにノーマリーオフのトランジスタとすることができる。
また、図６（Ｂ）に示すＮＡＮＤ型回路では、ｎチャネル型トランジスタであるトランジスタ８１２、８１３は、上述のトランジスタ４２０乃至トランジスタ４５０と同様な構造を有するチャネル形成領域に酸化物半導体層を用いたトランジスタを用いる。
なお、図６（Ｂ）に示すＮＡＮＤ型回路において、トランジスタ８１２、８１３は、酸化物半導体層を介して、ゲート電極層と重なる位置にトランジスタの電気特性を形御する導電層を設けてもよい。該導電層の電位を制御し、ソースより低い電位、例えばＧＮＤや回路の最低電位とすることでトランジスタ８１２、８１３のしきい値電圧をよりプラスとし、さらにノーマリーオフのトランジスタとすることができる。
チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、消費電力を十分に低減することができる。
また、トランジスタ４２０乃至トランジスタ４５０を用いることで、微細化が可能であり、かつ信頼性が高く、安定した特性を示すＮＯＲ型回路とＮＡＮＤ型回路を提供することができる。
図７に上記のトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を説明する。
図７（Ａ）は、半導体装置を示す回路図である。
図７（Ａ）に示すトランジスタ２６０は、単結晶シリコン基板にチャネルが形成され、高速動作が容易である。また、トランジスタ２６２にはトランジスタ４２０乃至トランジスタ４５０を適用することができ、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、半導体装置に用いるトランジスタとしては、ｐチャネル型トランジスタを用いることもできる。
図７（Ａ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ２６０のソース電極層とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ２６０のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ２６２のソース電極層またはドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ２６２のゲート電極層とは、電気的に接続されている。そして、トランジスタ２６０のゲート電極層と、トランジスタ２６２のソース電極層またはドレイン電極層の他方は、容量素子２６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子２６４の電極の他方は電気的に接続されている。
図７（Ａ）に示す半導体装置では、トランジスタ２６０のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ２６２がオン状態となる電位にして、トランジスタ２６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ２６０のゲート電極層、および容量素子２６４に与えられる。すなわち、トランジスタ２６０のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ２６２がオフ状態となる電位にして、トランジスタ２６２をオフ状態とすることにより、トランジスタ２６０のゲート電極層に与えられた電荷が保持される（保持）。
トランジスタ２６２のオフ電流は極めて小さいため、トランジスタ２６０のゲート電極層の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ２６０のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ２６０をｎチャネル型とすると、トランジスタ２６０のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ２６０のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ２６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。従って、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ２６０のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ２６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ２６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ２６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ２６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
図７（Ｂ）に異なる記憶装置の構造の一形態の例を示す。図７（Ｂ）は、半導体装置の回路構成の一例を示し、図７（Ｃ）は半導体装置の一例を示す概念図である。まず、図７（Ｂ）に示す半導体装置について説明を行い、続けて図７（Ｃ）に示す半導体装置について、以下説明を行う。
図７（Ｂ）に示す半導体装置において、ビット線ＢＬとトランジスタ２６２のソース電極またはドレイン電極の一方とは電気的に接続され、ワード線ＷＬとトランジスタ２６２のゲート電極層とは電気的に接続され、トランジスタ２６２のソース電極またはドレイン電極の他方と容量素子２５４の第１の端子とは電気的に接続されている。
酸化物半導体を用いたトランジスタ２６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ２６２をオフ状態とすることで、容量素子２５４の第１の端子の電位（または、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
次に、図７（Ｂ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保持を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ２６２がオン状態となる電位として、トランジスタ２６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ２６２がオフ状態となる電位として、トランジスタ２６２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。
トランジスタ２６２のオフ電流は極めて小さいから、容量素子２５４の第１の端子の電位（または容量素子に蓄積された電荷）を長時間にわたって保持することができる。
次に、情報の読み出しについて説明する。トランジスタ２６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（または容量素子２５４に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
このように、図７（Ｂ）に示す半導体装置は、トランジスタ２６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
次に、図７（Ｃ）に示す半導体装置について、説明を行う。
図７（Ｃ）に示す半導体装置は、上部に記憶回路として図７（Ｂ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１ａおよびメモリセルアレイ２５１ｂを有し、下部に、メモリセルアレイ２５１（メモリセルアレイ２５１ａおよびメモリセルアレイ２５１ｂ）を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１と電気的に接続されている。
図７（Ｃ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（メモリセルアレイ２５１ａおよびメモリセルアレイ２５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。
周辺回路２５３に設けられるトランジスタは、トランジスタ２６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。従って、前記トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を実現することが可能である。
なお、図７（Ｃ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセルアレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としても良い。
トランジスタ２６２として、酸化物半導体をチャネル形成領域に用いるトランジスタを適用することによって、長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、または、リフレッシュ動作の頻度が極めて少ない半導体装置とすることが可能となるため、消費電力を十分に低減することができる。
また、トランジスタとして、酸化物積層を有し、チャネル形成領域となる酸化物半導体層が酸化物積層の表面から遠ざけられているトランジスタを適用することで、信頼性が高く、安定した電気特性を示す半導体装置とすることができる。
図８に、図６および図７に示した半導体装置の具体的な構成の一例について示す。図８は、図６および図７に示す回路の断面図である。図８に示す半導体装置は、トランジスタ３００、トランジスタ３２０およびトランジスタ３４０を有する。トランジスタ３００およびトランジスタ３２０は、単結晶シリコン基板にチャネルが形成されるトランジスタであり、トランジスタ３４０は、酸化物半導体にチャネルが形成されるトランジスタである。トランジスタ３４０には、前述のトランジスタ４２０乃至トランジスタ４５０の構造を適用することができる。なお、図８では、トランジスタ３４０として、図５（Ｂ）に示すトランジスタ４４０を用いたが、他のトランジスタを適用してもよい。
トランジスタ３００およびトランジスタ３２０は、シリコン基板上に形成された素子分離絶縁層３０２を形成し、素子分離絶縁層３０２に囲まれた領域にチャネル形成領域となる領域を形成することによって得られるトランジスタである。チャネル形成領域と重畳して、ゲート絶縁層３０８およびゲート電極層３１０が形成されている。チャネル形成領域と接してソース領域３０６ａおよびドレイン領域３０６ｂが形成され、ソース領域３０６ａおよびドレイン領域３０６ｂと接してソース電極層３１６ａおよびドレイン電極層３１６ｂが形成されている。
なお、トランジスタ３００およびトランジスタ３２０の一例として上記の構成を示したが、トランジスタ３００およびトランジスタ３２０の構成については、公知のトランジスタを適用すればよい。
トランジスタ３００およびトランジスタ３２０上には、絶縁層３２８、絶縁層３３０、絶縁層３３２が形成されている。絶縁層３３２は、保護膜となる絶縁層であり、トランジスタ３００およびトランジスタ３２０からトランジスタ３４０中の酸化物半導体層に、シリコンや水素等の不純物が入り込むことを抑制している。また、絶縁層３３０は、トランジスタ３４０中に含まれる酸素等がトランジスタ３００およびトランジスタ３２０に入り込むことを抑制している。
各絶縁層中に設けられた開口に、導電層３２２、導電層３２４、導電層３２６等が設けられ、該導電層を介してトランジスタ３２０のドレイン電極層３１６ｂとトランジスタ３４０のドレイン電極は電気的に接続している。
図８に示すように、トランジスタ３２０とトランジスタ３４０の一部が重畳することによって、回路が要する面積を低減することができ、高集積化を図ることができる。
上記実施の形態で開示された、金属膜、半導体層、無機絶縁膜など様々な膜はスパッタ法やプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体層、無機絶縁膜など様々な膜を形成することができ、例えば、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジエチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、（ＣＨ３）３Ｉｎである。また、トリメチルガリウムの化学式は、（ＣＨ３）３Ｇａである。また、ジエチル亜鉛の化学式は、（ＣＨ３）２Ｚｎである。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式（Ｃ２Ｈ５）３Ｇａ）を用いることもでき、ジエチル亜鉛に代えてジメチル亜鉛（化学式（Ｃ２Ｈ５）２Ｚｎ）を用いることもできる。
例えば、酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシド溶液、代表的にはテトラキスジメチルアミドハフニウム（ＴＤＭＡＨ））を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
例えば、酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（ＴＭＡなど）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
＜電子機器＞
上記のような半導体装置を、スマートフォン、電子書籍などの電子機器に応用した場合の例を図９乃至図１２を用いて説明する。
図９に電子機器のブロック図を示す。図９に示す電子機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス（ＩＦ）９０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に上述した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された信頼性の高い電子機器を提供することができる。
図１０に、ディスプレイのメモリ回路９５０に上述した半導体装置を使用した例を示す。図１０に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路は、信号線から入力された画像データ（入力画像データ）、メモリ９５２およびメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、および制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、およびディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、およびディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
このようにメモリ９５２およびメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２およびメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。上述した半導体装置をメモリ９５２およびメモリ９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。また、外部からの水、水分等の混入の影響を受けにくい信頼性の高い半導体装置とすることができる。
図１１に電子書籍のブロック図を示す。図１１はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
ここでは、図１１のメモリ回路１００７に上述した半導体装置を使用することができる。メモリ回路１００７は書籍の内容を一時的に保持する機能を持つ。例えば、ユーザーがハイライト機能を使用する場合、メモリ回路１００７は、ユーザーが指定した箇所の情報を記憶し、保持する。なおハイライト機能とは、ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキング、例えば、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによってマーキングして周囲との違いを示すことである。メモリ回路１００７は短期的な情報の記憶に用い、長期的な情報の保存にはフラッシュメモリ１００４に、メモリ回路１００７が保持しているデータをコピーしてもよい。このような場合においても、上述した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を十分に低減することができる。また、外部からの水、水分等の混入の影響を受けにくい信頼性の高い半導体装置とすることができる。
図１２に電子機器の具体例を示す。図１２（Ａ）および図１２（Ｂ）は、２つ折り可能なタブレット型端末である。図１２（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８を有する。
上述した半導体装置は、表示部９６３１ａ、表示部９６３１ｂに用いることが可能であり、信頼性の高いタブレット型端末とすることが可能となる。また、上述した半導体装置同士を適宜組み合わせてもよい。
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが、該構成に限定されない。表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。
また、図１２（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。
図１２（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する。なお、図１２（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図１２（Ａ）および図１２（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。
本実施例では、本発明の一態様の半導体装置に含まれるゲート絶縁層として適用できる酸化窒化シリコン膜を作製し、その特性評価を行った。
まず、試料の作製方法について説明する。
石英基板上に厚さ１００ｎｍの酸化窒化シリコン膜を形成した。形成方法は基板をプラズマＣＶＤ装置の処理室内に設置し、処理室内に原料ガスである流量１ｓｃｃｍのシランおよび流量８００ｓｃｃｍの一酸化二窒素を供給し、６０ＭＨｚの高周波電源を用いて１５０Ｗの電力を供給して酸化窒化シリコン膜を形成した。また、酸化窒化シリコン膜を形成する際の基板の温度を３５０℃とした。なお、本実施例で用いたプラズマＣＶＤ装置は電極面積が６１５ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、ウェハにかかる電力密度は２．４×１０−１Ｗ／ｃｍ２となる。
ここで、酸化窒化シリコン膜の成膜時の圧力を２００Ｐａとしたものを試料Ｃ１、１００Ｐａとしたものを試料Ｃ２、４０Ｐａとしたものを比較例試料Ｃ３とした。試料Ｃ１および試料Ｃ２は、本発明の一態様の半導体装置に用いるゲート絶縁層として適する、成膜時の圧力が１００Ｐａ以上である酸化窒化シリコン膜である。一方、比較例試料Ｃ３は、本発明の一態様の半導体装置に用いるゲート絶縁層としては適さない条件で成膜された酸化窒化シリコン膜である。
次に各試料に対してＥＳＲ測定を行った。ＥＳＲ測定は、所定の温度で、マイクロ波の吸収の起こる磁場の値（Ｈ０）から、式ｇ＝ｈν／βＨ０、を用いてｇ値というパラメータが得られる。なお、νはマイクロ波の周波数である。また、ｈはプランク定数であり、βはボーア磁子であり、どちらも定数である。
ここでは、下記の条件でＥＳＲ測定を行った。測定温度を室温（２５℃）とし、９．５ＧＨｚの高周波電力（マイクロ波パワー）を２０ｍＷとし、磁場の向きは作製した試料の膜表面と平行とした。なお、酸化窒化シリコン膜に含まれるダングリングボンドに由来するｇ値が２．００１の信号に対応するスピン密度を測定した。検出下限は１×１０１７ｓｐｉｎｓ／ｃｍ３（単位面積当たりに換算すると、１×１０１１ｓｐｉｎｓ／ｃｍ２）である。
試料Ｃ１、試料Ｃ２および比較例試料Ｃ３について、ＥＳＲ測定を行った結果を図１７に示す。図１７（Ａ）には試料Ｃ１、図１７（Ｂ）には試料Ｃ２、図１７（Ｃ）には比較例試料Ｃ３のＥＳＲ測定結果をそれぞれ示す。図１７に示すグラフは縦軸にマイクロ波の吸収強度の一次微分をとり、横軸にｇ値をとる。
次に、図１７に示すスペクトルのｇ値が２．００１近傍の信号について積分強度を計算し、標準試料の積分強度との積分強度比から標準試料のスピン数からスピン数を算出した。算出されたスピン数を膜体積で割ることによって当該マイクロ波の吸収強度に対応するスピン密度を求めた。
図１８に各試料中のスピン密度を示す。試料Ｃ１は３．７×１０１９ｓｐｉｎｓ／ｃｍ３（単位面積当たりに換算すると、３．７×１０１３ｓｐｉｎｓ／ｃｍ２）であり、試料Ｃ２は２．３×１０１８ｓｐｉｎｓ／ｃｍ３（単位面積当たりに換算すると、２．３×１０１２ｓｐｉｎｓ／ｃｍ２）であり、比較例試料Ｃ３は３．５×１０１７ｓｐｉｎｓ／ｃｍ３（単位面積当たりに換算すると、３．５×１０１１ｓｐｉｎｓ／ｃｍ２）である。即ち、成膜圧力が小さくなるにつれ、酸化窒化シリコン膜中のスピン密度が小さくなることが分かる。また、試料Ｃ１および試料Ｃ２は本発明の一態様の半導体装置に好適に用いることができる、ｇ値が２．００１（２．００以上２．０１以下）の信号に対応するスピン密度が２×１０１８ｓｐｉｎｓ／ｃｍ３（単位面積当たりに換算すると、２×１０１２ｓｐｉｎｓ／ｃｍ２）以上の酸化窒化シリコン膜である。酸化窒化シリコン膜中に検出されるスピン密度が多いほど、酸化窒化シリコン膜中に形成される酸素欠損の量が多くなる。または、酸化窒化シリコン膜中に検出されるスピン密度は、酸化窒化シリコン膜中に形成される酸素欠損の量と比例する。そのため、本実施例に示す試料Ｃ１および試料Ｃ２は、比較例試料Ｃ３と比べて、酸化物半導体層に対して酸素を放出しやすい膜である。
次に、各試料のウェットエッチングレートを調べた。エッチャントには、フッ化水素アンモニウム（ＮＨ４ＨＦ２）を６．７％とフッ化アンモニウム（ＮＨ４Ｆ）を１２．７％含む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）を用い、２０℃でエッチングを行った。図１９に、酸化窒化シリコン膜の成膜圧力と、ウェットエッチングレートの関係を示す。図１９は、横軸が酸化窒化シリコン膜の成膜圧力であり、縦軸が酸化窒化シリコン膜のウェットエッチングレートである。
ここで、比較例試料Ｃ３（成膜圧力が４０Ｐａ）のウェットエッチングレートは、１０８．９［ｎｍ／ｍｉｎ］であり、試料Ｃ２（成膜圧力が１００Ｐａ）のウェットエッチングレートは、９７．９［ｎｍ／ｍｉｎ］であり、試料Ｃ１（成膜圧力が２００Ｐａ）のウェットエッチングレートは、７６．４［ｎｍ／ｍｉｎ］である。従って、成膜圧力が大きくなるほど、エッチングレートは低下し、緻密な膜が形成されていることが確認された。
次に、各試料のＳＩＭＳによる深さ方向の窒素濃度分析を行った。結果を図２０に示す。なお、試料Ｃ１は実線、試料Ｃ２は破線、比較例試料Ｃ３は一点鎖線で示す。ＳＩＭＳには、アルバック・ファイ株式会社製四重極型二次イオン質量分析装置ＰＨＩ ＡＤＥＰＴ１０１０を用いた。
図２０では、酸化窒化シリコン膜中の窒素濃度を定量している。分析は各試料の上面側から行っている。なお、図２０の横軸である深さは、実測ではなく、標準試料のエッチング速度から予想される深さを示している。
各試料において、界面による影響の少ない領域（深さ２０ｎｍ〜６０ｎｍ）における平均の窒素濃度は、試料Ｃ１が５．７×１０２０ａｔｏｍｓ／ｃｍ３、試料Ｃ２が３．６×１０２０ａｔｏｍｓ／ｃｍ３、比較例試料Ｃ３が１．７×１０２０ａｔｏｍｓ／ｃｍ３であった。各試料の窒素濃度を比較すると、試料Ｃ１が最も窒素濃度が高く、比較例試料Ｃ３が最も窒素濃度が低いことがわかった。
本実施例では、本発明の一態様の半導体装置に含まれるゲート絶縁層として適用できる酸化窒化シリコン膜を作製し、その特性評価を行った。
シリコン基板上に厚さ１００ｎｍの酸化窒化シリコン膜を形成した。酸化窒化シリコン膜の成膜条件は、実施例１と同様である。ここで、酸化窒化シリコン膜の成膜時の圧力を２００Ｐａとしたものを試料Ｆ１、１００Ｐａとしたものを試料Ｆ２、４０Ｐａとしたものを比較例試料Ｆ３とする。
図２１は、試料Ｆ１、試料Ｆ２および比較例試料Ｆ３のＴＤＳ分析を行い、ｍ／ｚ＝２（Ｈ２など）で検出されるガスのイオン強度を測定した結果である。なお、図２１（Ａ）に試料Ｆ１、図２１（Ｂ）に試料Ｆ２、図２１（Ｃ）に比較例試料Ｆ３の結果を示す。
同様に、図２２は、試料Ｆ１、試料Ｆ２および比較例試料Ｆ３のＴＤＳ分析を行い、ｍ／ｚ＝１８（Ｈ２Ｏなど）で検出されるガスのイオン強度を測定した結果である。なお、図２２（Ａ）に試料Ｆ１、図２２（Ｂ）に試料Ｆ２、図２２（Ｃ）に比較例試料Ｆ３の結果を示す。
同様に、図２３は、試料Ｆ１、試料Ｆ２および比較例試料Ｆ３のＴＤＳ分析を行い、ｍ／ｚ＝２８（Ｎ２など）で検出されるガスのイオン強度を測定した結果である。なお、図２３（Ａ）に試料Ｆ１、図２３（Ｂ）に試料Ｆ２、図２３（Ｃ）に比較例試料Ｆ３の結果を示す。
同様に、図２４は、試料Ｆ１、試料Ｆ２および比較例試料Ｆ３のＴＤＳ分析を行い、ｍ／ｚ＝３２（Ｏ２など）で検出されるガスのイオン強度を測定した結果である。なお、図２４（Ａ）に試料Ｆ１、図２４（Ｂ）に試料Ｆ２、図２４（Ｃ）に比較例試料Ｆ３の結果を示す。
図２４より、試料Ｆ１は、ＴＤＳ分析によってｍ／ｚ＝３２であるガスの放出が確認された。従って、成膜時の圧力を２００Ｐａ程度まで高めることによって、加熱処理によって酸素放出する（過剰酸素を有する）酸化窒化シリコン膜を形成できることがわかった。酸化窒化シリコン膜に含まれる過剰酸素は、酸化物半導体層まで移動した場合、酸化物半導体層の酸素欠損を低減することができる。従って、過剰酸素を含む酸化窒化シリコン膜を用いた、酸化物半導体層を有するトランジスタは、安定した電気特性を有し、高い信頼性を有する。
本実施例では、実施例１で示した酸化窒化シリコン膜を作製し、その結合状態を測定した。
シリコン基板上に厚さ２０ｎｍの酸化窒化シリコン膜を形成した。酸化窒化シリコン膜の成膜条件は、実施例１と同様である。ここで、酸化窒化シリコン膜の成膜時の圧力を２００Ｐａとしたものを試料Ｇ１、１００Ｐａとしたものを試料Ｇ２、４０Ｐａとしたものを比較例試料Ｇ３とする。
次に、各試料のＸ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）による結合状態の評価を行った。結果を図２５乃至図２８に示す。ＸＰＳは、アルバック・ファイ株式会社製ＱｕａｎｔｅｒａＳＸＭを用い、Ｘ線源としては単色化ＡｌＫα線（１．４８６ｋｅＶ）を用いた。検出領域は直径１００μｍとし、検出深さは４ｎｍ以上５ｎｍ以下とした。
図２５には、結合エネルギーが０ｅＶ〜１３５０ｅＶの広い範囲における各試料のＸＰＳスペクトルを示す。図２５においては、各試料のＸＰＳスペクトルは重なっており、違いは見られないことがわかった。
次に、図２６乃至図２８に、各ピーク近傍の各試料の高分解能ＸＰＳスペクトルを示す。なお、図２６に試料Ｇ１、図２７に試料Ｇ２、図２８に比較例試料Ｇ３の高分解能ＸＰＳスペクトルをそれぞれ示す。参考までに、図２６乃至図２８には、主な結合状態と化学シフトを示す。
図２６乃至図２８における高分解能ＸＰＳスペクトルを比較すると、試料Ｇ１のみ結合エネルギーが３９７．０ｅＶ〜３９８．５ｅＶに僅かなピークが観測されることがわかった。即ち、試料Ｇ１は、Ｓｉ−Ｎ結合を有することがわかった。
本実施例では、酸化物半導体層上に実施例１に示した酸化窒化シリコン膜を設け、酸化物半導体層の評価を行った。
まず、試料の作製方法について説明する。
石英基板上に、厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物層をスパッタリング法で形成した。ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物層はスパッタリングターゲットをＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）のターゲットとし、スパッタリングガスとして３０ｓｃｃｍのＡｒと１５ｓｃｃｍの酸素をスパッタリング装置の反応室内に供給し、反応室内の圧力を０．４Ｐａに制御し、０．５ｋＷの直流電力を供給して形成した。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物層を形成する際の基板温度は３００℃とした。
次に、Ｉｎ−Ｇａ−Ｚｎ酸化物層上に酸化窒化シリコン膜を１００ｎｍ形成した。酸化窒化シリコン膜の成膜条件は、実施例１と同様である。ここで、酸化窒化シリコン膜の成膜時の圧力を２００Ｐａとしたものを試料Ｄ１、１００Ｐａとしたものを試料Ｄ２、４０Ｐａとしたものを比較例試料Ｄ３とする。
試料Ｄ１、試料Ｄ２および比較例試料Ｄ３についてＥＳＲ測定を行った。ＥＳＲ測定は、測定温度を室温（２５℃）とし、９．５ＧＨｚの高周波電力（マイクロ波パワー）を２０ｍＷとし、磁場の向きは作製した試料の膜表面と平行とした。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物層に含まれる酸素欠損に由来するｇ値が１．９３の信号に対応するスピン密度の検出下限は１×１０１７ｓｐｉｎｓ／ｃｍ３（単位面積当たりに換算すると、１×１０１１ｓｐｉｎｓ／ｃｍ２）である。
試料Ｄ１、試料Ｄ２および比較例試料Ｄ３について、ＥＳＲ測定を行った結果を図２９に示す。図２９（Ａ）は試料Ｄ１、図２９（Ｂ）は試料Ｄ２、図２９（Ｃ）は比較例試料Ｄ３のＥＳＲ測定結果をそれぞれ示す。図２９に示すグラフは縦軸にマイクロ波の吸収強度の一次微分をとり、横軸にｇ値をとる。
図２９に示すように、試料Ｄ１ではｇ値が１．９３に現れる信号は観測されなかったが、試料Ｄ２、比較例試料Ｄ３ではｇ値が１．９３に現れる信号が観測された。そこで、図２９に示すスペクトル強度をローレンツ線形によってフィッティングし、ｇ値が１．９３近傍の信号の積分値を計算することで当該マイクロ波の吸収強度に対応するスピン密度を求めた。なお、試料Ｄ１のスピン密度は、マイクロ波の吸収の検出下限（１×１０１７ｓｐｉｎｓ／ｃｍ３）以下となる。
ｇ値が１．９３の信号に対応するスピン密度を図３０に示す。図３０から分かるように、成膜圧力が大きくなるにつれ、Ｉｎ−Ｇａ−Ｚｎ酸化物中のスピン密度は低下し、成膜圧力が２００Ｐａ条件では、検出下限（１×１０１７ｓｐｉｎｓ／ｃｍ３）以下となった。
上記に示すように、Ｉｎ−Ｇａ―Ｚｎ酸化物上のゲート絶縁層の成膜圧力を高くすることによって、Ｉｎ−Ｇａ−Ｚｎ酸化物中の酸素欠損を低減し、安定した特性を付与できる。
本実施例では、酸化物半導体層上に実施例１で示した酸化窒化シリコン膜を形成し、酸化窒化シリコン膜中および酸化物半導体層中の不純物濃度の測定を行った。
まず、試料の作製方法について説明する。
単結晶シリコン基板上にスパッタリング法を用いて酸化シリコン膜を３００ｎｍ形成した。スパッタリングガスとして５０ｓｃｃｍの酸素をスパッタリング装置の反応室内に供給し、反応室内の圧力を０．４Ｐａに制御し、１．５ｋＷの直流電力を供給して形成した。なお、基板温度は１００℃とした。
次に、酸化シリコン膜上に厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物層をスパッタリング法で形成した。ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物層はスパッタリングターゲットをＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）のターゲットとし、スパッタリングガスとして３０ｓｃｃｍのＡｒと１５ｓｃｃｍの酸素をスパッタリング装置の反応室内に供給し、反応室内の圧力を０．４Ｐａに制御し、０．５ｋＷの直流電力を供給して形成した。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物層を形成する際の基板温度は３００℃とした。
ここで、加熱処理を行った。加熱処理は４５０℃で、窒素雰囲気下で１時間、酸素雰囲気下で１時間行った。
次に、Ｉｎ−Ｇａ−Ｚｎ酸化物層上にプラズマＣＶＤ法を用いて、２０ｎｍの酸化窒化シリコン膜を形成した。酸化窒化シリコン膜の成膜条件は、実施例１と同様である。ここで、酸化窒化シリコン膜の成膜時の圧力を２００Ｐａとしたものを試料Ｅ１、１００Ｐａとしたものを試料Ｅ２、４０Ｐａとしたものを比較例試料Ｅ３とする。
図３１に、各試料中の酸化窒化シリコン膜中のインジウム濃度の測定結果を示す。図中の一点鎖線は試料Ｅ１、点線は試料Ｅ２、実線は比較例試料Ｅ３の測定結果を示している。図中のＳｉＯＮは酸化窒化シリコン中を示し、図中のＩＧＺＯは、Ｉｎ−Ｇａ−Ｚｎ酸化物を示す。Ｉｎ−Ｇａ―Ｚｎ酸化物層と酸化窒化シリコン膜の界面（図に示す深さ１５ｎｍの位置）から酸化窒化シリコンに入り込んでいるインジウム濃度は、図３１に示すように成膜圧力が大きくなるほど低下している。従って、成膜圧力が高くなるほど、Ｉｎ−Ｇａ−Ｚｎ酸化物層中からのインジウムの拡散が低減されていることが確認された。例えば、酸化窒化シリコン膜をゲート絶縁層に用いた場合、酸化窒化シリコン膜中にインジウムが高濃度で含まれることによって、耐圧の低下や、欠陥準位の形成などが起こる可能性がある。インジウムの拡散が低減されることによって、酸化物半導体層を用いたトランジスタに安定した電気特性を付与することができる。
次に、試料Ｅ１、試料Ｅ２および比較例試料Ｅ３において、酸化物半導体層中の不純物濃度を測定した。
ここでは、各試料のＳＩＭＳによる深さ方向の水素濃度分析、炭素濃度分析、窒素濃度分析およびフッ素濃度分析を行った。結果を図３２および図３３に示す。なお、試料Ｅ１は実線、試料Ｅ２は破線、比較例試料Ｅ３は一点鎖線で示す。また、図中のＳｉＯＮは酸化窒化シリコン中を示し、図中のＩＧＺＯはＩｎ−Ｇａ−Ｚｎ酸化物を示し、図中のＳｉＯｘは酸化シリコン中を示す。ＳＩＭＳには、アルバック・ファイ株式会社製四重極型二次イオン質量分析装置ＰＨＩ ＡＤＥＰＴ１０１０を用いた。
図３２（Ａ）では、Ｉｎ−Ｇａ−Ｚｎ酸化物層中の水素濃度を定量している。図３２（Ｂ）では、Ｉｎ−Ｇａ−Ｚｎ酸化物層中の炭素濃度を定量している。図３３（Ａ）では、Ｉｎ−Ｇａ−Ｚｎ酸化物層中の窒素濃度を定量している。図３３（Ｂ）では、Ｉｎ−Ｇａ−Ｚｎ酸化物層中のフッ素濃度を定量している。分析は各試料の上面側から行っている。なお、図３２および図３３の横軸である深さは、実測ではなく、標準試料のエッチング速度から予想される深さを示している。
試料Ｅ１は、試料Ｅ２および比較例試料Ｅ３と比べ、Ｉｎ−Ｇａ−Ｚｎ酸化物層中の水素濃度が低いことがわかった。また、各試料において、Ｉｎ−Ｇａ−Ｚｎ酸化物層中の炭素濃度、窒素濃度およびフッ素濃度に差はほとんど見られなかった。
水素は、酸化物半導体にとって不純物であり、欠陥準位などの原因となる。従って、酸化物半導体層中の水素濃度は低い方が好ましい。そのため、試料Ｅ１の酸化窒化シリコン膜が、酸化物半導体層を有するトランジスタに特に適していることがわかる。
本実施例では、本発明の一態様の半導体装置に適用することができるゲート絶縁層を用いたトランジスタと、比較例トランジスタとの電気特性を比較した。
まず、トランジスタの作製方法について説明する。
単結晶シリコン基板上に、下地絶縁層となる３００ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法で形成した。成膜は処理室内に原料ガスである流量２．３ｓｃｃｍのシランおよび流量８００ｓｃｃｍの一酸化二窒素を供給し、２７．１２ＭＨｚの高周波電源を用いて５０Ｗの電力を供給して酸化窒化シリコン膜を形成した。また、酸化窒化シリコン膜を形成する際の基板の温度を４５０℃とした。なお、本実施例で用いたプラズマＣＶＤ装置は電極面積が６１５ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、電力密度は８．１×１０−２Ｗ／ｃｍ２となる。
次に、酸化窒化シリコン膜表面に化学的機械研磨法により研磨処理を行い、酸化窒化シリコン膜表面における平均面粗さ（Ｒａ）を約０．２ｎｍとした。その後、酸化窒化シリコン膜にイオンインプランテーション法により、酸素を注入した。なお、酸素の注入条件は、加速電圧６０ｋＶ、ドーズ量を２×１０１６ｉｏｎｓ／ｃｍ２とした。
下地絶縁層上に酸化物半導体層となるＩｎ−Ｇａ−Ｚｎ酸化物層を１５ｎｍ成膜した。成膜はＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の酸化物ターゲットを用いたスパッタリング法により、スパッタリングガスである流量３０ｓｃｃｍのアルゴンおよび流量１５ｓｃｃｍの酸素を供給し、圧力０．４Ｐａ、電源電力０．５ｋＷ、基板温度３００℃として行った。
次に、加熱処理を行った。加熱処理は４５０℃で、窒素雰囲気下において１時間行った後、酸素雰囲気下にて１時間行った。
次に、上記Ｉｎ−Ｇａ―Ｚｎ酸化物層を、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、エッチングガスとして流量６０ｓｃｃｍのＢＣｌ３および流量２０ｓｃｃｍのＣｌ２を供給し、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａとしてエッチングを行い、島状の酸化物半導体層に加工した。
次に、下地絶縁層および酸化物半導体層上にソース電極層およびドレイン電極層となるタングステン膜をスパッタリング法を用いて１００ｎｍの膜厚で成膜した。
次に、タングステン膜を、ＩＣＰエッチング法によりエッチングした。エッチングは、エッチングガスとして流量４５ｓｃｃｍの塩素（Ｃｌ２）、流量５５ｓｃｃｍの四フッ化炭素（ＣＦ４）、流量５５ｓｃｃｍの酸素（Ｏ２）を供給し、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａとした第１のエッチングと、エッチングガスとして流量１００ｓｃｃｍの酸素（Ｏ２）を供給し、電源電力２０００Ｗ、バイアス電力０Ｗ、圧力３Ｐａとした第２のエッチングと、エッチングガスとして流量４５ｓｃｃｍの塩素（Ｃｌ２）、流量５５ｓｃｃｍの四フッ化炭素（ＣＦ４）、および流量５５ｓｃｃｍの酸素（Ｏ２）を供給し、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａとした第３のエッチングと、を行い、周縁部が階段状となるソース電極層およびドレイン電極層を形成した。
次に、ソース電極層およびドレイン電極層上にゲート絶縁層となる２０ｎｍの酸化窒化シリコン膜を形成した。成膜は処理室内に原料ガスである流量１ｓｃｃｍのシランおよび流量８００ｓｃｃｍの一酸化二窒素を供給し、６０ＭＨｚの高周波電源を用いて１５０Ｗの電力を供給して酸化窒化シリコン膜を形成した。また、酸化窒化シリコン膜を形成する際の基板の温度を３５０℃とした。ここで成膜圧力を２００Ｐａとしたものを実施例トランジスタ、４０Ｐａとしたものを比較例トランジスタとした。
ゲート絶縁層上に、ゲート電極層となる窒化タンタル膜とタングステン膜をスパッタリング法によって、それぞれ３０ｎｍと１３５ｎｍ積層して成膜した。窒化タンタル膜は、成膜条件として、流量５０ｓｃｃｍのアルゴン（Ａｒ）および流量１０ｓｃｃｍの窒素（Ｎ２）を供給し、圧力０．６Ｐａ、電源電力１ｋＷで成膜し、タングステン膜は、成膜条件を流量１００ｓｃｃｍのアルゴン（Ａｒ）を供給し、圧力２Ｐａ、電源電力４ｋＷで成膜した。
次に、窒化タンタル膜とタングステン膜の積層をＩＣＰエッチング法によりエッチングした。エッチングは、エッチングガスとして流量４５ｓｃｃｍの塩素（Ｃｌ２）、流量５５ｓｃｃｍの四フッ化炭素（ＣＦ４）、流量５５ｓｃｃｍの酸素（Ｏ２）を供給し、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａである第１のエッチングと、エッチングガスとして流量１００ｓｃｃｍの塩素（Ｃｌ２）を供給した、電源電力２０００Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａである第２のエッチングと、を行った。
次に、層間絶縁層となる窒化シリコン膜と、酸化窒化シリコン膜を、それぞれ、５０ｎｍと３００ｎｍ積層して成膜した。窒化シリコン膜の成膜はプラズマＣＶＤ法によって、処理室内に原料ガスである流量２０ｓｃｃｍのシランおよび流量５００ｓｃｃｍの窒素を供給し、２７．１２ＭＨｚの高周波電源を用いて９００Ｗの電力を供給して窒化シリコン膜を形成した。また、窒化シリコン膜を形成する際の基板の温度を３５０℃とした。酸化窒化シリコン膜の成膜は、プラズマＣＶＤ法によって処理室内に原料ガスである流量５ｓｃｃｍのシランおよび流量１０００ｓｃｃｍの一酸化二窒素を供給し、１３．５６ＭＨｚの高周波電源を用いて３５Ｗの電力を供給して酸化窒化シリコン膜を形成した。また、酸化窒化シリコン膜を形成する際の基板の温度を３２５℃とした。
図３４に、実施例トランジスタおよび比較例トランジスタのドレイン電圧（Ｖｄ）が３．３Ｖのときにおけるゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性と、ドレイン電圧を０．１Ｖとした際のゲート電圧に対する電界効果移動度を表す。
図３４に示す左縦軸はトランジスタのＩｄを示し、実線は実施例トランジスタ、点線は比較例トランジスタである。なお、トランジスタのＶｇ−Ｉｄ特性はほぼ同一の挙動を示しており、図３４において、Ｖｇ−Ｉｄ特性が重なっている。右縦軸はトランジスタの電界効果移動度を示し、実線は実施例トランジスタを示し、点線は比較例トランジスタを示す。なお、当該電界効果移動度は各トランジスタの飽和領域での結果である。
実施例トランジスタと比較例トランジスタは、Ｖｇ−Ｉｄ特性においては、ほぼ同一の挙動を示すが、実施例トランジスタの方が低いゲート電圧で高い電界効果移動度が得られている。特に実施例トランジスタでは、ゲート電圧が１Ｖにおいて、５ｃｍ２／Ｖｓ程度の電界効果移動度が得られている。
この結果より、本発明の一態様の半導体装置に適用可能である成膜圧力の高いゲート絶縁層を用いることで、低電圧でも高速動作が可能であるトランジスタとなることが確認された。
本実施例では、本発明の一態様の半導体装置であるトランジスタの特性を評価した。はじめに本実施例にて作製したトランジスタの作製方法について説明する。本実施例では、図５（Ｂ）に示すトランジスタと同様の構造を作製したため、適宜図５（Ｂ）に示す符号を引用して説明を行う。
単結晶シリコン基板上に、下地絶縁層４０２となる３００ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法で形成した。成膜は処理室内に原料ガスである流量２．３ｓｃｃｍのシランおよび流量８００ｓｃｃｍの一酸化二窒素を供給し、２７．１２ＭＨｚの高周波電源を用いて５０Ｗの電力を供給して酸化窒化シリコン膜を形成した。また、酸化窒化シリコン膜を形成する際の基板の温度を４５０℃とした。なお、本実施例で用いたプラズマＣＶＤ装置は電極面積が６１５ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、電力密度は８．１×１０−２Ｗ／ｃｍ２となる。
次に、酸化窒化シリコン膜表面に化学的機械研磨法により研磨処理を行い、酸化窒化シリコン膜表面における平均面粗さ（Ｒａ）を約０．２ｎｍとした。その後、酸化窒化シリコン膜にイオンインプランテーション法により、酸素を注入した。なお、酸素の注入条件は、加速電圧６０ｋＶ、ドーズ量を２×１０１６ｉｏｎｓ／ｃｍ２とした。
次に、酸化物積層４０４となる酸化物積層を連続成膜した。酸化物層４０４ａとなる酸化物層として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］の酸化物ターゲットを用いたスパッタリング法により、膜厚５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物層を形成した。成膜条件は、スパッタリングガスである流量３０ｓｃｃｍのアルゴンおよび流量１５ｓｃｃｍの酸素を供給し、圧力０．４Ｐａ、電源電力０．５ｋＷ、基板温度２００℃とした。
酸化物半導体層４０４ｂとなる酸化物半導体層は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の酸化物ターゲットを用いたスパッタリング法により、膜厚１５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物層を形成した。成膜条件は、スパッタリングガスである流量３０ｓｃｃｍのアルゴンおよび流量１５ｓｃｃｍの酸素を供給し、圧力０．４Ｐａ、電源電力０．５ｋＷ、基板温度３００℃とした。酸化物半導体層上に、酸化物層４０４ｃとなる酸化物層を、酸化物層４０４ａとなる酸化物層と同様の条件を用いて５ｎｍ形成した。
次に、上記Ｉｎ−Ｇａ―Ｚｎ酸化物の積層膜を、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、エッチングガスとして流量６０ｓｃｃｍの三塩化ホウ素（ＢＣｌ３）および流量２０ｓｃｃｍの塩素（Ｃｌ２）を供給し、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａとしてエッチングを行い、島状に加工し、酸化物層４０４ａ、酸化物半導体層４０４ｂおよび酸化物層４０４ｃを形成した。
次に、下地絶縁層４０２および酸化物積層４０４上にソース電極層４０６ａおよびドレイン電極層４０６ｂとなるタングステン膜をスパッタリング法を用いて１００ｎｍの膜厚で成膜した。
次に、タングステン膜を、ＩＣＰエッチング法によりエッチングした。エッチングは、エッチングガスとして流量４５ｓｃｃｍの塩素（Ｃｌ２）、流量５５ｓｃｃｍの四フッ化炭素（ＣＦ４）、流量５５ｓｃｃｍの酸素（Ｏ２）を供給し、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａとした第１のエッチングと、エッチングガスとして流量１００ｓｃｃｍの酸素（Ｏ２）を供給し、電源電力２０００Ｗ、バイアス電力０Ｗ、圧力３Ｐａとした第２のエッチングと、エッチングガスとして流量４５ｓｃｃｍの塩素（Ｃｌ２）、流量５５ｓｃｃｍの四フッ化炭素（ＣＦ４）、および流量５５ｓｃｃｍの酸素（Ｏ２）を供給し、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａとした第３のエッチングと、を行い、周縁部が階段状となるソース電極層４０６ａおよびドレイン電極層４０６ｂと、を形成した。
次に、ソース電極層４０６ａおよびドレイン電極層４０６ｂ上にゲート絶縁層４０８となる２０ｎｍの酸化窒化シリコン膜を形成した。成膜は処理室内に原料ガスである流量１ｓｃｃｍのシランおよび流量８００ｓｃｃｍの一酸化二窒素を供給し、６０ＭＨｚの高周波電源を用いて１５０Ｗの電力を供給して酸化窒化シリコン膜を形成した。また、酸化窒化シリコン膜を形成する際の基板の温度を３５０℃、成膜圧力を２００Ｐａとした。
次に、ゲート絶縁層４０８上に、ゲート電極層４１０となる窒化タンタル膜とタングステン膜をスパッタリング法によって、それぞれ３０ｎｍと１３５ｎｍ積層して成膜した。窒化タンタル膜は、成膜条件として、流量５０ｓｃｃｍのアルゴン（Ａｒ）および流量１０ｓｃｃｍの窒素（Ｎ２）を供給し、圧力０．６Ｐａ、電源電力１ｋＷで成膜し、タングステン膜は、成膜条件を流量１００ｓｃｃｍのアルゴン（Ａｒ）を供給し、圧力２Ｐａ、電源電力４ｋＷで成膜した。
次に、窒化タンタル膜とタングステン膜の積層をＩＣＰエッチング法によりエッチングした。エッチングは、エッチングガスとして流量４５ｓｃｃｍの塩素（Ｃｌ２）、流量５５ｓｃｃｍの四フッ化炭素（ＣＦ４）、流量５５ｓｃｃｍの酸素（Ｏ２）を供給し、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａである第１のエッチングと、エッチングガスとして流量１００ｓｃｃｍの塩素（Ｃｌ２）を供給した、電源電力２０００Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａである第２のエッチングと、を行った。
次に、層間絶縁層４１２となる窒化シリコン膜と、酸化窒化シリコン膜をそれぞれ、５０ｎｍと３００ｎｍ積層して成膜した。窒化シリコン膜の成膜はプラズマＣＶＤ法によって、処理室内に原料ガスである流量２０ｓｃｃｍのシランおよび流量５００ｓｃｃｍの窒素を供給し、２７．１２ＭＨｚの高周波電源を用いて９００Ｗの電力を供給して窒化シリコン膜を形成した。また、窒化シリコン膜を形成する際の基板の温度を３５０℃とした。酸化窒化シリコン膜の成膜は、プラズマＣＶＤ法によって処理室内に原料ガスである流量５ｓｃｃｍのシランおよび流量１０００ｓｃｃｍの一酸化二窒素を供給し、１３．５６ＭＨｚの高周波電源を用いて３５Ｗの電力を供給して酸化窒化シリコン膜を形成した。また、酸化窒化シリコン膜を形成する際の基板の温度を３２５℃とした。
層間絶縁層４１２を形成した後、酸素雰囲気下で加熱処理を行った。ここで、３５０℃で１時間の熱処理を行ったトランジスタを試料Ｈ１とし、４５０℃で１時間の加熱処理を行ったトランジスタを試料Ｈ２とした。
次に、比較例試料Ｈ３の作製方法について説明する。比較例試料Ｈ３は、試料Ｈ１および試料Ｈ２と比べて、酸化物層４０４ａおよび酸化物層４０４ｃを設けていない点、ならびに層間絶縁層４１２の形成後の加熱処理を行わない点が異なるが、後の構造は、試料Ｈ１および試料Ｈ２と同様である。
このようにして形成した試料Ｈ１、試料Ｈ２および比較例試料Ｈ３の電気特性を測定した。図３５（Ａ）に各トランジスタのドレイン電圧（Ｖｄ）が３．３ＶのときにおけるＶｇ−Ｉｄ特性を示し、図３５（Ｂ）にドレイン電圧が０．１ＶにおけるＶｇ−Ｉｄ特性を示す。
図３５中の、点線は試料Ｈ１のＶｇ−Ｉｄ特性を、実線は試料Ｈ２のＶｇ−Ｉｄ特性を、一点鎖線は比較例試料Ｈ３のＶｇ−Ｉｄ特性を示す。
図３５に示すように、ドレイン電圧が０．１Ｖの場合も３．３Ｖの場合でも、試料Ｈ１および試料Ｈ２のしきい値電圧は比較例試料Ｈ３のしきい値電圧よりも大きく、ゲート電圧が０Ｖにおけるオフ電流の小さいトランジスタであることがわかった。特に、試料Ｈ２は、ゲート電圧が０Ｖでもドレイン電流が１×１０−１２Ａ以下となり、ノーマリーオフの電気特性を示した。
次に、試料Ｈ１、試料Ｈ２および比較例試料Ｈ３にバイアス温度ストレス試験（ＢＴストレス試験）を行い、特性を比較した。
プラスＢＴストレス試験の測定方法について説明する。プラスＢＴストレス試験の対象となるトランジスタの初期（ストレス印加前）の電気特性を測定するため、基板温度を４０℃とし、ドレイン電圧を０．１Ｖまたは３．３Ｖとし、ゲート電圧を−４Ｖから＋４Ｖまで変化させたときのソース−ドレイン電流（ドレイン電流（Ｉｄ））の変化特性、すなわちＶｇ−Ｉｄ特性を測定した。
次に、基板温度を１５０℃まで上昇させた後、トランジスタのドレイン電圧を０Ｖとした。次に、ゲート絶縁層へ印加される電界強度が１．６５ＭＶ／ｃｍとなるようにゲート電圧３．３Ｖを印加し、３６００秒保持した。
なお、マイナスＢＴストレス試験では、ゲート電圧−３．３Ｖを印加した。
図３６に、ＢＴストレス試験の結果を示す。図３６に示すように、プラスゲートＢＴストレス試験におけるしきい値電圧の変動量（ΔＶｔｈ）は、試料Ｈ１が０．１２Ｖであり、試料Ｈ２が−０．１９Ｖであり、比較例試料Ｈ３が０．４４Ｖである。プラスゲートＢＴストレス試験におけるシフト値の変動量（ΔＳｈｉｆｔ）は、試料Ｈ１が０．０９Ｖであり、試料Ｈ２が−０．０５Ｖであり、比較例試料Ｈ３が０．２４Ｖである。マイナスゲートＢＴストレス試験におけるしきい値電圧の変動量は、試料Ｈ１が０．１９Ｖであり、試料Ｈ２が−０．０８Ｖであり、比較例試料Ｈ３が−０．２０Ｖである。マイナスゲートＢＴストレス試験におけるシフト値の変動量は、試料Ｈ１が−０．０７Ｖであり、試料Ｈ２が−０．０６Ｖであり、比較例試料Ｈ３が−０．２４Ｖである。図３６に示すように、試料Ｈ１および試料Ｈ２は、比較例試料Ｈ３よりもＢＴストレス試験における変動量が小さい。従って、本発明の一態様である試料Ｈ１および試料Ｈ２は、比較例試料Ｈ３よりも信頼性に優れていることが分かった。
以上の結果より、本発明の一態様のトランジスタは、しきい値電圧が高く（ノーマリーオフの電気特性であり）、オフ電流が低減されており、かつゲートＢＴストレス試験における変動量の小さい、信頼性に優れたトランジスタであることが分かった。
本実施例では、本発明の一態様の半導体装置であるトランジスタの特性を評価した。はじめに本実施例にて作製したトランジスタの作製方法について説明する。本実施例では、図５（Ｂ）に示すトランジスタと同様の構造を作製したため、適宜図５（Ｂ）に示す符号を引用して説明を行う。
単結晶シリコン基板上に、下地絶縁層４０２となる３００ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法で形成した。成膜は処理室内に原料ガスである流量２．３ｓｃｃｍのシランおよび流量８００ｓｃｃｍの一酸化二窒素を供給し、２７．１２ＭＨｚの高周波電源を用いて５０Ｗの電力を供給して酸化窒化シリコン膜を形成した。また、酸化窒化シリコン膜を形成する際の基板の温度を４５０℃とした。なお、本実施例で用いたプラズマＣＶＤ装置は電極面積が６１５ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、電力密度は８．１×１０−２Ｗ／ｃｍ２となる。
次に、酸化窒化シリコン膜表面に化学的機械研磨法により研磨処理を行い、酸化窒化シリコン膜表面における平均面粗さ（Ｒａ）を約０．２ｎｍとした。その後、酸化窒化シリコン膜にイオンインプランテーション法により、酸素を注入した。なお、酸素の注入条件は、加速電圧６０ｋＶ、ドーズ量を２×１０１６ｉｏｎｓ／ｃｍ２とした。
次に、酸化物積層４０４となる酸化物積層を連続成膜した。酸化物層４０４ａとなる酸化物層として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］の酸化物ターゲットを用いたスパッタリング法により、膜厚５ｎｍまたは２０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物層を形成した。成膜条件は、スパッタリングガスである流量３０ｓｃｃｍのアルゴンおよび流量１５ｓｃｃｍの酸素を供給し、圧力０．４Ｐａ、電源電力０．５ｋＷ、基板温度２００℃とした。
酸化物半導体層４０４ｂとなる酸化物半導体層は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の酸化物ターゲットを用いたスパッタリング法により、膜厚１５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物層を形成した。成膜条件は、スパッタリングガスである流量３０ｓｃｃｍのアルゴンおよび流量１５ｓｃｃｍの酸素を供給し、圧力０．４Ｐａ、電源電力０．５ｋＷ、基板温度３００℃とした。酸化物半導体層上に、酸化物層４０４ｃとなる酸化物層を、酸化物層４０４ａとなる酸化物層と同様の条件を用いて５ｎｍ形成した。
次に、上記Ｉｎ−Ｇａ―Ｚｎ酸化物の積層膜を、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、エッチングガスとして流量６０ｓｃｃｍの三塩化ホウ素（ＢＣｌ３）および流量２０ｓｃｃｍの塩素（Ｃｌ２）を供給し、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａとしてエッチングを行い、島状に加工し、酸化物層４０４ａ、酸化物半導体層４０４ｂおよび酸化物層４０４ｃを形成した。
次に、下地絶縁層４０２および酸化物積層４０４上にソース電極層４０６ａおよびドレイン電極層４０６ｂとなるタングステン膜をスパッタリング法を用いて１００ｎｍの膜厚で成膜した。
次に、タングステン膜を、ＩＣＰエッチング法によりエッチングした。エッチングは、エッチングガスとして流量４５ｓｃｃｍの塩素（Ｃｌ２）、流量５５ｓｃｃｍの四フッ化炭素（ＣＦ４）、流量５５ｓｃｃｍの酸素（Ｏ２）を供給し、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａとした第１のエッチングと、エッチングガスとして流量１００ｓｃｃｍの酸素（Ｏ２）を供給し、電源電力２０００Ｗ、バイアス電力０Ｗ、圧力３Ｐａとした第２のエッチングと、エッチングガスとして流量４５ｓｃｃｍの塩素（Ｃｌ２）、流量５５ｓｃｃｍの四フッ化炭素（ＣＦ４）、および流量５５ｓｃｃｍの酸素（Ｏ２）を供給し、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａとした第３のエッチングと、を行い、周縁部が階段状となるソース電極層４０６ａおよびドレイン電極層４０６ｂと、を形成した。
次に、ソース電極層４０６ａおよびドレイン電極層４０６ｂ上にゲート絶縁層４０８となる２０ｎｍの酸化窒化シリコン膜を形成した。成膜は処理室内に原料ガスである流量１ｓｃｃｍのシランおよび流量８００ｓｃｃｍの一酸化二窒素を供給し、６０ＭＨｚの高周波電源を用いて１５０Ｗの電力を供給して酸化窒化シリコン膜を形成した。また、酸化窒化シリコン膜を形成する際の基板の温度を３５０℃、成膜圧力を２００Ｐａ、１００Ｐａまたは４０Ｐａとした。
次に、ゲート絶縁層４０８上に、ゲート電極層４１０となる窒化タンタル膜とタングステン膜をスパッタリング法によって、それぞれ３０ｎｍと１３５ｎｍ積層して成膜した。窒化タンタル膜は、成膜条件として、流量５０ｓｃｃｍのアルゴン（Ａｒ）および流量１０ｓｃｃｍの窒素（Ｎ２）を供給し、圧力０．６Ｐａ、電源電力１ｋＷで成膜し、タングステン膜は、成膜条件を流量１００ｓｃｃｍのアルゴン（Ａｒ）を供給し、圧力２Ｐａ、電源電力４ｋＷで成膜した。
次に、窒化タンタル膜とタングステン膜の積層をＩＣＰエッチング法によりエッチングした。エッチングは、エッチングガスとして流量４５ｓｃｃｍの塩素（Ｃｌ２）、流量５５ｓｃｃｍの四フッ化炭素（ＣＦ４）、流量５５ｓｃｃｍの酸素（Ｏ２）を供給し、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａである第１のエッチングと、エッチングガスとして流量１００ｓｃｃｍの塩素（Ｃｌ２）を供給した、電源電力２０００Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａである第２のエッチングと、を行った。
次に、層間絶縁層４１２となる窒化シリコン膜と、酸化窒化シリコン膜をそれぞれ、５０ｎｍと３００ｎｍ積層して成膜した。窒化シリコン膜の成膜はプラズマＣＶＤ法によって、処理室内に原料ガスである流量２０ｓｃｃｍのシランおよび流量５００ｓｃｃｍの窒素を供給し、２７．１２ＭＨｚの高周波電源を用いて９００Ｗの電力を供給して窒化シリコン膜を形成した。また、窒化シリコン膜を形成する際の基板の温度を３５０℃とした。酸化窒化シリコン膜の成膜は、プラズマＣＶＤ法によって処理室内に原料ガスである流量５ｓｃｃｍのシランおよび流量１０００ｓｃｃｍの一酸化二窒素を供給し、１３．５６ＭＨｚの高周波電源を用いて３５Ｗの電力を供給して酸化窒化シリコン膜を形成した。また、酸化窒化シリコン膜を形成する際の基板の温度を３２５℃とした。
層間絶縁層４１２を形成した後、窒素雰囲気下で４５０℃１時間の加熱処理を行った後、酸素雰囲気下で４５０℃１時間の加熱処理を行った。
比較のため、上述した試料の作製方法において、酸化物層４０４ａおよび酸化物層４０４ｃを設けていない試料も用意した。
表１に、本実施例で作製した試料の作製条件の簡単な比較を示す。
このようにして形成した試料Ｉ１乃至試料Ｉ９にプラスＢＴストレス試験およびマイナスＢＴストレス試験を行い、試験前後のＶｇ−Ｉｄ特性を比較した。なお、Ｖｇ−Ｉｄ特性は、ドレイン電圧を０．１Ｖ、３．３Ｖとし、ゲート電圧を−４Ｖから＋４Ｖまで変化させて測定した。試験前後のＶｇ−Ｉｄ特性を図３７、図３８および図３９に示す。
なお、図３７（Ａ１）に試料Ｉ１のプラスＢＴストレス試験前後のＶｇ−Ｉｄ特性を示す。また、図３７（Ａ２）に試料Ｉ１のマイナスＢＴストレス試験前後のＶｇ−Ｉｄ特性を示す。また、図３７（Ｂ１）に試料Ｉ２のプラスＢＴストレス試験前後のＶｇ−Ｉｄ特性を示す。また、図３７（Ｂ２）に試料Ｉ２のマイナスＢＴストレス試験前後のＶｇ−Ｉｄ特性を示す。図３７（Ｃ１）に試料Ｉ３のプラスＢＴストレス試験前後のＶｇ−Ｉｄ特性を示す。また、図３７（Ｃ２）に試料Ｉ３のマイナスＢＴストレス試験前後のＶｇ−Ｉｄ特性を示す。また、図３８（Ａ１）に試料Ｉ４のプラスＢＴストレス試験前後のＶｇ−Ｉｄ特性を示す。また、図３８（Ａ２）に試料Ｉ４のマイナスＢＴストレス試験前後のＶｇ−Ｉｄ特性を示す。また、図３８（Ｂ１）に試料Ｉ５のプラスＢＴストレス試験前後のＶｇ−Ｉｄ特性を示す。また、図３８（Ｂ２）に試料Ｉ５のマイナスＢＴストレス試験前後のＶｇ−Ｉｄ特性を示す。図３８（Ｃ１）に試料Ｉ６のプラスＢＴストレス試験前後のＶｇ−Ｉｄ特性を示す。また、図３８（Ｃ２）に試料Ｉ６のマイナスＢＴストレス試験前後のＶｇ−Ｉｄ特性を示す。また、図３９（Ａ１）に試料Ｉ７のプラスＢＴストレス試験前後のＶｇ−Ｉｄ特性を示す。また、図３９（Ａ２）に試料Ｉ７のマイナスＢＴストレス試験前後のＶｇ−Ｉｄ特性を示す。また、図３９（Ｂ１）に試料Ｉ８のプラスＢＴストレス試験前後のＶｇ−Ｉｄ特性を示す。また、図３９（Ｂ２）に試料Ｉ８のマイナスＢＴストレス試験前後のＶｇ−Ｉｄ特性を示す。図３９（Ｃ１）に試料Ｉ９のプラスＢＴストレス試験前後のＶｇ−Ｉｄ特性を示す。また、図３９（Ｃ２）に試料Ｉ９のマイナスＢＴストレス試験前後のＶｇ−Ｉｄ特性を示す。図中の実線は試験前のＶｇ−Ｉｄ特性を示し、点線は試験後のＶｇ−Ｉｄ特性を示す。
また、試験前後のしきい値電圧の変動量（ΔＶｔｈ）およびシフト値の変動量（ΔＳｈｉｆｔ）を図４０に示す。プラスＢＴストレス試験およびマイナスＢＴストレス試験の条件は実施例７の記載を参照する。
図３７乃至図４０より、プラスゲートＢＴストレス試験前後、マイナスゲートＢＴストレス試験前後において、試料Ｉ４、試料Ｉ５、試料Ｉ７および試料Ｉ８は、しきい値電圧の変動量およびシフト値の変動量が特に小さいことがわかった。
本実施例より、本発明の一態様に係る半導体装置に適用可能な、しきい値電圧の変動量およびシフト値の変動量が特に小さいトランジスタは、極めて高い信頼性を有することがわかった。
２５０ メモリセル
２５１ メモリセルアレイ
２５１ａ メモリセルアレイ
２５１ｂ メモリセルアレイ
２５３ 周辺回路
２５４ 容量素子
２６０ トランジスタ
２６２ トランジスタ
２６４ 容量素子
３０２ 素子分離絶縁層
３０６ａ ソース領域
３０６ｂ ドレイン領域
３０８ ゲート絶縁層
３００ トランジスタ
３１０ ゲート電極層
３１６ａ ソース電極層
３１６ｂ ドレイン電極層
３２０ トランジスタ
３２２ 導電層
３２４ 導電層
３２６ 導電層
３２８ 絶縁層
３３０ 絶縁層
３３２ 絶縁層
３４０ トランジスタ
４００ 基板
４０２ 下地絶縁層
４０４ 酸化物積層
４０４ａ 酸化物層
４０４ｂ 酸化物半導体層
４０４ｃ 酸化物層
４０５ａ ソース領域
４０５ｂ ドレイン領域
４０６ａ ソース電極層
４０６ｂ ドレイン電極層
４０８ ゲート絶縁層
４１０ ゲート電極層
４１２ 層間絶縁層
４１４ 層間絶縁層
４１６ａ ソース配線層
４１６ｂ ドレイン配線層
４１８ａ ソース電極層
４１８ｂ ドレイン電極層
４１９ａ ソース電極層
４１９ｂ ドレイン電極層
４２０ トランジスタ
４３０ トランジスタ
４４０ トランジスタ
４５０ トランジスタ
８０１ トランジスタ
８０２ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８１２ トランジスタ
８１３ トランジスタ
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
９５０ メモリ回路
９５１ メモリコントローラ
９５２ メモリ
９５３ メモリ
９５４ スイッチ
９５５ スイッチ
９５６ ディスプレイコントローラ
９５７ ディスプレイ
１００１ バッテリー
１００２ 電源回路
１００３ マイクロプロセッサ
１００４ フラッシュメモリ
１００５ 音声回路
１００６ キーボード
１００７ メモリ回路
１００８ タッチパネル
１００９ ディスプレイ
１０１０ ディスプレイコントローラ
９０３３ 留め具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９６３０ 筐体
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３８ 操作キー
９６３９ ボタン

Claims (1)

  1. 第１の酸化物層と、酸化物半導体層と、第２の酸化物層と、を有する酸化物積層を形成し、
    前記第１の酸化物層は、インジウムを有し、
    前記酸化物半導体層は、前記第１の酸化物層の上に位置し、且つインジウムを有し、
    前記第２の酸化物層は、前記酸化物半導体層の上に位置し、且つインジウムを有し、
    １００Ｐａ以上３００Ｐａ以下の圧力で、前記酸化物積層上に酸化窒化シリコンからなる第１の絶縁層を形成し、
    前記第１の絶縁層上にゲート電極層を形成し、
    前記ゲート電極層の上に、層間絶縁層を形成し、
    前記層間絶縁層を形成した後、加熱処理を行うことを特徴とする半導体装置の作製方法。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6059566B2 (ja) * 2012-04-13 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9166021B2 (en) * 2012-10-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102279459B1 (ko) * 2012-10-24 2021-07-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
DE112013006219T5 (de) 2012-12-25 2015-09-24 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und deren Herstellungsverfahren
KR102061306B1 (ko) * 2013-06-14 2019-12-31 한국전자통신연구원 트랜지스터 및 그 제조방법
TWI646690B (zh) 2013-09-13 2019-01-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI721409B (zh) 2013-12-19 2021-03-11 日商半導體能源研究所股份有限公司 半導體裝置
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
KR102337370B1 (ko) 2014-10-22 2021-12-09 삼성디스플레이 주식회사 반도체 소자 및 반도체 소자의 제조 방법
JP6647841B2 (ja) 2014-12-01 2020-02-14 株式会社半導体エネルギー研究所 酸化物の作製方法
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
WO2017149413A1 (en) * 2016-03-04 2017-09-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20180123028A (ko) 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
JP6668455B2 (ja) 2016-04-01 2020-03-18 株式会社半導体エネルギー研究所 酸化物半導体膜の作製方法
CN109643735B (zh) 2016-09-12 2022-12-16 株式会社半导体能源研究所 显示装置及电子设备
WO2019111106A1 (ja) * 2017-12-08 2019-06-13 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
KR102619290B1 (ko) * 2018-12-04 2023-12-28 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시장치
WO2023199160A1 (ja) * 2022-04-14 2023-10-19 株式会社半導体エネルギー研究所 半導体装置、及び、半導体装置の作製方法
WO2023203417A1 (ja) * 2022-04-19 2023-10-26 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
WO2024013602A1 (ja) * 2022-07-13 2024-01-18 株式会社半導体エネルギー研究所 トランジスタ、及び、トランジスタの作製方法

Family Cites Families (138)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0548107A (ja) * 1991-08-16 1993-02-26 Fuji Xerox Co Ltd 薄膜電界効果トランジスタ及びその製造方法並びに高耐圧薄膜電界効果トランジスタ
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP4632522B2 (ja) * 2000-11-30 2011-02-16 Ｎｅｃ液晶テクノロジー株式会社 反射型液晶表示装置の製造方法
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
WO2005088726A1 (ja) 2004-03-12 2005-09-22 Japan Science And Technology Agency アモルファス酸化物及び薄膜トランジスタ
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
KR100998527B1 (ko) 2004-11-10 2010-12-07 고쿠리츠다이가쿠호진 토쿄고교 다이가꾸 비정질 산화물 및 전계 효과 트랜지스터
CN101057338B (zh) 2004-11-10 2011-03-16 佳能株式会社 采用无定形氧化物的场效应晶体管
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP2007109733A (ja) * 2005-10-11 2007-04-26 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101103374B1 (ko) 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5308019B2 (ja) * 2007-12-19 2013-10-09 三菱電機株式会社 薄膜トランジスタ、及びその製造方法、並びに表示装置
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2010147269A (ja) * 2008-12-19 2010-07-01 Sony Corp 薄膜半導体装置の製造方法
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
TWI476917B (zh) * 2009-04-16 2015-03-11 Semiconductor Energy Lab 半導體裝置和其製造方法
JP2010262965A (ja) * 2009-04-30 2010-11-18 Seiko Epson Corp トランジスターの製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
KR101747158B1 (ko) * 2009-11-06 2017-06-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하기 위한 방법
JP5497417B2 (ja) * 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
WO2011074409A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
KR101877377B1 (ko) 2010-04-23 2018-07-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011132591A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101636008B1 (ko) 2010-04-23 2016-07-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR20150088324A (ko) 2010-04-23 2015-07-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR101974927B1 (ko) 2010-04-23 2019-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR101826831B1 (ko) 2010-04-23 2018-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9490368B2 (en) * 2010-05-20 2016-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
DE112011101969B4 (de) 2010-06-11 2018-05-09 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen derselben
US8441010B2 (en) 2010-07-01 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102220873B1 (ko) * 2010-07-02 2021-02-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2012038891A (ja) * 2010-08-06 2012-02-23 Canon Inc ボトムゲート型薄膜トランジスタ
KR101995082B1 (ko) * 2010-12-03 2019-07-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
WO2012090973A1 (en) * 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2012160679A (ja) 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器
US9178076B2 (en) * 2011-08-11 2015-11-03 Idemitsu Kosan Co., Ltd. Thin-film transistor
JP6059566B2 (ja) 2012-04-13 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9166021B2 (en) * 2012-10-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

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