JP2014082390A - 半導体装置 - Google Patents

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Abstract

【課題】酸化物半導体を用いた半導体装置の電気特性の変動を抑制し、信頼性の高い半導体装置を提供する。
【解決手段】酸化物半導体層の下側に設けられた下地絶縁層及び酸化物半導体層の上側に設けられたゲート絶縁層からチャネル形成領域へ酸素を供給することで、チャネル領域に形成されうる酸素欠損を補填する。また、酸化物半導体層で形成されるチャネル領域の近傍において、ソース電極層又はドレイン電極層による酸化物半導体層からの酸素の引き抜きを抑制することで、チャネル領域での酸素欠損を抑制する。さらに、ゲート電極層上に、水素の含有量が低く、酸素の透過性が低いバリア層として機能する保護絶縁層を形成することで、ゲート絶縁層及び／又は下地絶縁層からの酸素の脱離を抑制して、チャネル形成領域へ効果的に酸素を供給する。
【選択図】図１

Description

本明細書等で開示する発明は、半導体装置及び半導体装置の作製方法に関する。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、画像表示装置、半導体回路及び電子機器は、全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として、酸化亜鉛、又は、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
本発明の一態様は、酸化物半導体を用いた半導体装置に良好な電気特性を付与することを課題の一とする。
また、本発明の一態様は、酸化物半導体を用いた半導体装置の電気特性の変動を抑制し、信頼性の高い半導体装置を提供することを課題の一とする。
酸化物半導体を用いてトランジスタを作製する場合、酸化物半導体のキャリアの供給源の一つとして、酸素欠損が挙げられる。トランジスタのチャネル形成領域を含む酸化物半導体に酸素欠損が多く存在すると、チャネル形成領域中に電子を生じさせてしまい、トランジスタのノーマリーオン化、リーク電流の増大、ストレス印加によるしきい値電圧のシフトなど、電気特性の不良を引き起こす要因となる。また、酸化物半導体層において、水素、シリコン、窒素、炭素及び主成分以外の金属元素は不純物となる。例えば、酸化物半導体層中で水素は、ドナー準位を形成し、キャリア密度を増大させる。また、酸化物半導体層中でシリコンは、不純物準位を形成し、該不純物準位がトラップとなって、トランジスタの電気特性を劣化させることがある。
そのため、酸化物半導体を用いた半導体装置において安定した電気特性を得るためには、該酸化物半導体層の酸素欠損を低減し、且つ、水素及びシリコン等の不純物濃度を低減すること措置を講じることが求められる。
そこで、本発明の一態様の半導体装置では、酸化物半導体層の下側に設けられた下地絶縁層及び酸化物半導体層の上側に設けられたゲート絶縁層からチャネル形成領域へ酸素を供給することで、チャネル領域に形成されうる酸素欠損を補填する。また、酸化物半導体層で形成されるチャネル領域の近傍において、ソース電極層又はドレイン電極層による酸化物半導体層からの酸素の引き抜きを抑制することで、チャネル領域での酸素欠損を抑制する。さらに、ゲート電極層上に、水素の含有量が低く、酸素の透過性が低いバリア層として機能する保護絶縁層を形成することで、ゲート絶縁層及び／又は下地絶縁層からの酸素の脱離を抑制して、チャネル形成領域へ効果的に酸素を供給する。
また、チャネルを形成する酸化物半導体層の上側及び下側に接して、該酸化物半導体層を構成する金属元素を一種以上含む酸化物層を設ける。これにより、チャネルをゲート絶縁層から離すことができる。また、該酸化物層と酸化物半導体層との界面には、界面準位が形成されにくいため、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
本発明の一態様に係る半導体装置は、上述の構成を有することで、チャネルとして機能する（キャリアの主な経路となる）酸化物半導体層の不純物濃度を低減して、高純度真性化することができる。高純度真性化とは、酸化物半導体層を真性または実質的に真性にすることをいう。なお、本明細書等において実質的に真性という場合、酸化物半導体層のキャリア密度は、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満である。酸化物半導体層を高純度真性化することで、トランジスタに安定した電気特性を付与することができる。
より具体的には、例えば以下の構成とすることができる。
本発明の一態様は、酸素を含有する下地絶縁層と、下地絶縁層上に設けられた島状の酸化物積層と、島状の酸化物積層の上面の一部及びチャネル形成方向の側面と接する第１のソース電極層及び第１のドレイン電極層と、第１のソース電極層及び第１のドレイン電極層上にそれぞれ設けられ、酸化物積層の上面の一部に接する、窒化金属膜でなる第２のソース電極層及び第２のドレイン電極層と、第２のソース電極層及び第２のドレイン電極層上に設けられ、第２のソース電極層及び第２のドレイン電極層との間で酸化物積層の上面と接するゲート絶縁層と、ゲート絶縁層を介して酸化物積層と重畳するゲート電極層と、ゲート絶縁層及びゲート電極層上に接して設けられた保護絶縁層と、を有し、酸化物積層は、少なくともチャネルを形成する酸化物半導体層と、酸化物半導体層と下地絶縁層との間に設けられた第１の酸化物層と、酸化物半導体層とゲート絶縁層との間に設けられた第２の酸化物層と、を含み、下地絶縁層とゲート絶縁層とは、島状の酸化物積層の外周部において接する領域を有し、保護絶縁層は、ゲート絶縁層よりも酸素に対する透過性が低い半導体装置である。
また、本発明の一態様は、酸素を含有する下地絶縁層と、下地絶縁層上に設けられた島状の酸化物積層と、島状の酸化物積層の上面の一部及びチャネル形成方向の側面と接する第１のソース電極層及び第１のドレイン電極層と、第１のソース電極層及び第１のドレイン電極層上にそれぞれ設けられ、酸化物積層の上面の一部に接する、窒化金属膜でなる第２のソース電極層及び第２のドレイン電極層と、第２のソース電極層及び第２のドレイン電極層上に設けられ、第２のソース電極層及び第２のドレイン電極層の間で酸化物積層の上面と接するゲート絶縁層と、ゲート絶縁層を介して、酸化物積層、第２のソース電極層及び第２のドレイン電極層の一部と重畳するゲート電極層と、を有し、酸化物積層は、少なくともチャネルを形成する酸化物半導体層と、酸化物半導体層と下地絶縁層との間に設けられた第１の酸化物層と、酸化物半導体層とゲート絶縁層との間に設けられた第２の酸化物層と、を含み、下地絶縁層とゲート絶縁層とは、島状の酸化物積層の外周部において接する領域を有し、保護絶縁層は、ゲート絶縁層よりも酸素に対する透過性が低い半導体装置である。
上記の半導体装置において、酸化物半導体層、第１の酸化物層及び第２の酸化物層は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、第１の酸化物層及び第２の酸化物層は、Ｉｎに対するＭの原子数比が酸化物半導体層よりも大きいことが好ましい。
また、上記の半導体装置において、酸化物半導体層は、結晶部を含み、結晶部のｃ軸は、酸化物半導体層の表面の法線ベクトルに平行であることが好ましい。
また、上記の半導体装置において、第１のソース電極層及び第１のドレイン電極層には、第２のソース電極層及び第２のドレイン電極層よりも酸素と結合しやすい材料を用いるものとする。
また、上記の半導体装置において、保護絶縁層に含まれる水素濃度は、５×１０１９ｃｍ−３未満であることが好ましい。
本発明の一態様によって、酸化物半導体を用いた半導体装置に良好な電気特性を付与することができる。
また、本発明の一態様によって、酸化物半導体を用いた半導体装置の電気特性の変動を抑制し、信頼性の高い半導体装置を提供することができる。
半導体装置の一態様を説明する平面図及び断面図。 半導体装置の一態様を説明する平面図及び断面図。 半導体装置の一態様を説明する断面図。 半導体装置の作製方法の一例を説明する断面図。 半導体装置の作製方法の一例を説明する断面図。 酸化物積層のバンド構造を説明する図。 酸化物積層のバンド構造を説明する図。 酸化物積層のバンド構造を説明する図。 半導体装置の一態様を説明する平面図及び断面図。 トランジスタに含まれる積層構造を示す概念図。 ＳＩＭＳ測定結果を示す図。 ＳＩＭＳ測定結果を示す図。 ＳＩＭＳ測定結果を示す図。 ＳＩＭＳ測定結果を示す図。 シート抵抗の測定結果を示す図。 シート抵抗の測定結果を示す図。 シート抵抗の測定結果を示す図。 ＴＤＳ分析結果を示す図。 半導体装置の一態様を示す断面図。 本発明の一態様の半導体装置の回路図。 本発明の一態様の半導体装置の回路図及び概念図。 本発明の一態様の半導体装置のブロック図。 本発明の一態様の半導体装置のブロック図。 本発明の一態様の半導体装置のブロック図。 本発明の一態様の半導体装置を適用することができる電子機器。
以下では、開示する発明の実施の形態について図面を用いて詳細に説明する。但し、本明細書に開示する発明は以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に示す本発明の一態様の構成において、同一部分又は同様の機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置に含有される積層構造について、図１０を用いて説明する。
＜積層構造の構成＞
図１０に積層構造の一例の概念図を示す。
半導体装置に含まれる積層構造は、下地絶縁層４０２と、ゲート絶縁層４１０との間に、酸化物積層４０４を有して構成される。また、酸化物積層４０４は、第１の酸化物層４０４ａ、酸化物半導体層４０４ｂ、及び第２の酸化物層４０４ｃを含む。
第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃは、酸化物半導体層４０４ｂを構成する金属元素を一種以上含む酸化物層である。
酸化物半導体層４０４ｂとしては、少なくともインジウム、亜鉛及びＭ（Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物で表記される層を含む。酸化物半導体層４０４ｂがインジウムを含むと、トランジスタのキャリア移動度が高くなるため、好ましい。
酸化物半導体層４０４ｂの下層の第１の酸化物層４０４ａとしてはＩｎ−Ｍ−Ｚｎ酸化物（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記され、酸化物半導体層４０４ｂよりもＭの原子数比が高い酸化物層を含む。具体的には、第１の酸化物層４０４ａとして、酸化物半導体層４０４ｂよりも前述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物層を用いる。前述の元素はインジウムよりも酸素と強く結合するため、酸素欠損が酸化物層に生じることを抑制する機能を有する。即ち、第１の酸化物層４０４ａは酸化物半導体層４０４ｂよりも酸素欠損が生じにくい酸化物層である。
また、酸化物半導体層４０４ｂの上層の第２の酸化物層４０４ｃとしては、第１の酸化物層４０４ａと同様にＩｎ−Ｍ−Ｚｎ酸化物（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記され、酸化物半導体層４０４ｂよりもＭの原子数比が高い酸化物層を含む。具体的には、第２の酸化物層４０４ｃとして、酸化物半導体層４０４ｂよりも前述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物層を用いる。
つまり、第１の酸化物層４０４ａ、酸化物半導体層４０４ｂ、第２の酸化物層４０４ｃが、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、第１の酸化物層４０４ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層４０４ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、第２の酸化物層４０４ｃをＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体層４０４ｂにおいて、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２と同じか３倍未満であることが好ましい。
なお、第１の酸化物層４０４ａがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層４０４ｂがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、第２の酸化物層４０４ｃがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。
なお、第１の酸化物層４０４ａと、第２の酸化物層４０４ｃとは、異なる構成元素を含む層としてもよいし、同じ構成元素を同一の原子数比で、又は異なる原子数比で含む層としてもよい。
第１の酸化物層４０４ａ、酸化物半導体層４０４ｂ、及び第２の酸化物層４０４ｃには、例えば、インジウム、亜鉛及びガリウムを含んだ酸化物半導体を用いることができる。
第１の酸化物層４０４ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層４０４ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
また、第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃは、酸化物半導体層４０４ｂを構成する金属元素を一種以上含み、伝導帯下端のエネルギーが酸化物半導体層４０４ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。
このような構造において、ゲート電極層４１２に電界を印加すると、酸化物積層４０４のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体層４０４ｂにチャネルが形成される。すなわち、酸化物半導体層４０４ｂとゲート絶縁層４１０との間に第２の酸化物層４０４ｃが形成されていることよって、トランジスタのチャネルをゲート絶縁層４１０と接しない構造とすることができる。
＜酸化物積層のバンド構造＞
酸化物積層４０４のバンド構造を説明する。バンド構造の解析は、第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃに相当する層としてエネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体層４０４ｂに相当する層としてエネルギーギャップが２．８ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物積層４０４に相当する積層を作製して行っている。なお、便宜的に当該積層を酸化物積層、当該積層を構成するそれぞれの層を第１の酸化物層、酸化物半導体層、第２の酸化物層と称して説明する。
第１の酸化物層、酸化物半導体層、第２の酸化物層の膜厚はそれぞれ１０ｎｍとし、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定した。また、第１の酸化物層と酸化物半導体層との界面近傍のエネルギーギャップは３ｅＶ、第２の酸化物層と酸化物半導体層との界面近傍のエネルギーギャップは３ｅＶとした。
図６（Ａ）は、酸化物積層を第２の酸化物層からエッチングしつつ、各層の真空準位と価電子帯上端のエネルギー差を測定し、その値をプロットした図である。真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定した。
図６（Ｂ）は、真空準位と価電子帯上端のエネルギー差と、各層のエネルギーギャップとの差分として算出される真空準位と伝導帯下端のエネルギー差（電子親和力）をプロットした図である。
そして、図６（Ｂ）を模式的に示したバンド構造の一部が、図７（Ａ）である。図７（Ａ）では、第１の酸化物層及び第２の酸化物層と接して、酸化シリコン膜を設けた場合について説明する。ここで、Ｅｖは真空準位のエネルギー、ＥｃＩ１及びＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギー、ＥｃＳ１は第１の酸化物層の伝導帯下端のエネルギー、ＥｃＳ２は酸化物半導体層の伝導帯下端のエネルギー、ＥｃＳ３は第２の酸化物層の伝導帯下端のエネルギーを示す。
図７（Ａ）に示すように、第１の酸化物層、酸化物半導体層、第２の酸化物層において、伝導帯下端のエネルギーが連続的に変化する。これは、第１の酸化物層、酸化物半導体層、第２の酸化物層の組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。
なお、図７（Ａ）では第１の酸化物層及び第２の酸化物層が同様のエネルギーギャップを有する酸化物層である場合について示したが、それぞれが異なるエネルギーギャップを有する酸化物層であっても構わない。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有する場合、バンド構造の一部は、図７（Ｂ）のように示される。また、図７に示さないが、ＥｃＳ１よりもＥｃＳ３が高いエネルギーを有しても構わない。
図６（Ａ）、（Ｂ）及び図７（Ａ）、（Ｂ）より、酸化物積層における酸化物半導体層がウェル（井戸）となり、酸化物積層を用いたトランジスタにおいて、チャネルが酸化物半導体層に形成されることがわかる。なお、酸化物積層は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（Ｕ Ｓｈａｐｅ Ｗｅｌｌ）とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃは、酸化物半導体層４０４ｂを構成する金属元素を一種以上含む酸化物層であるから、酸化物積層４０４は主成分を共通して積層された酸化物積層ともいえる。主成分を共通として積層された酸化物積層は、各層を単に積層するのではなく連続接合（ここでは、特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造）が形成されるように作製する。なぜなら、各層の界面に酸化物半導体にとってトラップ中心や再結合中心のような欠陥準位、あるいはキャリアの流れを阻害するバリアを形成するような不純物が混在していると、エネルギーバンドの連続例が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまうためである。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各層を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（１×１０−４Ｐａ〜５×１０−７Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体に水分等が取り込まれることを可能な限り防ぐことができる。
酸化物半導体層４０４ｂの上層又は下層に設けられる第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃはバリア層として機能し、酸化物積層４０４に接する絶縁層（下地絶縁層４０２及びゲート絶縁層４１０）と、酸化物積層４０４との界面に形成されるトラップ準位の影響が、トランジスタのキャリアの主な経路（キャリアパス）となる酸化物半導体層４０４ｂへと及ぶことを抑制することができる。
例えば、酸化物半導体層に含まれる酸素欠損は、酸化物半導体のエネルギーギャップ内の深いエネルギー位置に存在する局在準位として顕在化する。このような局在準位にキャリアがトラップされることで、トランジスタの信頼性が低下するため、酸化物半導体層に含まれる酸素欠損を低減することが必要となる。酸化物積層４０４においては、酸化物半導体層４０４ｂと比較して酸素欠損の生じにくい酸化物層を酸化物半導体層４０４ｂの上下に接して設けることで、酸化物半導体層４０４ｂにおける酸素欠損を低減することができる。例えば、酸化物半導体層４０４ｂは、一定電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ Ｐｈｏｔｏｃｕｒｒｅｎｔ Ｍｅｔｈｏｄ）により測定された局在準位による吸収係数を１×１０−３／ｃｍ未満、好ましくは１×１０−４／ｃｍ未満とすることができる。
また、酸化物半導体層４０４ｂが、構成元素の異なる絶縁層（例えば、酸化シリコン膜を含む下地絶縁層）と接する場合、２層の界面に界面準位が形成され、該界面準位はチャネルを形成することがある。このような場合、しきい値電圧の異なる第２のトランジスタが出現し、トランジスタの見かけ上のしきい値電圧が変動することがある。しかしながら、酸化物積層４０４においては酸化物半導体層４０４ｂを構成する金属元素を一種以上含んで第１の酸化物層４０４ａが構成されるため、第１の酸化物層４０４ａと酸化物半導体層４０４ｂの界面に界面準位を形成しにくくなる。よって第１の酸化物層４０４ａを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
また、ゲート絶縁層４１０と酸化物半導体層４０４ｂとの界面にチャネルが形成される場合、該界面で界面散乱が起こり、トランジスタの電界効果移動度が低くなる。しかしながら、酸化物積層４０４においては、酸化物半導体層４０４ｂを構成する金属元素を一種以上含んで第２の酸化物層４０４ｃが構成されるため、酸化物半導体層４０４ｂと第２の酸化物層４０４ｃとの界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移動度を高くすることができる。
また、第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃは、酸化物積層４０４に接する絶縁層（下地絶縁層４０２、ゲート絶縁層４１０）の構成元素が、酸化物半導体層４０４ｂへ混入して、不純物による準位が形成されることを抑制するためのバリア層としても機能する。
例えば、酸化物積層４０４に接する下地絶縁層４０２、又はゲート絶縁層４１０として、シリコンを含む絶縁層を用いる場合、該絶縁層中のシリコン、又は絶縁層中に混入されうる炭素が、第１の酸化物層４０４ａ又は第２の酸化物層４０４ｃの中へ界面から数ｎｍ程度まで混入することがある。シリコン、炭素等の不純物が酸化物半導体層中に入ると不純物準位を形成し、不純物準位がドナーとなり電子を生成することでｎ型化することがある。
しかしながら、第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃの膜厚が、数ｎｍよりも厚ければ、混入したシリコン、炭素等の不純物が酸化物半導体層４０４ｂにまで到達しないため、不純物準位の影響は低減される。
ここで、酸化物半導体層に含まれるシリコンの濃度は３×１０１８／ｃｍ３以下、好ましくは３×１０１７／ｃｍ３以下とする。また、酸化物半導体層に含まれる炭素の濃度は３×１０１８／ｃｍ３以下、好ましくは３×１０１７／ｃｍ３以下とする。特に酸化物半導体層４０４ｂに第１４族元素であるシリコン又は炭素が多く混入しないように、第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃで、キャリアパスとなる酸化物半導体層４０４ｂを挟む、または囲む構成とすることが好ましい。すなわち、酸化物半導体層４０４ｂに含まれるシリコン及び炭素の濃度は、第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃに含まれるシリコン及び炭素の濃度よりも低いことが好ましい。
なお、酸化物半導体層中の不純物濃度は二次イオン分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定することができる。
また、水素や水分が不純物として酸化物半導体層に含まれてしまうとドナーを作りｎ型化するため、酸化物積層４０４の上方に水素や水分が外部から侵入することを防止する保護絶縁層（窒化シリコン層など）を設けることは、井戸型構造を実現する上で有用である。
なお、図８に示すように、第１の酸化物層及び第２の酸化物層と、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。第１の酸化物層及び第２の酸化物層があることにより、酸化物半導体層と当該トラップ準位とを遠ざけることができる。ただし、ＥｃＳ１またはＥｃＳ３と、ＥｃＳ２とのエネルギー差が小さい場合、酸化物半導体層の電子が第１の酸化物層または第２の酸化物層を超えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、マイナスの固定電荷となり、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
したがって、ＥｃＳ１及びＥｃＳ３と、ＥｃＳ１とのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすることで、トランジスタのしきい値電圧の変動が低減され、安定した電気特性を得ることができる。
＜酸化物積層の成膜＞
多層構造を構成する各酸化物層は、少なくともインジウム（Ｉｎ）を含み、スパッタリング法好ましくはＤＣスパッタリング法で成膜することのできるスパッタリングターゲットを用いて成膜する。スパッタリングターゲットにインジウムを含ませることで導電性が高まるため、ＤＣスパッタリング法で成膜することを容易なものとする。
第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃを構成する材料は、Ｉｎ−Ｍ−Ｚｎ酸化物（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記される材料を用いる。Ｍとしては、Ｇａを用いることが好ましい。但し、含ませるＧａの割合が多い、具体的にはＩｎＧａＸＺｎＹＯＺで表記できる材料でＹ＝１０を超えると成膜時に粉が発生する恐れがあり、スパッタリング法で成膜することが困難となりため不適である。
なお、第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃは、酸化物半導体層４０４ｂに用いる材料よりもインジウムの原子数比が少ない材料を用いる。酸化物層中のインジウムやガリウムなどの含有量は、飛行時間型二次イオン質量分析法（ＴＯＦ−ＳＩＭＳ）や、Ｘ線電子分光法（ＸＰＳ）で比較できる。
第１の酸化物層４０４ａは、下地絶縁層４０２の構成元素（例えば、シリコン）を不純物として含有することで、非晶質構造を有する場合がある。但し、チャネルを形成する酸化物半導体層４０４ｂは、結晶部を有することが好ましい。非晶質構造を有する第１の酸化物層４０４ａ上に結晶部を有する酸化物半導体層４０４ｂを積層する場合、当該酸化物積層を、結晶構造の異なるヘテロ構造と呼ぶことができる。
また、第２の酸化物層４０４ｃは、非晶質構造としてもよいし、結晶部を有していてもよい。但し、結晶部を有する酸化物半導体層４０４ｂ上に第２の酸化物層４０４ｃを成膜すると、第２の酸化物層４０４ｃも結晶構造を有する膜になりやすく、その場合には、酸化物半導体層４０４ｂと第２の酸化物層４０４ｃの境界を断面ＴＥＭ（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）観察では判別することが困難となる場合もある。ただし、第２の酸化物層４０４ｃの結晶性は酸化物半導体層４０４ｂよりも低いため、結晶性の程度で境界を判別できると言える。
なお、酸化物積層４０４において、少なくとも酸化物半導体層４０４ｂは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層であることが好ましい。本明細書等において、ＣＡＡＣ−ＯＳ層とは、ｃ軸が酸化物半導体層の表面に概略垂直である結晶部を含む酸化物半導体膜をいう。
ＣＡＡＣ−ＯＳ層は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ層は、非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体層である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡による観察像では、ＣＡＡＣ−ＯＳ層に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ層には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ層は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ層に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ層の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っている。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書等において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ層において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ層の形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ層にも酸素を添加されることにより、当該元素や酸素の添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ層に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ層の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ層の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ層が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物積層４０４において、第１の酸化物層４０４ａを非晶質構造として、該非晶質構造の表面からＣＡＡＣ−ＯＳ膜を成膜して酸化物半導体層４０４ｂとすることが好ましい。
＜ＣＡＡＣ−ＯＳ膜の成膜方法＞
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
平板状のスパッタリング粒子は、例えば、ａ−ｂ面に平行な面の円相当径が３ｎｍ以上１０ｎｍ以下、厚さ（ａ−ｂ面に垂直な方向の長さ）が０．７ｎｍ以上１ｎｍ未満である。なお、平板状のスパッタリング粒子は、ａ−ｂ面に平行な面が正三角形または正六角形であってもよい。ここで、面の円相当径とは、面の面積と等しい正円の直径をいう。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の基板温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。このとき、スパッタリング粒子が正に帯電することで、スパッタリング粒子同士が反発しながら基板に付着するため、スパッタリング粒子が偏って不均一に重なることがなく、厚さの均一なＣＡＡＣ−ＯＳ膜を成膜することができる。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
ＣＡＡＣ−ＯＳ膜を成膜した後、加熱処理を行ってもよい。加熱処理の温度は、１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、ＣＡＡＣ−ＯＳ膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理によりＣＡＡＣ−ＯＳ膜に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。また、加熱処理を行うことで、ＣＡＡＣ−ＯＳ膜の結晶性をさらに高めることができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、ＣＡＡＣ−ＯＳ膜の不純物濃度をさらに短時間で低減することができる。
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
または、ＣＡＡＣ−ＯＳ膜は、以下の方法により形成する。
まず、第１の酸化物半導体膜を１ｎｍ以上１０ｎｍ未満の厚さで成膜する。第１の酸化物半導体膜はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜する。
次に、加熱処理を行い、第１の酸化物半導体膜を結晶性の高い第１のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第１の酸化物半導体膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理により第１の酸化物半導体膜に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、第１の酸化物半導体膜の不純物濃度をさらに短時間で低減することができる。
第１の酸化物半導体膜は、厚さが１ｎｍ以上１０ｎｍ未満であることにより、厚さが１０ｎｍ以上である場合と比べ、加熱処理によって容易に結晶化させることができる。
次に、第１の酸化物半導体膜と同じ組成である第２の酸化物半導体膜を１０ｎｍ以上５０ｎｍ以下の厚さで成膜する。第２の酸化物半導体膜はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜する。
次に、加熱処理を行い、第２の酸化物半導体膜を第１のＣＡＡＣ−ＯＳ膜から固相成長させることで、結晶性の高い第２のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第２の酸化物半導体膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理により第２の酸化物半導体膜に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、第２の酸化物半導体膜の不純物濃度をさらに短時間で低減することができる。
以上のようにして、合計の厚さが１０ｎｍ以上であるＣＡＡＣ−ＯＳ膜を形成することができる。当該ＣＡＡＣ−ＯＳ膜を、酸化物積層における酸化物半導体層として好適に用いることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１で示した積層構造を含む半導体装置、及び当該半導体装置の作製方法の一態様を図１乃至図５を用いて説明する。本実施の形態では、半導体装置の一例として、酸化物半導体層を有するトップゲート構造のトランジスタを示す。
＜半導体装置の構成例１＞
図１にトランジスタ３１０の構成例を示す。図１（Ａ）はトランジスタ３１０の平面図であり、図１（Ｂ）は図１（Ａ）のＸ１−Ｙ１における断面図であり、図１（Ｃ）は、図１（Ａ）のＶ１−Ｗ１における断面図である。また、図１（Ｄ）は、図１（Ｂ）の領域２００の部分拡大図である。なお、図１（Ａ）では、煩雑になることを避けるため、トランジスタ３１０の構成要素の一部（例えば、保護絶縁層４１４等）を省略して図示している。
図１に示すトランジスタ３１０は、基板４００上に形成された下地絶縁層４０２、下地絶縁層４０２上に形成された島状の酸化物積層４０４、島状の酸化物積層４０４の上面の一部及びチャネル形成方向の側面と接する第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂと、第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂ上にそれぞれ設けられ、酸化物積層４０４の上面の一部に接する、窒化金属膜でなる第２のソース電極層４０８ａ及び第２のドレイン電極層４０８ｂと、第２のソース電極層４０８ａ及び第２のドレイン電極層４０８ｂ上に設けられ、第２のソース電極層４０８ａ及び第２のドレイン電極層４０８ｂとの間で酸化物積層４０４の上面と接するゲート絶縁層４１０と、ゲート絶縁層４１０を介して酸化物積層４０４と重畳するゲート電極層４１２と、ゲート絶縁層４１０及びゲート電極層４１２上に接して設けられた保護絶縁層４１４を有する。なお、保護絶縁層４１４の上部に他の絶縁層を形成してもよい。
≪基板≫
基板４００は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタ３１０のゲート電極層４１２、第１のソース電極層４０６ａ、第１のドレイン電極層４０６ｂ、第２のソース電極層４０８ａまたは第２のドレイン電極層４０８ｂの少なくとも一つは、上記の他のデバイスと電気的に接続されていてもよい。
≪下地絶縁層≫
下地絶縁層４０２は、基板４００からの不純物の拡散を防止する役割を有するほか、酸化物積層４０４に酸素を供給する役割を担うため、酸素を含む絶縁層を用いるものとする。また、上述のように基板４００が他のデバイスが形成された基板である場合、下地絶縁層４０２は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
本実施の形態のトランジスタ３１０において、酸素を含有する下地絶縁層４０２が、酸化物半導体層を含む積層構造（酸化物積層４０４）の下方に設けられている。このような構成とすることで、下地絶縁層４０２に含まれる酸素を、チャネル形成領域へ供給することが可能となる。下地絶縁層４０２は、化学量論的組成よりも過剰に酸素を含有する領域を有することが好ましい。下地絶縁層４０２が過剰に酸素を含有することで、チャネル形成領域への酸素の供給がより促進されうる。
なお、本明細書等において、過剰な酸素とは、加熱処理により酸化物半導体層中、又は酸化シリコン中、又は酸化窒化シリコン中を移動可能な酸素、又は、本来の化学量論比にある酸素より過剰に存在する酸素、又は、酸素の不足によるＶｏ（酸素ベーカンシー（空孔））を満たす又は充填する機能を有する酸素を示す。
≪ゲート絶縁層≫
酸化物積層４０４の上方に接して設けられたゲート絶縁層４１０からも酸化物積層４０４へ酸素が供給される。ゲート絶縁層４１０は、島状の酸化物積層４０４の外周部において下地絶縁層４０２と接する領域を有している。従って、ゲート絶縁層４１０と下地絶縁層４０２とが接する領域から、ゲート絶縁層４１０を経路（パス）として、下地絶縁層４０２に含まれる酸素を酸化物積層４０４へと供給することができる。
ゲート絶縁層４１０は、下地絶縁層４０２に含まれる酸素を、酸化物積層４０４へ供給する経路となる層である。ゲート絶縁層４１０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを一種以上含む絶縁層を用いることができる。また、ゲート絶縁層４１０は上記材料の積層であってもよい。
酸化物積層４０４の下側及び上側から、酸素が供給されるため、該酸化物積層４０４に含まれうる酸素欠損を低減することができる。
≪保護絶縁層≫
トランジスタ３１０において、ゲート絶縁層４１０及びゲート電極層４１２上に設けられる保護絶縁層４１４として、ゲート絶縁層４１０よりも酸素に対する透過性が低い（酸素に対するバリア性を有する）絶縁層を設ける。ゲート絶縁層４１０及びゲート電極層４１２上に接して酸素に対するバリア性を有する保護絶縁層４１４を設けることで、ゲート絶縁層４１０からの酸素の脱離を抑制することができる。ゲート絶縁層４１０はチャネル形成領域へ酸素を供給する経路となる絶縁層であるため、該ゲート絶縁層４１０からの酸素の脱離を抑制することで、ゲート絶縁層４１０に含まれる酸素欠損に起因する酸化物積層４０４からの酸素の引き抜きを抑制することができ、結果としてチャネル形成領域の酸素欠損を抑制することができる。このような保護絶縁層として、例えば、窒化シリコン膜又は窒化酸化シリコン膜を設けることができる。
また、酸化物半導体は、酸素欠損に加えて水素がキャリアの供給源となる。酸化物半導体中に水素が含まれると、伝導帯から浅い準位にドナーが生成され低抵抗化（ｎ型化）してしまう。よって、保護絶縁層４１４に含まれる水素濃度を低減することが好ましい。具体的には、保護絶縁層４１４に含まれる水素濃度は、５×１０１９ｃｍ−３未満とすることが好ましく、５×１０１８ｃｍ−３未満とすることがより好ましい。
≪酸化物積層≫
酸化物積層４０４は、少なくともチャネルを形成する酸化物半導体層４０４ｂと、酸化物半導体層４０４ｂと下地絶縁層４０２との間に設けられた第１の酸化物層４０４ａと、酸化物半導体層４０４ｂとゲート絶縁層４１０との間に設けられた第２の酸化物層４０４ｃとを含んで構成される。
第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃは、酸化物半導体層４０４ｂを構成する金属元素を一種以上含む酸化物層である。酸化物積層４０４の詳細は、実施の形態１を参酌することができる。
酸化物積層４０４において、チャネルを形成する酸化物半導体層４０４ｂの上側及び下側に接して、酸化物半導体層４０４ｂよりも酸素欠損の生じにくい酸化物層を設けることで、トランジスタのチャネルにおける酸素欠損の形成を抑制することができる。
なお、酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳにおける分析において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは３×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、水素濃度は、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。また、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。
また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、高純度化された酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流は、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下、または８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、さらに好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態となる。
≪ソース電極層及びドレイン電極層≫
トランジスタ３１０においてソース電極層及びドレイン電極層は、酸化物積層４０４のチャネル長方向の側面と接する第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂと、第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂ上に設けられ、第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂよりもチャネル長方向に延在した領域を有する第２のソース電極層４０８ａ及び第２のドレイン電極層４０８ｂを有する。
第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂには、酸素と結合し易い導電材料を用いることができる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどを用いることができる。後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることが特に好ましい。なお、酸素と結合し易い導電材料には、酸素が拡散し易い材料も含まれる。
このような導電材料と酸化物積層４０４を接触させると、酸化物積層４０４中の酸素が、酸素と結合し易い導電材料側に取り込まれる。トランジスタの作製工程には、いくつかの加熱工程があることから、上記酸素の移動により、酸化物積層４０４において第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂと接触した界面近傍の領域に酸素欠損が発生し、ｎ型化した領域４０５が形成される（図１（Ｄ）参照）。したがって、ｎ型化した領域４０５はトランジスタ３１０のソースまたはドレインとして作用させることができる。
なお、領域４０５には、第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂの構成元素が混入することがある。また、領域４０５に接する第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂでは、一部酸素の濃度が高い領域が形成されうる。また、領域４０５に接する第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂでは、酸化物積層４０４の構成元素が混入することがある。すなわち、酸化物積層４０４の第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂに接触する界面近傍には、当該接触した２層の混合領域又は混合層と呼ぶことのできる箇所が形成されることもある。なお、図１では、ｎ型化した領域４０５の界面を模式的に点線で図示している。これは以降の図面においても同様である。
また、チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生によってｎ型化した領域がトランジスタのチャネル長方向に延在してしまうことがある。この場合、トランジスタの電気特性には、しきい値電圧のシフトやゲート電圧でオンオフの制御ができない状態（導通状態）が現れる。そのため、チャネル長が極短いトランジスタを形成する場合は、ソース電極及びドレイン電極に酸素と結合し易い導電材料を用いることは好ましくない。
そこで、第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂよりもチャネル長方向に延在した領域を有する第２のソース電極層４０８ａ及び第２のドレイン電極層４０８ｂを第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂに積層とし、チャネル長を定める第２のソース電極層４０８ａ及び第２のドレイン電極層４０８ｂには、酸素と結合しにくい導電材料を用いる。当該導電材料としては、例えば、窒化タンタル、窒化チタンなどを用いることが好ましい。なお、酸素と結合しにくい導電材料には、酸素が拡散しにくい材料も含まれる。
なお、図１の構造のトランジスタにおいて、チャネル長とは、第２のソース電極層４０８ａと第２のドレイン電極層４０８ｂの間隔Ｌ２のことをいう。
また、図１の構造のトランジスタにおいて、チャネルとは、第２のソース電極層４０８ａと第２のドレイン電極層４０８ｂの間における酸化物半導体層４０４ｂのことをいう。
また、図１の構造のトランジスタにおいて、チャネル形成領域とは、第２のソース電極層４０８ａと第２のドレイン電極層４０８ｂの間における第１の酸化物層４０４ａ、酸化物半導体層４０４ｂ、第２の酸化物層４０４ｃのことをいう。
上記酸素と結合しにくい導電材料を第２のソース電極層４０８ａ及び第２のドレイン電極層４０８ｂに用いることによって、酸化物積層４０４に形成されるチャネル形成領域に酸素欠損が形成されることを抑制することができ、チャネルのｎ型化を抑えることができる。したがって、チャネル長が極短いトランジスタであっても良好な電気特性を得ることができる。
なお、上記酸素と結合しにくい導電材料のみでソース電極層及びドレイン電極層を形成すると、酸化物積層４０４とのコンタクト抵抗が高くなりすぎることから、図１に示すように、第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂを酸化物積層４０４上に形成し、第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂ上に接するように第２のソース電極層４０８ａ及び第２のドレイン電極層４０８ｂを形成することが好ましい。
このとき、第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂと酸化物積層４０４との接触面積を大として酸素欠損生成によってｎ型化した領域４０５によりコンタクト抵抗を下げ、第２のソース電極層４０８ａ及び第２のドレイン電極層４０８ｂと酸化物積層４０４との接触面積は小さくすることが好ましい。第２のソース電極層４０８ａ及び第２のドレイン電極層４０８ｂと酸化物積層４０４との接触面積が大きいとトランジスタの電気特性を低下させる場合があるためである。
第２のソース電極層４０８ａと第２のドレイン電極層４０８ｂとの間隔Ｌ２は、Ｌ１より小さい値とすることができ、例えば、３０ｎｍ以下としても良好なトランジスタの電気特性を得ることができる。
≪ゲート電極層≫
ゲート電極層４１２は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ及びＷなどの導電膜を用いることができる。
上記本発明の一態様におけるトランジスタの構成は、酸化物半導体層中の酸素欠損の増加を抑制することができる。したがって、良好な電気特性を示すとともに長期信頼性の高い半導体装置を提供することができる。
＜半導体装置の構成例２＞
図２にトランジスタ３２０の構成例を示す。図２（Ａ）はトランジスタ３２０の平面図であり、図２（Ｂ）は図２（Ａ）のＸ２−Ｙ２における断面図であり、図２（Ｃ）は、図２（Ａ）のＶ２−Ｗ２における断面図である。なお、図２（Ａ）では、煩雑になることを避けるため、トランジスタ３２０の構成要素の一部（例えば、保護絶縁層４１４等）を省略して図示している。
図２に示すトランジスタ３２０は、基板４００上に形成された下地絶縁層４０２、下地絶縁層上に形成された島状の酸化物積層４０４、島状の酸化物積層の上面の一部及びチャネル形成方向の側面と接する第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂと、第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂを覆うように設けられ、酸化物積層４０４の上面の一部に接する、窒化金属膜でなる第２のソース電極層４０８ａ及び第２のドレイン電極層４０８ｂと、第２のソース電極層４０８ａ及び第２のドレイン電極層４０８ｂ上に設けられ、第２のソース電極層４０８ａ及び第２のドレイン電極層４０８ｂとの間で酸化物積層４０４の上面と接するゲート絶縁層４１０と、ゲート絶縁層４１０を介して酸化物積層４０４と重畳するゲート電極層４１２と、ゲート絶縁層４１０及びゲート電極層４１２上に接して設けられた保護絶縁層４１４を有する。なお、保護絶縁層４１４の上部に他の絶縁層を形成してもよい。
トランジスタ３１０とトランジスタ３２０の相違点の一は、ゲート電極層４１２のチャネル長方向の長さＬ０である。トランジスタ３２０においては、ゲート−ドレイン間及びゲート−ソース間の寄生容量を小さくするため、第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂとゲート電極層４１２が重畳しない構造とする。ゲート電極層４１２の長さをＬ０とするとき、Ｌ１≧Ｌ０≧Ｌ２（Ｌ０はＬ２以上Ｌ１以下）とすることで、ゲート−ドレイン間及びゲート−ソース間の寄生容量を極力小さくすることができ、半導体装置の周波数特性を向上することができる。なお、良好なトランジスタの電気特性を得るには、（Ｌ１−Ｌ２）／２をＬ２の２０％以下未満とすることが好ましい。
トランジスタ３２０の上面積は１〜２５μｍ２以下とすることが好ましい。例えば、図２のトランジスタ３２０において酸化物積層４０４のチャネル長方向の長さを３００ｎｍとする時、Ｌ０を４０ｎｍとして、Ｌ２を３０ｎｍとすることが好ましい。このとき、島状の酸化物積層４０４の上面積を、１μｍ２以下とすることができる。
ただし、高い周波数特性を必要としない半導体装置においては、図１（Ｂ）に示すように、Ｌ０≧Ｌ１≧Ｌ２（Ｌ１はＬ２以上Ｌ０以下）としてもよい。このような構造では、ゲート電極形成時の工程の難易度を低減させることができる。
また、トランジスタ３１０とトランジスタ３２０の相違点の他の一は、ゲート電極層４１２の構成である。トランジスタ３２０においては、ゲート電極層４１２は、ゲート絶縁層４１０と接する第１のゲート電極層４１２ａと第２のゲート電極層４１２ｂの積層構造でなる。ここで、第１のゲート電極層４１２ａとして、第２のソース電極層４０８ａ及び第２のドレイン電極層４０８ｂと同様の材料を用いることにより、ゲート電極層４１２によるゲート絶縁層４１０からの酸素の引き抜きを防止することができる。
また、トランジスタ３１０とトランジスタ３２０の相違点の他の一は、第２のソース電極層４０８ａ及び第２のドレイン電極層４０８ｂの構成である。トランジスタ３２０においては、第１のソース電極層４０６ａ（又は第１のドレイン電極層４０６ｂ）のチャネル幅方向の幅をＷ１、第２のソース電極層４０８ａ（又は第２のドレイン電極層４０８ｂ）のチャネル幅方向の幅をＷ２とするとき、Ｗ１＞Ｗ２とすることで、第２のソース電極層４０８ａ（又は第２のドレイン電極層４０８ｂ）が、第１のソース電極層４０６ａ（又は第１のドレイン電極層４０６ｂ）を覆う構成を有している。
このような構成とすることで、ゲート絶縁層４１０が、酸素と結合しやすい導電材料で形成される第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂと接しない構成とすることができる。よって、ゲート絶縁層４１０からの酸素の引き抜きを防止することができる。
ゲート絶縁層４１０は、酸化物積層４０４への酸素の供給経路となる層であるため、第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂによるゲート絶縁層４１０からの酸素の引き抜きを防止することで、酸化物積層４０４へ効果的に酸素を供給することができる。従って、酸化物積層４０４において酸素欠損の発生を抑制することができるため、トランジスタ３２０の信頼性を向上させることができる。
なお、トランジスタ３２０のそのほかの構成は、上述のトランジスタ３１０と同様であり、トランジスタ３１０の説明を参酌することができる。
＜半導体装置の構成例３＞
図３（Ａ）及び図３（Ｂ）に、上述のトランジスタ３１０又はトランジスタ３２０の変形例を示す。図３（Ａ）に示すトランジスタ３３０は、トランジスタ３１０の第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂの端部が異なる構成であり、図３（Ｂ）に示すトランジスタ３４０は、トランジスタ３２０の第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂの端部が異なる構成である。なお、第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂの端部以外の構成は上述のトランジスタと同様であり、先の説明を参酌することができる。
トランジスタ３３０及びトランジスタ３４０において、第１のソース電極層４０６ａの拡大図を図３（Ｃ）及び図３（Ｄ）に示す。トランジスタ３３０及びトランジスタ３４０において、第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂの端部は、階段状に複数の段を設けた形状であり、下段の端面は、酸化物積層４０４の上面を基準としてθ１の角度で形成されており、上段の端面は、下段上面を基準としてθ２の角度で形成されていることが好ましい。また、下段上面と下段端面の間にはＲ１の曲率半径を有する曲面を有し、上段上面と上段端面の間にはＲ３の曲率半径を有する曲面を有し、下段上面と上段端面の間にはＲ２の曲率半径を有する曲面で形成されていることが好ましい。
なお、図３においては、第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂの端部に二つの段を設けた形状を例示しているが、段数は三つ以上であってもよい。第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂの膜厚が厚いほど、当該段数を増やすことが好ましい。なお、第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂの端部は対象的でなくともよい。また、第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂの膜厚を薄くできる場合は、当該段数は一つ、すなわちθ１、Ｒ１のみを有する形状であってもよい。
ここで、θ１及びθ２は、２０°以上８０°以下、好ましくは２５°以上７０°以下、さらに好ましくは３０°以上６０°以下とする。また、Ｒ１、Ｒ２、Ｒ３は、第１のソース電極層４０６ａまたは第１のドレイン電極層４０６ｂの段が形成されていない領域の膜厚を基準として、当該膜厚の１０％以上１００％以下、好ましくは２０％以上７５％以下、さらに好ましくは３０％以上６０％以下とする。また、Ｒ２は、Ｒ１、Ｒ３のいずれか、または両方より大きいことが好ましい。
第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂを上記のような複数の段を設けた形状とすることで、それらの上方に形成される膜、具体的には、第２のソース電極層４０８ａ、第２のドレイン電極層４０８ｂ、ゲート絶縁層４１０などの被覆性が向上し、トランジスタの電気特性や長期信頼性を向上させることができる。
また、第２のソース電極層４０８ａまたは第２のドレイン電極層４０８ｂの端面は、酸化物積層４０４の上面を基準としてθ３の角度で形成されている。θ３は、３０°以上８０°以下、好ましくは３５°以上７５°以下とする。このような角度にすることで、ゲート絶縁層４１０などの被覆性が向上し、トランジスタの電気特性や長期信頼性を向上させることができる。
＜半導体装置の構成例４＞
図９にトランジスタ３５０の構成例を示す。トランジスタ３５０は、図２のトランジスタ３２０の変形例である。図９（Ａ）はトランジスタ３５０の平面図であり、図９（Ｂ）は図９（Ａ）のＸ３−Ｙ３における断面図であり、図９（Ｃ）は、図９（Ａ）のＶ３−Ｗ３における断面図である。なお、図９（Ａ）では、煩雑になることを避けるため、トランジスタ３５０の構成要素の一部（例えば、保護絶縁層４１４等）を省略して図示している。
トランジスタ３２０とトランジスタ３５０の相違点は、酸化物積層４０４と、ソース電極層及びドレイン電極層の積層順である。すなわち、トランジスタ３５０では、島状の第１の酸化物層４０７ａのチャネル長方向の側面と、島状の酸化物半導体層４０７ｂのチャネル長方向の側面及び上面の一部を覆うように、第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂが設けられており、第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂ上に接して島状の酸化物半導体層４０７ｂが設けられている。そして、酸化物半導体層４０７ｂ上に、第２のソース電極層４０８ａ及び第２のドレイン電極層４０８ｂが設けられている。
第１の酸化物層４０７ａ、酸化物半導体層４０７ｂ及び第２の酸化物層４０４ｃにおいて、第１のソース電極層４０６ａ又は第１のドレイン電極層４０６ｂと接する領域には、当該電極によって酸素が引き抜かれることで、ｎ型化した領域４０５が形成される。トランジスタ３５０において、下地絶縁層４０２とゲート絶縁層４１０との間には、第１の酸化物層４０７ａ、酸化物半導体層４０７ｂ及び第２の酸化物層４０７ｃを含む酸化物積層４０７が形成される。
酸化物積層４０７に含まれる酸化物半導体層４０４ｂの、第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂと重畳しない領域（ｎ型化されない領域）は、第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂの加工時に一部がエッチングされて、膜厚の小さい領域となる場合がある。また、第２の酸化物層４０４ｃの、第２のソース電極層４０８ａ及び第２のドレイン電極層４０８ｂと重畳しない領域は、第２のソース電極層４０８ａ及び第２のドレイン電極層４０８ｂの加工時に一部がエッチングされて、膜厚の小さい領域となる場合がある。
図９（Ｃ）に示すように、トランジスタ３５０ではＷ長方向の断面において島状の第１の酸化物層４０７ａ及び酸化物半導体層４０７ｂの側面を第２の酸化物層４０７ｃによって覆う構成とすることができる。当該構成とすることで、酸化物積層４０７のＷ長方向端部において生じうる寄生チャネルの影響を低減することができる。よって、トランジスタの信頼性を向上させることができる。
なお、図１９に示すように、第１のソース電極層４０６ａと第２のソース電極層４０８ａとは、保護絶縁層４１４上に設けられた層間絶縁層４２４に、第１のソース電極層４０６ａに達するコンタクトホールを形成し、該コンタクトホールに電極層４２２ａを形成することで電気的に接続される。同様に、第１のドレイン電極層４０６ｂと第２のドレイン電極層４０８ｂとは、層間絶縁層４２４に第１のドレイン電極層４０６ｂに達するコンタクトホールを形成し、該コンタクトホールに電極層４２２ｂを形成することで、電気的に接続される。
第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂの大きさ（上面積）は、層間絶縁層４２４に設けられるコンタクトホールの大きさ（開口部の平面積）以上とすればよく、トランジスタの微細化のためには、当該電極層の大きさを縮小することが好ましい。
層間絶縁層４２４には、有機絶縁層、又は無機絶縁層を適宜用いることができる。特に平坦性の良好な膜を形成することが容易な有機樹脂膜を用いることが好ましい。また、電極層４２２ａ及び電極層４２２ｂとしては、第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂと同様の材料を用いることが好ましい。
以上が本発明の一態様におけるトランジスタである。本実施の形態で示すトランジスタは、下地絶縁層に含まれる酸素を、下地絶縁層から、又は、島状の酸化物積層の外周部で下地絶縁層と接するゲート絶縁層を経路としてチャネル形成領域へ供給し続けることが可能である。当該トランジスタの構成は、酸化物半導体層中の酸素欠損の増加を抑制して、不純物濃度を低減することができ、酸化物半導体層を高純度真性化することができる。
よって、チャネル形成領域の酸素欠損に起因して起こりうるしきい値電圧の変動等の電気的特性の変動を抑制することができる。具体的には、例えば、しきい値電圧のノーマリオフ化を安定に成就することができる。したがって、良好な電気特性を示すとともに長期信頼性の高い半導体装置を提供することができる。
なお、本実施の形態で示すトランジスタの構成は、それぞれ自由に組み合わせることができる。例えば、トランジスタ３１０のゲート電極層を、トランジスタ３２０で示す積層構造としてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、実施の形態１で説明したトランジスタの作製方法の一例を示す。本実施の形態では、図４及び図５を用いて図３（Ｂ）に示したトランジスタ３４０を作製する場合を例に説明する。
まず、絶縁表面を有する基板４００上に、下地絶縁層４０２を形成する（図４（Ａ）参照）。
下地絶縁層４０２の膜厚は、１ｎｍ以上１００ｎｍ以下とし、プラズマＣＶＤ法またはスパッタ法等により、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルなどの酸素を含む絶縁膜を用いて形成することができる。
下地絶縁層４０２は、少なくとも後に形成される酸化物積層４０４及びゲート絶縁層４１０と接する上層は酸化物積層４０４への酸素の供給源となりえる酸素を含む材料で形成する。また、過剰に酸素を含む膜とすることが好ましい。
下地絶縁層４０２に過剰に酸素を含有させるには、例えば、酸素雰囲気下にて下地絶縁層４０２を成膜すればよい。又は、成膜後の下地絶縁層４０２に酸素を導入して過剰に酸素を含有させてもよく、双方の手段を組み合わせてもよい。
本実施の形態においては、成膜後の下地絶縁層４０２に酸素３０２（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して過剰に酸素を含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理等を用いることができる。
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。
次いで、下地絶縁層４０２上に第１の酸化物層４０４ａ、酸化物半導体層４０４ｂ、第２の酸化物層４０４ｃをスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜し、選択的にエッチングを行うことで酸化物積層４０４を形成する（図４（Ｂ）参照）。なお、エッチングの前に加熱工程を行ってもよい。
第１の酸化物層４０４ａ、酸化物半導体層４０４ｂ、及び第２の酸化物層４０４ｃには、実施の形態１で説明した材料を用いることができる。
例えば、第１の酸化物層４０４ａには、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、又はその近傍の組成を有する酸化物を用いることが好ましい。
また、例えば、酸化物半導体層４０４ｂには、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、又はその近傍の組成を有する酸化物を用いることが好ましい。
また、例えば、第２の酸化物層４０４ｃには、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、又はその近傍の組成を有する酸化物を用いることが好ましい。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。
なお、各酸化物層の組成は上述の原子数比に限られない。但し、酸化物半導体層４０４ｂは、第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＧａよりも多い組成となる酸化物はインジウムがガリウムと同等または少ない組成となる酸化物と比較して移動度が高くなる。また、ガリウムはインジウムと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、ガリウムの含有量の多い酸化物は安定した特性を備える。
そのため、酸化物半導体層４０４ｂにインジウムの含有量が多い酸化物を用いることで、高い移動度のトランジスタを実現することができる。また、絶縁層との界面側にガリウムの含有量の多い酸化物を用いることで、トランジスタの信頼性を高めることが可能となる。
また、第１の酸化物層４０４ａ、酸化物半導体層４０４ｂ、及び第２の酸化物層４０４ｃとして用いることのできる酸化物半導体は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。特に、酸化物半導体層４０４ｂがインジウムを含有すると、トランジスタのキャリア移動度を高めることができ、亜鉛を含有すると、ＣＡＡＣ−ＯＳ膜を形成しやすくなるため好ましい。また、酸化物半導体層を用いたトランジスタの電気特性のばらつきを減らすため、インジウム及び亜鉛と共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
ただし、実施の形態１に詳細を記したように、第１の酸化物層４０４ａ及び第２の酸化物層４０４ｃは、酸化物半導体層４０４ｂよりも電子親和力が大きくなるように材料を選択する。
なお、酸化物積層の成膜には、スパッタ法を用いることが好ましい。スパッタ法としては、ＲＦスパッタ法、ＤＣスパッタ法、ＡＣスパッタ法等を用いることができる。特に、成膜時に発生するゴミを低減でき、かつ膜厚分布も均一とすることからＤＣスパッタ法を用いることが好ましい。
なお、第１の酸化物層４０４ａを成膜後、酸化物半導体層４０４ｂの成膜前に、第１の酸化物層４０４ａに対して酸素を導入してもよい。当該酸素導入処理により、第１の酸化物層４０４ａが過剰に酸素を含有し、その後の成膜工程における熱処理によって該過剰な酸素を酸化物半導体層４０４ｂへ供給することができる。
よって、第１の酸化物層４０４ａへの酸素導入処理によって、酸化物半導体層４０４ｂの酸素欠損をより抑制することが可能となる。
なお、第１の酸化物層４０４ａは酸素の導入処理によって非晶質化する場合がある。酸化物積層４０４において、少なくとも酸化物半導体層４０４ｂは、ＣＡＡＣ−ＯＳ膜とすることが好ましい。よって、当該酸素の導入処理は、第１の酸化物層４０４ａの成膜後であって、酸化物半導体層４０４ｂの成膜前に行うことが好ましい。
酸化物積層４０４を形成後、第１の加熱処理を行うこがと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、酸化物半導体層４０４ｂの結晶性を高め、さらに下地絶縁層４０２、第１の酸化物層４０４ａ、酸化物半導体層４０４ｂ、又は第２の酸化物層４０４ｃの少なくとも一から水素や水などの不純物を除去することができる。なお、酸化物積層４０４を形成するエッチングの前に加熱工程を行ってもよい。
その後、酸化物積層４０４上に第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂとなる第１の導電膜を形成する。第１の導電膜としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。例えば、スパッタ法などにより１００ｎｍのタングステン膜を形成する。
次いで、第１の導電膜を酸化物積層４０４上で分断するようにエッチングし、第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂを形成する（図４（Ｃ）参照）。このとき、第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂの端部は図示するように階段状に形成することが好ましい。当該端部の加工は、アッシングによってレジストマスクを後退させる工程とエッチングの工程を交互に複数回行うことで形成することができる。
なお、図示しないが、第１の導電膜のオーバーエッチングによって、酸化物積層４０４の一部（露出する領域）がエッチングされた形状となる場合がある。
次に、酸化物積層４０４、第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂ上に、第２のソース電極層４０８ａ及び第２のドレイン電極層４０８ｂとなる第２の導電膜を形成する。第２の導電膜としては、窒化タンタル、窒化チタン等の窒化金属膜またはこれらを主成分とする合金材料を用いることができる。例えば、スパッタ法などにより２０ｎｍの窒化タンタル膜を形成する。
次に、第２の導電膜を酸化物積層４０４上で分断するようにエッチングし、第２のソース電極層４０８ａ及び第２のドレイン電極層４０８ｂを形成する（図５（Ａ）参照）。このとき、酸化物積層４０４の一部（より具体的には、第２の酸化物層４０４ｃの一部）がエッチングされた形状としてもよい。なお、図示しないが、第２のソース電極層４０８ａ及び第２のドレイン電極層４０８ｂを形成するためのエッチング処理によって、下地絶縁層４０２において第２のソース電極層４０８ａ及び第２のドレイン電極層４０８ｂから露出した領域がエッチングされ、当該領域の膜厚が小さくなる場合もある。
なお、チャネル長（第２のソース電極層４０８ａと第２のドレイン電極層４０８ｂとの間）が極短いトランジスタを形成する場合は、少なくとも第２の導電膜を分断する領域は、電子ビーム露光などの細線加工に適した方法を用いてレジストマスク加工を行い、エッチング工程によって当該領域をエッチングすればよい。なお、当該レジストマスクとしては、ポジ型レジストを用いれば、露光領域を最小限にすることができ、スループットを向上させることができる。このような方法を用いれば、チャネル長を３０ｎｍ以下とするトランジスタを形成することができる。
次に、酸化物積層４０４、第２のソース電極層４０８ａ及び第２のドレイン電極層４０８ｂ上にゲート絶縁層４１０を形成する（図５（Ｂ）参照）。ゲート絶縁層４１０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルなどを用いることができる。なお、ゲート絶縁層４１０は、上記材料の積層であってもよい。ゲート絶縁層４１０は、スパッタ法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、ゲート絶縁層４１０をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性が良好であるため好ましい。
ゲート絶縁層４１０成膜後、第２の加熱処理を行うことが好ましい。第２の加熱処理によって、ゲート絶縁層４１０に含まれる水、水素等の不純物を脱離（脱水化、又は脱水素化）させることができる。第２の加熱処理の温度は、３００℃以上４００℃以下とすることが好ましい。第２の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行うことが好ましい。第２の加熱処理によって、ゲート絶縁層４１０から水素や水などの不純物を除去することができる。また、酸化物積層４０４からさらに水素や水などの不純物を除去されることもある。また、酸化性ガスを含む雰囲気下で加熱処理を行うことでゲート絶縁層４１０へ酸素を供給することができる。
なお、第２の加熱処理は、ゲート絶縁層４１０を成膜後、成膜室内にて連続的に行うことが好ましい。または、ゲート絶縁層４１０成膜時の加熱によって、第２の加熱処理を兼ねることもできる。
また、第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂと、酸化物積層４０４とが接した状態で第２の加熱処理を行うことで、酸化物積層４０４から酸素と結合しやすい第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂへ酸素が取り込まれる。よって、酸化物積層４０４の第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂに接触する界面近傍の領域に酸素欠損が発生し、ｎ型化した領域４０５が形成される。但し、第２の加熱処理の温度によっては、ｎ型化が起こらない場合もある。
次に、ゲート絶縁層４１０上にゲート電極層４１２となる導電膜を形成する。当該導電膜は、スパッタ法などにより形成することができる。そして、チャネル形成領域と重畳するように当該導電膜をエッチングして、ゲート電極層４１２を形成する（図５（Ｃ）参照）。
本実施の形態では、第２の導電膜と同様の材料を用いた第１のゲート電極層４１２ａと、第１の導電膜と同様の材料を用いた第２のゲート電極層４１２ｂの積層構造を有するゲート電極層４１２を形成する。
次いで、ゲート絶縁層４１０及びゲート電極層４１２上に、保護絶縁層４１４を形成する（図５（Ｄ）参照）。保護絶縁層４１４としては、ゲート絶縁層４１０よりも酸素に対する透過性が低い（酸素に対するバリア性を有する）絶縁層を設ける。例えば、保護絶縁層４１４として窒化シリコン膜又は窒化酸化シリコン膜を設けることができる。
なお、保護絶縁層４１４は含有される水素濃度を低減することが好ましいため、スパッタリング法によって成膜することが好ましい。保護絶縁層４１４に含まれる水素濃度は、５×１０１９ｃｍ−３未満とすることが好ましく、５×１０１８ｃｍ−３未満とすることがより好ましい。
保護絶縁層４１４を形成後に、第３の加熱処理を行うことが好ましい。第３の加熱処理の温度は、３５０℃以上４５０℃以下とすることが好ましい。第３の加熱処理により、下地絶縁層４０２及びゲート絶縁層４１０から酸素が放出されやすくなり、酸化物積層４０４の酸素欠損を低減することができる。
また、第３の加熱処理によって、酸化物積層４０４から酸素と結合しやすい第１のソース電極層４０６ａ及び第１のドレイン電極層４０６ｂへ酸素が移動しうる。よって、ｎ型化した領域４０５においてよりｎ型化されることがある。又は、第２の加熱処理によって、界面近傍の領域のｎ型化が起こらなかった場合でも、第３の加熱処理によってｎ型化した領域４０５とすることができる。
以上によって、本実施の形態のトランジスタ３４０を作製することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。
（実施の形態４）
本発明の一態様に係る半導体装置の一例として、論理回路であるＮＯＲ型回路の回路図の一例を図２０（Ａ）に示す。図２０（Ｂ）はＮＡＮＤ型回路の回路図である。
図２０（Ａ）に示すＮＯＲ型回路において、ｐチャネル型トランジスタであるトランジスタ８０１、８０２は、チャネル形成領域に酸化物半導体以外の半導体材料（例えば、シリコンなど）を用いたトランジスタとし、ｎチャネル型トランジスタであるトランジスタ８０３、８０４は、酸化物半導体を含む酸化物積層を含み実施の形態２で示すトランジスタと同様な構造を有するトランジスタを用いる。
シリコンなどの半導体材料を用いたトランジスタは高速動作が容易である。一方、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
論理回路の小型化のために、ｎチャネル型のトランジスタであるトランジスタ８０３、８０４は、ｐチャネル型のトランジスタであるトランジスタ８０１、８０２上に積層されることが好ましい。例えば、単結晶シリコン基板を用いてトランジスタ８０１、８０２を形成し、絶縁層を介してトランジスタ８０１、８０２上にトランジスタ８０３、８０４を形成することが可能である。
なお、図２０（Ａ）に示すＮＯＲ型回路において、トランジスタ８０３、８０４として、トランジスタ５２０と同様な構成を有する構成として、第２のゲート電極の電位を制御し、例えばＧＮＤとすることでトランジスタ８０３、８０４のしきい値電圧をよりプラスとし、さらにノーマリオフのトランジスタとすることができる。
また、図２０（Ｂ）に示すＮＡＮＤ型回路では、ｐチャネル型トランジスタであるトランジスタ８１１、８１４は、チャネル形成領域に酸化物半導体以外の半導体材料（例えば、シリコンなど）を用いたトランジスタとし、ｎチャネル型トランジスタであるトランジスタ８１２、８１３は、酸化物半導体を含む酸化物積層を含み、上記実施の形態２で示すトランジスタと同様な構造を有するトランジスタを用いる。
なお、図２０（Ｂ）に示すＮＡＮＤ型回路において、トランジスタ８１２、８１３として、トランジスタ５２０と同様な構成を有する構成として、第２のゲート電極の電位を制御し、例えばＧＮＤとすることでトランジスタ８１２、８１３のしきい値電圧をよりプラスとし、さらにノーマリオフのトランジスタとすることができる。
また、図２０（Ａ）に示すＮＯＲ回路と同様に、論理回路の小型化のために、ｎチャネル型のトランジスタであるトランジスタ８１２、８１３は、ｐチャネル型のトランジスタであるトランジスタ８１１、８１２上に積層されることが好ましい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、消費電力を十分に低減することができる。
また、異なる半導体材料を用いた半導体素子を積層することにより、微細化及び高集積化を実現し、かつ安定で高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
また、上記実施の形態２に示すトランジスタの構成を適用することで、信頼性が高く、安定した特性を示すＮＯＲ型回路とＮＡＮＤ型回路を提供することができる。
なお、本実施の形態では、実施の形態２に示すトランジスタを使用したＮＯＲ型回路とＮＡＮＤ型回路の例を示したが、特に限定されず、ＡＮＤ型回路やＯＲ回路などを形成することもできる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、実施の形態２に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。
図２１（Ａ）は、本実施の形態の半導体装置を示す回路図である。
図２１（Ａ）に示すトランジスタ２６０は、酸化物半導体以外の半導体材料（例えば、シリコンなど）を用いたトランジスタを適用することができ、高速動作が容易である。また、トランジスタ２６２には酸化物半導体積層を含み実施の形態２で示すトランジスタと同様な構造を有するトランジスタを適用することができ、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、本実施の形態に示す半導体装置に用いるトランジスタとしては、ｐチャネル型トランジスタを用いることもできる。
図２１（Ａ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ２６０のソース電極層とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ２６０のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ２６２のソース電極層又はドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ２６２のゲート電極層とは、電気的に接続されている。そして、トランジスタ２６０のゲート電極層と、トランジスタ２６２のソース電極層又はドレイン電極層の他方は、容量素子２６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子２６４の電極の他方は電気的に接続されている。
図２１（Ａ）に示す半導体装置では、トランジスタ２６０のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ２６２がオン状態となる電位にして、トランジスタ２６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ２６０のゲート電極層、および容量素子２６４に与えられる。すなわち、トランジスタ２６０のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ２６２がオフ状態となる電位にして、トランジスタ２６２をオフ状態とすることにより、トランジスタ２６０のゲート電極層に与えられた電荷が保持される（保持）。
トランジスタ２６２のオフ電流は極めて小さいため、トランジスタ２６０のゲート電極層の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ２６０のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ２６０をｎチャネル型とすると、トランジスタ２６０のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ２６０のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ２６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ２６０のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ２６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ２６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ２６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。又は、ゲート電極層の状態にかかわらずトランジスタ２６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
図２１（Ｂ）に異なる記憶装置の構造の一形態の例を示す。図２１（Ｂ）は、半導体装置の回路構成の一例を示し、図２１（Ｃ）は半導体装置の一例を示す概念図である。まず、図２１（Ｂ）に示す半導体装置について説明を行い、続けて図２１（Ｃ）に示す半導体装置について、以下説明を行う。
図２１（Ｂ）に示す半導体装置において、ビット線ＢＬとトランジスタ２６２のソース電極またはドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ２６２のゲート電極層とは電気的に接続され、トランジスタ２６２のソース電極またはドレイン電極と容量素子２５４の第１の端子とは電気的に接続されている。
酸化物半導体を用いたトランジスタ２６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ２６２をオフ状態とすることで、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
次に、図２１（Ｂ）に示す半導体装置（メモリセル２５０）に、情報の書き込み及び保持を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ２６２がオン状態となる電位として、トランジスタ２６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ２６２がオフ状態となる電位として、トランジスタ２６２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。
トランジスタ２６２のオフ電流は極めて小さいため、容量素子２５４の第１の端子の電位（あるいは容量素子に蓄積された電荷）を長時間にわたって保持することができる。
次に、情報の読み出しについて説明する。トランジスタ２６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ）は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
このように、図２１（Ｂ）に示す半導体装置は、トランジスタ２６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
次に、図２１（Ｃ）に示す半導体装置について、説明を行う。
図２１（Ｃ）に示す半導体装置は、上部に記憶回路として図２１（Ｂ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂを有し、下部に、メモリセルアレイ２５１（メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂ）を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１と電気的に接続されている。
図２１（Ｃ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。
周辺回路２５３に設けられるトランジスタは、トランジスタ２６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、前記トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
なお、図２１（Ｃ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセルアレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層するメモリセルの数はこれに限定されない。３つ以上のメモリセルを積層する構成としてもよい。
トランジスタ２６２として、酸化物半導体をチャネル形成領域に用いるトランジスタを適用することによって、長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
また、本実施の形態に示す半導体装置として実施の形態１に示す酸化物積層を含み、チャネル領域となる酸化物半導体層が酸化物積層の表面から遠ざけられている半導体装置を適用することで、信頼性が高く、安定した電気特性を示す半導体装置とすることができる。
（実施の形態６）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの電子機器に応用した場合の例を図２２乃至図２５を用いて説明する。
図２２に電子機器のブロック図を示す。図２２に示す電子機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス（ＩＦ）９０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された信頼性の高い電子機器を提供することができる。
図２３に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図２３に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５及びメモリコントローラ９５１により構成されている。また、メモリ回路は、画像データ（入力画像データ）からの信号線、メモリ９５２及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。また、外部からの水、水分等の侵入の影響を受けにくい信頼性の高い半導体装置とすることができる。
図２４に電子書籍のブロック図を示す。図２４はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
ここでは、図２４のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７は書籍の内容を一時的に保持する機能を持つ。例えば、ユーザーがハイライト機能を使用する場合、メモリ回路１００７は、ユーザーが指定した箇所の情報を記憶し、保持する。なおハイライト機能とは、ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキング、例えば、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによってマーキングして周囲との違いを示すことである。メモリ回路１００７は短期的な情報の記憶に用い、長期的な情報の保存にはフラッシュメモリ１００４に、メモリ回路１００７が保持しているデータをコピーしてもよい。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を十分に低減することができる。また、外部からの水、水分等の侵入の影響を受けにくい信頼性の高い半導体装置とすることができる。
図２５に電子機器の具体例を示す。図２５（Ａ）及び図２５（Ｂ）は、２つ折り可能なタブレット型端末である。図２５（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８を有する。
先の実施の形態に示した半導体装置は、表示部９６３１ａ、表示部９６３１ｂに用いることが可能であり、信頼性の高いタブレット型端末とすることが可能となる。また、先の実施の形態に示す記憶装置を本実施の形態の半導体装置に適用してもよい。
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが、該構成に限定されない。表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。
また、図２５（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。
図２５（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する。なお、図１２（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図２５（Ａ）および図２５（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
本実施例では、酸化物半導体膜上に導電膜を形成し、ＳＩＭＳ分析により、積層された膜間の元素の移動について調べた結果について説明する。
図１１（Ａ）、（Ｂ）は、スパッタリング法を用いてＩＧＺＯ膜及びタングステン膜の積層サンプルを作製し、酸素同位体（１８Ｏ）の深さ方向のプロファイルを熱処理前後でＳＩＭＳ分析した結果である。なお、ＩＧＺＯ膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１または１：３：２（原子数比）をスパッタリングターゲットとし、Ａｒ：Ｏ２（１８Ｏ）＝２：１（流量比）を成膜ガスとして用いてＤＣスパッタリング法で形成している。また、タングステン膜は、金属タングステンをスパッタリングターゲットとし、Ａｒ１００％を成膜ガスとしてＤＣスパッタリング法を用いて形成した。なお、熱処理は、３００℃、３５０℃、４００℃、４５０℃の各１時間で行い、熱処理を施していないサンプルを含めて各５サンプルで比較を行った。
ここで、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）をスパッタリングターゲットとして形成したＩＧＺＯ膜は、ＣＡＡＣ−ＯＳ膜であり、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）をスパッタリングターゲットとして形成したＩＧＺＯ膜は、非晶質のＩＧＺＯ膜である。
図１１（Ａ）、（Ｂ）に示すように、酸化物半導体膜の組成（結晶性）に関わらず、熱処理温度が高くなると、酸化物半導体膜中の酸素がタングステン膜側に取り込まれることがわかる。
トランジスタの作製工程にはいくつかの加熱工程があることから、上記現象により、酸化物半導体層のソース電極及びドレイン電極と接した近傍の領域に酸素欠損が発生し、当該領域はｎ型化する。したがって、ｎ型化した当該領域は、トランジスタのソースまたはドレインとして機能させることができる。
図１２（Ａ）、（Ｂ）は上記タングステン膜に換えて、窒化タンタル膜を用いて作製したサンプルについてＳＩＭＳ分析した結果である。窒化タンタル膜は、金属タンタルをスパッタリングターゲットとし、Ａｒ：Ｎ２＝５：１（流量比）を成膜ガスとして反応性スパッタリング法（ＤＣスパッタリング法）で形成した。なお、熱処理として、上記と同様の各４条件で行い、熱処理を施していないサンプルを含めて各５サンプルで比較を行った。
図１２（Ａ）は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ膜と窒化タンタル膜の積層サンプルにおけるＳＩＭＳ分析結果である。いずれのサンプルも窒化タンタル膜中への酸素の移動（取り込み）は確認されず、図１１（Ａ）に示したタングステン膜とは異なった挙動を示した。また、図１２（Ｂ）は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ膜と窒化タンタル膜の積層サンプルにおけるＳＩＭＳ分析結果である。いずれのサンプルも窒化タンタル膜中への酸素の移動（取り込み）は確認されず、図１１（Ｂ）に示したタングステン膜とは異なった挙動を示した。したがって、窒化タンタル膜は酸素と結合しにくい膜、または酸素を取り込みにくい膜ということができる。
図１３（Ａ）、（Ｂ）は、上記タングステン膜に換えて、窒化チタン膜を用いて作製したサンプルについてＳＩＭＳ分析した結果である。窒化チタン膜は、金属チタンをスパッタリングターゲットとし、Ｎ２１００％を成膜ガスとして反応性スパッタリング法（ＤＣスパッタリング法）で形成した。なお熱処理として、上記と同様の各４条件で行い、熱処理を施していないサンプルを含めて各５サンプルで比較を行った。
図１３（Ａ）は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のＩＧＺＯ膜と窒化チタン膜の積層サンプルにおけるＳＩＭＳ分析結果である。いずれのサンプルも窒化チタン膜中への酸素の移動（取り込み）は確認されず、図１１（Ａ）に示したタングステン膜とは異なった挙動を示した。また、図１３（Ｂ）は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２のＩＧＺＯ膜と窒化チタン膜の積層サンプルにおけるＳＩＭＳ分析結果である。いずれのサンプルも窒化チタン膜中への酸素の移動（取り込み）は確認されず、図１１（Ｂ）に示したタングステン膜とは異なった挙動を示した。したがって、窒化チタン膜は酸素と結合しにくい膜、または酸素を取り込みにくい膜ということができる。
続いて、ＩＧＺＯ膜中への不純物の移動についてＳＩＭＳ分析により調べた結果について説明する。
図１４（Ａ）、（Ｂ）は、スパッタリング法でＩＧＺＯ膜上に窒化タンタルまたは窒化チタン膜を形成し、窒素の深さ方向のプロファイルを熱処理前後でＳＩＭＳ分析した結果である。なお、ＩＧＺＯ膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）をスパッタリングターゲットとし、Ａｒ：Ｏ２＝２：１（流量比）を成膜ガスとして用いてＤＣスパッタリング法で形成した。また、窒化タンタル膜及び窒化チタン膜は、前述の作製方法で形成した。なお、熱処理は、４００℃、１時間の条件で行い、熱処理を施していないサンプルを含めて各２サンプルで比較を行った。
図１４（Ａ）、（Ｂ）に示すように、いずれのサンプルもＩＧＺＯ膜中への窒素の移動は確認されないことが分かった。したがって、ＩＧＺＯ膜中でドナーとなる窒素は、窒化タンタル及び窒化チタン膜からＩＧＺＯ膜中に広く移動することがないため、トランジスタのチャネル形成領域をｎ型化させないことが分かった。
また、図１５（Ａ）、（Ｂ）は、図１４で例示した同様のサンプルについて、ＴａまたはＴｉの深さ方向のプロファイルをＳＩＭＳ分析した結果である。図１５（Ａ）、（Ｂ）に示すように、ＩＧＺＯ膜中へのＴａまたはＴｉの移動が確認されないことが分かった。したがって、トランジスタの電気特性に影響する不純物となりえるＴｉ及びＴａは、窒化タンタル膜または窒化チタン膜からＩＧＺＯ膜中に広く移動することがないことが分かった。
以上により、窒化タンタル、窒化チタンなどの導電性窒化物は、酸素と結合しにくい膜または酸素を取り込みにくい膜であり、当該導電性窒化膜中の窒素及び金属元素は、酸化物半導体膜中に移動しにくいことが示された。
本実施例は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
本実施例では、酸化物半導体膜上に導電膜を形成した後に導電膜を除去し、酸化物半導体膜のシート抵抗値を測定した結果について説明する。
図１６は、スパッタリング法を用いてＩＧＺＯ膜を形成し、ＩＧＺＯ膜に積層してスパッタリング法によりタングステン膜または窒化チタン膜を形成し、その後タングステン膜又は窒化チタン膜を除去して作製したサンプルについて、ＩＧＺＯ膜をエッチングした深さに対するシート抵抗値を測定した結果である。また、比較として、ＩＧＺＯ膜上に導電膜を形成していないサンプルも作製した。なお、ＩＧＺＯ膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）をスパッタリングターゲットとし、Ａｒ：Ｏ２（１８Ｏ）＝２：１（流量比）を成膜ガスとして用いてＤＣスパッタリング法で形成した。また、タングステン膜は、金属タングステンをスパッタリングターゲットとし、Ａｒ１００％を成膜ガスとしてＤＣスパッタリング法を用いて形成した。窒化チタン膜は、金属チタンをスパッタリングターゲットとし、Ｎ２１００％を成膜ガスとして反応性スパッタリング法（ＤＣスパッタリング法）で形成した。タングステン膜及び窒化チタン膜のエッチングには、過酸化水素水を用いた。ＩＧＺＯ膜のエッチングには、過酸化水素水とアンモニアの混合水溶液を用いた。また、ＩＧＺＯ膜のエッチング深さは、エッチングの前後における分光エリプソメトリーを用いて測定した残膜の厚さから求めた。
図１６に示すように、ＩＧＺＯ膜上にタングステン膜を形成したサンプルでは、ＩＧＺＯ膜の表面から約５ｎｍの深さまで低抵抗化していることが確認できた。これは、ＩＧＺＯ膜の表面近傍に低抵抗なＩＧＺＯとタングステンの混合層が形成されていること、またはＩＧＺＯ膜中の酸素がタングステン膜中に取り込まれることで、ＩＧＺＯ膜の表面近傍の酸素欠損によるｎ型化した領域が形成されていること、などを示唆している。
一方、ＩＧＺＯ膜上に窒化チタンを形成したサンプル、及び導電膜を形成していないサンプルでは、ＩＧＺＯ膜の低抵抗化は確認できなかった。これは、窒化チタンを構成する元素がＩＧＺＯ膜中に取り込まれにくいこと、または、ＩＧＺＯ膜中の酸素は窒化チタン膜に取り込まれにくいこと、などを示唆している。
図１７（Ａ）は、スパッタリング法を用いてＩＧＺＯ膜を形成し、ＩＧＺＯ膜に積層してスパッタリング法によりタングステン膜または窒化チタン膜を形成し、その後加熱処理を施した後に、タングステン膜または窒化チタン膜を除去して作製したサンプルについて、ＩＧＺＯ膜をエッチングした深さに対するシート抵抗値を測定した結果である。また、比較として、ＩＧＺＯ膜上に導電膜を形成していないサンプルも作製した。なお、ＩＧＺＯ膜、タングステン膜、窒化チタン膜の形成及び除去は、上述と同様に行った。加熱処理は、Ｎ２雰囲気下で４００℃１ｈの条件で行った。
図１７（Ａ）に示すように、いずれのサンプルにおいても、ＩＧＺＯ膜の低抵抗化が確認された。ここで、ＩＧＺＯ膜上にタングステン膜を形成したサンプルが、表面近傍で最も低抵抗化され、且つ、最も深くまで低抵抗化されていることが確認できた。これは、タングステン膜が最もＩＧＺＯ膜中の酸素を取り込みやすいことを示している。また、ＩＧＺＯ膜上に窒化チタンを形成したサンプルでは、ＩＧＺＯ膜上に導電膜を形成しないサンプルと同様の挙動を示している。すなわち、ＩＧＺＯ膜上にタングステン膜が形成されたサンプルでは、タングステン膜にＩＧＺＯ膜中の酸素が取り込まれることによりＩＧＺＯ膜の低抵抗化が生じるのに対し、ＩＧＺＯ膜上に窒化チタン膜を形成したサンプルでは、ＩＧＺＯ膜から放出される酸素は窒化チタン膜を透過して上方に放出されることを示唆している。この結果は、実施例１で示したＳＩＭＳ分析の結果とよく一致している。
図１７（Ｂ）は、スパッタリング法により酸化シリコン膜を形成し、酸化シリコン膜上にスパッタリング法を用いてＩＧＺＯ膜を形成し、ＩＧＺＯ膜に積層してスパッタリング法によりタングステン膜または窒化チタン膜を形成し、その後加熱処理を施した後に、タングステン膜または窒化チタン膜を除去して作製したサンプルについて、ＩＧＺＯ膜をエッチングした深さに対するシート抵抗値を測定した結果である。また、比較として、ＩＧＺＯ膜上に導電膜を形成していないサンプルも作製した。酸化シリコン膜は、シリコンをスパッタリングターゲットとし、Ｏ２１００％を成膜ガスとして反応性スパッタリング法（ＤＣスパッタリング法）で形成した。なお、ＩＧＺＯ膜、タングステン膜、窒化チタン膜の形成及び除去は、上述と同様に行った。加熱処理は、Ｎ２雰囲気下で４００℃１ｈの条件で行った。
図１７（Ｂ）では、図１７（Ａ）に示した結果と比較して、ＩＧＺＯ膜が低抵抗化される領域が厚さ方向に浅くなっていることが確認できた。これは、熱処理によって酸化シリコン膜からＩＧＺＯ膜に酸素が供給されることにより、ＩＧＺＯ膜中の酸素欠損が低減されることによりＩＧＺＯ膜が高抵抗化されたことを示している。このように、ＩＧＺＯ膜よりも下側に酸素放出可能な膜を用いることで、ＩＧＺＯ膜の低抵抗化される領域の厚さを制御することができることが分かった。
以上により、タングステン膜などの酸素を取り込みやすい導電膜をＩＧＺＯ膜と接して形成することにより、ＩＧＺＯ膜の該導電膜と接する近傍の領域を低抵抗化させることができることが確認できた。さらに、熱処理を施すことにより、ＩＧＺＯ膜中の低抵抗化する領域を深さ方向に拡大させることができることが確認できた。また、ＩＧＺＯ膜の近傍に酸素放出可能な膜を形成することにより、低抵抗化する領域の厚さを制御することができることが分かった。
本実施例は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
本実施例では、酸化物半導体膜にイオンインプランテーション法により酸素を添加したサンプルを作製し、そのＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析、及び膜密度の評価を行った結果について説明する。
まず、作製したサンプルについて説明する。ＨＣｌ雰囲気下で熱酸化処理を施したシリコンウェハ上にプラズマＣＶＤ法により酸化窒化シリコン膜を形成し、次いで酸化窒化シリコン膜の表面をＣＭＰ法により平坦化処理を施した。その後、酸化窒化シリコン膜上にＩＧＺＯ膜を形成し、ＩＧＺＯ膜に対してイオンインプランテーション法により酸素イオン（Ｏ＋）を添加した。ここで、ＩＧＺＯ膜はＩｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）をスパッタリングターゲットとし、Ａｒ：Ｏ２＝２：１（流量比）を成膜ガスとして用いてＤＣスパッタリング法で形成した。酸素イオンは、加速電圧５ｋＶ、ドーズ量１．０×１０１６ｉｏｎｓ／ｃｍ２の条件で行った。また、比較として酸素イオンの添加を行っていないサンプルも作製した。
図１８（Ａ）は、酸素イオンの添加を行っていないサンプルにおける、質量数３２の気体の放出量を測定したＴＤＳ分析結果である。約５０℃から約５５０℃までの範囲で質量数３２の気体の放出ピークは確認されなかった。図１８（Ｂ）は、酸素イオンの添加を行ったサンプルにおける、質量数３２の気体の放出量を測定したＴＤＳ分析結果である。約４００℃から約５００℃付近において、顕著な放出ピークが確認された。これより、酸化物半導体膜に酸素イオンを添加することにより、酸化物半導体膜中に過剰な酸素を留めておくことができること、さらに、酸素イオンが添加された酸化物半導体膜を加熱することにより、酸化物半導体膜中から過剰な酸素が放出されることが分かった。したがって、トランジスタのチャネルを形成する酸化物半導体層に接して、このような酸素が添加された酸化物半導体膜を設けることにより、これらに加熱処理を施すことにより、酸素が添加された酸化物半導体膜からチャネルを形成する酸化物半導体層に効果的に酸素を供給できる。
また、酸素イオンの添加を行っていないサンプルと、酸素イオンの添加を行ったサンプルについて、酸化物半導体膜の膜密度をＸ線反射率測定法（ＸＲＲ：Ｘ−Ｒａｙ Ｒｅｆｌｅｃｔｉｖｉｔｙ）を用いて評価した。
まず、作製したサンプルについて説明する。ＨＣｌ雰囲気下で熱酸化処理を施したシリコンウェハ上にプラズマＣＶＤ法により酸化窒化シリコン膜を形成し、該酸化窒化シリコン膜に対してイオンインプランテーション法により酸素イオン（Ｏ＋）を添加し、次いで酸化窒化シリコン膜の表面をＣＭＰ法により平坦化処理を施した。その後、酸化窒化シリコン膜上にＩＧＺＯ膜を形成し、ＩＧＺＯ膜に対してイオンインプランテーション法により酸素イオン（Ｏ＋）を添加した。ここで、ＩＧＺＯ膜の形成、及びＩＧＺＯ膜に対する酸素イオンの添加は上述と同様の条件で行った。酸化窒化シリコン膜への酸素イオンの添加は、加速電圧６０ｋＶ、ドーズ量２．０×１０１６ｉｏｎｓ／ｃｍ２の条件で行った。また、比較として酸素イオンの添加を行っていないサンプルも作製した。
ＸＲＲにより膜密度を測定した結果、酸素イオンの添加を行っていないサンプルでは、膜密度の値が５．８ｇ／ｃｍ３であり、酸素イオンの添加を行ったサンプルでは、膜密度の値が５．６ｇ／ｃｍ３であり、酸素イオンの添加により酸化物半導体膜の膜密度が低下することがわかった。これより、酸素イオンの添加によって酸化物半導体膜はより無秩序な原子配置となる、すなわち顕著な非晶質膜に改質することが可能であることが示唆される。例えば、酸化物半導体膜上に結晶性を有する酸化物半導体膜を積層して用いる場合、下層に異なる結晶構造を示す結晶性の酸化物半導体膜を用いると、上層に形成した酸化物半導体膜の結晶性が低下してしまうことがある。このような場合であっても、上層の酸化物半導体膜の形成前に、下層の酸化物半導体膜に酸素イオンを添加して非晶質化させることにより、結晶性が向上した酸化物半導体膜を上層に形成することができる。
本実施例は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
２００ 領域
３０２ 酸素
３１０ トランジスタ
３２０ トランジスタ
３３０ トランジスタ
３４０ トランジスタ
３５０ トランジスタ
４００ 基板
４０２ 下地絶縁層
４０４ 酸化物積層
４０４ａ 第１の酸化物層
４０４ｂ 酸化物半導体層
４０４ｃ 第２の酸化物層
４０５ 領域
４０６ａ 第１のソース電極層
４０６ｂ 第１のドレイン電極層
４０７ 酸化物積層
４０７ａ 第１の酸化物層
４０７ｂ 酸化物半導体層
４０７ｃ 第２の酸化物層
４０８ａ 第２のソース電極層
４０８ｂ 第２のドレイン電極層
４１０ ゲート絶縁層
４１２ ゲート電極層
４１２ａ 第１のゲート電極層
４１２ｂ 第２のゲート電極層
４１４ 保護絶縁層
４２２ａ 電極層
４２２ｂ 電極層
４２４ 層間絶縁層

Claims (6)

  1. 酸素を含有する下地絶縁層と、
    前記下地絶縁層上に設けられた島状の酸化物積層と、
    前記島状の酸化物積層の上面の一部及びチャネル形成方向の側面と接する第１のソース電極層及び第１のドレイン電極層と、
    前記第１のソース電極層及び前記第１のドレイン電極層上にそれぞれ設けられ、前記酸化物積層の上面の一部に接する、窒化金属膜でなる第２のソース電極層及び第２のドレイン電極層と、
    前記第２のソース電極層及び前記第２のドレイン電極層上に設けられ、前記第２のソース電極層及び前記第２のドレイン電極層との間で前記酸化物積層の上面と接するゲート絶縁層と、
    前記ゲート絶縁層を介して前記酸化物積層と重畳するゲート電極層と、
    前記ゲート絶縁層及び前記ゲート電極層上に接して設けられた保護絶縁層と、を有し、
    前記酸化物積層は、少なくともチャネルを形成する酸化物半導体層と、前記酸化物半導体層と前記下地絶縁層との間に設けられた第１の酸化物層と、前記酸化物半導体層と前記ゲート絶縁層との間に設けられた第２の酸化物層と、を含み、
    前記下地絶縁層と前記ゲート絶縁層とは、前記島状の酸化物積層の外周部において接する領域を有し、
    前記保護絶縁層は、前記ゲート絶縁層よりも酸素に対する透過性が低い半導体装置。
  2. 酸素を含有する下地絶縁層と、
    前記下地絶縁層上に設けられた島状の酸化物積層と、
    前記島状の酸化物積層の上面の一部及びチャネル形成方向の側面と接する第１のソース電極層及び第１のドレイン電極層と、
    前記第１のソース電極層及び前記第１のドレイン電極層上にそれぞれ設けられ、前記酸化物積層の上面の一部に接する、窒化金属膜でなる第２のソース電極層及び第２のドレイン電極層と、
    前記第２のソース電極層及び前記第２のドレイン電極層上に設けられ、前記第２のソース電極層及び前記第２のドレイン電極層の間で前記酸化物積層の上面と接するゲート絶縁層と、
    前記ゲート絶縁層を介して、前記酸化物積層、前記第２のソース電極層及び前記第２のドレイン電極層の一部と重畳するゲート電極層と、を有し、
    前記酸化物積層は、少なくともチャネルを形成する酸化物半導体層と、前記酸化物半導体層と前記下地絶縁層との間に設けられた第１の酸化物層と、前記酸化物半導体層と前記ゲート絶縁層との間に設けられた第２の酸化物層と、を含み、
    前記下地絶縁層と前記ゲート絶縁層とは、前記島状の酸化物積層の外周部において接する領域を有し、
    前記保護絶縁層は、前記ゲート絶縁層よりも酸素に対する透過性が低い半導体装置。
  3. 請求項１又は請求項２において、
    前記酸化物半導体層、前記第１の酸化物層及び前記第２の酸化物層は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、
    前記第１の酸化物層及び前記第２の酸化物層は、Ｉｎに対するＭの原子数比が前記酸化物半導体層よりも大きい半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記酸化物半導体層は、結晶部を含み、
    前記結晶部のｃ軸は、前記酸化物半導体層の表面の法線ベクトルに平行である半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記第１のソース電極層及び前記第１のドレイン電極層には、前記第２のソース電極層及び前記第２のドレイン電極層よりも酸素と結合しやすい材料を用いる半導体装置。
  6. 請求項１乃至５のいずれか一において、
    前記保護絶縁層に含まれる水素濃度は、５×１０１９ｃｍ−３未満である半導体装置。
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