JP2007109733A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】正スタガ構造において、ソース・ドレイン電極上の半導体膜もしくはゲート絶縁膜のステップカバレッジを向上させ、また、これらの膜の薄膜化を図り、半導体装置の特性を向上させる技術を提供する。
【解決手段】ガラス基板10の上部に、ソース・ドレイン電極12a、12bをレジスト膜14a、14bをマスクにエッチングすることにより形成した後、例えば絶縁性の液体材料を塗布し、ソース・ドレイン電極12a、12b間を絶縁膜15aで埋め込み、平坦化を図った後、その上部に半導体膜16a、ゲート絶縁膜17およびゲート電極18(G)を形成する。
【選択図】図1
【解決手段】ガラス基板10の上部に、ソース・ドレイン電極12a、12bをレジスト膜14a、14bをマスクにエッチングすることにより形成した後、例えば絶縁性の液体材料を塗布し、ソース・ドレイン電極12a、12b間を絶縁膜15aで埋め込み、平坦化を図った後、その上部に半導体膜16a、ゲート絶縁膜17およびゲート電極18(G)を形成する。
【選択図】図1
Description
本発明は、絶縁ゲート電界効果トランジスタ(MISFET:metal insulator semiconductor field effect transistor)を有する半導体装置、特に、薄膜トランジスタ(TFT:thin film transistor)を有する半導体装置に関するものである。
液晶やエレクトロルミネッセンス(EL:electroluminescence)素子を利用した表示装置のスイッチング素子や駆動回路としてTFTが広く用いられている。
中でも、多結晶シリコン(ポリシリコン)を用いたTFTは、キャリア移動度が高く、ガラス基板のような透明の絶縁基板上に作成することができるという特徴を有しており、上記表示装置に用いて好適である。
また、ソース・ドレイン電極がゲート電極より下側に配置される正スタガ(トップゲート)構造のTFTは、その構造が比較的簡単であり、フォトリソ工程が少ない等の利点を有している。
このようなTFTは、ソース・ドレイン電極と、その上部の半導体層と、半導体層上にゲート絶縁膜を介して形成されたゲート電極とを有する。
例えば、下記特許文献1(特開平8−78699)および特許文献2(特開平10−294466)には、正スタガ構造のTFTが開示されており、ソース電極とドレイン電極を形成した後、その上部からPH3によるプラズマ処理を行い表面層にPを拡散させることにより寄生容量が小さく、オン抵抗が小さいTFTを製造することが記載されている。
また、例えば、下記特許文献3(特開平10−3091)には、正スタガ構造のTFTが開示されており、ソース電極とドレイン電極との対向する側面をテーパ角45°のテーパ面とすることで、その上に形成される半導体層を薄くする技術が開示されている(例えば、段落0004参照)。
特開平8−78699号公報
特開平10−294466号公報
特開平10−3091号公報
本発明者は、TFTに関する研究・開発を行っており、その中で正スタガ構造のTFTにおいてソース・ドレイン電極の膜厚を例えば80nm以上とするとトランジスタ特性が劣化することが解かった。
かかる特性の劣化について検討したところ、ソース、ドレイン電極の膜厚の増加により、その上部に形成される半導体層のステップカバレッジ(被覆性)が悪化することが原因であることが解かった。
例えば、上記特許文献3に記載されているように、ソース電極とドレイン電極との対向する側面をテーパ面とすることで、その上部に形成される半導体層のステップカバレッジを向上させることも可能である。
しかしながら、ソース・ドレイン電極の低抵抗化の要求は大きく、特に、近年その研究・開発が活発に行われている大型ディスプレイやその駆動に大電流を要する有機ELにおいては、ソース・ドレイン電極の飛躍的な低抵抗化が求められている。
このような要求に対応するためには、ソース・ドレイン電極の厚膜化は避けられない状況にあり、その膜厚が300nm以上(例えば、500nm程度)のソース・ドレイン電極を有するTFTも検討されている。
従って、このような膜厚のソース・ドレイン電極を用いた場合、その側面をテーパ面とするだけでは、その上部に形成される半導体層の良好なステップカバレッジが得られないことが予想される。
また、ソース・ドレイン電極上の半導体層のステップカバレッジの向上は、半導体層およびその上部のゲート絶縁膜の薄膜化に寄与する。これらの膜の薄膜化により、トランジスタの閾値電位の低減やS値の低減を図ることができ、トランジスタ特性の向上を図ることができる。
本発明は、ソース・ドレイン電極の厚膜化にも対応し得る半導体装置を提供することを目的とする。
本発明は、ソース・ドレイン電極上の半導体層もしくはゲート絶縁膜のステップカバレッジを向上させ、半導体装置の特性を向上させることを目的とする。
本発明は、ソース・ドレイン電極上の半導体層もしくはゲート絶縁膜の薄膜化を図り、半導体装置の特性を向上させることを目的とする。
(1)本発明の半導体装置は、(a)基板と、(b)前記基板上に離間して配置されるソース電極およびドレイン電極と、(c)前記基板、前記ソース電極および前記ドレイン電極によって形成される凹部を埋設して前記ソース電極および前記ドレイン電極相互間を平坦化する埋め込み絶縁膜と、(d)前記ソース電極、前記埋め込み絶縁層および前記ドレイン電極上に形成される半導体膜と、(e)前記半導体膜上に形成されるゲート絶縁膜と、(f)前記埋め込み絶縁膜を覆うように前記ゲート絶縁膜上に形成されるゲート電極と、を有するものである。
かかる構成によれば、埋め込み絶縁膜によりソース電極、ドレイン電極および埋め込み絶縁膜上の段差が低減され(平坦性が向上し)、その上部の膜である半導体膜もしくはゲート絶縁膜の被覆性が向上する。また、半導体膜もしくはゲート絶縁膜の薄膜化を図ることができる。その結果、半導体装置の特性の向上を図ることができる。
(2)本発明の電気光学装置は、前記半導体装置を有するものである。ここで「電気光学装置」とは、本発明にかかる半導体装置を備えた、電気的作用によって発光するあるいは外部からの光の状態を変化させる電気光学素子を備えた装置一般をいい、自ら光を発するものと外部からの光の通過を抑制するものの双方を含む。例えば、電気光学素子として、液晶素子、電気泳動粒子が分散した分散媒体を有する電気泳動素子、EL(エレクトロルミネッセンス)素子、電界の印加により発生した電子を発光板に当てて発光させる電子放出素子を備えたアクティブマトリクス型の表示装置等がある。
(3)本発明の電子機器は、前記半導体装置を有するものである。ここで「電子機器」とは、本発明にかかる半導体装置を備えた一定の機能を奏する機器一般をいい、例えば電気光学装置やメモリを備えて構成される。その構成に特に限定はないが、例えばICカード、携帯電話、ビデオカメラ、パーソナルコンピュータ、ヘッドマウントディスプレイ、リア型またはフロント型のプロジェクター、さらに表示機能付ファックス装置、デジタルカメラのファインダ、携帯型TV、PDA、電子手帳、電光掲示板、宣伝広告用ディスプレイなどが含まれる。
(4)本発明の半導体装置の製造方法は、(a)基板上に導電層を形成する導電層形成工程と、(b)前記導電層上にレジストマスクを形成し、エッチングを行って相互が離間したソース電極およびドレイン電極を形成するパターニング工程と、(c)前記ソース電極およびドレイン電極相互間を液体絶縁材料で埋設して埋め込み絶縁膜を形成する絶縁膜形成工程と、(d)前記ソース電極、前記埋め込み絶縁膜および前記ドレイン電極上に半導体膜を形成する半導体膜形成工程と、(e)前記埋め込み絶縁膜を覆うように前記半導体膜上にゲート電極を形成するゲート電極形成工程と、を含むものである。
このようにソース電極およびドレイン電極間に絶縁膜を埋め込むことにより、ソース電極、ドレイン電極および埋め込み絶縁膜上の段差が低減され(平坦性が向上し)、その上部の膜である半導体膜もしくはゲート絶縁膜の被覆性が向上する。また、半導体膜もしくはゲート絶縁膜の薄膜化を図ることができる。その結果、半導体装置の特性の向上を図ることができる。
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
図1は、本実施の形態のTFT(半導体装置)の製造方法を示す工程断面図であり、図1(g)に、本実施の形態のTFT構造を示す。
まず、本実施の形態のTFT構造について説明する。なお、本実施の形態のTFT構造は、後述するその製造方法の説明により明確となるため、ここではその特徴的な部分について詳細に説明する。
図1(g)に示すように、ガラス基板(基板、透明基板、絶縁性基板)10上には、下地保護膜(下地酸化膜、下地絶縁膜)11が形成され、この下地保護膜11上には一定の領域BCA(図1(b)参照)を介して対向するようにソース・ドレイン電極12a、12bが配置されている。このソース・ドレイン電極12a、12bの上部(表面)には不純物層13a、13bが配置されている。即ち、ソース・ドレイン電極12a、12bの表面部は不純物を含有している。この不純物層13a、13bをソース・ドレイン領域として使用しても良い。また、ソース・ドレイン電極12a、12b上に不純物層を形成することにより後述する半導体膜16aとの間でオーミックコンタクトをとることができる。なお、このようなオーミックコンタクト層は、ソース・ドレイン電極12a、12bの表面に不純物を拡散させて形成しても良い。
また、ソース・ドレイン電極12a、12bの膜厚は、300nm以上であり、ソース、ドレイン電極の低抵抗化を図ることができる。なお、12a、12bのうち、いずれか一方がソース電極となり、他方がドレイン電極となる。
このソース、ドレイン電極12a、12b(不純物層13a、13b)間は、絶縁膜(埋め込み絶縁膜)15aで埋め込まれている。言い換えれば、下地保護膜11上の一定の領域BCA上には、絶縁膜15aが配置されている。また、言い換えれば、下地保護膜11(基板)およびソース、ドレイン電極13a、13bによって形成される凹部内に、絶縁膜15aが埋め込まれている(埋設されている)。
この絶縁膜15aによって、ソース、ドレイン電極12a、12b(不純物層13a、13b)および絶縁膜15aの表面の段差が軽減される。言い換えれば、これらの表面の平坦性を確保することができる。
この絶縁膜15aの膜厚は、ソース、ドレイン電極12a、12bと不純物層13a、13bとの積層膜の膜厚と同程度にすることが最良である。もちろん、絶縁膜15aの膜厚が前記積層膜の膜厚より小さい場合であっても、絶縁膜15aの膜厚分、平坦性が向上するので効果を奏する。
ソース、ドレイン電極12a、12b(不純物層13a、13b)および絶縁膜15aの上部には半導体膜(半導体層)16aが配置されている。この半導体膜16a上には、ゲート絶縁膜17が配置され、さらにその上にはゲート電極18(G)が配置される。
ここで、ゲート電極Gの下側に位置する半導体膜16aの表面部分がチャネル領域となる。そこで、半導体膜16aの表面部分のチャネル領域に対して、ソース・ドレイン電極間に位置する半導体膜16aの裏面部分をバックチャネル領域という。従って、前述した一定の領域BCAはバックチャネル領域BCAということができる。
このように、本実施の形態のTFTによれば、ソース、ドレイン電極12a、12b(不純物層13a、13b)および絶縁膜15aの表面の段差が軽減され、平坦化されているので、これらの上部に形成される半導体膜16aのステップカバレッジを向上させることができる。その結果、トランジスタ特性を向上させることができる。
また、ソース・ドレイン電極12a、12bの低抵抗化の要求により電極膜厚が増大しても、絶縁膜15aにより平坦化が図れ、半導体膜16aのステップカバレッジを向上させることができる。例えば、ソース・ドレイン電極12a、12bの膜厚が300nm以上となっても、トランジスタ特性を維持することができる。しかしながら、ソース・ドレイン電極を1μm以上に厚くすると、電極と下地膜との応力によって基板が歪むもしくは電極にクラックが生じる等の問題が発生することから、ソース・ドレイン電極の膜厚は300nm以上1μm以下であることが望まれる。
また、絶縁膜15aにより平坦化が図れるので、その上部の半導体膜16aの薄膜化を図ることができる。さらに、その上部のゲート絶縁膜17の薄膜化を図ることができる。
例えば、半導体膜16aの膜厚を80nm以下とすることができ、より好ましくはこの膜厚を40nm以下とすることができる。しかしながら、半導体膜を20nm以下にすると、密な膜を形成することが難しくなるため、膜厚は最低でも20nm以上が望まれる。すなわち、半導体膜16aの膜厚を、20nm以上80nm以下とすることができ、より好ましくはこの膜厚を20nm以上40nm以下にすることができる。また、半導体膜16aの膜厚をソース・ドレイン電極12a、12bおよびその上部の不純物層13a、13bの積層膜厚の1/5以下とすることができる。
例えば、ゲート絶縁膜17の膜厚を20nm以上100nm以下とすることができ、より好ましくはこの膜厚を20nm以上50nm以下とすることができる。また、ゲート絶縁膜17の膜厚をソース・ドレイン電極12a、12bおよびその上部の不純物層13a、13bの積層膜厚の1/5以下とすることができる。
このように、半導体膜16aもしくはゲート絶縁膜17の薄膜化を図ることで、トランジスタの閾値電位の低減やS値の低減を図ることができ、トランジスタ特性の向上を図ることができる。
次いで、図1を参照しながら、本実施の形態のTFT(半導体装置)の製造方法を説明する。
図1(a)に示すように、ガラス基板10上に下地保護膜11として例えば酸化シリコン膜を形成する。この酸化シリコン膜は、TEOS(tetra ethyl ortho silicate、テトラエトキシシラン)および酸素ガスなどを原料ガスとして、例えばプラズマCVD(chemical vapor deposition、化学気相成長)法を用いて形成する。
次いで、下地保護膜11上に、導電性膜(導電体膜、導電膜、導電層)12として例えば金属膜を形成する。この導電性膜12は、ソース・ドレイン電極となる。ここでは、例えばMo(モリブデン)を、スパッタリング法により500nm程度堆積する。なお、Moの他、Cu(銅)等の金属材料を用いても良く、また、ITO(インジウム・スズ酸化膜)を用いても良い。また、堆積方法も、スパッタリング法に限らず、他のPVD(physical vapor deposition、物理気相成長)法、例えば、蒸着法で形成してもよい。また、CVD法で形成しても良い。
このように、本実施の形態によれば、ソース・ドレイン電極となる導電性膜12の膜厚を300nm以上(例えば500nm)と、厚膜化したので、ソース、ドレイン電極の低抵抗化を図ることができる。
次いで、導電性膜12上に、高濃度の不純物層(不純物ドープ半導体層)13を形成する。この不純物層13は、例えば、P(リン)もしくはB(ボロン)を含有したシリコン層(半導体層)であり、例えば、SiH4(モノシラン)ガスとPH3(リン化水素、ホスフィン、フォスフィン、Phosphine)もしくはB2H6(ジボラン)の混合ガスを用いたCVD法で50nm程度形成する。
なお、ここでは、不純物を含有させながらシリコン層を形成したが、真性のアモルファスシリコン層をCVD法で堆積した後、不純物(PもしくはB)をイオン注入法によってドープしても良い。
また、導電性膜12の表面に直接不純物を拡散させて形成しても良い。例えば、導電性膜12の表面に、PH3によるプラズマ処理を行うことにより導電性膜12の表面に不純物を拡散させてもよい。
次いで、図1(b)に示すように、不純物層13上に、フォトレジスト膜(以下、単に「レジスト膜」という)を形成し、露光および現像(フォトリソグラフィー)することにより、ソース・ドレイン電極の形成領域上にのみレジスト膜(マスク膜、レジストマスク)14a、14bを残存させる。
次いで、レジスト膜14a、14bをマスクとして導電性膜12および不純物層13をエッチングする。例えば、チャンバー(処理室)内でCF4とO2を1:1の割合で混合し、10Pa、印加電力750Wの雰囲気下でプラズマエッチングを行う。このように導電性膜12および不純物層13を1回のフォトリソグラフィー工程によってパターニングする。その結果、ソース・ドレイン電極(ソース・ドレイン引き出し電極、導電性膜片)12a、12bが形成され、その表面部には不純物層13a、13bが位置する。
前述したように、この不純物層13a、13bをソース・ドレイン領域として使用する。また、この不純物層13a、13bにより半導体膜16aとの間でオーミックコンタクトをとることができる。
次いで、図1(c)に示すように、レジスト膜14a、14bを残存させた状態で、ソース・ドレイン電極12a、12b(不純物層13a、13b)間を絶縁膜15で埋め込む。
この絶縁膜15は、例えば、酸化シリコン膜などの絶縁性材料よりなり、例えば、ポリシラザン溶液をスピンコート法で塗布し形成する。ポリシラザン溶液とは、ポリシラザンを有機溶媒(例えば20%のキシレン溶液)に溶かしたものである。スピンコートの条件は、例えば4000rpmで20分程度である。なお、スピンコートで形成可能な絶縁膜としては、絶縁性の液体材料であえば良く、上記ポリシラザンでなくとも良い。
また、絶縁性の液体材料を用いた他の成膜方法には、インクジェット法がある。即ち、絶縁性の液体材料をインクジェット法で所望の領域、ここではソース・ドレイン電極12a、12b間に滴下(塗布)することにより絶縁膜15を形成する。
このような液体材料を使用した場合には、レジスト膜を除去する前に、溶媒を気化させるために例えば100℃程度のポストベーク(熱処理)を行うことが好ましい。
次いで、図1(d)に示すように、レジスト膜14a、14bをアッシング(灰化処理)により除去した後、絶縁性の液体材料(この場合ポリシラザン)を焼成させるため、酸素を含む雰囲気中で300℃、1時間のアニール(熱処理)を行う。その結果、ポリシラザンが固化し酸化シリコンとなる。アニール後の絶縁膜を15aとする。
この絶縁膜15aの膜厚は、ソース、ドレイン電極12a、12bと不純物層13a、13bとの積層膜の膜厚と同程度にすることが平坦性を確保する上で最良である。もちろん、絶縁膜15aの膜厚が前記積層膜の膜厚より小さい場合であっても、絶縁膜15aの膜厚分、平坦性が向上するので効果を奏する。
上記条件で絶縁膜15aを形成し、平坦化を行った結果、ソース、ドレイン電極12a、12b(不純物層13a、13b)と絶縁膜15aの段差(高低差)を約±50nm以下とすることができた。このように、平坦度をソース・ドレイン電極12a、12bおよびその上部の不純物層13a、13bの積層膜厚の1/5以下とすることができる。
このように、本実施の形態のTFTによれば、ソース、ドレイン電極12a、12b(不純物層13a、13b)間を絶縁膜15aで埋め込んだので、ソース・ドレイン電極12a、12b(不純物層13a、13b)および絶縁膜15aの表面の段差が軽減され、平坦化される。
ここで、絶縁膜15aの膜厚を前述の積層膜厚と同程度とすれば、ソース・ドレイン電極12a、12bとその上部の不純物層13a、13bとの積層膜の側壁を絶縁膜15で覆うことができ、不純物層13a、13bの側壁からバックチャネル領域BCA(下地保護膜11の表面)への不純物の拡散(汚染)を低減することができる。
また、レジスト膜14a、14bを残存させた状態で絶縁性の液体材料を用いて絶縁膜を形成したので、ソース・ドレイン電極12a、12b上の膜の高さを確保でき、絶縁性の液体材料の塗布量を容易に調整することができる。また、自己整合的に(セルフアラインで)絶縁膜15を形成することができる。
また、絶縁性の液体材料を用いた場合には、前記側壁部においてその膜厚が若干大きくなる傾向にある。従って、絶縁膜15aの膜厚を最終的にソース・ドレイン電極とその上部の不純物層との積層膜の膜厚と同程度となるよう調整しても、前記側壁部を効率良く覆うことができる。
なお、本実施の形態においては絶縁性の液体材料を用いて絶縁膜15aを形成したが、CVD法やPVD法(例えば、スパッタリング法や蒸着法等)を用いて基板の全面に絶縁膜15a(例えば、酸化シリコン膜)を形成しても良い。
次いで、希フッ酸溶液を用いて上記アッシング時などの際に生じた基板表面(不純物層13a、13bの表面)の自然酸化膜を除去する。希フッ酸溶液は、例えば、水:フッ酸が60:1の溶液である。
次いで、図1(e)に示すように、ソース・ドレイン電極12a、12b(不純物層13a、13b)および絶縁膜15a上に、半導体膜16として例えばアモルファスシリコン膜をCVD法で堆積する。
このアモルファスシリコン膜は、例えば、平行平板プラズマCVD装置の処理室内に原料ガスであるSiH4を例えば100sccmで導入し、堆積温度を430℃とし、約60秒間の処理を行うことにより、約40nmのアモルファスシリコンを堆積する。
このように本実施の形態によれば、絶縁膜15aにより平坦化が図られているので、半導体膜16のステップカバレッジを向上させることができる。また、絶縁膜15aにより平坦化が図られているので、半導体膜16aの薄膜化を図ることができる。即ち、半導体膜16aの膜厚を、20nm以上80nm以下(より好ましくは、20nm以上40nm以下)とすることができる。また、半導体膜16aの膜厚をソース・ドレイン電極12a、12bおよびその上部の不純物層13a、13bの積層膜厚の1/5以下とすることができる。また、半導体膜16aの薄膜化によりトランジスタ特性を向上させることができる。
次いで、アモルファスシリコン膜を結晶化し、多結晶シリコン膜とする。この結晶化の方法には、レーザ照射による結晶化や固相成長による結晶化などがある。但し、600℃以上の雰囲気下での結晶化処理を行う場合には、ソース・ドレイン電極12a、12bをかかる高温処理に耐えられるよう、Mo、Ta(タンタル)もしくはTi(チタン)などの高融点金属で形成する必要がある。結晶化した後の半導体膜を16aとする。
本発明はアモルファスシリコン膜を結晶化せずにアモルファスシリコンTFTとして利用することもできる。
次いで、図1(f)に示すように、半導体膜16aを図示しないレジスト膜をマスクに、エッチングすることにより、所望の形状にパターニングする。その結果、各素子毎に半導体膜16aが分離される。
次いで、ゲート絶縁膜17として例えば酸化シリコン膜をプラズマCVD法で形成する。チャンバー(成膜室)内に、例えばTEOSおよび酸素ガスを流量比1:50で導入し、室内の圧力を175Paに調節する。室内のガス圧力が安定したらRF(radio frequency)放電を開始し、成膜を行う。RF電力は例えば1.3kWである。成膜速度が100nm/minとなるよう成膜条件を調整し、例えば50nmの酸化シリコン膜を堆積する。
このように本実施の形態によれば、絶縁膜15aにより平坦化が図られているので、半導体膜16の表面も平坦性が維持されている。従って、その上部のゲート絶縁膜17のステップカバレッジを向上させることができ、また、ゲート絶縁膜17の薄膜化を図ることができる。即ち、ゲート絶縁膜17の膜厚を、20nm以上100nm以下(より好ましくは、20nm以上50nm以下)とすることができる。また、ゲート絶縁膜17の膜厚をソース・ドレイン電極12a、12bおよびその上部の不純物層13a、13bの積層膜厚の1/5以下とすることができる。言い換えれば、1/5を超えないようにすることができる。また、ゲート絶縁膜17の薄膜化によりトランジスタ特性を向上させることができる。
次いで、導電性膜18として例えばTa膜をスパッタリング法により堆積する。この導電性膜はTFTのゲート電極となる。このゲート電極は電気抵抗が小さい材料を用いることが好ましい。例えば、スパッタガスとして窒素ガス6.7%含有のAr(アルゴン)ガスを用い、基板温度180℃で600nmのTa膜を堆積した場合、その結晶構造はα構造となり、比抵抗は約40μΩcmとなる。
なお、導電性膜の製造には他のPVD法やCVD法を用いても良く、Ta以外の導電性材料を用いても良い。
次いで、導電性膜18を所望の形状にパターニングし、ゲート電極Gを形成する。なお、本実施の形態においては、不純物層13a、13bをソース・ドレイン領域としたが、ゲート電極Gをマスクとして半導体膜16a中にドナーもしくはアクセプターとなる不純物イオンを打ち込むことによりソース・ドレイン領域を形成してもよい。
以上の工程によって、スタガ構造のTFTがほぼ完成する。
これに対し従来技術では、図2(a)に示すように、ソース・ドレイン電極12a、12bをパターニングした後、その表面にPを拡散させるため、PH3(フォスフィン)によるプラズマ処理を行った後(図2(b))、半導体膜16a、第1ゲート絶縁膜17a、2ゲート絶縁膜17bおよびゲート電極Gを順次形成する(図2(c)〜(d))。このような場合は、ソース・ドレイン電極の段差により半導体膜16a上の段差も大きくなる。その結果、半導体膜16a、第1ゲート絶縁膜17aもしくは第2ゲート絶縁膜17bのステップカバレッジが劣化し、トランジスタとして機能させるためには、これらの膜を厚膜化せざるを得ない。また、厚膜化によりトランジスタの特性が低下する。なお、90は、リン拡散領域である。
また、図3に示すように、ソース・ドレイン電極12a、12bの側面を角度θのテーパ面とすることで、その上部に形成される半導体膜16aのステップカバレッジを改善させることも可能であるが、ソース・ドレイン電極12a、12bの厚膜化には対応し難い。
なお、図2は、本実施の形態の効果を説明するためのTFTの工程断面図であり、図3は、本実施の形態の効果を説明するためのTFTの断面図である。本実施の形態と対応する部位には同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
このように、本実施の形態によれば、ソース・ドレイン電極の厚膜化にも対応し得る半導体装置を提供することができる。また、ソース・ドレイン電極上の半導体膜もしくはゲート絶縁膜のステップカバレッジを向上させ、半導体装置の特性を向上させることができる。また、ソース・ドレイン電極上の半導体膜もしくはゲート絶縁膜の薄膜化を図り、半導体装置の特性を向上させることができる。
<電気光学装置および電子機器の説明>
次に、前述の実施の形態で説明したTFTが使用される電気光学装置や電子機器について説明する。
次に、前述の実施の形態で説明したTFTが使用される電気光学装置や電子機器について説明する。
本発明のTFTは、例えば、電気光学装置(表示装置)の駆動素子として用いられる。図4に、本発明の電気光学装置を用いた電子機器の例を示す。図4(A)は携帯電話への適用例であり、図4(B)は、ビデオカメラへの適用例である。また、図4(c)は、テレビジョンへ(TV)の適用例であり、図4(D)は、ロールアップ式テレビジョンへの適用例である。
図4(A)に示すように、携帯電話530には、アンテナ部531、音声出力部532、音声入力部533、操作部534および電気光学装置(表示部)500を備えている。この電気光学装置に、本発明の電気光学装置を使用することができる。
図4(B)に示すように、ビデオカメラ540には、受像部541、操作部542、音声入力部543および電気光学装置(表示部)500を備えている。この電気光学装置に、本発明の電気光学装置を使用することができる。
図4(C)に示すように、テレビジョン550は、電気光学装置(表示部)500を備えている。この電気光学装置に、本発明の電気光学装置を使用することができる。なお、パーソナルコンピュータ等に用いられるモニタ装置(電気光学装置)にも本発明の電気光学装置を使用することができる。
図4(D)に示すように、ロールアップ式テレビジョン560は、電気光学装置(表示部)500を備えている。この電気光学装置に、本発明の電気光学装置を使用することができる。
なお、電気光学装置を有する電子機器としては、上記の他、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型TV、電子手帳、電光掲示板、宣伝広告用ディスプレイなどがある。
10…ガラス基板 11…下地保護膜 12…導電性膜 12a、12b…ソース・ドレイン電極 13、13a、13b…不純物層 14a、14b…レジスト膜 15、15a…絶縁膜 16、16a…半導体膜 17…ゲート絶縁膜 17a…第1ゲート絶縁膜 17b…第2ゲート絶縁膜 18…導電性膜 90…リン拡散領域 500…電気光学装置 530…携帯電話 531…アンテナ部 532…音声出力部 533…音声入力部 534…操作部 540…ビデオカメラ 541…受像部 542…操作部 543…音声入力部 550…テレビジョン 560…ロールアップ式テレビジョン BCA…バックチャネル領域 G…ゲート電極
Claims (14)
- (a)基板と、
(b)前記基板上に離間して配置されるソース電極およびドレイン電極と、
(c)前記基板、前記ソース電極および前記ドレイン電極によって形成される凹部を埋設して前記ソース電極および前記ドレイン電極相互間を平坦化する埋め込み絶縁膜と、
(d)前記ソース電極、前記埋め込み絶縁層および前記ドレイン電極上に形成される半導体膜と、
(e)前記半導体膜上に形成されるゲート絶縁膜と、
(f)前記埋め込み絶縁膜を覆うように前記ゲート絶縁膜上に形成されるゲート電極と、
を有することを特徴とする半導体装置。 - 前記埋め込み絶縁膜は、絶縁性の液体材料を固化してなる膜であること
を特徴とする請求項1記載の半導体装置。 - 前記半導体膜の膜厚は、20nm以上80nm以下であること
を特徴とする請求項1記載の半導体装置。 - 前記半導体膜の膜厚は、20nm以上40nm以下であること
を特徴とする請求項1記載の半導体装置。 - 前記ゲート絶縁膜の膜厚は、20nm以上100nm以下であること
を特徴とする請求項1記載の半導体装置。 - 前記ゲート絶縁膜の膜厚は、20nm以上50nm以下であること
を特徴とする請求項1記載の半導体装置。 - 前記ソース電極およびドレイン電極の膜厚は、300nm以上1μm以下であること
を特徴とする請求項1記載の半導体装置。 - 前記半導体膜の膜厚は、前記ソース電極およびドレイン電極の膜厚の1/5を超えない膜厚であることを特徴とする請求項1記載の半導体装置。
- 前記ゲート絶縁膜の膜厚は、前記ソース電極およびドレイン電極の膜厚の1/5を超えない膜厚であることを特徴とする請求項1記載の半導体装置。
- 前記半導体膜の平坦度は、前記ソース電極およびドレイン電極の膜厚の1/5以下であることを特徴とする請求項1記載の半導体装置。
- 前記ソース電極およびドレイン電極と前記半導体膜との間に不純物層を有することを特徴とする請求項1記載の半導体装置。
- 請求項1〜11のうちいずれか一項に記載の半導体装置を有する電気光学装置。
- 請求項1〜11のうちいずれか一項に記載の半導体装置を有する電子機器。
- (a)基板上に導電層を形成する導電層形成工程と、
(b)前記導電層上にレジストマスクを形成し、エッチングを行って相互が離間したソース電極およびドレイン電極を形成するパターニング工程と、
(c)前記ソース電極およびドレイン電極相互間を液体絶縁材料で埋設して埋め込み絶縁膜を形成する絶縁膜形成工程と、
(d)前記ソース電極、前記埋め込み絶縁膜および前記ドレイン電極上に半導体膜を形成する半導体膜形成工程と、
(e)前記埋め込み絶縁膜を覆うように前記半導体膜上にゲート電極を形成するゲート電極形成工程と、
を含むことを特徴とする半導体装置の製造方法。
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-
2005
- 2005-10-11 JP JP2005296835A patent/JP2007109733A/ja active Pending
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