JP2007109733A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】正スタガ構造において、ソース・ドレイン電極上の半導体膜もしくはゲート絶縁膜のステップカバレッジを向上させ、また、これらの膜の薄膜化を図り、半導体装置の特性を向上させる技術を提供する。
【解決手段】ガラス基板１０の上部に、ソース・ドレイン電極１２ａ、１２ｂをレジスト膜１４ａ、１４ｂをマスクにエッチングすることにより形成した後、例えば絶縁性の液体材料を塗布し、ソース・ドレイン電極１２ａ、１２ｂ間を絶縁膜１５ａで埋め込み、平坦化を図った後、その上部に半導体膜１６ａ、ゲート絶縁膜１７およびゲート電極１８（Ｇ）を形成する。
【選択図】図１

Description

本発明は、絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ：metal insulator semiconductor field effect transistor）を有する半導体装置、特に、薄膜トランジスタ（ＴＦＴ：thin film transistor）を有する半導体装置に関するものである。

液晶やエレクトロルミネッセンス（ＥＬ：electroluminescence）素子を利用した表示装置のスイッチング素子や駆動回路としてＴＦＴが広く用いられている。

中でも、多結晶シリコン（ポリシリコン）を用いたＴＦＴは、キャリア移動度が高く、ガラス基板のような透明の絶縁基板上に作成することができるという特徴を有しており、上記表示装置に用いて好適である。

また、ソース・ドレイン電極がゲート電極より下側に配置される正スタガ（トップゲート）構造のＴＦＴは、その構造が比較的簡単であり、フォトリソ工程が少ない等の利点を有している。

このようなＴＦＴは、ソース・ドレイン電極と、その上部の半導体層と、半導体層上にゲート絶縁膜を介して形成されたゲート電極とを有する。

例えば、下記特許文献１（特開平８−７８６９９）および特許文献２（特開平１０−２９４４６６）には、正スタガ構造のＴＦＴが開示されており、ソース電極とドレイン電極を形成した後、その上部からＰＨ₃によるプラズマ処理を行い表面層にＰを拡散させることにより寄生容量が小さく、オン抵抗が小さいＴＦＴを製造することが記載されている。

また、例えば、下記特許文献３（特開平１０−３０９１）には、正スタガ構造のＴＦＴが開示されており、ソース電極とドレイン電極との対向する側面をテーパ角４５°のテーパ面とすることで、その上に形成される半導体層を薄くする技術が開示されている（例えば、段落０００４参照）。
特開平８−７８６９９号公報 特開平１０−２９４４６６号公報 特開平１０−３０９１号公報

本発明者は、ＴＦＴに関する研究・開発を行っており、その中で正スタガ構造のＴＦＴにおいてソース・ドレイン電極の膜厚を例えば８０ｎｍ以上とするとトランジスタ特性が劣化することが解かった。

かかる特性の劣化について検討したところ、ソース、ドレイン電極の膜厚の増加により、その上部に形成される半導体層のステップカバレッジ（被覆性）が悪化することが原因であることが解かった。

例えば、上記特許文献３に記載されているように、ソース電極とドレイン電極との対向する側面をテーパ面とすることで、その上部に形成される半導体層のステップカバレッジを向上させることも可能である。

しかしながら、ソース・ドレイン電極の低抵抗化の要求は大きく、特に、近年その研究・開発が活発に行われている大型ディスプレイやその駆動に大電流を要する有機ＥＬにおいては、ソース・ドレイン電極の飛躍的な低抵抗化が求められている。

このような要求に対応するためには、ソース・ドレイン電極の厚膜化は避けられない状況にあり、その膜厚が３００ｎｍ以上（例えば、５００ｎｍ程度）のソース・ドレイン電極を有するＴＦＴも検討されている。

従って、このような膜厚のソース・ドレイン電極を用いた場合、その側面をテーパ面とするだけでは、その上部に形成される半導体層の良好なステップカバレッジが得られないことが予想される。

また、ソース・ドレイン電極上の半導体層のステップカバレッジの向上は、半導体層およびその上部のゲート絶縁膜の薄膜化に寄与する。これらの膜の薄膜化により、トランジスタの閾値電位の低減やＳ値の低減を図ることができ、トランジスタ特性の向上を図ることができる。

本発明は、ソース・ドレイン電極の厚膜化にも対応し得る半導体装置を提供することを目的とする。

本発明は、ソース・ドレイン電極上の半導体層もしくはゲート絶縁膜のステップカバレッジを向上させ、半導体装置の特性を向上させることを目的とする。

本発明は、ソース・ドレイン電極上の半導体層もしくはゲート絶縁膜の薄膜化を図り、半導体装置の特性を向上させることを目的とする。

（１）本発明の半導体装置は、（ａ）基板と、（ｂ）前記基板上に離間して配置されるソース電極およびドレイン電極と、（ｃ）前記基板、前記ソース電極および前記ドレイン電極によって形成される凹部を埋設して前記ソース電極および前記ドレイン電極相互間を平坦化する埋め込み絶縁膜と、（ｄ）前記ソース電極、前記埋め込み絶縁層および前記ドレイン電極上に形成される半導体膜と、（ｅ）前記半導体膜上に形成されるゲート絶縁膜と、（ｆ）前記埋め込み絶縁膜を覆うように前記ゲート絶縁膜上に形成されるゲート電極と、を有するものである。

かかる構成によれば、埋め込み絶縁膜によりソース電極、ドレイン電極および埋め込み絶縁膜上の段差が低減され（平坦性が向上し）、その上部の膜である半導体膜もしくはゲート絶縁膜の被覆性が向上する。また、半導体膜もしくはゲート絶縁膜の薄膜化を図ることができる。その結果、半導体装置の特性の向上を図ることができる。

（２）本発明の電気光学装置は、前記半導体装置を有するものである。ここで「電気光学装置」とは、本発明にかかる半導体装置を備えた、電気的作用によって発光するあるいは外部からの光の状態を変化させる電気光学素子を備えた装置一般をいい、自ら光を発するものと外部からの光の通過を抑制するものの双方を含む。例えば、電気光学素子として、液晶素子、電気泳動粒子が分散した分散媒体を有する電気泳動素子、ＥＬ（エレクトロルミネッセンス）素子、電界の印加により発生した電子を発光板に当てて発光させる電子放出素子を備えたアクティブマトリクス型の表示装置等がある。

（３）本発明の電子機器は、前記半導体装置を有するものである。ここで「電子機器」とは、本発明にかかる半導体装置を備えた一定の機能を奏する機器一般をいい、例えば電気光学装置やメモリを備えて構成される。その構成に特に限定はないが、例えばＩＣカード、携帯電話、ビデオカメラ、パーソナルコンピュータ、ヘッドマウントディスプレイ、リア型またはフロント型のプロジェクター、さらに表示機能付ファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＰＤＡ、電子手帳、電光掲示板、宣伝広告用ディスプレイなどが含まれる。

（４）本発明の半導体装置の製造方法は、（ａ）基板上に導電層を形成する導電層形成工程と、（ｂ）前記導電層上にレジストマスクを形成し、エッチングを行って相互が離間したソース電極およびドレイン電極を形成するパターニング工程と、（ｃ）前記ソース電極およびドレイン電極相互間を液体絶縁材料で埋設して埋め込み絶縁膜を形成する絶縁膜形成工程と、（ｄ）前記ソース電極、前記埋め込み絶縁膜および前記ドレイン電極上に半導体膜を形成する半導体膜形成工程と、（ｅ）前記埋め込み絶縁膜を覆うように前記半導体膜上にゲート電極を形成するゲート電極形成工程と、を含むものである。

このようにソース電極およびドレイン電極間に絶縁膜を埋め込むことにより、ソース電極、ドレイン電極および埋め込み絶縁膜上の段差が低減され（平坦性が向上し）、その上部の膜である半導体膜もしくはゲート絶縁膜の被覆性が向上する。また、半導体膜もしくはゲート絶縁膜の薄膜化を図ることができる。その結果、半導体装置の特性の向上を図ることができる。

以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。

図１は、本実施の形態のＴＦＴ（半導体装置）の製造方法を示す工程断面図であり、図１（ｇ）に、本実施の形態のＴＦＴ構造を示す。

まず、本実施の形態のＴＦＴ構造について説明する。なお、本実施の形態のＴＦＴ構造は、後述するその製造方法の説明により明確となるため、ここではその特徴的な部分について詳細に説明する。

図１（ｇ）に示すように、ガラス基板（基板、透明基板、絶縁性基板）１０上には、下地保護膜（下地酸化膜、下地絶縁膜）１１が形成され、この下地保護膜１１上には一定の領域ＢＣＡ（図１（ｂ）参照）を介して対向するようにソース・ドレイン電極１２ａ、１２ｂが配置されている。このソース・ドレイン電極１２ａ、１２ｂの上部（表面）には不純物層１３ａ、１３ｂが配置されている。即ち、ソース・ドレイン電極１２ａ、１２ｂの表面部は不純物を含有している。この不純物層１３ａ、１３ｂをソース・ドレイン領域として使用しても良い。また、ソース・ドレイン電極１２ａ、１２ｂ上に不純物層を形成することにより後述する半導体膜１６ａとの間でオーミックコンタクトをとることができる。なお、このようなオーミックコンタクト層は、ソース・ドレイン電極１２ａ、１２ｂの表面に不純物を拡散させて形成しても良い。

また、ソース・ドレイン電極１２ａ、１２ｂの膜厚は、３００ｎｍ以上であり、ソース、ドレイン電極の低抵抗化を図ることができる。なお、１２ａ、１２ｂのうち、いずれか一方がソース電極となり、他方がドレイン電極となる。

このソース、ドレイン電極１２ａ、１２ｂ（不純物層１３ａ、１３ｂ）間は、絶縁膜（埋め込み絶縁膜）１５ａで埋め込まれている。言い換えれば、下地保護膜１１上の一定の領域ＢＣＡ上には、絶縁膜１５ａが配置されている。また、言い換えれば、下地保護膜１１（基板）およびソース、ドレイン電極１３ａ、１３ｂによって形成される凹部内に、絶縁膜１５ａが埋め込まれている（埋設されている）。

この絶縁膜１５ａによって、ソース、ドレイン電極１２ａ、１２ｂ（不純物層１３ａ、１３ｂ）および絶縁膜１５ａの表面の段差が軽減される。言い換えれば、これらの表面の平坦性を確保することができる。

この絶縁膜１５ａの膜厚は、ソース、ドレイン電極１２ａ、１２ｂと不純物層１３ａ、１３ｂとの積層膜の膜厚と同程度にすることが最良である。もちろん、絶縁膜１５ａの膜厚が前記積層膜の膜厚より小さい場合であっても、絶縁膜１５ａの膜厚分、平坦性が向上するので効果を奏する。

ソース、ドレイン電極１２ａ、１２ｂ（不純物層１３ａ、１３ｂ）および絶縁膜１５ａの上部には半導体膜（半導体層）１６ａが配置されている。この半導体膜１６ａ上には、ゲート絶縁膜１７が配置され、さらにその上にはゲート電極１８（Ｇ）が配置される。

ここで、ゲート電極Ｇの下側に位置する半導体膜１６ａの表面部分がチャネル領域となる。そこで、半導体膜１６ａの表面部分のチャネル領域に対して、ソース・ドレイン電極間に位置する半導体膜１６ａの裏面部分をバックチャネル領域という。従って、前述した一定の領域ＢＣＡはバックチャネル領域ＢＣＡということができる。

このように、本実施の形態のＴＦＴによれば、ソース、ドレイン電極１２ａ、１２ｂ（不純物層１３ａ、１３ｂ）および絶縁膜１５ａの表面の段差が軽減され、平坦化されているので、これらの上部に形成される半導体膜１６ａのステップカバレッジを向上させることができる。その結果、トランジスタ特性を向上させることができる。

また、ソース・ドレイン電極１２ａ、１２ｂの低抵抗化の要求により電極膜厚が増大しても、絶縁膜１５ａにより平坦化が図れ、半導体膜１６ａのステップカバレッジを向上させることができる。例えば、ソース・ドレイン電極１２ａ、１２ｂの膜厚が３００ｎｍ以上となっても、トランジスタ特性を維持することができる。しかしながら、ソース・ドレイン電極を１μｍ以上に厚くすると、電極と下地膜との応力によって基板が歪むもしくは電極にクラックが生じる等の問題が発生することから、ソース・ドレイン電極の膜厚は３００ｎｍ以上１μｍ以下であることが望まれる。

また、絶縁膜１５ａにより平坦化が図れるので、その上部の半導体膜１６ａの薄膜化を図ることができる。さらに、その上部のゲート絶縁膜１７の薄膜化を図ることができる。

例えば、半導体膜１６ａの膜厚を８０ｎｍ以下とすることができ、より好ましくはこの膜厚を４０ｎｍ以下とすることができる。しかしながら、半導体膜を２０ｎｍ以下にすると、密な膜を形成することが難しくなるため、膜厚は最低でも２０ｎｍ以上が望まれる。すなわち、半導体膜１６ａの膜厚を、２０ｎｍ以上８０ｎｍ以下とすることができ、より好ましくはこの膜厚を２０ｎｍ以上４０ｎｍ以下にすることができる。また、半導体膜１６ａの膜厚をソース・ドレイン電極１２ａ、１２ｂおよびその上部の不純物層１３ａ、１３ｂの積層膜厚の１／５以下とすることができる。

例えば、ゲート絶縁膜１７の膜厚を２０ｎｍ以上１００ｎｍ以下とすることができ、より好ましくはこの膜厚を２０ｎｍ以上５０ｎｍ以下とすることができる。また、ゲート絶縁膜１７の膜厚をソース・ドレイン電極１２ａ、１２ｂおよびその上部の不純物層１３ａ、１３ｂの積層膜厚の１／５以下とすることができる。

このように、半導体膜１６ａもしくはゲート絶縁膜１７の薄膜化を図ることで、トランジスタの閾値電位の低減やＳ値の低減を図ることができ、トランジスタ特性の向上を図ることができる。

次いで、図１を参照しながら、本実施の形態のＴＦＴ（半導体装置）の製造方法を説明する。

図１（ａ）に示すように、ガラス基板１０上に下地保護膜１１として例えば酸化シリコン膜を形成する。この酸化シリコン膜は、ＴＥＯＳ（tetra ethyl ortho silicate、テトラエトキシシラン）および酸素ガスなどを原料ガスとして、例えばプラズマＣＶＤ（chemical vapor deposition、化学気相成長）法を用いて形成する。

次いで、下地保護膜１１上に、導電性膜（導電体膜、導電膜、導電層）１２として例えば金属膜を形成する。この導電性膜１２は、ソース・ドレイン電極となる。ここでは、例えばＭｏ（モリブデン）を、スパッタリング法により５００ｎｍ程度堆積する。なお、Ｍｏの他、Ｃｕ（銅）等の金属材料を用いても良く、また、ＩＴＯ（インジウム・スズ酸化膜）を用いても良い。また、堆積方法も、スパッタリング法に限らず、他のＰＶＤ（physical vapor deposition、物理気相成長）法、例えば、蒸着法で形成してもよい。また、ＣＶＤ法で形成しても良い。

このように、本実施の形態によれば、ソース・ドレイン電極となる導電性膜１２の膜厚を３００ｎｍ以上（例えば５００ｎｍ）と、厚膜化したので、ソース、ドレイン電極の低抵抗化を図ることができる。

次いで、導電性膜１２上に、高濃度の不純物層（不純物ドープ半導体層）１３を形成する。この不純物層１３は、例えば、Ｐ（リン）もしくはＢ（ボロン）を含有したシリコン層（半導体層）であり、例えば、ＳｉＨ₄（モノシラン）ガスとＰＨ₃（リン化水素、ホスフィン、フォスフィン、Phosphine）もしくはＢ₂Ｈ₆（ジボラン）の混合ガスを用いたＣＶＤ法で５０ｎｍ程度形成する。

なお、ここでは、不純物を含有させながらシリコン層を形成したが、真性のアモルファスシリコン層をＣＶＤ法で堆積した後、不純物（ＰもしくはＢ）をイオン注入法によってドープしても良い。

また、導電性膜１２の表面に直接不純物を拡散させて形成しても良い。例えば、導電性膜１２の表面に、ＰＨ₃によるプラズマ処理を行うことにより導電性膜１２の表面に不純物を拡散させてもよい。

次いで、図１（ｂ）に示すように、不純物層１３上に、フォトレジスト膜（以下、単に「レジスト膜」という）を形成し、露光および現像（フォトリソグラフィー）することにより、ソース・ドレイン電極の形成領域上にのみレジスト膜（マスク膜、レジストマスク）１４ａ、１４ｂを残存させる。

次いで、レジスト膜１４ａ、１４ｂをマスクとして導電性膜１２および不純物層１３をエッチングする。例えば、チャンバー（処理室）内でＣＦ₄とＯ₂を１：１の割合で混合し、１０Ｐａ、印加電力７５０Ｗの雰囲気下でプラズマエッチングを行う。このように導電性膜１２および不純物層１３を１回のフォトリソグラフィー工程によってパターニングする。その結果、ソース・ドレイン電極（ソース・ドレイン引き出し電極、導電性膜片）１２ａ、１２ｂが形成され、その表面部には不純物層１３ａ、１３ｂが位置する。

前述したように、この不純物層１３ａ、１３ｂをソース・ドレイン領域として使用する。また、この不純物層１３ａ、１３ｂにより半導体膜１６ａとの間でオーミックコンタクトをとることができる。

次いで、図１（ｃ）に示すように、レジスト膜１４ａ、１４ｂを残存させた状態で、ソース・ドレイン電極１２ａ、１２ｂ（不純物層１３ａ、１３ｂ）間を絶縁膜１５で埋め込む。

この絶縁膜１５は、例えば、酸化シリコン膜などの絶縁性材料よりなり、例えば、ポリシラザン溶液をスピンコート法で塗布し形成する。ポリシラザン溶液とは、ポリシラザンを有機溶媒（例えば２０％のキシレン溶液）に溶かしたものである。スピンコートの条件は、例えば４０００ｒｐｍで２０分程度である。なお、スピンコートで形成可能な絶縁膜としては、絶縁性の液体材料であえば良く、上記ポリシラザンでなくとも良い。

また、絶縁性の液体材料を用いた他の成膜方法には、インクジェット法がある。即ち、絶縁性の液体材料をインクジェット法で所望の領域、ここではソース・ドレイン電極１２ａ、１２ｂ間に滴下（塗布）することにより絶縁膜１５を形成する。

このような液体材料を使用した場合には、レジスト膜を除去する前に、溶媒を気化させるために例えば１００℃程度のポストベーク（熱処理）を行うことが好ましい。

次いで、図１（ｄ）に示すように、レジスト膜１４ａ、１４ｂをアッシング（灰化処理）により除去した後、絶縁性の液体材料（この場合ポリシラザン）を焼成させるため、酸素を含む雰囲気中で３００℃、１時間のアニール（熱処理）を行う。その結果、ポリシラザンが固化し酸化シリコンとなる。アニール後の絶縁膜を１５ａとする。

この絶縁膜１５ａの膜厚は、ソース、ドレイン電極１２ａ、１２ｂと不純物層１３ａ、１３ｂとの積層膜の膜厚と同程度にすることが平坦性を確保する上で最良である。もちろん、絶縁膜１５ａの膜厚が前記積層膜の膜厚より小さい場合であっても、絶縁膜１５ａの膜厚分、平坦性が向上するので効果を奏する。

上記条件で絶縁膜１５ａを形成し、平坦化を行った結果、ソース、ドレイン電極１２ａ、１２ｂ（不純物層１３ａ、１３ｂ）と絶縁膜１５ａの段差（高低差）を約±５０ｎｍ以下とすることができた。このように、平坦度をソース・ドレイン電極１２ａ、１２ｂおよびその上部の不純物層１３ａ、１３ｂの積層膜厚の１／５以下とすることができる。

このように、本実施の形態のＴＦＴによれば、ソース、ドレイン電極１２ａ、１２ｂ（不純物層１３ａ、１３ｂ）間を絶縁膜１５ａで埋め込んだので、ソース・ドレイン電極１２ａ、１２ｂ（不純物層１３ａ、１３ｂ）および絶縁膜１５ａの表面の段差が軽減され、平坦化される。

ここで、絶縁膜１５ａの膜厚を前述の積層膜厚と同程度とすれば、ソース・ドレイン電極１２ａ、１２ｂとその上部の不純物層１３ａ、１３ｂとの積層膜の側壁を絶縁膜１５で覆うことができ、不純物層１３ａ、１３ｂの側壁からバックチャネル領域ＢＣＡ（下地保護膜１１の表面）への不純物の拡散（汚染）を低減することができる。

また、レジスト膜１４ａ、１４ｂを残存させた状態で絶縁性の液体材料を用いて絶縁膜を形成したので、ソース・ドレイン電極１２ａ、１２ｂ上の膜の高さを確保でき、絶縁性の液体材料の塗布量を容易に調整することができる。また、自己整合的に（セルフアラインで）絶縁膜１５を形成することができる。

また、絶縁性の液体材料を用いた場合には、前記側壁部においてその膜厚が若干大きくなる傾向にある。従って、絶縁膜１５ａの膜厚を最終的にソース・ドレイン電極とその上部の不純物層との積層膜の膜厚と同程度となるよう調整しても、前記側壁部を効率良く覆うことができる。

なお、本実施の形態においては絶縁性の液体材料を用いて絶縁膜１５ａを形成したが、ＣＶＤ法やＰＶＤ法（例えば、スパッタリング法や蒸着法等）を用いて基板の全面に絶縁膜１５ａ（例えば、酸化シリコン膜）を形成しても良い。

次いで、希フッ酸溶液を用いて上記アッシング時などの際に生じた基板表面（不純物層１３ａ、１３ｂの表面）の自然酸化膜を除去する。希フッ酸溶液は、例えば、水：フッ酸が６０：１の溶液である。

次いで、図１（ｅ）に示すように、ソース・ドレイン電極１２ａ、１２ｂ（不純物層１３ａ、１３ｂ）および絶縁膜１５ａ上に、半導体膜１６として例えばアモルファスシリコン膜をＣＶＤ法で堆積する。

このアモルファスシリコン膜は、例えば、平行平板プラズマＣＶＤ装置の処理室内に原料ガスであるＳｉＨ₄を例えば１００ｓｃｃｍで導入し、堆積温度を４３０℃とし、約６０秒間の処理を行うことにより、約４０ｎｍのアモルファスシリコンを堆積する。

このように本実施の形態によれば、絶縁膜１５ａにより平坦化が図られているので、半導体膜１６のステップカバレッジを向上させることができる。また、絶縁膜１５ａにより平坦化が図られているので、半導体膜１６ａの薄膜化を図ることができる。即ち、半導体膜１６ａの膜厚を、２０ｎｍ以上８０ｎｍ以下（より好ましくは、２０ｎｍ以上４０ｎｍ以下）とすることができる。また、半導体膜１６ａの膜厚をソース・ドレイン電極１２ａ、１２ｂおよびその上部の不純物層１３ａ、１３ｂの積層膜厚の１／５以下とすることができる。また、半導体膜１６ａの薄膜化によりトランジスタ特性を向上させることができる。

次いで、アモルファスシリコン膜を結晶化し、多結晶シリコン膜とする。この結晶化の方法には、レーザ照射による結晶化や固相成長による結晶化などがある。但し、６００℃以上の雰囲気下での結晶化処理を行う場合には、ソース・ドレイン電極１２ａ、１２ｂをかかる高温処理に耐えられるよう、Ｍｏ、Ｔａ（タンタル）もしくはＴｉ（チタン）などの高融点金属で形成する必要がある。結晶化した後の半導体膜を１６ａとする。

本発明はアモルファスシリコン膜を結晶化せずにアモルファスシリコンTFTとして利用することもできる。

次いで、図１（ｆ）に示すように、半導体膜１６ａを図示しないレジスト膜をマスクに、エッチングすることにより、所望の形状にパターニングする。その結果、各素子毎に半導体膜１６ａが分離される。

次いで、ゲート絶縁膜１７として例えば酸化シリコン膜をプラズマＣＶＤ法で形成する。チャンバー（成膜室）内に、例えばＴＥＯＳおよび酸素ガスを流量比１：５０で導入し、室内の圧力を１７５Ｐａに調節する。室内のガス圧力が安定したらＲＦ（radio frequency）放電を開始し、成膜を行う。ＲＦ電力は例えば１．３ｋＷである。成膜速度が１００ｎｍ／ｍｉｎとなるよう成膜条件を調整し、例えば５０ｎｍの酸化シリコン膜を堆積する。

このように本実施の形態によれば、絶縁膜１５ａにより平坦化が図られているので、半導体膜１６の表面も平坦性が維持されている。従って、その上部のゲート絶縁膜１７のステップカバレッジを向上させることができ、また、ゲート絶縁膜１７の薄膜化を図ることができる。即ち、ゲート絶縁膜１７の膜厚を、２０ｎｍ以上１００ｎｍ以下（より好ましくは、２０ｎｍ以上５０ｎｍ以下）とすることができる。また、ゲート絶縁膜１７の膜厚をソース・ドレイン電極１２ａ、１２ｂおよびその上部の不純物層１３ａ、１３ｂの積層膜厚の１／５以下とすることができる。言い換えれば、１／５を超えないようにすることができる。また、ゲート絶縁膜１７の薄膜化によりトランジスタ特性を向上させることができる。

次いで、導電性膜１８として例えばＴａ膜をスパッタリング法により堆積する。この導電性膜はＴＦＴのゲート電極となる。このゲート電極は電気抵抗が小さい材料を用いることが好ましい。例えば、スパッタガスとして窒素ガス６．７％含有のＡｒ（アルゴン）ガスを用い、基板温度１８０℃で６００ｎｍのＴａ膜を堆積した場合、その結晶構造はα構造となり、比抵抗は約４０μΩｃｍとなる。

なお、導電性膜の製造には他のＰＶＤ法やＣＶＤ法を用いても良く、Ｔａ以外の導電性材料を用いても良い。

次いで、導電性膜１８を所望の形状にパターニングし、ゲート電極Ｇを形成する。なお、本実施の形態においては、不純物層１３ａ、１３ｂをソース・ドレイン領域としたが、ゲート電極Ｇをマスクとして半導体膜１６ａ中にドナーもしくはアクセプターとなる不純物イオンを打ち込むことによりソース・ドレイン領域を形成してもよい。

以上の工程によって、スタガ構造のＴＦＴがほぼ完成する。

これに対し従来技術では、図２（ａ）に示すように、ソース・ドレイン電極１２ａ、１２ｂをパターニングした後、その表面にＰを拡散させるため、ＰＨ₃（フォスフィン）によるプラズマ処理を行った後（図２（ｂ））、半導体膜１６ａ、第１ゲート絶縁膜１７ａ、２ゲート絶縁膜１７ｂおよびゲート電極Ｇを順次形成する（図２（ｃ）〜（ｄ））。このような場合は、ソース・ドレイン電極の段差により半導体膜１６ａ上の段差も大きくなる。その結果、半導体膜１６ａ、第１ゲート絶縁膜１７ａもしくは第２ゲート絶縁膜１７ｂのステップカバレッジが劣化し、トランジスタとして機能させるためには、これらの膜を厚膜化せざるを得ない。また、厚膜化によりトランジスタの特性が低下する。なお、９０は、リン拡散領域である。

また、図３に示すように、ソース・ドレイン電極１２ａ、１２ｂの側面を角度θのテーパ面とすることで、その上部に形成される半導体膜１６ａのステップカバレッジを改善させることも可能であるが、ソース・ドレイン電極１２ａ、１２ｂの厚膜化には対応し難い。

なお、図２は、本実施の形態の効果を説明するためのＴＦＴの工程断面図であり、図３は、本実施の形態の効果を説明するためのＴＦＴの断面図である。本実施の形態と対応する部位には同一もしくは関連の符号を付し、その繰り返しの説明を省略する。

このように、本実施の形態によれば、ソース・ドレイン電極の厚膜化にも対応し得る半導体装置を提供することができる。また、ソース・ドレイン電極上の半導体膜もしくはゲート絶縁膜のステップカバレッジを向上させ、半導体装置の特性を向上させることができる。また、ソース・ドレイン電極上の半導体膜もしくはゲート絶縁膜の薄膜化を図り、半導体装置の特性を向上させることができる。

＜電気光学装置および電子機器の説明＞
次に、前述の実施の形態で説明したＴＦＴが使用される電気光学装置や電子機器について説明する。

本発明のＴＦＴは、例えば、電気光学装置（表示装置）の駆動素子として用いられる。図４に、本発明の電気光学装置を用いた電子機器の例を示す。図４（Ａ）は携帯電話への適用例であり、図４（Ｂ）は、ビデオカメラへの適用例である。また、図４（ｃ）は、テレビジョンへ（ＴＶ）の適用例であり、図４（Ｄ）は、ロールアップ式テレビジョンへの適用例である。

図４（Ａ）に示すように、携帯電話５３０には、アンテナ部５３１、音声出力部５３２、音声入力部５３３、操作部５３４および電気光学装置（表示部）５００を備えている。この電気光学装置に、本発明の電気光学装置を使用することができる。

図４（Ｂ）に示すように、ビデオカメラ５４０には、受像部５４１、操作部５４２、音声入力部５４３および電気光学装置（表示部）５００を備えている。この電気光学装置に、本発明の電気光学装置を使用することができる。

図４（Ｃ）に示すように、テレビジョン５５０は、電気光学装置（表示部）５００を備えている。この電気光学装置に、本発明の電気光学装置を使用することができる。なお、パーソナルコンピュータ等に用いられるモニタ装置（電気光学装置）にも本発明の電気光学装置を使用することができる。

図４（Ｄ）に示すように、ロールアップ式テレビジョン５６０は、電気光学装置（表示部）５００を備えている。この電気光学装置に、本発明の電気光学装置を使用することができる。

なお、電気光学装置を有する電子機器としては、上記の他、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、電子手帳、電光掲示板、宣伝広告用ディスプレイなどがある。

実施の形態のＴＦＴの製造方法を示す工程断面図 実施の形態の効果を説明するためのＴＦＴの工程断面図 実施の形態の効果を説明するためのＴＦＴの断面図 本発明の電気光学装置を用いた電子機器の例を示す図

符号の説明

１０…ガラス基板 １１…下地保護膜 １２…導電性膜 １２ａ、１２ｂ…ソース・ドレイン電極 １３、１３ａ、１３ｂ…不純物層 １４ａ、１４ｂ…レジスト膜 １５、１５ａ…絶縁膜 １６、１６ａ…半導体膜 １７…ゲート絶縁膜 １７ａ…第１ゲート絶縁膜 １７ｂ…第２ゲート絶縁膜 １８…導電性膜 ９０…リン拡散領域 ５００…電気光学装置 ５３０…携帯電話 ５３１…アンテナ部 ５３２…音声出力部 ５３３…音声入力部 ５３４…操作部 ５４０…ビデオカメラ ５４１…受像部 ５４２…操作部 ５４３…音声入力部 ５５０…テレビジョン ５６０…ロールアップ式テレビジョン ＢＣＡ…バックチャネル領域 Ｇ…ゲート電極

Claims (14)

1. （ａ）基板と、
   （ｂ）前記基板上に離間して配置されるソース電極およびドレイン電極と、
   （ｃ）前記基板、前記ソース電極および前記ドレイン電極によって形成される凹部を埋設して前記ソース電極および前記ドレイン電極相互間を平坦化する埋め込み絶縁膜と、
   （ｄ）前記ソース電極、前記埋め込み絶縁層および前記ドレイン電極上に形成される半導体膜と、
   （ｅ）前記半導体膜上に形成されるゲート絶縁膜と、
   （ｆ）前記埋め込み絶縁膜を覆うように前記ゲート絶縁膜上に形成されるゲート電極と、
   を有することを特徴とする半導体装置。
2. 前記埋め込み絶縁膜は、絶縁性の液体材料を固化してなる膜であること
   を特徴とする請求項１記載の半導体装置。
3. 前記半導体膜の膜厚は、２０ｎｍ以上８０ｎｍ以下であること
   を特徴とする請求項１記載の半導体装置。
4. 前記半導体膜の膜厚は、２０ｎｍ以上４０ｎｍ以下であること
   を特徴とする請求項１記載の半導体装置。
5. 前記ゲート絶縁膜の膜厚は、２０ｎｍ以上１００ｎｍ以下であること
   を特徴とする請求項１記載の半導体装置。
6. 前記ゲート絶縁膜の膜厚は、２０ｎｍ以上５０ｎｍ以下であること
   を特徴とする請求項１記載の半導体装置。
7. 前記ソース電極およびドレイン電極の膜厚は、３００ｎｍ以上１μｍ以下であること
   を特徴とする請求項１記載の半導体装置。
8. 前記半導体膜の膜厚は、前記ソース電極およびドレイン電極の膜厚の１／５を超えない膜厚であることを特徴とする請求項１記載の半導体装置。
9. 前記ゲート絶縁膜の膜厚は、前記ソース電極およびドレイン電極の膜厚の１／５を超えない膜厚であることを特徴とする請求項１記載の半導体装置。
10. 前記半導体膜の平坦度は、前記ソース電極およびドレイン電極の膜厚の１／５以下であることを特徴とする請求項１記載の半導体装置。
11. 前記ソース電極およびドレイン電極と前記半導体膜との間に不純物層を有することを特徴とする請求項１記載の半導体装置。
12. 請求項１〜１１のうちいずれか一項に記載の半導体装置を有する電気光学装置。
13. 請求項１〜１１のうちいずれか一項に記載の半導体装置を有する電子機器。
14. （ａ）基板上に導電層を形成する導電層形成工程と、
    （ｂ）前記導電層上にレジストマスクを形成し、エッチングを行って相互が離間したソース電極およびドレイン電極を形成するパターニング工程と、
    （ｃ）前記ソース電極およびドレイン電極相互間を液体絶縁材料で埋設して埋め込み絶縁膜を形成する絶縁膜形成工程と、
    （ｄ）前記ソース電極、前記埋め込み絶縁膜および前記ドレイン電極上に半導体膜を形成する半導体膜形成工程と、
    （ｅ）前記埋め込み絶縁膜を覆うように前記半導体膜上にゲート電極を形成するゲート電極形成工程と、
    を含むことを特徴とする半導体装置の製造方法。