JP6284728B2 - Ｐｌｌ回路 - Google Patents

Description

本発明は、ＰＬＬ回路に関し、特に、スペクトラム拡散機能を備え、周波数レンジの切り替え制御可能なＰＬＬ回路に関する。

クロック生成回路は、マイクロプロセッサ等の論理回路を含む電子デバイスの動作に必要なクロック信号を生成する回路であり、典型的には、ＰＬＬ回路を含んで構成される。特に、近年のクロック信号の高周波数化による電磁妨害（ＥＭＩ：Electromagnetic Interference）対策を考慮して、ＰＬＬ回路にはスペクトラム拡散機能が欠かせないものとなっている。このスペクトラム拡散機能は、電子デバイス等が放射するＥＭＩのエネルギーのスペクトルが特定の周波数帯域に集中しないように、クロック信号の周波数を変調し、これにより、ＥＭＩのエネルギーを所定の周波数帯域に分散させ、そのピーク値を抑圧する。このようなスペクトラム拡散による周波数変調において、回路構成の簡単化等の観点から、例えば、三角波の変調プロファイルが用いられる。

ＰＬＬ回路に入力される基準クロック信号（「参照クロック信号」とも呼ばれる。）の周波数は、典型的には、数ＭＨｚ乃至数百ＭＨｚオーダーのレンジになることから、該基準クロック信号自体のノイズやＰＬＬ回路内の各コンポーネントに起因するノイズの伝搬の観点から、ＰＬＬ回路のループ帯域幅もそれに応じて幅広いレンジを持つ必要がある。従って、このようなＰＬＬ回路は、基準クロック信号の周波数に応じて各コンポーネントを最適に動作させるために、典型的には、周波数検出回路を備え、かかる周波数検出回路が出力する制御信号に従って各コンポーネントの動作パラメータ、ひいてはＰＬＬ回路の動作特性を制御する。

例えば、周波数検出回路は、下記表１に示すような離散的に定義されたいくつかの周波数レンジに従って、周波数レンジを決定するための制御信号を出力するように構成される。

周波数検出回路を備えたＰＬＬ回路の一例としては、特許文献１や特許文献２がある。特許文献１は、基準信号の周波数異常が発生し、予期しない周波数の信号が入力された場合でも、異常発振を起こすことのない、周波数安定度の高いＰＬＬ回路を開示する。具体的には、特許文献１は、入力信号の周波数を検出する周波数検出回路を備え、該入力信号の周波数異常が検出されたとき、にＶＣＯ（電圧制御発振器）の出力を固定するように構成されたＰＬＬ回路を開示する。

また、特許文献２は、基準信号と電圧制御回路からフィードバックされる出力信号とが入力される周波数検出回路を備え、該周波数検出回路が、該基準信号と該出力信号とを比較して、該出力信号の周波数が所定の範囲内に入ったときに、ローパスフィルタに対してアクティブ信号を出力するように構成されたＰＬＬ回路を開示する。

上述のように、周波数検出回路は、典型的には、ＰＬＬ回路の動作特性を制御するために用いられるが、一方で、スペクトラム拡散による周波数変調に対応するように構成される必要がある。具体的には、例えば、仮に、周波数変調の幅が大きく、変調された周波数が周波数レンジの境界値を超える場合、周波数検出回路は、変調周期毎に周波数レンジを変更するため、ＰＬＬ回路がロック状態に入れないことになる。かかる不都合を回避するため、周波数検出回路は、周波数レンジの境界部分に一定のヒステリシス（マージン）を与えて、周波数レンジを調整する技術が提案されている。例えば、周波数レンジの境界値において±１０％のヒステリシスが設定されている場合、周波数検出回路は、ＰＬＬ回路が例えば上述のＲＡＮＧＥ２のモードで動作中に、周波数変調によりクロックの周波数が一時的に高くなったとしても、２２ＭＨｚまではＲＡＮＧＥ３のモードに切り替えることなく、ＲＡＮＧＥ２のモードのままで動作する。

特開２００２-０５７５７３号公報 特開２００６-０８６７９８号公報

上述のようなＰＬＬ回路において、特定の周波数レンジ内にクロック信号の周波数を安定的にロックさせるためには、電圧制御発振器は、発振周波数のレンジをヒステリシスに応じて広く設定する必要がある。しかしながら、電圧制御発振器の発振周波数のレンジを広く設定すると、電圧感度が上がるため、電圧制御発振器は、ノイズの影響を受けやすくなるという問題がある。特に、昨今のタイミングコントローラＡＳＩＣの用途においてはＰＬＬ回路の入力周波数の下限は低く（例えば数ＭＨｚ）、同時に出力周波数は高く（例えば２ＧＨｚ程度）しなければならないところ、実用的な電圧制御発振器の発振周波数のレンジにヒステリシス分を含めるとすると、その分、該電圧制御発振器の動作特性に制約を受けることになる。

一方で、スペクトラム拡散による周波数変調を行っている間は周波数レンジの境界値を超えないよう、該周波数変調の幅を小さくすることも考えられるが、これはＥＭＩ対策を十分にとることができないという問題がある。

そこで、本発明は、基準クロック信号の周波数に応じて動作特性を切り替え制御可能なＰＬＬ回路であって、意図しない動作特性の切り替えを防止するＰＬＬ回路を提供することを目的とする。

具体的には、本発明は、基準クロック信号の周波数の検出を適正なタイミングで行うことで、意図しない動作特性の切り替えを防止するようにした、スペクトラム拡散機能を有するＰＬＬ回路を提供することを目的とする。

言い換えれば、本発明は、スペクトラム拡散機能を有するＰＬＬ回路における意図しない動作特性の切り替えを防止するために、適正なタイミングで基準クロック信号の周波数の検出を行うことのできる周波数検出回路及びこれを含んで構成されるＰＬＬ回路を提供することを目的とする。

また、本発明は、周波数レンジに対するヒステリシスを必要としないか、又は最小限のヒステリシスを設定とすることにより、とりわけ、電圧制御発振器の発振周波数レンジの幅を最小化し、ノイズの影響を最小化することができるＰＬＬ回路を提供することを目的とする。

上記課題を解決するための第１の態様に従う本発明は、前記基準クロック信号の周波数を所定の変調プロファイルに従って変調する変調制御器と、入力される信号に応じた発振周波数のクロック信号を出力する電圧制御発振器と、前記電圧制御発振器から出力された前記クロック信号を所定の分周比に従って分周する分周器と、前記分周器から出力される信号の位相と前記基準クロック信号の位相との間の位相差を検出し、該検出した位相差に応じた信号を出力する位相周波数検出器と、前記位相周波数検出器から出力される前記位相差に応じた信号に基づいて前記電圧制御発振器に入力される前記信号を生成するチャージポンプと、前記変調された基準クロック信号の周波数を検出し、前記動作特性を更新するために、前記検出した周波数に基づく制御信号を前記電圧制御発振器に出力する周波数検出器と、を備え、前記周波数検出器は、前記位相検出器から出力される前記位相差に応じた信号に基づく所定のタイミングで、前記周波数を検出する、ＰＬＬ回路である。

これにより、本発明のＰＬＬ回路は、位相周波数検出器から出力される位相差に応じた信号に基づく適切なタイミングで基準クロック信号の周波数を検出することができ、従って、意図しない周波数レンジの切り替えを防止することができるようになる。

具体的には、前記周波数検出器は、前記位相周波数検出器から出力される前記位相差に応じたＤＯＷＮ信号又はＵＰ信号に従う期間にカウントされる所定の発振クロック信号（ＯＳＣＣＬＫ）のパルス数に基づいて、前記所定のタイミングを決定するように構成されても良い。

また、前記周波数検出器は、変調周波数の中心周波数が前記所定のタイミングとして選択されるように、構成されても良い。

即ち、前記周波数検出器は、前記変調周波数の上昇期間において前記中心周波数となる位置が前記所定のタイミングとして選択されるように、構成される。或いは、前記周波数検出器は、前記変調周波数の下降期間において前記中心周波数となる位置が前記所定のタイミングとして選択されるように、構成されても良い。

さらにまた、前記周波数検出器は、前記周波数レンジの境界値と前記中心周波数とに基づいて、前記所定のタイミングを決定するように、構成されても良い。

また、前記周波数検出器は、前記動作特性を更新するために、前記位相周波数検出器、前記分周器、及び前記チャージポンプの少なくとも一つに前記制御信号を出力するように構成されても良い。

本発明は、方法の発明、即ち、ＰＬＬ回路の動作制御方法としても把握される。

本発明によれば、基準クロック信号の周波数に応じて動作特性を切り替え制御可能なＰＬＬ回路において、基準クロック信号の周波数の検出を適正なタイミングで行うことができ、従って、意図しない周波数レンジの切り替えを防止することができるようになる。その結果、ＰＬＬ回路は、安定したロック状態が得られるため、動作の安定性能が向上する。

また、本発明によれば、周波数レンジに対するヒステリシスを必要としないか、又は最小限のヒステリシスを設定とすることにより、とりわけ、電圧制御発振器の発振周波数レンジの幅を最小化し、ノイズの影響を最小化することができるＰＬＬ回路を提供することを目的とする。また、基準クロック信号の中心周波数で達成可能な、入出力周波数が相対的に広がるため、動作周波数範囲の性能が向上する。

本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。

本発明の一実施形態に係るクロック生成回路の構成の一例をブロックダイアグラムである。 本発明の一実施形態に係るＰＬＬ回路の周波数検出器の構成の一例を示すブロックダイアグラムである。 本発明の一実施形態に係るＰＬＬ回路における各信号のタイミングチャートを示している。 本発明の一実施形態に係るＰＬＬ回路の周波数検出器の構成の一例を示すブロックダイアグラムである。 本発明の一実施形態に係るＰＬＬ回路における各信号のタイミングチャートを示している。 本発明の一実施形態に係るＰＬＬ回路の周波数検出器による周波数検出のタイミングを説明するための図である。 本発明の一実施形態に係るＰＬＬ回路の周波数検出器の構成の一例を示すブロックダイアグラムである。 本発明の一実施形態に係るＰＬＬ回路の周波数検出器の構成の一例を示すブロックダイアグラムである。 本発明の一実施形態に係るＰＬＬ回路の周波数検出器による周波数検出のタイミングの一例を説明するための図である。 本発明の一実施形態に係るＰＬＬ回路の周波数検出器による周波数検出のタイミングの他の例を説明するための図である。

次に、本発明の実施の形態について、図面を参照しつつ説明する。

［第１の実施形態］
図１は、本発明の一実施形態に係るクロック生成回路の構成の一例をブロックダイアグラムである。即ち、同図に示すように、クロック生成回路１００は、例えば、発振部１１０と、フィードバック制御により出力クロック信号ＣＬＫをロックするＰＬＬ回路１２０とを含んで構成される。

発振部１１０は、例えば水晶振動子等の振動子（図示せず）を接続することによって構成される発振回路１１１と、変調制御器１１２とを含んで構成される。発振回路１１１は、振動子に所定の電圧を印加することによって該振動子の固有振動数に応じた周波数を有する基準クロック信号ＲＥＦＣＬＫを変調制御器１１２に出力する。

変調制御器１１２は、発振回路１１１が出力する基準クロック信号ＲＥＦＣＬＫについて、スペクトラム拡散を実現するための回路である。つまり、変調制御器１１２は、発振回路１１１による基準クロック信号ＲＥＦＣＬＫの周波数変調を行う。変調制御器１１２は、例えば、パルス信号によるカウント値に基づいて所定の周波数変化量を変調周波数に重畳することによって例えば三角波形状の変調プロファイルを再現し、スペクトル拡散を行うように構成されているが、これに限られるものではない。変調制御器１１２は、例えばＨｅｒｓｈｅｙ−Ｋｉｓｓ形の変調プロファイルを構成する特性テーブルを記憶したＲＯＭを含んで構成されても良い。変調制御器１１２は、周波数変調した基準クロック信号ＲＥＦＣＬＫをＰＬＬ回路１２０に出力するとともに、その周波数成分を周波数検出器１２７に出力する。

ＰＬＬ回路１２０は、例えば、位相周波数検出器１２１、チャージポンプ１２２、ループフィルタ１２３、電圧制御発振器（ＶＣＯ）１２４、分周器１２５、フィードバック分周器１２６、及び周波数検出器１２７を含んで構成される。本実施形態のＰＬＬ回路１２０は、数ＭＨｚ〜数百ＭＨｚの広いループ帯域幅に対応するように、例えば、予め定義された離散的ないくつかの周波数レンジに応じた動作特性で最適に動作するように構成されている。

位相周波数検出器１２１は、発振回路１１１から入力される基準クロック信号ＲＥＦＣＬＫと、フィードバック制御によりフィードバック分周器１２６から入力されるフィードバッククロック信号ＦＢＣＬＫとを比較し、位相差及び周波数差を検出する回路である。位相周波数検出器１２１は、典型的には、入力される信号の立ち上がりエッジ同士の時間差を比較するが、これに限られるものではない。位相周波数検出器１２１は、検出した位相差に応じた信号をチャージポンプ１２２に出力する。具体的には、位相周波数検出器１２１は、基準クロック信号の位相よりもフィードバッククロック信号ＦＢＣＬＫのそれが進んでいることを検出すると、後述する電圧制御発振器１２４の発振周波数を下降させるためのＤＯＷＮ（ＤＮ）信号を出力し、逆に、遅れていることを検出すると、該発振周波数を上昇させるためのＵＰ信号を出力する。ＤＮ信号及びＵＰ信号は、例えば、基準クロック信号ＲＥＦＣＬＫの立ち上がりエッジのタイミングで、位相調整の期間、出力されるパルス状信号である。また、本実施形態では、位相周波数検出器１２１は、ＤＮ信号及びＵＰ信号をチャージポンプ１２２及び後述する周波数検出器１２７に出力する。

チャージポンプ１２２は、位相周波数検出器１２１から入力される位相差に応じた信号（即ち、ＤＮ信号又はＵＰ信号）に基づく電流信号（電流パルス）を出力する回路である。また、ループフィルタ１２３は、フィードバック制御のためのフィルタ回路であり、チャージポンプ１２２から入力される電流に基づき、電圧制御発振器１２４に入力するための電圧信号を生成する。ループフィルタ１２３は、典型的には、ローパスフィルタが採用される。

電圧制御発振器１２４は、入力される電圧値に応じて周波数を制御する発振回路である。即ち、電圧制御発振器１２４は、ループフィルタ１２３から入力される信号の電圧値に応じて、該信号の発振周波数を変化させる。例えば、電圧制御発振器１２４は、入力される電圧値が高くなれば、出力される発振周波数も高くなるように設計される。電圧制御発振器１２４から出力される信号は、分周器１２５に入力される。

分周器１２５は、電圧制御発振器１２４から入力される発振クロック信号の周波数を第１の分周比で分周する周波数分周回路である。分周比は、任意の値に設定することができる。分周器１２５から出力される信号が、クロック生成回路１００が外部回路に提供するクロック信号ＣＬＫとなる。また、分周器１２５から出力される信号は、フィードバック分周器１２６に入力される。本実施形態では、分周器１２５は、電圧制御発振器１２４の後段に設けられているが、これに限られるものではなく、例えば、発振部１１０と位相周波数検出器１２１との間に設けられても構わない。この場合には、電圧制御発振器１２４から出力される信号が、クロック生成回路１００が外部回路に提供するクロック信号ＣＬＫとなる。

フィードバック分周器１２６は、分周器１２５から出力されるクロック信号ＣＬＫの周波数を第２の分周比で分周する周波数分周回路である。フィードバック分周器１２６によって分周された信号は、位相周波数検出器１２１にフィードバッククロック信号ＦＢＣＬＫとして入力される。

周波数検出器１２７は、発振クロック信号ＯＳＣＣＬＫを用いて、入力信号（即ち、基準クロック信号ＲＥＦＣＬＫ）の周波数を所定のタイミング毎に検出し、該検出した値に応じた電圧レベルの制御信号（セレクタ信号ＢＷ＿ＳＥＬ）を、ＰＬＬ回路１２０内の所定の各コンポーネント、例えば、チャージポンプ１２２、ループフィルタ１２３、電圧制御発振器１２４、及び分周器１２５のそれぞれに出力する。つまり、発振クロック信号ＯＳＣＣＬＫは、周波数検出器１２７内の基準クロック信号ＲＥＦＣＬＫのパルスカウンタ（図２参照）、イネーブル期間を決定するとともに、周波数変調の上昇期間及び下降期間の長さを測るために用いられる。また、制御信号は、例えば、最適な周波数レンジのモードでＰＬＬ回路が動作するように、基準クロック信号ＲＥＦＣＬＫが属する特定の周波数レンジを選択するための信号である。例えば、周波数検出器１２７は、所定の変調周期における基準クロック信号ＲＥＦＣＬＫのパルス数のカウント値を出力する。制御信号を受けた各コンポーネントは、これをデコードし、例えば、所定の周波数レンジのモードで動作するよう、自身の動作パラメータを変更することによって、動作特性を最適化する。なお、本実施形態では、ＰＬＬ回路１２０は、チャージポンプ１２２、ループフィルタ１２３、電圧制御発振器１２４、及び分周器１２５のそれぞれに制御信号が入力される構成としたが、これに限られるものではなく、例えば、電圧制御発振器１２４にのみに入力される構成であっても構わない。本実施形態の周波数検出器１２７は、スペクトラム拡散における変調周波数が中心周波数になるタイミングで基準クロック信号ＲＥＦＣＬＫの周波数を検出するように構成される。ここでいう中心周波数は、変調周波数を時間平均したときの周波数である。

なお、発振クロック信号ＯＳＣＣＬＫは、例えば、発振回路１１１とは別の発振回路（図示せず）から得られる。

図２は、本発明の一実施形態に係るＰＬＬ回路の周波数検出器の構成の一例を示すブロックダイアグラムである。また、図３は、本発明の一実施形態に係るＰＬＬ回路における各信号のタイミングチャートを示している。

本実施形態の周波数検出器１２７は、基準クロック信号ＲＥＦＣＬＫのパルス数をカウントする一方、位相周波数検出器１２１から出力されるＤＮ信号及びＵＰ信号のそれぞれを用いて発振クロック信号ＯＳＣＣＬＫのパルス数Ｎ_D及びＮ_Uをそれぞれカウントし、Ｎ_Uの値がＮ_D／２の値に一致すると判定する場合に、その一致したタイミングでのカウントした基準クロック信号ＲＥＦＣＬＫのパルス数をセレクタ信号ＢＷ＿ＳＥＬとして出力する。かかる機能を実現すべく、周波数検出器１２７は、図２に示すように、例えば、カウンタ１２７１ａ〜１２７１ｃ、分周器１２７２、Ｄ型フィリップフロップ１２７３ａ〜１２７３ｃ、除算器１２７４、コンパレータ１２７５、及びＡＮＤ回路１２７６を含んで構成される。

かかる構成の周波数検出器１２７の動作は以下の通りである。

カウンタ１２７１ａは、発振クロック信号ＯＳＣＣＬＫをイネーブル信号として、基準クロック信号ＲＥＦＣＬＫのパルス数をカウントする。ここで、留意すべきことは、基準クロック信号ＲＥＦＣＬＫの周波数に対して、発振クロック信号ＯＳＣＣＬＫの周波数は非常に低いということである。一例として、基準クロック信号ＲＥＦＣＬＫの周波数は数ＭＨｚ〜数百ＭＨｚであるのに対して、発振クロック信号ＯＳＣＣＬＫの周波数は１ＭＨｚ程度であり、本実施形態では、さらに、分周器１２７２により発振クロック信号ＯＳＣＣＬＫを所定の分周比（例えば、１／１０〜１／２０）で分周した信号が用いられる。カウンタ１２７１ａによるカウント値は、フリップフロップ１２７３ｃのＤ端子に逐次出力される。フリップフロップ１２７３ｃは、カウンタ１２７１ｂ及び１２７１ｃにより制御された信号を受け、これに基づくタイミングでＰＬＬ回路１２０内の各コンポーネントに対するセレクタ信号（制御信号）ＢＷ＿ＳＥＬを更新する。

即ち、カウンタ１２７１ｂは、フリップフロップ１２７３ａの作用により、位相周波数検出器１２１からＤＮ信号が出力されている間、イネーブル状態となる。従って、カウンタ１２７１ｂは、イネーブル状態の間、発振クロック信号ＯＳＣＣＬＫのパルス数Ｎ_Dをカウントし、これをカウント値として出力する。カウンタ１２７１ｃにより出力されたカウント値Ｎ_Dは、除算器１２７４により２で除され、コンパレータ１２７５に入力される。

一方、カウンタ１２７１ｃは、フリップフロップ１２７３ｂの作用により、位相周波数検出器１２１からＵＰ信号が出力されている間、イネーブル状態となる。カウンタ１２７１ｃは、イネーブル状態の間、発振クロック信号ＯＳＣＣＬＫのパルス数Ｎ_Ｕをカウントし、これをカウント値としてコンパレータ１２７５に出力する。

コンパレータ１２７５は、カウント値Ｎ_D／２とカウント値Ｎ_Ｕとを比較し、両者が一致する場合に、論理信号「１」を出力し、そうでなければ、論理信号「０」を出力する。コンパレータ１２７５により出力される論理信号はＡＮＤ回路１２７６に入力される。ＡＮＤ回路１２７６は、基準クロック信号ＲＥＦＣＬＫと論理信号とのＡＮＤ演算の結果を、最終段のフリップフロップ１２７３ｃに供給する。これにより、フリップフロップ１２７３ｃは、ＡＮＤ回路１２７６が論理信号「１」を出力するタイミングで、カウンタ１２７１ａによる基準クロック信号ＲＥＦＣＬＫのパルス数のカウント値を取り込んで、セレクタ信号ＢＷ＿ＳＥＬを更新し、出力することになる（図３参照）。

このように、周波数検出器１２７は、発振クロック信号ＯＳＣＣＬＫのパルス数のカウント値がＮ_D／２＝Ｎ_Ｕであるときに、セレクタ信号ＢＷ＿ＳＥＬを更新、出力する。つまり、セレクタ信号ＢＷ＿ＳＥＬが更新されるタイミングがＮ_D／２＝Ｎ_Ｕであるということは、Ｎ_Dが、変調周波数の下降期間全体における発振クロック信号ＯＳＣＣＬＫのパルスのカウント値であることから、Ｎ_Ｕはちょうど変調周波数の上昇期間の半分の期間における発振クロック信号ＯＳＣＣＬＫのパルス数のカウント値となり、従って、変調周波数が中心周波数になるタイミングを意味することになる。これにより、周波数検出器１２７は、常に、変調周波数が中心周波数になるタイミングで、制御信号（セレクタ信号ＢＷ＿ＳＥＬ）を各コンポーネントに出力することができるようになる。その結果、意図しない周波数レンジの切り替えが防止されるため、ＰＬＬ回路は、安定したロック状態が得られて、動作の安定性能が向上する。また、ヒステリシスを小さくすることができ、また、発振周波数のレンジの幅を小さくすることが可能となるため、基準クロック信号の中心周波数で達成可能な、入出力周波数が相対的に広がり、よって、動作周波数範囲の性能が向上する。

［第２の実施形態］
本実施形態は、セレクタ信号ＢＷ＿ＳＥＬが更新されるタイミングがＮ_Ｕ／２＝Ｎ_Dとした例を開示する。図４は、本発明の一実施形態に係るＰＬＬ回路の周波数検出器の構成の一例を示すブロックダイアグラムである。同図において、図２に示した要素と同じものについては、同一の符号を付している。また、図５は、本発明の一実施形態に係るＰＬＬ回路における各信号のタイミングチャートを示している。

図４を参照して、本実施形態の周波数検出器１２７は、除算器１２７４が、カウンタ１２７１ｂの出力に代え、カウンタ１２７１ｃの出力を受ける点で、第１の実施形態と異なり、その他の点では第１の実施形態と同じである。従って、図５に示したタイミングチャートからも明らかなように、セレクタ信号ＢＷ＿ＳＥＬが更新されるタイミングは、Ｎ_Dがちょうど変調周波数の下降期間の半分となるタイミング、即ち、変調周波数が中心周波数になるタイミングになる。

［その他の実施形態］
ここでは、セレクタ信号ＢＷ＿ＳＥＬが更新されるタイミングがＮ_D／ｘ＝Ｎ_Ｕである例（第３の実施形態）、及びＮ_D＝Ｎ_Ｕ／ｘである例（第４の実施形態）のそれぞれが開示される。

即ち、上記第１の実施形態及び第２の実施形態では、周波数検出器１２７は、変調周波数の中心周波数のタイミングでセレクタ信号ＢＷ＿ＳＥＬを更新したが、例えば、図６に示すように、中心周波数が周波数レンジの境界に近い場合、公称誤差等、何らかの原因により周波数検出タイミングがずれた場合、意図しない周波数レンジの切り替えが発生するおそれがある。そこで、変調周波数の中心周波数と、周波数レンジの境界値との関係を考慮し、両者が比較的近い場合には、中心周波数のタイミングではなく、周波数変調の下降又は上昇期間のうちの任意のタイミングで、周波数を検出（周波数レンジの切り替え／更新）するように周波数検出器１２７が構成される。

図７は、本発明の第３の実施形態に係るＰＬＬ回路の周波数検出器の構成の一例を示すブロックダイアグラムである。同図において、図２等に示した要素と同じものについては、同一の符号を付している。

図７を参照して、本実施形態の周波数検出器１２７は、除算器１２７４’の除数パラメータを２でなく、任意定数ｘとした点で、第１の実施形態と異なり、その他の点では第１の実施形態と同じである。これにより、本実施形態の周波数検出器１２７は、定数ｘに応じた変調期間における任意のタイミングで、セレクタ信号ＢＷ＿ＳＥＬを更新することができるようになる。

また、図８は、本発明の第４の実施形態に係るＰＬＬ回路の周波数検出器の構成の一例を示すブロックダイアグラムである。同図において、既述した図２等に示した要素と同じものについては、同一の符号を付している。本実施形態は、除算器１２７４’が、カウンタ１２７１ｂの出力に代え、カウンタ１２７１ｃの出力を受ける点で、第３の実施形態と異なり、その他の点では第３の実施形態と同じである。

本実施形態において、図９は、例えば、周波数検出器１２７における除算器１２７４’の除数パラメータを１．１１に設定した場合の検出タイミングの位置を説明するための図である。つまり、本例では、発振クロック信号ＯＳＣＣＬＫのパルス数のカウント値Ｎ_DがＮ_Uの約９０％になったタイミングでセレクタ信号ＢＷ＿ＳＥＬが出力されることになる。

また、図１０は、例えば、周波数検出器１２７における除算器１２７４’の除数パラメータを１０に設定した場合の検出タイミングの位置を説明するための図である。つまり、本例では、発振クロック信号ＯＳＣＣＬＫのパルス数のカウント値Ｎ_DがＮ_Uの約９０％になったタイミングでセレクタ信号ＢＷ＿ＳＥＬが出力されることになる。

このように、第３の実施形態及び第４の実施形態に係るＰＬＬ回路の周波数検出器は、周波数検出を任意のタイミングに設定することができるので、変調周波数の中心周波数と周波数レンジの境界値とが比較的近くなる場合には、周波数レンジの境界から離れた位置に周波数検出のタイミングを設定することによって、誤作動を防止することができるようになる。

上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。

例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。

また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を、適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。

本発明は、スペクトラム拡散機能を有するＰＬＬ回路及びこれを含む電子デバイスの分野に広く利用することができる。

１００…クロック生成回路
１１０…発振部
１１１…発振回路
１１２…変調制御器
１２０…ＰＬＬ回路
１２１…位相周波数検出器
１２２…チャージポンプ
１２３…ループフィルタ
１２４…電圧制御発振器（ＶＣＯ）
１２５…分周器
１２６…フィードバック分周器
１２７…周波数検出器
１２７１ａ〜１２７１ｃ…カウンタ
１２７２…分周器
１２７３ａ〜１２７３ｃ…Ｄ型フリップフロップ
１２７４，１２７４’…除算器
１２７５…コンパレータ
１２７６…ＡＮＤ回路

Claims (7)

1. 基準クロック信号の周波数が属する一の周波数レンジに応じて動作特性が可変的に制御されるＰＬＬ回路であって、
   前記基準クロック信号の周波数を所定の変調プロファイルに従って変調する変調制御器と、
   入力される信号に応じた発振周波数のクロック信号を出力する電圧制御発振器と、
   前記電圧制御発振器から出力された前記クロック信号を所定の分周比に従って分周する分周器と、
   前記分周器から出力される信号の位相と前記基準クロック信号の位相との間の位相差を検出し、該検出した位相差に応じた信号を出力する位相周波数検出器と、
   前記位相周波数検出器から出力される前記位相差に応じた信号に基づいて前記電圧制御発振器に入力される前記信号を生成するチャージポンプと、
   前記変調された基準クロック信号の周波数を検出し、前記動作特性を更新するために、前記検出した周波数に基づく制御信号を前記電圧制御発振器に出力する周波数検出器と、を備え、
   前記周波数検出器は、前記位相周波数検出器から出力される前記位相差に応じた信号に基づく所定のタイミングで、前記周波数を検出し、
   前記周波数検出器は、変調周波数が所定の周波数になるタイミングが前記所定のタイミングとして選択されるように、構成される、
   ＰＬＬ回路。
2. 基準クロック信号の周波数が属する一の周波数レンジに応じて動作特性が可変的に制御されるＰＬＬ回路であって、
   前記基準クロック信号の周波数を所定の変調プロファイルに従って変調する変調制御器と、
   入力される信号に応じた発振周波数のクロック信号を出力する電圧制御発振器と、
   前記電圧制御発振器から出力された前記クロック信号を所定の分周比に従って分周する分周器と、
   前記分周器から出力される信号の位相と前記基準クロック信号の位相との間の位相差を検出し、該検出した位相差に応じた信号を出力する位相周波数検出器と、
   前記位相周波数検出器から出力される前記位相差に応じた信号に基づいて前記電圧制御発振器に入力される前記信号を生成するチャージポンプと、
   前記変調された基準クロック信号の周波数を検出し、前記動作特性を更新するために、前記検出した周波数に基づく制御信号を前記電圧制御発振器に出力する周波数検出器と、を備え、
   前記周波数検出器は、前記位相周波数検出器から出力される前記位相差に応じた信号に基づく所定のタイミングで、前記周波数を検出し、
   前記周波数検出器は、前記位相周波数検出器から出力される前記位相差に応じたＤＯＷＮ信号又はＵＰ信号に従う期間にカウントされる所定の発振クロック信号のパルス数に基づいて、前記所定のタイミングを決定する、
   ＰＬＬ回路。
3. 前記周波数検出器は、変調周波数が中心周波数になるタイミングが前記所定のタイミングとして選択されるように、構成される、請求項１又は２記載のＰＬＬ回路。
4. 前記周波数検出器は、前記変調周波数の上昇期間において前記中心周波数となる位置が前記所定のタイミングとして選択されるように、構成される、請求項３記載のＰＬＬ回路。
5. 前記周波数検出器は、前記変調周波数の下降期間において前記中心周波数となる位置が前記所定のタイミングとして選択されるように、構成される、請求項３記載のＰＬＬ回路。
6. 基準クロック信号の周波数が属する一の周波数レンジに応じて動作特性が可変的に制御されるＰＬＬ回路であって、
   前記基準クロック信号の周波数を所定の変調プロファイルに従って変調する変調制御器と、
   入力される信号に応じた発振周波数のクロック信号を出力する電圧制御発振器と、
   前記電圧制御発振器から出力された前記クロック信号を所定の分周比に従って分周する分周器と、
   前記分周器から出力される信号の位相と前記基準クロック信号の位相との間の位相差を検出し、該検出した位相差に応じた信号を出力する位相周波数検出器と、
   前記位相周波数検出器から出力される前記位相差に応じた信号に基づいて前記電圧制御発振器に入力される前記信号を生成するチャージポンプと、
   前記変調された基準クロック信号の周波数を検出し、前記動作特性を更新するために、前記検出した周波数に基づく制御信号を前記電圧制御発振器に出力する周波数検出器と、を備え、
   前記周波数検出器は、前記位相周波数検出器から出力される前記位相差に応じた信号に基づく所定のタイミングで、前記周波数を検出し、
   前記周波数検出器は、前記周波数レンジの境界値と変調周波数の中心周波数とに基づいて、前記所定のタイミングを決定するように、構成される、
   ＰＬＬ回路。
7. 前記周波数検出器は、前記動作特性を更新するために、前記チャージポンプから入力される電流に基づいて前記電圧制御発振器に入力するための電圧信号を生成するフィルタ回路であるループフィルタ、前記分周器、及び前記チャージポンプの少なくとも一つに前記制御信号を出力する、請求項１乃至６記載のＰＬＬ回路。